KR101499506B1 - 트랜스포머 결합된 분산 증폭기 - Google Patents

트랜스포머 결합된 분산 증폭기 Download PDF

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Abstract

증폭기는 입력 트랜스포머들을 구비한 입력 전송 네트워크를 포함한다. 입력 트랜스포머들은 직렬 연결된 주-와인딩들 및 주-와인딩들 중에서 상응하는 하나에 자기적으로 연결된 부-와인딩을 가진다. 상기 증폭기는 출력 트랜스포머들을 구비한 출력 전송 네트워크를 포함한다. 출력 트랜스포머들은 직렬 연결된 부-와인딩들을 갖고, 부-와인딩들 각각은 주-와인딩들 중에서 상응하는 하나에 자기적으로 연결된다. 상기 증폭기는 복수의 증폭기 섹션들을 포함한다. 증폭기 섹션들 각각은 입력 트랜스포머들의 부-와인딩들 중에서 상응하는 하나에 연결된 입력 및 출력 트랜스포머들의 주-와인딩들 중에서 상응하는 하나에 연결된 출력을 갖는다. 이러한 입력 및 출력 전송 네트워크들은 입력에서부터 입력 전송 네트워크까지 증폭기 섹션들을 거쳐 전달되는 신호들을 결합하고, 출력 전송 네트워크의 출력에서 동상으로 결합하도록 배치된다.

Description

트랜스포머 결합된 분산 증폭기{TRANSFORMER COUPLED DISTRIBUTED AMPLIFIER}
본 발명은 광대역 및 고전력 증폭기에 관한 것으로서, 보다 구체적으로 분산 증폭기에 관한 것이다.
해당 기술 분야에서 알려진 바와 같이, 마이크로웨이브 시스템들에서는 광대역 및 고전력(> 25 dBm)의 실리콘 기반 증폭기들이 요구된다. 그러나, 고속 실리콘 기반 기술들은 일반적으로 보통의 항복 전압 레벨(breakdown voltage level)들을 가진 CMOS 또는 HBT 장치들을 포함하고, 이들은 증폭기 코어(amplifier core)에서 높은 동작 전류들을 만든다. 이러한 증폭기 코어에서 사용되는 높은 DC 및 AC 전류들은 일렉트로마이그레이션(electromigration) 문제(concern)들을 충족시키기 위하여 넓은 메탈 라우팅(metal routing)을 요구하고, 손실이 있는 패시브 구조(lossy passive structure)들을 초래한다. 여러 증폭기 스테이지(stage)들 중에서 DC 전류를 분산시키고, AC 출력 전류로부터 DC 증폭기 전류를 분리시키는 능력은 광대역 및 고전력의 실리콘 기반 증폭기 설계를 가능하게 한다.
해당 기술 분야에서 또한 알려진 바와 같이, 실리콘 기반 전력 증폭기들에서 사용되는 다수의 회로 토폴로지(topology)들이 있다. 대부분의 설계들은 캐스코드(cascode) 구조로 이루어지고, 이러한 캐스코드 구조는 트랜지스터들로서 바이폴라 트랜지스터(bipolar transistor)들, 실리콘-게르마늄 이질 접합 바이폴라 트랜지스터(silicon-germanium heterojunction bipolar transistor)들, 또는 CMOS 트랜지스터들을 이용하고, 도 1에 도시된 바와 같이, 주어진 소스(source) 및 부하 임피던스(load impedance)를 위하여 최대 출력 전력을 전달하는 스탠다드 L-C 매칭 구조들을 갖는다. 어플리케이션, 패키징 및 시스템 요구들에 따라, 상기 설계는 원하는 선형성(linearity), 효율성(efficiency) 및 이득(gain)을 위한 다양한 바이어싱 스킴(biasing scheme)들(즉, 클래스 A, AB, B, E, F 등)을 갖는 싱글-엔디드(single-ended) 또는 차동(differential) 형태일 수 있다. 이러한 모든 설계 토폴로지들에는, 매칭 구조들의 공진 작용(resonant behavior) 때문에, 상기 회로가 상대적으로 협대역(narrowband)이다.
해당 기술 분야에서 또한 알려진 바와 같이, 실리콘 기술들에서 분산 증폭기들이 많이 사용되지만, 이러한 분산 증폭기들은 일반적으로 싱글-엔디드 형태로 설계된다. 분산 증폭기들은 전송 라인 요소(element)들을 거쳐 여러 증폭기 스테이지들을 직렬로 연결함으로써 주어진 증폭기의 이득-대역폭 곱(gain-bandwidth product)을 증가시킨다. 또한, 도 2에서 보여지는 바와 같이, 이러한 설계는 인위(artificial) 전송 라인 요소들로 동작하는 개별적인(discrete) 인덕터 및 커패시터들을 이용하여 구현될 수 있다. 신호는 터미네이션 저항(termination resistor)에 도달할 때까지, 각각의 개별적인 트랜지스터에 의해 증폭되면서, 분산 증폭기의 입력으로 전파된다. 이후, 각각의 개별적인 트랜지스터의 출력은 콜렉터 출력 네트워크(collector output network)(이 때, 입출력 L-C 네트워크들의 위상 속도(phase velocity)들은 동일함)에서 결합되어 최종 브로드밴드(broadband) 출력을 생성하게 된다.
상기 설계들은 동작에 있어 광대역을 달성하나, 동작 대역 상에서 보통의 출력 전력 레벨들(즉, ~20 dBm)에 불과하다. 이러한 출력 전력 제한은 일반적으로 증폭기들의 구현에 기인한다. 이 때, 출력 전류(또는, 콜렉터 전류) 모두는 각각의 매칭 인덕터(matching inductor)를 거쳐 흘러야 한다. 상기 전류는 각각의 장치를 위한 DC 전류를 포함하고, 이것은 출력 근처에 위치한 인덕터들에 매우 높은 DC 전류를 흐르게 만든다. 이러한 큰 DC 전류를 수용하기 위하여, 출력 근처의 인덕터들은 매우 넓어서 일렉트로마이그레이션 문제들을 피해야만 한다. 분명하게, DC 차단 커패시터(DC blocking capacitor)는 상기 스테이지들 사이에 삽입될 수 있다. 그러나, 이것은 각각의 스테이지의 콜렉터에 추가적인 바이어싱 인덕터(biasing inductor)를 요구하기 때문에, 회로의 성능(performance)을 또한 저하시킬 수 있다.
해당 기술 분야에서 또한 알려진 바와 같이, 트랜스포머 결합된 실리콘-기반 전력 증폭기들을 병합(incorporating)하는 사용은 여러 증폭기들의 출력 매치(match)가 실리콘 다이(silicon die) 상에서 트랜스포머 요소들을 통해 결합되는 많은 작업들에서 증명되어 왔다. 도 3에서 보여지는 바와 같이, 트랜스포머 결합된 증폭기들 또는 공간적으로 분산된 트랜스포머들을 갖는 증폭기들은 모놀리식(monolithic) 트랜스포머 구조들(일반적으로, 인터트와인드 인덕터(intertwined inductor))들을 사용하여 여러 별개의 증폭기들의 출력을 결합한다. 이러한 경우, 입력 신호는 증폭 트랜지스터들 사이에서 고르게 쪼개지고(split), 각각의 트랜지스터는 동일한 위상(phase)과 진폭(amplitude)을 수신한다. 또한, 각각의 트랜지스터의 출력은 그들이 시종일관(coherently) 합해지도록 허용하면서, 동일한 크기(magnitude)와 위상(phase)을 가질 것이다. 이러한 신호들의 합(summation)은 단일 증폭 요소를 가지고 달성할 수 있는 것에 비하여, 전체 증폭기를 위해 더 큰 출력 전력을 만들 것이다.
이러한 토폴로지가 더 높은 출력 전력을 가능하게 할지라도, 그것은 여전히 협대역 주파수 응답을 유지하게 된다. 상기 회로의 입력들 및 출력 모두가 동상(in-phase)이고, 동일한 매칭 구조들을 가지기 때문에, 전달 함수(transfer function)의 협대역 형태(narrow-band shape) 또한 동일할 것이고, 전체적으로 협대역 반응을 일으킬 것이다.
나아가, 트랜스포머 결합된 실리콘-기반 전력 증폭기들을 병합하는 개념은 여러 증폭기들의 출력 매치가 실리콘 다이 상에서 트랜스포머 요소들을 통해 결합되는 여러 작업들(예를 들어, P. Haldi, D. Chowdhury, P. Reynaert, L. Gang, and A. Niknejad, "A 5.8GHz 1V Linear Power Amplifier Using a Novel On-Chip Transformer Power Combiner in Standard 90nm CMOS," IEEE Journal of Solid State Circuits, vol.43, no.5, pp.1054-1063, May 2008; I. Aoki, S.D. Kee, D.B Rutledge, and A. Hajimiri, "Distributed active transformer-a new power-combining and impedance-transformation technique", IEEE Transactions on Microwave Theory and Techniques, Vol.50, pp.316-331, January 2002)에서 증명되어 왔다. 이러한 토폴로지가 더 높은 출력 전력을 가능하게 할지라도, 이것은 여전히 협대역 주파수 응답을 유지하게 된다. 상기 회로의 입력들 및 출력 모두가 동상이고, 동일한 매칭 구조들을 가지기 때문에, 전달 함수의 협대역 형태 또한 동일할 것이고, 전체적으로 협대역 반응을 일으킬 것이다.
또한, 실리콘 기술들에서 분산 증폭기들이 많이 사용되지만, 이러한 분산 증폭기들은 일반적으로 B. Sewiolo, D. Kissinger, G.Fischer, and R. Weigel, "A High-Gain High-Linearity Distributed Amplifier for Ultra Wideband Applications Using a Low Cost SiGe BiCMOS Technology," IEEE 10th Annual Wireless and Microwave Technology Conference, 2009, pp.1-4, 2009에서 증명된 싱글-엔디드 형태로 설계된다. 상기 설계들은 동작에 있어 광대역을 달성하나, 동작 대역 상에서 보통의 출력 전력 레벨들(즉, ~20 dBm)에 불과하다. 이러한 출력 전력 제한은 일반적으로 증폭기들의 구현에 기인한다. 도 2에서 보여지는 바와 같이, 출력 전류(또는, 콜렉터 전류) 모두는 각각의 매칭 인덕터를 거쳐 흘러야 한다. 상기 전류는 각각의 장치를 위한 DC 전류를 포함하고, 이것은 출력 근처에 위치한 인덕터들에 매우 높은 DC 전류를 흐르게 만든다. 이러한 큰 DC 전류를 수용하기 위하여, 출력 근처의 인덕터들은 매우 넓어서 일렉트로마이그레이션 문제들을 피해야만 한다. 분명하게, DC 차단 커패시터는 상기 스테이지들 사이에 삽입될 수 있다. 그러나, 이것은 각각의 스테이지의 콜렉터에 추가적인 바이어싱 인덕터를 요구하기 때문에, 회로의 성능을 또한 저하시킬 수 있다.
본 발명의 일 목적은 트랜스포머 결합된 분산 증폭기를 제공하는 것이다.
일 실시예에서, 입력 전송 라인 네트워크와 출력 전송 라인 네트워크를 구비한 증폭기가 제공된다. 상기 출력 전송 라인 네트워크는 직렬 연결된 부-와인딩들을 갖는 복수의 출력 트랜스포머들을 포함한다. 상기 출력 트랜스포머들 각각은 주-와인딩을 갖는다. 상기 출력 트랜스포머들의 상기 부-와인딩들 각각은 상기 출력 트랜스포머들의 상기 주-와인딩들 중에서 상응하는 하나에 자기적으로 연결된다. 상기 증폭기는 복수의 증폭기 섹션들을 포함한다. 상기 증폭기 섹션들 각각은 상기 입력 전송 라인 네트워크에 연결된 입력 및 상기 출력 트랜스포머들의 상기 주-와인딩들 중에서 상응하는 하나에 연결된 출력을 갖는다. 상기 입력 전송 라인 네트워크 및 상기 출력 전송 라인 네트워크는 입력에서부터 상기 입력 전송 라인 네트워크까지 상기 증폭기 섹션들을 거쳐 전달되는 신호들을 결합하고, 상기 출력 전송 라인 네트워크의 출력에서 동상으로 결합하도록 배치된다.
일 실시예에서, 상기 입력 전송 라인 네트워크는 직렬 연결된 주-와인딩들을 가진 복수의 입력 트랜스포머들을 포함한다. 상기 입력 트랜스포머들 각각은 부-와인딩을 갖는다. 상기 입력 트랜스포머들의 상기 부-와인딩들 각각은 상기 입력 트랜스포머들의 상기 주-와인딩들 중에서 상응하는 하나에 자기적으로 연결된다. 상기 증폭기 섹션들 각각은 상기 입력 트랜스포머들의 상기 부-와인딩들 중에서 상응하는 하나에 연결되는 입력을 갖는다.
일 실시예에서, 상기 증폭기 섹션들 각각의 상기 증폭기는 전압 소스를 갖는 트랜지스터 회로를 포함하고, 상기 전압 소스는 상기 출력 전송 라인 네트워크의 주 트랜스포머 와인딩(즉, 주-와인딩)에 연결된다.
일 실시예에서, 상기 증폭기 섹션들 각각의 상기 증폭기는 상기 전압 소스에 의해 공급되는 바이어스 전압을 가진 트랜지스터 회로를 포함하고, 상기 전압 소스는 상기 입력 전송 라인 네트워크의 상기 연결된 부 트랜스포머 와인딩(즉, 부-와인딩)에 연결된다.
일 실시예에서, 상기 증폭기들은 차동 쌍 트랜스컨덕턴스 증폭기들이다.
일 실시예에서, 상기 트랜지스터들은 바이폴라 트랜지스터들이다.
이러한 구성에 의하여, 상기 증폭기 섹션들은 트랜스포머들을 통하여(일반적으로, 모놀리식으로 형성됨) 분산 방식으로 배열된다. 일 실시예에서, 상기 증폭기 섹션은 차동 바이폴라 트랜지스터 쌍들을 포함한다. 각 차동 쌍의 상기 출력에서 차동 센터-탭트(center-tapped) 트랜스포머 와인딩의 사용은, 분산 DC 바이어싱 방법을 제공하면서, 각각의 콜렉터 전극의 상기 출력이 분산 방식으로 병합되는 것을 가능하게 한다. 상기 AC 및 DC 콜렉터 전극 전류들을 분리(de-couple)시키는 능력은 상기 회로에 병합된 패시브 소자들을 위한 관리 가능한 메탈 폭 요구 사항들을 더 많이 고려한다. 이것은 더 낮은 손실을 가진 보다 최적으로 설계된 인덕터들(즉, 트랜스포머 와인딩들)을 고려한다. 상기 증폭기 섹션들 회로의 상기 분산 방식은 상기 증폭기들 섹션들을 위하여 더 많은 관리 가능한 매칭 임피던스들을 고려한다. 상기 증폭기의 상기 입력은 상기 출력 트랜스포머들의 상기 부-와인딩들을 가진 상기 출력 전송 라인 네트워크, 또는 상기 증폭기의 상기 출력에서 행해지는 것과 유사한 트랜스포머 결합된 접근을 가지고, 종래의 직렬 인덕턴스 구성(도 2에 도시된 것과 유사함)으로 구현될 수 있다. 상기 증폭기의 상기 입력에서 상기 트랜스포머 결합된 접근의 사용은 각각의 증폭기 스테이지의 DC 바이어스가 상기 입력 트랜스포머의 상기 센터 탭을 거쳐 제공되는 것을 가능하게 한다. 이러한 접근은 각각의 증폭기 스테이지의 독립적인 바이어싱을 고려하고, DC 바이어싱 분산 문제들(예를 들어, 상기 입력에서 상기 분산 네트워크를 통해 발생하는 기생 전류-저항 전압 강하)을 해소한다.
본 개시의 하나 이상의 실시예들에 대한 구체적인 설명이 첨부된 도면들 및 아래의 상세한 설명에 개시되어 있다. 본 개시의 다른 특징들, 목적들, 및 장점들이 상세한 설명 및 도면들로부터, 또한 특허청구범위로부터 명백하게 될 것이다.
도 1은 종래 기술에 따른 캐스코드(cascode) 실리콘 기반 전력 증폭기를 나타내는 개략도이다.
도 2는 종래 기술에 따른 별개의 트랜지스터들에 기초한 4-요소 분산 증폭기를 나타내는 개략도이다.
도 3은 종래 기술에 따른 직렬-연결 트랜스포머 결합된 증폭기를 나타내는 개략도이다.
도 4는 본 발명의 실시예들에 따른 트랜스포머 결합된 분산 증폭기를 나타내는 개략도이다.
도 5는 도 4의 증폭기에서 사용되는 증폭기 섹션(amplifier section)들 중의 예시적인 하나를 나타내는 개략도이다.
도 6은 도 5의 예시적인 증폭기 섹션을 보다 상세하게 나타내는 도면이다.
여러 도면들에서 같은 참조 부호들은 같은 요소들을 나타낸다.
도 4를 참조하면, 입력 전송 라인 네트워크(12)를 갖는 증폭기(10)가 도시되어 있다. 입력 전송 라인 네트워크(12)는 직렬 연결된 주-와인딩(main winding)들(16P)을 갖는 복수의 입력 트랜스포머들(16)을 포함하고, 입력 트랜스포머들(16) 각각은 부-와인딩(secondary winding)(16S)을 갖는다. 부-와인딩들(16S) 각각은 입력 트랜스포머들의 주-와인딩들(primary winding)(16P) 중에서 상응하는 하나에 자기적으로(magnetically) 연결된다. 증폭기(10)는 직렬 연결된 부-와인딩들(34S)을 갖는 복수의 출력 트랜스포머들(34)을 구비한 출력 전송 라인 네트워크(30)를 포함한다. 출력 트랜스포머들(34) 각각은 주-와인딩(34P)을 갖는다. 출력 트랜스포머들(34)의 부-와인딩들(34S) 각각은 출력 트랜스포머들(34)의 주-와인딩들(34P) 중에서 상응하는 하나에 자기적으로 연결된다. 증폭기(10)는 복수의 증폭기 섹션들(40a, 40b)을 포함한다. 증폭기 섹션들(40a, 40b) 각각은 입력 트랜스포머들(16)의 부-와인딩들(16S) 중에서 상응하는 하나에 연결된 입력 및 출력 트랜스포머들(34)의 주-와인딩들(34P) 중에서 상응하는 하나에 연결된 출력을 갖는다.
입력 전송 라인 네트워크(12) 및 출력 전송 라인 네트워크(26)는 입력(IN)에서부터 입력 전송 라인 네트워크(12)까지 증폭기 섹션들(40a, 40b)을 거쳐 전달되는 신호들을 결합하고, 출력 전송 라인 네트워크(26)의 출력(OUT)에서 동상(in-phase)으로 결합하도록 배치된다.
보다 상세하게는, 입력 전송 라인 네트워크(12), 여기서는 럼프트 파라미터 인위 전송 라인(lumped parameter artificial transmission line)을 갖는 증폭기(10)가 도시되어 있다. 입력 전송 라인 네트워크(12)는 입력 임피던스 매칭 네트워크(input impedance matching network)(14)(예를 들어, 여기서는 직렬 인덕터(L1)), 인덕터-커패시터(L-C) 네트워크(18)(예를 들어, 여기서는 인덕터(L2)를 통해 상호 연결된 한 쌍의 션트(shunt) 커패시터들(C1, C2)을 가진 pi 네트워크)를 통해 상호 연결된 복수의 직렬 연결된 트랜스포머들(16), 및 출력 임피던스 매칭 네트워크(20)(예를 들어, 여기서는 직렬 인덕터(L3) 및 터미네이션 저항(R1))를 포함한다.
트랜스포머들(16) 각각은 주-와인딩(16P) 및 자기적으로 연결된 부-와인딩(16S)을 포함한다. 도시된 바와 같이, 트랜스포머들(16)의 주-와인딩들(16P)이 네트워크(18)를 통해 상호 연결되어 있음을 알아야 한다. 부-와인딩들(16S)은 한 쌍의 엔드 와인딩 탭(end winding tap)들(22a, 22b) 및 센터 탭(center tap)(24)을 갖는다. 다만, 센터 탭(24)이 와인딩(16S)의 정중앙에 있을 필요는 없다는 것을 이해하여야 한다.
증폭기(10)는 출력 전송 라인 네트워크(26), 여기서는 럼프트 파라미터 인위 전송 라인을 가질 수 있다. 출력 전송 라인 네트워크(26)는 임피던스 매칭 네트워크(28)(예를 들어, 여기서는 직렬 인덕터(L4)), 인덕터-커패시터(L-C) 네트워크(30)(예를 들어, 여기서는 인덕터(L5)를 통해 상호 연결된 한 쌍의 션트 커패시터들(C3, C4)을 가진 pi 네트워크)를 통해 상호 연결된 복수의 직렬 연결된 트랜스포머들(34), 및 네트워크(32)(예를 들어, 여기서는 직렬 인덕터(L6))를 포함한다.
트랜스포머들(34) 각각은 주-와인딩(34P) 및 자기적으로 연결된 부-와인딩(34S)을 갖는다. 주-와인딩들(34P)은 한 쌍의 엔드 와인딩 탭들(34a, 34b) 및 센터 탭(38)을 갖는다. 다만, 센터 탭(38)이 와인딩(34P)의 정중앙에 있을 필요는 없다는 것을 이해하여야 한다.
증폭기(10)는 복수의 증폭기 섹션들(예를 들어, 여기서는 2개의 증폭기 섹션들(40a, 40b))을 포함한다. 증폭기 섹션들(40a, 40b) 각각은 예시적인 증폭기(40a)를 위해 도 5에서 보다 자세하게 도시된 트랜스컨덕턴스(transconductance) 증폭기를 포함한다. 도시된 바와 같이, 증폭기(40a)의 입력은 트랜스포머들(16)의 상응하는 하나의 부-와인딩(16S)의 엔드 탭들(22a, 22b)에 연결된다. 도시된 바와 같이, 증폭기(40a)의 출력은 트랜스포머들(34)의 상응하는 하나의 주-와인딩(34P)의 엔드 탭들(34a, 34b)에 연결된다. 입력 전송 라인 네트워크(12) 및 출력 전송 라인 네트워크(26)는 입력(IN)에서부터 입력 전송 라인 네트워크(12)까지 증폭기 섹션들(40a, 40b)을 거쳐 전달되는 신호들을 결합하고, 출력 전송 라인 네트워크(26)의 출력(OUT)에서 동상으로 결합하도록 배치된다. 따라서, 입력(IN)에서부터 출력(OUT)까지 증폭기 섹션(40a)을 거쳐 경로(P1)를 따라 전달되는 신호들 및 입력(IN)에서부터 출력(OUT)까지 증폭기 섹션(40b)을 거쳐 경로(P2)를 따라 전달되는 신호들은 증폭기(10)의 출력(OUT)에서 동상이다.
네트워크(18)와 네트워크(30)는 2개의 증폭기 섹션들(40a, 40b) 사이에서 분산 증폭기 지연 요소(distributed amplifier delay element)들로서 동작하고, 다른 네트워크들(14, 20, 28, 32)은 임피던스 매칭을 위해 주로 사용된다는 것을 알아야 한다. 또한, 트랜지스터들 자체의 기생 성분들(parasitics) 뿐만 아니라 내재된 기생 직렬 인덕턴스(inherent parasitic series inductance)들을 가진 트랜스포머들에서 위상 지연들이 고려되어야 한다는 것을 알아야 한다.
또한, 증폭기 섹션들(40a, 40b)이 출력 트랜스포머(34)의 주-와인딩의 센터 탭(24)에 연결된 소스들(Vdd)에 의해 공급되는 바이어스 전압(Vbias)을 가진 트랜지스터 회로를 포함한다는 것을 알아야 한다. 여기서, 예를 들어, 상기 증폭기는 차동 쌍 트랜스컨덕턴스 증폭기(differential pair transconductance amplifier)이고, 상기 트랜지스터들은 바이폴라 트랜지스터(bipolar transistor)들이다. 따라서, 증폭기 섹션들(40a, 40b)은 엔드 탭들(22a, 22b)에 각각 연결된 베이스 전극(base electrode)들 및 접지된 에미터 전극(grounded emitter electrode)들을 갖는 한 쌍의 트랜지스터들(T1, T2)을 포함한다. 도시된 바와 같이, 콜렉터 전극들은 트랜지스터들(T3, T4)의 에미터 전극들에 각각 연결된다. 도시된 바와 같이, 트랜지스터들(T3, T4)의 콜렉터 전극들은 센터 탭들(34a, 34b)에 각각 연결된다.
도 6을 참조하면, 전압 소스(Vdd)가 출력 트랜스포머(34)의 주-와인딩들(34P)의 센터 탭(38)에 연결되고, 저항(R)에도 연결된다는 것을 알아야 한다. 도시된 바와 같이, 저항(R)은 다이오드 연결된 트랜지스터(T)에 연결되어 바이어스 전압(Vbias)을 생성한다. 도시된 바와 같이, 생성된 바이어스 전압(Vbias)은 입력 트랜스포머들(16)의 부-와인딩(16S)의 센터 탭에 연결된다. 입력 트랜스포머들(16)의 부-와인딩(16S)의 엔드들(22a, 22b)은 트랜지스터들(T1, T2)의 베이스 전극들에 연결된다.
트랜지스터들(T3, T4)의 차동 쌍 각각의 출력에서 차동 센터-탭트 인덕터 기반 트랜스포머(differential center-tapped inductor based transformer)들(34)의 사용은, 분리된 DC 바이어싱 방법을 제공하면서도, 각각의 콜렉터 전극들의 출력이 분산 방식(distributed fashion)으로 병합되는 것을 가능하게 한다. AC 및 DC 콜렉터 전류들을 분리(de-couple)하는 능력은 증폭기 섹션들(40a, 40b)에 병합된 도시되지 않은 종래의 패시브 소자들(passive components)을 위한 관리 가능한 메탈 폭 요구 사항들을 더 많이 고려한다. 또한, 이것은 더 낮은 손실을 가진 보다 최적으로 설계된 인덕터들을 고려한다. 나아가, 증폭기(10)의 분산 방식은 증폭기 섹션들(40a, 40b)을 위하여 더 많은 관리 가능한 매칭 임피던스들을 고려한다.
상기 회로의 입력은 종래의 직렬 인덕턴스 구성(series inductance configuration)으로 구현될 수 있다. 또는, 상기 회로의 입력은 (도 5에 도시된 바와 같이) 입력 트랜스포머들을 가지기 보다는, 도 2의 증폭기를 위해 사용된 입력 네트워크를 위한 분산된 전송 라인을 가지는 것으로 구현될 수 있다. 도 4에 도시된 입력 트랜스포머들의 사용이 각각의 증폭기 섹션의 DC 바이어스가 입력 트랜스포머들의 센터 탭을 거쳐 제공되도록 한다는 것을 알아야 한다. 이러한 접근(approach)은 각각의 증폭기 섹션의 독립적인 바이어싱을 고려하고, DC 바이어싱 분산 문제들(예를 들어, 입력에서 분산 네트워크를 통해 일어나는 기생 전류-저항(current-resister; IR) 전압 강하 등)을 제거한다.
따라서, 입력 바이어스(Vbias)에 트랜스포머들을 두는 것은 트랜지스터들(T1, T2)을 위한 입력 바이어스(Vbias)를 단순화(simplify) 할 수 있다. 어떠한 바이폴라 증폭기에서는, 입력 바이어스(Vbias)가 트랜지스터들(T1, T2)을 위한 베이스 전류를 제공하는 것을 요구할 것이다. 도 6을 다시 참조하면, 입력 바이어스(Vbias)로부터의 입력 바이어스 베이스 전류는 입력 전력(특히, 콤프레스트 증폭기(compressed amplifier) 또는 클래스 AB 증폭기를 위하여)을 증가시킬 것이다. 이것은 바이어스 전압(Vbias)을 위한 높은 임피던스 바이어스 회로(즉, 전류 바이어스)와는 대조적으로 낮은 임피던스 바이어스 회로가 사용되는 이유이다. 다이오드 연결된 트랜지스터들(T5, T6), 저항들(R7, R8) 및 DC 차단 커패시터(C)를 구비한 유사한 낮은 임피던스 전압 기준 회로는 트랜지스터들(T3, T4)을 위한 바이어스 베이스 전류를 제공하기 위하여 사용된다. 주된 차이는 트랜지스터들(T3, T4)의 베이스 전극들이 실제로 가상의 그라운드(virtual ground)들(즉, 차동 회로가 사용되기 때문에)이고, 이러한 바이어스 회로에 직접적으로 연결(즉, 이것은 트랜스포머가 우리에게 베이스 전극들을 바이어스하도록 허용하는 곳에서의 트랜지스터들(T1, T2)과는 상이함)될 수 있다는 것이다. 출력 트랜스포머(36)의 센터 탭트 주-와인딩(36b)의 센터 탭에 연결된 전압 소스(Vdd)가 저항(R) 및 다이오드 연결된 트랜지스터(T)를 거쳐 바이어스 전압(Vbias)을 생성하기 위해 사용된다는 것을 알아야 한다. 생성된 바이어스 전압(Vbias)은 저항(R)과 다이오드 연결된 트랜지스터(T)의 정션(junction)에서 나타난다. 입력 트랜스포머 네트워크를 포함하지 않고, 상기 전압 바이어스(또는, 그와 유사한 것)가 트랜지스터들(T1, T2)의 베이스들에 직접 놓인다면, 신호는 손실될 것이고, DC 쵸크(DC-choke) 인덕터가 트랜지스터들(T1, T2)의 베이스와 전압 바이어스 회로 사이에 요구될 것이다. 나아가, 입력 신호를 AC 연결(ac-couple)하기 위하여 DC 차단 커패시터가 일반적으로 RF 입력에 요구될 것이다. 그러나, 입력 트랜스포머(16)의 부-와인딩(16S)은 바이어스 전압(Vbias)을 생성하는 전압 기준 회로에 연결되고, 원하는 RF 신호는 입력 트랜스포머를 거쳐 AC 연결된다. 입력 트랜스포머(16)의 이러한 센터 탭이 상기 증폭기(또는, 가상의 그라운드)의 "공통-모드(common-mode)"에 있기 때문에, 바이어스 전압(Vbias)은 쵸크 인덕터를 필요치 않고 그것에 직접 연결될 수 있다. 입력 전송 라인 네트워크에 입력 트랜스포머들을 사용함으로써, 신호가 증폭기 섹션들에 직접 연결되고, 독립적인 DC 바이어스가 상기 증폭기 섹션들에 인가될 수 있다.
본 개시에 따른 증폭기가 입력 전송 라인, 출력 전송 라인 네트워크(이 때, 출력 전송 라인 네트워크는 직렬 연결된 부-와인딩들을 갖는 복수의 출력 트랜스포머들을 포함하고, 출력 트랜스포머들 각각은 주-와인딩을 가지며, 출력 트랜스포머들의 부-와인딩들 각각은 출력 트랜스포머들의 주-와인딩들 중에서 상응하는 하나에 자기적으로 연결됨) 및 복수의 증폭기 섹션들(이 때, 증폭기 섹션들 각각은 입력 전송 라인 네트워크에 연결된 입력 및 출력 트랜스포머들의 주-와인딩들 중에서 상응하는 하나에 연결된 출력을 가짐)을 포함하고, 입력 전송 라인 네트워크와 출력 전송 라인 네트워크가 입력에서부터 입력 전송 라인 네트워크까지 상기 증폭기 섹션들을 거쳐 전달되는 신호들을 결합하고, 출력 전송 라인 네트워크의 출력에서 동상으로 결합하도록 배치된다는 것을 이해해야만 한다. 또한, 상기 증폭기는 하나 이상의 아래 특징들을 포함한다. 입력 전송 라인 네트워크는 직렬 연결된 주-와인딩들을 갖는 복수의 입력 트랜스포머들을 포함하고, 입력 트랜스포머들 각각은 부-와인딩을 가지며, 입력 트랜스포머들의 부-와인딩들 각각은 입력 트랜스포머들 중에서 상응하는 하나의 주-와인딩에 자기적으로 연결되고, 증폭기 섹션들 각각은 입력 트랜스포머들의 부-와인딩들 중에서 상응하는 하나에 연결된 입력을 갖는다. 증폭기 섹션들 각각은 전압 소스에 의해 공급되는 바이어스 전압을 갖는 트랜지스터 회로를 포함하고, 상기 전압 소스는 출력 전송 라인 네트워크의 출력 트랜스포머들의 연결된 주-와인딩에 연결된다. 전압 소스는 출력 전송 라인 네트워크의 출력 트랜스포머들의 주-와인딩의 센터 탭에 연결된다. 입력 전송 라인 네트워크는 직렬 연결된 주-와인딩들을 갖는 복수의 입력 트랜스포머들을 포함하고, 입력 트랜스포머들 각각은 부-와인딩을 가지며, 입력 트랜스포머들의 부-와인딩들 각각은 입력 트랜스포머들 중에서 상응하는 하나의 주-와인딩에 자기적으로 연결되고, 증폭기 섹션들 각각은 입력 트랜스포머들의 부-와인딩들 중에서 상응하는 하나에 연결된 입력을 갖는다. 증폭기 섹션들 각각은 전압 소스에 의해 공급되는 바이어스 전압을 갖는 트랜지스터 회로를 포함하고, 상기 전압 소스는 출력 전송 라인 네트워크의 출력 트랜스포머들의 연결된 주-와인딩에 연결된다. 전압 소스는 출력 전송 라인 네트워크의 출력 트랜스포머들의 주-와인딩의 센터 탭에 연결된다. 증폭기 섹션들 중에서 하나는 전압 소스에 의해 공급되는 바이어스 전압을 가진 트랜지스터 회로를 포함하고, 상기 전압 소스는 출력 전송 라인 네트워크의 출력 트랜스포머들의 연결된 주-와인딩에 연결된다. 증폭기는 차동 쌍 트랜스컨덕턴스 증폭기이다. 트랜지스터들은 바이폴라 트랜지스터들이다. 증폭기는 차동 쌍 트랜스컨덕턴스 증폭기이다.
이상, 본 개시의 여러 실시예들이 설명되었다. 그러나, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음을 이해할 수 있을 것이다. 예를 들어, 2이상의 증폭기들이 사용될 수 있다. 이에, 다른 실시예들은 아래 청구항들의 범위 내에 있다.

Claims (12)

  1. 입력 전송 라인 네트워크;
    직렬 연결된 부-와인딩(secondary winding)들을 갖는 복수의 출력 트랜스포머들을 구비하는 출력 전송 라인 네트워크; 및
    복수의 증폭기 섹션(amplifier section)들을 포함하고,
    상기 출력 트랜스포머들 각각은 주-와인딩(primary winding)을 갖고, 상기 출력 트랜스포머들의 상기 부-와인딩들 각각은 상기 출력 트랜스포머들의 상기 주-와인딩들 중에서 상응하는 하나에 자기적으로 연결되며,
    상기 증폭기 섹션들 각각은 상기 입력 전송 라인 네트워크에 연결된 입력 및 상기 출력 트랜스포머들의 상기 주-와인딩들 중에서 상응하는 하나에 연결된 출력을 가지며,
    상기 입력 전송 라인 네트워크 및 상기 출력 전송 라인 네트워크는 입력에서부터 상기 입력 전송 라인 네트워크까지 상기 증폭기 섹션들을 거쳐 전달되는 신호들을 결합하고, 상기 출력 전송 라인 네트워크의 출력에서 동상(in-phase)으로 결합하도록 배치되는 것을 특징으로 하는 증폭기.
  2. 제 1 항에 있어서, 상기 입력 전송 라인 네트워크는 직렬 연결된 주-와인딩들을 갖는 복수의 입력 트랜스포머들을 포함하고, 상기 입력 트랜스포머들 각각은 부-와인딩을 가지며, 상기 입력 트랜스포머들의 상기 부-와인딩들 각각은 상기 입력 트랜스포머들 중에서 상응하는 하나의 주-와인딩에 자기적으로 연결되고, 상기 증폭기 섹션들 각각은 상기 입력 트랜스포머들의 상기 부-와인딩들 중에서 상응하는 하나에 연결된 입력을 갖는 것을 특징으로 하는 증폭기.
  3. 제 1 항에 있어서, 상기 증폭기 섹션들 각각은 전압 소스에 의해 공급되는 바이어스 전압을 갖는 트랜지스터 회로를 포함하고, 상기 전압 소스는 상기 출력 전송 라인 네트워크의 상기 출력 트랜스포머들의 상기 연결된 주-와인딩에 연결되는 것을 특징으로 하는 증폭기.
  4. 제 3 항에 있어서, 상기 전압 소스는 상기 출력 전송 라인 네트워크의 상기 출력 트랜스포머들의 상기 주-와인딩의 센터 탭(center tap)에 연결되는 것을 특징으로 하는 증폭기.
  5. 제 3 항에 있어서, 상기 입력 전송 라인 네트워크는 직렬 연결된 주-와인딩들을 갖는 복수의 입력 트랜스포머들을 포함하고, 상기 입력 트랜스포머들 각각은 부-와인딩을 가지며, 상기 입력 트랜스포머들의 상기 부-와인딩들 각각은 상기 입력 트랜스포머들 중에서 상응하는 하나의 주-와인딩에 자기적으로 연결되고, 상기 증폭기 섹션들 각각은 상기 입력 트랜스포머들의 상기 부-와인딩들 중에서 상응하는 하나에 연결된 입력을 갖는 것을 특징으로 하는 증폭기.
  6. 제 5 항에 있어서, 상기 증폭기 섹션들 각각은 전압 소스에 의해 공급되는 바이어스 전압을 갖는 트랜지스터 회로를 포함하고, 상기 전압 소스는 상기 출력 전송 라인 네트워크의 상기 출력 트랜스포머들의 상기 연결된 주-와인딩에 연결되는 것을 특징으로 하는 증폭기.
  7. 제 6 항에 있어서, 상기 전압 소스는 상기 출력 전송 라인 네트워크의 상기 출력 트랜스포머들의 상기 주-와인딩의 센터 탭에 연결되는 것을 특징으로 하는 증폭기.
  8. 제 5 항에 있어서, 상기 증폭기 섹션들 중의 하나가 전압 소스에 의해 공급되는 바이어스 전압을 가진 트랜지스터 회로를 포함하고, 상기 전압 소스는 상기 출력 전송 라인 네트워크의 상기 출력 트랜스포머들의 상기 연결된 주-와인딩에 연결되는 것을 특징으로 하는 증폭기.
  9. 제 1 항에 있어서, 상기 증폭기는 차동 쌍 트랜스컨덕턴스 증폭기(differential pair transconductance amplifier)인 것을 특징으로 하는 증폭기.
  10. 제 9 항에 있어서, 상기 차동 쌍 트랜스컨덕턴스 증폭기에 포함된 트랜지스터들은 바이폴라 트랜지스터(bipolar transistor)들인 것을 특징으로 하는 증폭기.
  11. 제 2 항에 있어서, 상기 증폭기는 차동 쌍 트랜스컨덕턴스 증폭기인 것을 특징으로 하는 증폭기.
  12. 제 11 항에 있어서, 상기 차동 쌍 트랜스컨덕턴스 증폭기에 포함된 트랜지스터들은 바이폴라 트랜지스터들인 것을 특징으로 하는 증폭기.
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