KR101498492B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

Abstract

비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 상기 비휘발성 메모리 소자는, 투명한 기판, 투명한 기판 상에 제1 방향으로 서로 이격되어 형성되는 소오스/드레인 전극, 소오스/드레인 전극 사이의 투명한 기판 상에 형성되고, 채널 영역을 포함하는 산화물 반도체 박막, 산화물 반도체 박막 상에 형성되는 보호 절연막, 보호 절연막 상에 형성되고, 전도성을 가지는 전하 축적막, 전하 축적막을 덮도록 형성되는 게이트 절연막 및 게이트 절연막 상에 형성되는 게이트 전극을 포함하고, 산화물 반도체 박막의 일부는, 소오스/드레인 전극의 일부를 덮도록 형성되고, 보호 절연막과 전하 축적막은 접촉되고, 전하 축적막은 단층 구조로 형성된다.

Description

비휘발성 메모리 소자 및 그 제조 방법{NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.

전하주입형 메모리는 기본적으로 전하주입을 위한 추가적인 전하 축적막을 게이트 스택에 포함시킴으로써, 전하의 터널링 현상을 통한 전하의 구속 또는 해방 과정을 토대로 메모리의 턴온전압을 조절한다. 이때, 일반적으로 전류값이 큰 경우를 ‘ON, 전류값이 적은 상태를 ‘OFF’로 규정한다. Si 전자소자 기술을 바탕으로 많은 연구가 이루어져 왔으나, 고성능 및 고집적을 구현하는데 어려움을 겪고 있는바, 새로운 형태의 메모리의 개발이 필요한 상태다.

최근, 하나의 대안으로 산화물 반도체를 기반으로 한 전하주입형 메모리가 주목받고 있다. 산화물 반도체는 넓은 밴드갭으로 인한 가시광 영역에서의 투명성, 높은 이동도 및 저온 공정 구현이 가능하다는 장점이 있고, 이러한 장점들은 빠른 프로그램 특성 및 저전압 구동을 가능케 한다. 또한 투명하고 유연한 소자에 적용하기 쉬워, 산화물 반도체를 기반으로 한 메모리를 제조할 경우, 차세대 메모리로써 많은 잠재력을 지닐 수 있다.

한국 특허공개공보 10-2012-0050946호에는 산화물 반도체 채널을 기반으로 한 비휘발성 메모리 소자에 관하여 개시되어 있다.

본 발명이 해결하고자 하는 기술적 과제는, 전산화물을 이용한 박막 트랜지스터 구조에서 적절히 전도성을 조절한 산화물 반도체 전하 축적막을 이용하여 우수한 성능의 투명한 메모리 소자를 구현할 수 있는 비휘발성 메모리 소자를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 전산화물을 이용한 박막 트랜지스터 구조에서 적절히 전도성을 조절한 산화물 반도체 전하 축적막을 이용하여 우수한 성능의 투명한 메모리 소자를 구현할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.

본 발명이 해결하고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 일 실시예는, 투명한 기판, 투명한 기판 상에 제1 방향으로 서로 이격되어 형성되는 소오스/드레인 전극, 소오스/드레인 전극 사이의 투명한 기판 상에 형성되고, 채널 영역을 포함하는 산화물 반도체 박막, 산화물 반도체 박막 상에 형성되는 보호 절연막, 보호 절연막 상에 형성되고, 전도성을 가지는 전하 축적막, 전하 축적막을 덮도록 형성되는 게이트 절연막 및 게이트 절연막 상에 형성되는 게이트 전극을 포함하고, 산화물 반도체 박막의 일부는, 소오스/드레인 전극의 일부를 덮도록 형성되고, 보호 절연막과 전하 축적막은 접촉되고, 전하 축적막은 단층 구조로 형성된다.

상기 투명한 기판은, 유리 기판 또는 가요성 기판을 포함할 수 있다.

상기 전하 축적막은, 1e14 cm-3 이상 내지 1e18 cm-3이하의 캐리어 농도 범위를 가지는 산화물 반도체를 포함할 수 있다.

상기 전하 축적막은, 3~4eV의 에너지 밴드 갭을 가질 수 있다.

상기 에너지 밴드 갭의 깊은 레벨 상태(deep level state)에 정보가 저장될 수 있다.

상기 저장되는 정보의 양과, 속도와, 유지시간은 전하 축적막의 전도성 범위에 따라 조절될 수 있다.

상기 소오스/드레인 전극은, 전도성 산화물 박막, 전도성 유기물 박막, 금속 박막 중 어느 하나로 형성될 수 있다.

상기 전도성 산화물 박막은, 인듐-주석 산화물(ITO)을 포함할 수 있다.

상기 게이트 전극은, 전도성 산화물 박막 또는 전도성 유기물 박막으로 형성될 수 있다.

상기 보호 절연막은, 산화물 절연막을 포함하고, 보호 절연막의 제1 방향과 수직인 제2 방향의 두께는, 10nm 이하일 수 있다.

상기 보호 절연막은, 식각 공정에 의한 산화물 반도체 박막의 손상을 방지하고, 터널링 절연막의 역할을 수행할 수 있다.

상기 전하 축적막의 제1 방향의 폭은, 채널 영역의 제1 방향의 폭과 일치할 수 있다.

상기 보호 절연막과 전하 축적막은 직접 접촉될 수 있다.

상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 다른 실시예는, 메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 소자에 있어서, 투명한 기판, 투명한 기판 상에 형성된 제1 게이트 전극, 제1 게이트 전극 상부의 제1 게이트 절연막 상에 형성되고, 제1 방향으로 서로 이격된 소오스/드레인 전극, 소오스/드레인 전극 사이의 상기 제1 게이트 절연막 상에 형성되고, 채널 영역을 포함하는 산화물 반도체 박막, 산화물 반도체 박막 상에 형성되는 보호 절연막, 보호 절연막 상에 형성되고, 전도성을 가지는 전하 축적막, 전하 축적막을 덮도록 형성되는 제2 게이트 절연막 및 제2 게이트 절연막 상에 형성되는 제2 게이트 전극을 포함하고, 산화물 반도체 박막의 일부는, 소오스/드레인 전극의 일부를 덮도록 형성되고, 보호 절연막과 전하 축적막은 접촉되고, 전하 축적막은 단층 구조로 형성되고, 제1 게이트 전극은, 메모리 트랜지스터를 위한 게이트 전극이고, 제2 게이트 전극은, 구동 트랜지스터를 위한 게이트 전극이다.

상기 제2 게이트 절연막을 관통하도록 형성되고, 소오스/드레인 전극을 노출시키는 컨택 비아홀을 더 포함할 수 있다.

상기 컨택 비아홀을 채우도록 형성되고, 소오스/드레인 전극과 연결되는 소오스/드레인 전극패드를 더 포함할 수 있다.

상기 전하 축적막의 전도성 범위에 따라 전하 축적막의 에너지 밴드 갭의 깊은 레벨 상태에 저장되는 정보의 양과, 속도와, 유지시간이 조절될 수 있다.

상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 제조 방법의 일 실시예는, 투명한 기판 상에 수평 방향으로 서로 이격된 소오스/드레인 전극을 형성하고, 소오스/드레인 전극 사이의 투명한 기판 상에 산화물 반도체 박막, 보호 절연막, 전하 축적막을 순서대로 적층하여 형성하고, 산화물 반도체 박막, 보호 절연막, 전하 축적막을 동일한 패턴으로 식각하고, 소오스/드레인 전극과 식각된 전하 축적막을 덮도록 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함하되, 보호 절연막과 전하 축적막은 접촉되고, 전하 축적막은 단층 구조로 형성된다.

상기 전하 축적막은, 3~4eV의 에너지 밴드 갭을 가지고, 에너지 밴드 갭의 깊은 레벨 상태(deep level state)에 정보가 저장될 수 있다.

상기 저장되는 정보의 양과, 속도와, 유지시간은 전하 축적막의 전도성 범위에 따라 조절될 수 있다.

상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 제조 방법의 다른 실시예는, 메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 소자의 제조 방법에 있어서, 투명한 기판 상에 제1 게이트 전극을 형성하고, 제1 게이트 전극 상에 제1 게이트 절연막을 형성하고, 제1 게이트 절연막 상에 수평 방향으로 서로 이격된 소오스/드레인 전극을 형성하고, 소오스/드레인 전극 사이의 제1 게이트 절연막 상에 산화물 반도체 박막, 보호 절연막, 전하 축적막을 순서대로 적층하여 형성하고, 산화물 반도체 박막, 보호 절연막, 전하 축적막을 동일한 패턴으로 식각하고, 소오스/드레인 전극과 식각된 전하 축적막을 덮도록 제2 게이트 절연막을 형성하고, 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 것을 포함하되, 보호 절연막과 전하 축적막은 접촉되고, 전하 축적막은 단층 구조로 형성되고, 제1 게이트 전극은, 메모리 트랜지스터를 위한 게이트 전극이고, 제2 게이트 전극은, 구동 트랜지스터를 위한 게이트 전극이다.

상기 제2 게이트 절연막을 관통하고, 소오스/드레인 전극과 노출시키는 컨택 비아홀을 형성하고, 컨택 비아홀을 채우고, 소오스/드레인 전극과 연결되는 소오스/드레인 전극패드를 형성하는 것을 더 포함할 수 있다.

상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 제조 방법의 또 다른 실시예는, 투명한 기판 상에 제1 게이트 전극을 형성하고, 제1 게이트 전극을 덮도록 제1 게이트 절연막을 형성하고, 제1 게이트 절연막 상에 전하 축적막을 형성하고, 전하 축적막을 마스크 패턴을 이용하여 식각하고, 식각된 전하 축적막과 제1 게이트 절연막 상에 터널링 절연막을 형성하고, 터널링 절연막 상에 수평 방향으로 서로 이격된 소오스/드레인 전극을 형성하고, 소오스/드레인 전극 상에 순서대로 적층된 산화물 반도체 박막과 보호 절연막을 형성하고, 산화물 반도체 박막과 보호 절연막을 동일한 패턴으로 식각하는 것을 포함하되, 산화물 반도체 박막의 일부는 소오스/드레인 전극의 일부를 덮도록 형성되고, 전하 축적막은 단층 구조로 형성된다.

상기 터널링 절연막의 수직 방향 두께는 4nm 이상 10nm이하일 수 있다.

상기 소오스/드레인 전극과 보호 절연막 상에 제2 게이트 절연막을 형성하고, 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 것을 더 포함할 수 있다.

상기 제1 게이트 전극은, 구동 트랜지스터를 위한 게이트 전극이고, 제2 게이트 전극은, 메모리 트랜지스터를 위한 게이트 전극일 수 있다.

상기 식가된 전하 축적막의 수평 방향 폭은, 채널 영역의 수평 방향 폭과 동일할 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 실시예들에 따른 비휘발성 메모리 소자 및 그 제조 방법은, 전산화물을 이용한 박막 트랜지스터 구조에서 적절히 전도성을 조절한 산화물 반도체 전하 축적막을 이용하여 우수한 성능의 투명한 메모리 소자를 구현할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 게이트 전극에 양의 프로그램 전압이 인가되었을 때의 밴드구조를 설명하는 개념도이다.
도 6은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 게이트 전극에 음의 프로그램 전압이 인가되었을 때의 밴드구조를 설명하는 개념도이다.
도 7 내지 도 9는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 게이트 전압-드레인 전류 특성을 설명하는 그래프이다.
도 10은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 온/오프 프로그래밍 특성을 다양한 프로그램 전압을 통해 설명하는 그래프이다.
도 11은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 리텐션 특성을 설명하는 그래프이다.
도 12는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 전하 축적막을 구성하는 아연 산화물(ZnO) 박막의 전도성 변화에 따른 홀 이동도 측정 결과를 나타내는 표이다.
도 13a 내지 도 13e는 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하는 중간 단계 도면들이다.
도 14는 도 2의 비휘발성 메모리 소자의 제조 방법을 설명하는 중간 단계 도면이다.
도 15a 내지 도 15e는 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하는 중간 단계 도면들이다.
도 16a 및 도 16b는 도 4의 비휘발성 메모리 소자의 제조 방법을 설명하는 중간 단계 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성 요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소 외에 하나 이상의 다른 구성 요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성 요소들을 서술하기 위해서 사용되나, 이들 소자나 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성 요소를 다른 소자나 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성 요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성 요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하에서는, 도 1을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 대해 설명하도록 한다. 도 1에서는, 게이트 전극이 채널 영역의 상부에 위치한 상부 게이트 구조를 예로 들어 설명할 것이나, 이에 한정된 것은 아니며, 하부 게이트 구조로도 제작이 가능하다. 하부 게이트 구조에 대한 구체적인 설명은 다른 실시예를 통해 후술하도록 한다.

도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 단면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1)는 기판(100), 소오스/드레인 전극(102), 산화물 반도체 박막(104), 보호 절연막(106), 전하 축적막(108), 게이트 절연막(110), 게이트 전극층(114) 및 소오스/드레인 전극패드(112)를 포함한다.

기판(100)은, 투명한 기판을 포함한다

구체적으로, 기판(100)은 유연한 기판 혹은 구부림이 가능한 유연한 기판으로, 유리 기판 혹은 가요성 기판을 포함할 수 있다.

소오스/드레인 전극(102)은, 기판(100) 상에 제1 방향(X)으로 서로 이격되어 형성된다.

구체적으로, 소오스/드레인 전극(102)은 기판(100) 상에 제1 방향(X)으로 서로 이격되어 형성됨으로써, 전기적으로 분리된 영역에 각각 소오스 전극과 드레인 전극이 구성될 수 있다. 또한 소오스/드레인 전극(102) 사이의 간격에 의해서 채널 영역(미도시)의 제1 방향(X) 길이가 결정될 수 있다.

소오스/드레인 전극(102)은, 전도성 산화물 박막 또는 전도성 유기물 박막으로 형성될 수 있다. 예를 들어, 전도성 산화물 박막은, 전도성 산화물 물질인 인듐-주석 산화물(ITO) 또는 ITO와 비슷한 정도의 높은 전도성과 충분한 투명도 특성을 가진 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1)의 응용 시스템이 요구하는 특성에 따라, 통상적인 박막 트랜지스터의 제작에서 사용되는 금속박막으로 형성될 수도 있다.

산화물 반도체 박막(104)은 소오스/드레인 전극(102) 사이의 기판(100) 상에 형성되고, 채널 영역을 포함한다.

구체적으로, 산화물 반도체 박막(104)의 일부는 기판(100)과 접촉하고, 나머지 일부는 소오스/드레인 전극(102)의 일부와 접촉할 수 있다. 즉, 산화물 반도체 박막(104)의 양단은, 소오스/드레인 전극(102)의 일부를 덮도록 형성될 수 있다. 이는, 산화물 반도체 박막(104)이 소오스/드레인 전극(102)을 덮도록 형성된 후, 식각 공정을 통해 패터닝되기 때문이다. 이에 대한 구체적인 설명은 후술하도록 한다.

산화물 반도체 박막(104)은 넓은 에너지 밴드갭을 가지고 있기에, 가시광 영역에서 투명하고, 반도체의 성질을 갖는 투명한 산화물 반도체 박막으로 형성되는 것이 바람직하다. 또한 산화물 반도체 박막(104)은 200℃ 이하의 온도에서 형성하는 것이 바람직하다. 예를 들면, 산화물 반도체 박막(104)은 아연 산화물(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 아연-주석 산화물(Zn-Sn-O)로 형성되거나, 아연, 인듐, 갈륨, 주석, 알루미늄 중 적어도 두 개 이상의 원소를 포함하는 산화물로 형성될 수 있다. 또는, 앞서 언급한 산화물에 다양한 원소를 도핑하여 산화물 반도체 박막(104)을 형성할 수 있다.

또한 산화물 반도체 박막(104)의 상부는 채널 영역을 포함할 수 있으나, 이에 한정되는 것은 아니고, 실제 구동시에는 산화물 반도체 박막(104) 전체가 채널 영역이 될 수도 있다.

보호 절연막(106)은 산화물 반도체 박막(104) 상에 형성된다.

구체적으로, 보호 절연막(106)은 산화물 반도체 박막(104) 상부의 소오스/드레인 전극(102) 사이의 채널 영역 상에 형성될 수 있다. 보호 절연막(106)은 보호 절연막(106) 형성 후의 후속 공정 시, 산화물 반도체 박막(104)의 물리적 또는 화학적인 손상을 방지하고, 특성을 개선하는 역할 뿐만 아니라, 터널링 절연막(tunneling oxide)의 역할을 수행할 수 있다.

보호 절연막(106)은 절연 특성이 우수한 산화물 절연막으로 구성될 수 있으며, 보호 절연막(106)의 제2 방향(Y)의 두께는, 터널링 효율을 감안하여 10 nm 이내로 하는 것이 바람직하다. 또한 보호 절연막(106)은 실리콘 계열의 절연막인 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘산질화막(SiON)등으로 형성되거나, 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 마그네슘 산화막(MgO), 티타늄 산화막(TiO2), 탄탈륨 산화막(Ta2O5), 란타늄 산화막(La2O3), 스트론튬-티타늄 산화막(SrTiO3)으로 형성될 수 있다. 또는 앞서 언급된 산화물을 구성하는 금속 원소와 실리콘이 혼합된 실리케이트 절연막으로 보호 절연막(106)이 형성될 수도 있다. 물론, 일반적인 박막 트랜지스터의 제작에 있어서, 게이트 절연막 재료로 사용 가능한 절연막 소재들로도 보호 절연막(106)을 형성할 수 있다.

전하 축적막(108)은 보호 절연막(106) 상에 형성되고, 전도성을 가진다.

구체적으로, 전하 축적막(108) 보호 절연막(106) 상에 형성되고, 산화물 반도체 박막(104)의 채널 영역과 대응되는 폭을 가질 수 있다. 즉, 전하 축적막(108)의 제1 방향(X)의 폭은, 채널 영역의 제1 방향(X)의 폭과 일치할 수 있다. 이는, 산화물 반도체 박막(104), 보호 절연막(106), 전하 축적막(108)이 연속적으로 증착된 후 한번에 동일한 영역에 해당하는 크기의 패턴으로 식각되기 때문이다. 이에 대한 구체적인 설명은 후술하도록 한다.

전하 축적막(108)은 보호 절연막(106)과 접촉되도록 형성될 수 있다. 즉, 전하 축적막(108)은 보호 절연막(106) 상에 형성되며, 직접 접촉되도록 형성될 수 있다.

또한 전하 축적막(108)은 앞서 설명한 산화물 반도체 박막(104)과 동일한 조성물로 구성될 수 있으며, 비휘발성 메모리 소자의 우수한 성능을 구현하기 위해서 적절한 전도성을 가질 수 있다.

적절한 전도성과 관련하여, 전하 축적막(108)의 적합한 캐리어(carrier) 농도의 범위는 1e14 cm-3 이상 내지 1e18 cm-3 이하일 수 있으나, 이에 한정되는 것은 아니다. 또한, 전하 축적막(108)은 산화물 반도체 박막(104)과 동일한 조성물로 구성될 수 있는바, 3~4eV의 에너지 밴드 갭을 가질 수 있고, 이러한 에너지 밴드 갭의 깊은 레벨 상태에 정보가 저장될 수 있다. 여기에서, 정보는 홀(hole) 또는 전자(electron)을 포함하는 캐리어를 포함할 수 있고, 저장되는 정보의 양, 속도, 유지시간은 전하 축적막(108)의 전도성 범위에 따라 조절될 수 있다.

게이트 절연막(110)은 전하 축적막(108)을 덮도록 형성된다.

구체적으로, 게이트 절연막(100)은 전하 축적막(108) 상에 전하 축적막(108)을 감싸도록 형성될 수 있다. 또한 게이트 절연막(110)은 앞서 설명한 보호 절연막(106)과 동일한 소재로 구성될 수 있다.

게이트 절연막(110)은 또한 차단 절연막층(blocking oxide)의 역할을 수행함과 동시에 패시베이션 역할도 수행할 수 있다. 즉, 전하 축적막(108)에서 게이트 전극(114)으로 캐리어가 터널링되거나 이동하는 것을 방지할 수 있고, 외부의 충격으로부터 전하 축적막(108)을 보호할 수 있다. 따라서, 게이트 절연막(110)은 비휘발성 메모리 소자의 성능이 환경적인 측면에서 개선되는데 큰 역할을 수행한다.

게이트 전극(114)은 게이트 절연막(110) 상에 형성된다.

구체적으로, 게이트 전극(114)은 게이트 절연막(110) 상에 형성되며, 전하 축적막(108)과 정렬되는 형태로 형성될 수 있다.

또한 게이트 전극(114)은 전도성 산화물 박막 또는 전도성 유기물 박막으로 형성될 수 있다. 즉, 게이트 전극(114)은 앞서 설명한 소오스/드레인 전극(102)과 동일한 소재로 구성될 수 있으나, 이에 한정되는 것은 아니다.

소오스/드레인 전극패드(112)는, 게이트 절연막(110)을 관통하도록 형성되고, 소오스/드레인 전극(102)을 노출시키는 컨택 비아홀(H)을 채우도록 형성된다.

즉, 소오스/드레인 전극패드(112)는 컨택 비아홀(H)을 채우도록 형성됨으로써, 소오스/드레인 전극과 전기적으로 연결될 수 있다.

또한 소오스/드레인 전극패드(112)는 앞서 설명한 소오스/드레인 전극(102)과 동일한 소재로 형성될 수 있으나, 이에 한정되는 것은 아니다.

본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1)는 구조적으로 단순화된 공정을 통해 제조될 수 있고, 전하 축적막(108)의 전도성을 적절히 조절함으로써, 개선된 성능을 가질 수 있다. 즉, 산화물 반도체 박막(104), 보호 절연막(106), 전하 축적막(108)을 연속적으로 증착한 후 한번의 패터닝 과정을 통해 동시에 동일한 영역에 해당하는 크기로 형성할 수 있으므로, 결과적으로 전하 축적막(108)의 추가적인 증착 공정을 제외하면 통상적인 상부 게이트 구조의 박막 트랜지스터와 거의 동일한 공정 횟수로 제조가 가능하며, 전하 축적막(108)의 전도성을 적절히 조절함으로써, 전하 축적막의 에너지 밴드 갭에 저장되는 정보의 양, 속도, 유지시간을 향상시킬 수 있다.

이하에서는, 도 2를 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자에 대해 설명하도록 한다. 앞서 설명한 실시예와 중복되는 내용은 생략하도록 한다.

도 2는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 단면도이다.

도 2를 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(2)는 도 1의 비휘발성 메모리 소자(1)와 달리, 복수의 게이트 전극(114a, 114b)를 포함한다는 것을 알 수 있다.

구체적으로, 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(2)가 도 1의 비휘발성 메모리 소자(1)와 다른 점은 아래와 같다.

먼저, 비휘발성 메모리 소자(2)는 기판(100) 상에 제1 게이트 전극(114a)가 형성되고, 제1 게이트 전극(114a)을 덮도록 제1 게이트 절연막(110a)이 형성될 수 있다. 또한 제1 게이트 절연막(110a) 상에 소오스/드레인 전극(102)과 산화물 반도체 박막(104)이 형성될 수 있다. 즉, 비휘발성 메모리 소자(2)의 제1 게이트 절연막(110a) 상의 구조는, 비휘발성 메모리 소자(1)의 기판(100) 상의 구조와 동일하다는 것을 알 수 있다.

또한, 비휘발성 메모리 소자(2)는 구동 트랜지스터와 구동 트랜지스터 상에 적층되고, 전하 축적막(108)을 가지는 메모리 트랜지스터를 포함할 수 있다. 여기에서, 메모리 트랜지스터와 구동 트랜지스터는 산화물 반도체 박막(104)(즉, 채널 영역)을 공통으로 이용함으로써, 집적도가 향상된 비휘발성 메모리 소자(2)가 구현될 수 있도록 한다.

뿐만 아니라 도 2를 보면 알 수 있듯이, 메모리 트랜지스터는 상부 게이트 구조를 갖게 되고, 구동 트랜지스터는 하부 게이트 구조를 갖게 된다는 것을 알 수 있다. 즉, 제1 게이트 전극(114a)은 구동 트랜지스터를 위한 게이트 전극이고, 제2 게이트 전극(114b)은 메모리 트랜지스터를 위한 게이트 전극일 수 있다.

이하에서는, 도 3을 참조하여, 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자에 대해 설명하도록 한다. 앞서 설명한 실시예들과 중복되는 내용은 생략하도록 한다.

도 3은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 단면도이다.

도 3을 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자(3)는 도 1의 비휘발성 메모리 소자(1)와 달리, 하부 게이트 구조의 비휘발성 메모리 소자라는 것을 알 수 있다.

도 3을 참조하면, 비휘발성 메모리 소자(3)는 기판(100), 게이트 전극(214), 게이트 절연막(210), 전하 축적막(208), 터널링 절연막(216), 소오스/ 드레인 전극(202), 산화물 반도체 박막(204), 보호 절연막(206), 도 3에 도시되지 않은 게이트 전극패드와 컨택 비아홀을 포함한다.

게이트 전극(214)은 기판(100) 상에 형성된다.

구체적으로, 게이트 전극(214)은 기판(100) 상에 형성되고, 가시광에서 투명한 특성을 갖는 도전성 산화물 전극 또는 도전성 유기물 전극 등으로 구성될 수 있다. 또한 게이트 전극(214)이 형성되는 영역은 채널 영역에 기초하여 패터닝될 수 있고, 비휘발성 메모리 소자(1)의 게이트 전극과 동일한 물질을 포함할 수 있다.

게이트 절연막(210)은 게이트 전극(214)을 덮는 형태로 형성된다.

구체적으로, 게이트 절연막(210)은 게이트 전극(214)의 상부에 형성되어, 차단 절연막층(blocking oxide) 역할을 수행할 수 있다. 또한, 게이트 절연막(210)은 가시광에서 투명한 특성을 갖는 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있다. 즉, 휘발성 메모리 소자(1)의 게이트 절연막과 동일한 물질을 포함할 수 있다.

전하 축적막(208)은 게이트 절연막(210) 상에 형성된다.

구체적으로, 전하 축적막(208)은 게이트 절연막(210) 상에 형성될 수 있으며, 채널 영역의 제1 방향(X) 폭과 동일한 제1 방향(X) 폭을 가질 수 있다. 또한 전하 축적막(208)은 비휘발성 메모리 소자(1)의 전하 축적막과 동일한 물질을 포함할 수 있으며, 앞서 설명한 적절한 전도성을 지니도록 형성될 수 있다.

터널링 절연막(216)은 전하 축적막(208) 상에 형성된다.

구체적으로, 터널링 절연막(216)은 전하 축적막(208) 및 게이트 절연막(210) 상에 형성되고, 비휘발성 메모리 소자의 구동 시 전하들의 적절한 터널링 현상을 유도하기 위해서 제2 방향(Y)의 두께가 4 nm 이상 10 nm 이하로 구성될 수 있다. 또한 비휘발성 메모리 소자(1)의 보호 절연막과 동일한 물질을 포함할 수 있다.

게이트 전극패드는 도 3에서는 도시되어 있지 않지만, 터널링 절연막(216)과 게이트 절연막(210)을 관통하는 컨택 비아홀(미도시)을 매립하는 형태로 형성될 수 있다. 또한 게이트 전극패드는, 컨택 비아홀(미도시)을 매립하도록 형성됨으로써, 게이트 전극(214)과 연결될 수 있다.

소오스/드레인 전극(202)은 터널링 절연막(216) 상에 제1 방향(X)으로 이격되도록 형성된다.

구체적으로, 소오스/드레인 전극(202)은 터널링 절연막(216) 상에 제1 방향(X)으로 이격되도록 형성되고, 비휘발성 메모리 소자(1)의 소오스/드레인 전극과 동일한 물질을 포함할 수 있다.

산화물 반도체 박막(204)은 소오스/드레인 전극(202) 사이의 터널링 절연막(216) 상에 형성되고, 채널 영역을 포함한다.

구체적으로, 산화물 반도체 박막(204)의 일부는 터널링 절연막(216)과 접촉하고, 나머지 일부는 소오스/드레인 전극(202)의 일부와 접촉할 수 있다. 즉, 산화물 반도체 박막(204)의 양단은, 소오스/드레인 전극(202)의 일부를 덮도록 형성될 수 있다. 또한 산화물 반도체 박막(204)은 비휘발성 메모리 소자(1)의 산화물 반도체 박막과 동일한 물질을 포함할 수 있다.

보호 절연막(206)은 산화물 반도체 박막(204) 상에 형성된다.

구체적으로, 보호 절연막(206)은 산화물 반도체 박막(204) 상부의 소오스/드레인 전극(202) 사이의 채널 영역 상에 형성될 수 있다. 또한 보호 절연막(206)은 비휘발성 메모리 소자(1)의 보호 절연막과 동일한 물질을 포함할 수 있다.

이하에서는, 도 4를 참조하여, 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자에 대해 설명하도록 한다. 앞서 설명한 실시예들과 중복되는 내용은 생략하도록 한다.

도 4는 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 단면도이다.

도 4를 참조하면, 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자(4)는 도 3의 비휘발성 메모리 소자(3)와 달리, 복수의 게이트 전극(214a, 214b)를 포함한다는 것을 알 수 있다.

구체적으로, 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자(4)가 도 3의 비휘발성 메모리 소자(3)와 다른 점은 아래와 같다.

먼저, 비휘발성 메모리 소자(4)는 보호 절연막(206) 및 소오스/드레인 전극(202)을 덮도록 제2 게이트 절연막(210b)이 형성되고, 제2 게이트 절연막(210b)을 관통하여 소오스/드레인 전극(202)을 노출시키도록 컨택 비아홀(H)이 형성될 수 있다. 또한 컨택 비아홀(H)을 채우고, 소오스/드레인 전극(202)과 연결되도록 소오스/드레인 전극패드(212)가 형성되고, 제2 게이트 절연막(210b) 상에 제2 게이트 전극(214b)이 형성될 수 있다. 즉, 비휘발성 메모리 소자(3)의 구조에 추가적으로, 제2 게이트 절연막(210b), 컨택 비아홀(H), 소오스/드레인 전극패드(212), 제2 게이트 전극(214b)가 형성된다는 것을 알 수 있다.

또한, 비휘발성 메모리 소자(4)는 전하 축적막(208)을 가지는 메모리 트랜지스터와 메모리 트랜지스터 상에 적층되는 구동 트랜지스터를 포함할 수 있다. 여기에서, 메모리 트랜지스터와 구동 트랜지스터는 산화물 반도체 박막(204)(즉, 채널 영역)을 공통으로 이용함으로써, 집적도가 향상된 비휘발성 메모리 소자(4)가 구현될 수 있도록 한다.

뿐만 아니라 도 4를 보면 알 수 있듯이, 메모리 트랜지스터는 하부 게이트 구조를 갖게 되고, 구동 트랜지스터는 상부 게이트 구조를 갖게 된다는 것을 알 수 있다. 즉, 제1 게이트 전극(214a)은 메모리 트랜지스터를 위한 게이트 전극이고, 제2 게이트 전극(214b)은 구동 트랜지스터를 위한 게이트 전극일 수 있다.

이하에서는, 도 5 및 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 게이트 전극에 양 또는 음의 프로그램 전압이 인가되었을 때의 캐리어의 이동에 대해 설명하도록 한다.

도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 게이트 전극에 양의 프로그램 전압이 인가되었을 때의 밴드구조를 설명하는 개념도이다. 도 6은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 게이트 전극에 음의 프로그램 전압이 인가되었을 때의 밴드구조를 설명하는 개념도이다.

게이트 전극에 인가되는 프로그램 전압에 의해 전하 축적막에 주입되는 전하의 양은, 터널링 절연막과 전하 축적막 사이에 형성되는 장벽 높이의 크기 및 터널링 절연막(또는 비휘발성 메모리 소자(1) 또는 비휘발성 메모리 소자(2)의 보호 절연막; 이하, 터널링 절연막이라 칭하도록 한다) 자체의 두께에 따라 변화하게 된다. 보호 절연막이 충분한 장벽 높이와 10 nm 이하의 적절한 두께를 가지고 있다고 가정할 때, 전하의 이동도는 산화물 반도체인 전하 축적막의 전도성에 의존할 수 있다. 기본적으로 N-형 반도체물질인 산화물 반도체는 고유의 밴드 구조를 가지고 있다. 따라서, 산화물 반도체의 고유의 다수 전자들은 대부분 얕은 레벨 상태에 존재하며, 깊은 레벨 상태에는 많은 결함(defect)들이 존재한다.

따라서, 도 5를 참조하면, 이러한 고유의 밴드 구조로 인해, 양의 프로그램 전압을 게이트 전극에 인가시, 산화물 반도체 박막으로부터 터널링 절연막을 통해 터널링된 전자들이 대부분 깊은 레벨 상태(208)에 주입된다. 이 상태를 메모리 오프(꺼짐) 상태로 규정한다.

반면, 도 6을 참조하면, 음의 프로그램 전압을 게이트 전극에 인가하게 되면, 상대적으로 전하 축적막 내부의 쉬운 얕은 레벨 상태에 존재하는 고유 전자들이 깊은 레벨 상태에 존재하는 주입된 전자들 보다 상대적으로 쉽게 전하 축적막으로부터 터널링 절연막을 통해 터널링 되어 메모리 온(켜짐) 상태가 된다. 여기서 얕은 레벨 상태에 있는 전자의 농도 및 깊은 레벨 상태의 결함의 농도는 산화물 반도체의 조성에 따라 변화될 수 있으며, 산화물 반도체의 조성의 변화는 전도성의 변화를 초래할 수 있다. 즉, 전하 축적막의 전도성을 조절함으로써 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 소자의 성능을 결정할 수 있다.

이와 관련하여, 전하 축적막의 전도성의 변화가 메모리 성능에 미치는 영향에 대해서 3가지 경우로 나누어 설명하자면 다음과 같다.

첫 번째로, 전하 축적막의 전도성이 지나치게 높은 경우이다. 전하 축적막의 전도성이 지나치게 높은 상태에서, 양의 프로그램 전압이 게이트 전극에 인가될 경우, 지나친 고유의 다수 캐리어가 터널링 절연막을 통해 주입되는 전자에 대해서 척력으로 작용하여 추가적인 방해인자로 작용될 수 있다. 따라서, 효과적인 전하 주입을 위해서는 프로그램 전압의 크기와 폭을 대폭 상승시켜야 한다. 또는 전하 축적막의 전도성이 지나치게 높은 상태에서, 음의 프로그램 전압을 인가될 경우, 기본적으로 얕은 레벨 상태에 존재하는 많은 고유 전자들이 낮은 프로그램 전압에도 산화물 반도체 박막으로 터널링되어 기본적인 비휘발성 메모리 소자의 성능에 악영향을 미칠 수 있다. 결과적으로 기본적인 메모리 구동이 불가 할 수도 있다.

두 번째로, 전하 축적막의 전도성이 적절한 경우이다. 전하 축적막의 전도성이 적절한 상태에서, 양의 프로그램 전압이 게이트 전극에 인가될 경우, 산화물 반도체 박막 내부에서 흐르던 전자들이 큰 저항 요소 없이 전하 축적막 내부의 깊은 레벨 상태에 주입된다. 뿐만 아니라, 주입된 전하가 깊은 상태에 효과적으로 주입되었기 때문에, 저장된 정보가 오랫동안 유지 될 수 있다. 또는 전하 축적막의 전도성이 적절한 상태에서, 음의 프로그램 전압이 게이트 전극에 인가될 경우, 적절한 양의 얕은 레벨 상태에 있는 고유 전자들이 산화물 반도체 박막으로 터널링 되어 충분한 메모리 특성을 얻을 수 있다. 결과적으로 전하 축적막의 적절한 전도성으로 인해 우수한 메모리 성능을 얻을 수 있다.

세 번째로, 전하 축적막의 전도성이 너무 낮은 경우이다. 전하 축적막의 전도성이 너무 낮은 상태에서, 양의 프로그램 전압이 게이트 전극에 인가될 경우, 더욱 적은 얕은 상태 레벨에서의 고유 전자들로 인해 거의 저항 성분이 없이 터널링 절연막을 통해 전자들이 쉽게 터널링 되고, 쉽게 터널링된 전자들은 내부의 깊은 레벨 상태에 축적될 수 있다. 물론 깊게 주입된 전하는 오랫동안 유지될 수 있다. 또는 전하 축적막의 전도성이 너무 낮은 상태에서, 음의 프로그램 전압이 게이트 전극에 인가될 경우, 부족한 양의 얕은 레벨 상태에 존재하는 고유 전자들로 인해, 매우 적은 수의 전자들만 산화물 반도체 박막으로 터널링 되기 때문에 부족한 메모리 특성만이 나타날 수 있다. 결과적으로, 전하 축적막의 낮은 전도성으로 인해 부족한 메모리 특성이 획득될 수 있다.

즉, 앞서 설명한 바와 같이, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 소자의 경우, 적절한 전도성을 가지는 산화물 반도체를 전하 축적막으로 구성함으로써, 비휘발성 메모리 소자의 구동 과정에서 전하의 주입 효율을 개선할 수 있을 뿐만 아니라 주입된 전하를 오랫동안 유지시키는 능력도 개선 할 수 있다. 특히, 산화물 반도체는 가시광 영역에서 투명하고 200℃ 이하의 온도에서 구현할 수 있다는 장점과 더불어 전도성을 조성의 변화를 통해 용이하게 조절할 수 있다는 장점이 있다.

이하에서는, 도 7 내지 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 게이트 전압-드레인 전류 특성을 설명하도록 한다.

도 7 내지 도 9는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 게이트 전압-드레인 전류 특성을 설명하는 그래프이다.

먼저, 도 7 내지 도 9에 도시된 게이트 전압(VGS)-드레인 전류(IDS) 특성에 대한 테스트 조건은 아래와 같다.

드레인 단자에는 0.1 V(VDS)의 고정적인 전압을 인가하고, 게이트 단자에는 -10V ~ +10 V, -15V ~ +15 V, 그리고 -20V ~ +20 V의 스윕전압(VGS)을 연속적으로 인가하는 조건으로 게이트전압-드레인전류 특성을 평가하도록 한다. 또한 게이트 전압-드레인 전류 특성 측정에 사용되는 소자들은 다음과 같다.

먼저, 기판은 유리 기판을 사용하고, 소오스/드레인 전극은 150 nm 두께의 ITO 박막을 사용한다. 산화물 반도체 박막으로는, 스퍼터링 방법으로 형성된 16 nm 두께의 인듐-갈륨-아연 산화물(In-Ga-Zn-O) 박막을 사용하고, 터널링 절연막의 역할을 하는 보호 절연막은 원자층 증착법으로 200℃의 온도에서 형성된 5 nm 두께의 알루미늄 산화막(Al2O3)을 사용한다. 전하 축적막으로는, 원자층 증착법으로 30 nm 두께를 가지도록 형성된 아연 산화물(ZnO)을 사용한다. 또한 게이트 절연막으로는 원자층증착법으로 150℃의 온도에서 형성된 100 nm 두께의 알루미늄 산화막(Al2O3)을 사용하고, 게이트 절연막을 식각하여 컨택 비아홀을 형성하는 식각 공정으로는, 포토레지스트를 식각 마스크로 이용한 습식 식각 공정을 적용할 수 있다. 게이트 전극 및 소오스/드레인 전극패드로는 100 nm 두께의 알루미늄 박막을 사용하고, 게이트 전극 및 소오스/드레인 전극패드는 열 증착법을 이용하여 형성할 수 있다.

여기에서, 게이트 전압-드레인 전류 특성 측정에 사용되는 소자들로는, 앞서 설명한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자를 중 어느 하나가 적용될 수 있다.

이하에서는, 전하 축적막의 전도성 특성에 대해 확인하기 위해서 각기 다른 전도성의 전하 축적막을 가지는 3개의 비휘발성 메모리 소자를 예로 들어 설명하도록 한다.

먼저, 3개의 비휘발성 메모리 소자(Device1, Device2, Device3)는 각기 서로 다른 전도성의 전하 축적막을 가지고 있기에, 각각의 전하 축적막은, 100℃, 150℃, 그리고 200℃의 온도로 증착된 아연산화물(ZnO)막을 포함한다. 즉, 이러한 3가지 조건으로 제조된 비휘발성 메모리 소자를 각각 소자 1(Device1)(100℃ 에서 증착), 소자 2(Device2)(150℃ 에서 증착), 소자 3(Device3)(200℃ 에서 증착)로 규정한다. 이때 전하 축적막의 전도성은 증착한 온도(100, 150, 200℃)가 상승함에 따라 같이 증가하게 된다.

도 7 및 도 8을 참조하면, 소자 1(Device1)과 소자 2(Device2)는 게이트 전압을 스윕할 때, 시계방향의 히스테리시스 곡선(①->② 방향)을 보이며, 스윕 전압(VGS)을 상승 시킴에 따라 동작 전압폭(가로 방향 폭)이 같이 상승하는 것을 확인 할 수 있다.

이에 반해, 도 9를 참조하면, 200℃ 온도에서 증착한 전하 축적막으로 구성된 소자 3(Device3)은 얕은 상태 레벨에 존재하는 지나치게 많은 고유 전자들로 인해 20V 이하의 스윕 전압(VGS)에서는 정상적인 메모리 특성을 확인하기 어려웠다. 즉, 지나친 전도성을 지닌 전하 축적막으로 구성된 소자 3(Device3)을 제외한 소자 1(Device1) 및 소자 2(Device2)에서만, 파울러-노드하임 터널링 과정을 통한 비휘발성 메모리 소자의 성공적인 동작이 확인되었다.

이하에서는, 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 온/오프 프로그래밍 특성을 다양한 프로그램 전압을 통해 설명하도록 한다.

도 10은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 온/오프 프로그래밍 특성을 다양한 프로그램 전압을 통해 설명하는 그래프이다. 도 10은 앞서 설명한 소자들 중 소자 1(Device1)과 소자 2(Device)에 대한 온/오프 프로그래밍 특성을 도시하고 있다.

도 10에 도시된 온/오프 프로그래밍 특성을 실험하기 위해 온/오프 프로그램 전압을 +20 V 및 -20V로 1 ms, 10 ms, 100 ms, 200 ms, 500 ms, 1 s 동안 각각 인가한 뒤, 판독 전압을 게이트 전극에 0 V, 그리고 드레인 전극에 0.1 V로 각각 인가함으로써, 드레인 전류(IDS)를 획득하였다.

동일한 온/오프 프로그램 전압의 크기와 폭을 게이트 전극에 인가하였을 때, 100℃의 온도에서 증착한 전하 축적막으로 구성된 소자1(Device1)과 150℃의 온도에서 증착한 전하 축적막으로 구성된 소자2(Device2) 사이에 프로그램 특성면에서 큰 차이가 없다는 것을 알 수 있다. 또한 최고 1e8 이상의 메모리 온/오프 전류 비를 획득 할 수 있다는 것을 알 수 있다. 결과적으로, 메모리 프로그램 특성면에서도, 지나친 전도성을 지닌 소자 3(Device3)를 제외한 나머지 소자 즉, 소자 1(Device1) 및 소자 2(Device2)의 성공적인 동작을 확인할 수 있다.

이하에서는, 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 리텐션 특성을 설명하도록 한다.

도 11은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 리텐션 특성을 설명하는 그래프이다.

도 11을 참조하면, 비휘발성 메모리 소자들의 리텐션 특성을 실험하기 위해, 온/오프 프로그램 전압(Off/On-prog)을 +20 V 및 -20V로 1 s 동안 인가한 뒤, 판독 전압(Read-out VGS)을 게이트 전극에 0 V(VGS), 그리고 드레인 전극에 0.1 V(VDS)로 각각 인가한 상태에서 드레인 전류(IDS)를 10000 s 동안 연속해서 관찰하였다.

소자 1(Device1)의 전하 축적막에 비해 상대적으로 큰 전도성을 지닌 전하 축적막으로 구성된 소자2(Device2)에서 일정시간 이후 메모리 리텐션 특성의 심각한 열화가 발생한다는 것을 알 수 있다. 이는 앞서 설명한 바와 같이, 양의 프로그램 전압에 의해 산화물 반도체 박막으로부터 터널링 되어, 전하 축적막 내부의 깊은 레벨 상태에 구속되어 있는 전자와는 별개로, 상대적으로 얕은 레벨 상태에 존재하는 많은 고유 전자들이 시간이 지나감에 따라 쉽게 빠져나가게 되어 메모리 리텐션 특성이 저하 된 것이다. 반면에, 적절한 전도성을 가진 전하 축적막으로 구성된 소자1(Device1)에서는, 상대적으로 얕은 상태 레벨에 존재하는 고유 전자들의 농도가 적기 때문에, 소자 2(Device2)에 비해 더 우수한 메모리 리텐션 특성을 획득할 수 있다는 것을 알 수 있다.

이하에서는, 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 전하 축적막을 구성하는 아연 산화물(ZnO) 박막의 전도성 변화에 따른 홀 이동도를 설명하도록 한다.

도 12는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자들의 전하 축적막을 구성하는 아연 산화물(ZnO) 박막의 전도성 변화에 따른 홀 이동도 측정 결과를 나타내는 표이다.

전도성 변화에 따른 홀 이동도의 원활한 측정을 위해서 소자 1 내지 소자 3(Device1~Device3)아연 산화물(ZnO) 박막들의 두께를 80 nm로 조정하였다.

도 12를 참조하여, 소자 1 내지 소자 3(Device 1~ Device3)에 사용된 각기 다른 아연 산화물(ZnO)박막들의 홀 측정 결과를 살펴보면, 앞서 확인한 메모리 특성에서 확인한 바와 같이, 아연 산화물(ZnO)박막 형성 온도가 100℃ 내지 200℃로 상승함에 따라 각 소자의 박막의 캐리어 농도(carrier concentration) 및 홀 이동도(Hall mobility)가 상승하는 경향을 보인다는 것을 알 수 있다. 또한 이를 통해, 산화물 반도체 박막으로 구성된 전하 축적막의 적합한 캐리어 농도의 범위는 1e14 cm-3 이상 내지 1e18 cm-3이하가 바람직하다는 것을 알 수 있다.

앞서 살펴본 바와 같이, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 소자들의 특성을 살펴보면, 전하 축적막의 전도성에 따라 메모리 트랜지스터의 기본 게이트 전압-드레인 전류 특성뿐만 아니라, 프로그램 특성 및 리텐션 특성까지 제어될 수 있다는 것을 알 수 있다. 보다 구체적으로는 전하 축적막의 지나친 전도성은 메모리 트랜지스터의 기본 동작을 방해하는 요소로 작용할 수 있으며, 적절한 전도성을 지닌 전하 축적막은 넓은 동작 전압폭 및 충분한 메모리 온/오프 프로그램 특성에 핵심적인 영향을 미쳤을 뿐만 아니라 우수한 리텐션 특성 확보에도 결정적인 영향을 미쳤다는 것을 알 수 있다. 이러한 결과는 앞서 설명한 바와 같이, 전도성을 조절한 산화물 반도체 전하 축적막을 포함하는 비휘발성 메모리 소자 및 그 제조 방법을 제공함으로써, 확보할 수 있다.

이하에서는 도 13a 내지 도 13e를 참조하여, 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하도록 한다. 도 1에서 설명된 내용과 중복되는 내용은 생략하도록 한다.

도 13a 내지 도 13e는 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하는 중간 단계 도면들이다.

도 13a를 참조하면, 기판(100) 상에 제1 방향(X)으로 서로 이격된 소오스/드레인 전극(102)을 형성한다.

여기서 기판(100)은 유리 기판 또는 가요성 기판을 포함할 수 있다. 만약, 가요성 기판일 경우, 평활도 개선을 위해서 적절한 전처리 과정이 필요할 수 있다.

또한 소오스/드레인 전극(102)의 경우, 기판(100)상에 소오스/드레인 전극용 도전막(미도시)을 형성한 후, 이를 습식 식각 또는 건식 식각 공정을 통해 패터닝하여 형성할 수 있다. 여기서 소오스/드레인 전극용 도전막(미도시)은 스퍼터링 방식으로 형성될 수 있다.

도 13b를 참조하면, 소오스/드레인 전극(102) 사이의 기판(100) 상에 산화물 반도체 박막(103), 보호 절연막(105), 전하 축적막(107)을 순서대로 적층하여 형성한다.

여기서, 산화물 반도체 박막(103)의 두께 및 조성은 메모리 소자의 동작조건을 결정하는 중요한 변수로 작용하므로, 다음을 고려하여 산화물 반도체 박막(103)의 증착 두께(제2 방향(Y) 두께)를 결정하는 것이 바람직하다.

첫 번째로, 메모리 소자의 동작특성을 확보할 수 있는 범위 내에서 산화물 반도체 박막(103)의 두께를 결정한다. 두 번째로, 메모리 트랜지스터의 저 전압 구동이 가능할 수 있도록 산화물 반도체 박막(103)의 두께를 결정하는 것이 바람직하다. 또한 산화물 반도체 박막(103)은 200℃이하의 온도에서 형성되는 것이 바람직하다.

또한, 보호 절연막(105)의 두께는 비휘발성 메모리 소자의 구동 시 터널링 절연막(tunneling oxide)역할을 하므로 메모리 동작 특성을 결정짓는 중요한 소자 변수로 작용할 수 있다. 따라서, 다음의 사항을 고려하여 보호 절연막(105)의 증착 두께(제2 방향(Y) 두께)를 결정하는 것이 바람직하다.

첫 번째로, 메모리 트랜지스터의 동작 전압을 과하게 증가시키지 않는 범위에서 결정되어야 한다. 즉, 보호 절연막(105)의 두께가 너무 두꺼운 경우, 전하 주입효율이 떨어질 뿐만 아니라, 트랜지스터의 게이트 스택의 일부를 구성하는 절연막에 의해 생기는 직렬 커패시터로 인해서 메모리 트랜지스터의 구동전압을 상승시키는 원인이 될 수 있기 때문이다. 따라서, 이러한 사항을 고려할 때 보호 절연막(105)의 두께는 10 nm 이하의 범위에서 결정되는 것이 바람직하다. 두 번째로, 산화물 반도체 박막(103)의 식각 공정 중 공정 열화를 충분히 억제할 수 있는 범위 및 과도한 터널링을 방지할 수 있는 범위에서 결정 되어야 한다. 결과적으로, 두 가지 사항을 동시에 고려할 때, 보호 절연막(105)의 두께는 4 내지 10 nm의 범위에서 결정되는 것이 바람직하다.

한편, 산화물 반도체 박막(103), 보호 절연막(105) 및 전하 축적막(107)은 반도체 장치 제조 공정에서 통상적으로 사용되는 박막 형성 방식에 의해 형성될 수 있는데, 예를 들어, 원자층증착법(Atomic Layer Deposition;ALD), 화학 기상 증착법(Chemical Vapor Deposition;CVD), 반응성 스퍼터링법(Reactive Sputtering)등에 의해 형성될 수 있다. 이때, 구체적인 공정 조건은 하부에 형성된 산화물 반도체 박막(103) 및 보호 절연막(105)의 특성을 열화 시키지 않도록 공정 온도, 플라즈마 사용 여부, 박막 형성 원료 등을 결정하는 것이 바람직하다. 또한, 산화물 반도체 박막(103), 보호 절연막(105) 및 전하 축적막(107)의 형성공정은 동일한 장비 내에서 연속적으로 수행(즉, 인시츄 공정)되는 것이 바람직하다.

여기에서, 산화물 반도체 박막(103), 보호 절연막(105), 전하 축적막(107)의 경우, 조성의 변화를 통해서 전기적인 특성을 조절할 수 있다. 보다 구체적으로는 원자층증착법을 활용하여 박막을 구성할 때를 예로 들 수 있다. 원자층증착법을 이용하여 박막을 형성할 때 증착 온도를 변화시키면, 반응하는 조성물들의 반응성이 변화하여 조성의 변화가 가능하다. 예를 들면, 아연 산화막(ZnO)을 구성할 때 원자층증착법의 증착 온도의 상승은 아연 산화막(ZnO)의 산소원자의 비율을 낮추어 전도성을 상승시킨다. 이러한 결과를 고려했을 때, 원자층증착법을 활용하여 전하 축적막(103)의 전도성을 적절히 조절한다면, 본 발명에서 제안한 우수한 성능을 가지는 적절한 전도성을 지닌 전하 축적막(103)으로 구성된 비휘발성 메모리 소자를 구현 할 수 있다.

도 13c를 참조하면, 산화물 반도체 박막(103), 보호 절연막(105), 전하 축적막(107)을 동일한 패턴으로 식각한다.

구체적으로, 산화물 반도체 박막(103), 보호 절연막(105) 전하 축적막(107)을 식각하여, 메모리 트랜지스터의 채널 영역 상에 산화물 반도체 박막(104), 보호 절연막(106), 전하 축적막(108)을 형성할 수 있다. 여기서 식각 공정은 포토 리소그래피 공정에 의해 수행될 수 있다. 예를 들어, 소정의 습식 식각 용액을 사용하여 습식 식각 공정을 수행하거나, 플라즈마를 이용한 건식 식각 공정을 수행할 수 있다. 이와 같은 식각 공정 수행 시, 보호 절연막(106)은 산화물 반도체 박막(108)이 열화 되는 것을 효과적으로 방지할 수 있다.

도 13d를 참조하면, 소오스/드레인 전극(102)과 식각된 전하 축적막(108)을 덮도록 게이트 절연막(110)을 형성한다.

구체적으로, 소오스/드레인 전극(102), 산화물 반도체 박막(104), 보호 절연막(106), 전하 축적막(108)을 덮도록 게이트 절연막(110)을 형성할 수 있다.

도 13e를 참조하면, 게이트 절연막(110)을 관통하고, 소오스/드레인 전극(102)를 노출시키는 컨택 비아홀(H)을 형성한다.

구체적으로, 게이트 절연막(110)을 식각하여 소오스/드레인 전극(102)을 노출시키는 컨택 비아홀(H)을 형성할 수 있다. 여기서 컨택 비아홀(H)의 형성 공정은 포토 리소그래피를 이용한 식각 공정 또는 소정의 습식 식각 용액을 이용한 습식 식각 공정에 의해 수행되는 것이 바람직하다.

또한 컨택 비아홀(H)을 형성한 후, 컨택 비아홀(H)을 채우고, 소오스/드레인 전극과 연결되는 소오스/드레인 전극패드(도 1의 112)를 형성하는 것에 의해 도 1에 도시된 비휘발성 메모리 소자(1)를 제조할 수 있다.

이하에서는, 도 14를 참조하여, 도 2의 비휘발성 메모리 소자의 제조 방법을 설명하도록 한다. 도 2 및 도 13a 내지 도 13e를 참조하여 설명한 내용과 중복되는 내용은 생략하도록 한다.

도 14는 도 2의 비휘발성 메모리 소자의 제조 방법을 설명하는 중간 단계 도면이다.

도 14를 참조하면, 먼저, 기판(100) 상에 제1 게이트 전극(114a)을 형성한다. 그 후, 제1 게이트 전극(114a)을 덮도록 제1 게이트 절연막(110a)을 형성할 수 있다.

제1 게이트 절연막(110a)을 형성한 후, 기판(100)이 아닌 제1 게이트 절연막(110a) 상에 도 13a 내지 도 13e에서 설명한 공정을 적용하면, 도 2에 도시된 비휘발성 메모리 소자(2)가 제조될 수 있다.

이하에서는, 도 15a 내지 도 15e를 참조하여, 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하도록 한다. 도 3에서 설명된 내용과 중복되는 내용은 생략하도록 한다.

도 15a 내지 도 15e는 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하는 중간 단계 도면들이다.

도 15a를 참조하면, 게이트 절연막(210)을 형성한 후, 게이트 절연막(210) 상에 전하 축적막(207)과 마스크 패턴(211)을 순차적으로 형성할 수 있다.

구체적으로, 마스크 패턴(211)은 전하 축적막(207)의 식각 공정에서 마스크로 이용될 수 있고, 마스크 패턴(211)의 제1 방향(X) 폭은, 채널 영역의 제1 방향(X) 폭과 동일할 수 있으나, 이에 한정되는 것은 아니다.

도 15b를 참조하면, 마스크 패턴(도 15a의 211)을 마스크로 전하 축적막(도 15a의 207)을 식각하여, 최종적인 전하 축적막(208)을 형성할 수 있다.

여기에서, 식각 공정은 예를 들어, 포토 리소그래피 공정에 의해 수행될 수 있다. 구체적으로, 소정의 습식 식각 용액을 사용한 습식 식각 공정이 수행되거나, 플라즈마를 이용한 건식 식각 공정이 수행될 수 있다.

도 15c를 참조하면, 식각된 전하 축적막(208)과 게이트 절연막(210) 상에 터널링 절연막(216)을 형성할 수 있다.

도 15d를 참조하면, 터널링 절연막(216) 상에 제1 방향(X)으로 서로 이격된 소오스/드레인 전극(202)을 형성할 수 있다.

도 15e를 참조하면, 소오스/드레인 전극(202) 상에 산화물 반도체 박막(203)과 보호 절연막(205)을 순서대로 적층하여 형성할 수 있다.

구체적으로, 소오스/드레인 전극(202)과 터널링 절연막(216) 상에 산화물 반도체 박막(203)과 보호 절연막(205)을 순서대로 적층하여 형성한 후, 산화물 반도체 박막(203)과 보호 절연막(205)을 동일한 패턴으로 식각함으로써, 도 3에 도시된 산화물 반도체 박막(204)과 보호 절연막(206)이 형성될 수 있다. 또한, 앞서 설명한 공정을 통해 도 3에 도시된 비휘발성 메모리 소자(3)가 제조될 수 있다.

이하에서는, 도 16a 및 도 16b를 참조하여, 도 4의 비휘발성 메모리 소자의 제조 방법을 설명하도록 한다. 도 4 및 도 15a 내지 도 15e에서 설명된 내용과 중복되는 내용은 생략하도록 한다.

도 16a 및 도 16b는 도 4의 비휘발성 메모리 소자의 제조 방법을 설명하는 중간 단계 도면들이다.

도 16a를 참조하면, 앞서 설명한 도 15a 내지 도 15e의 공정을 통해서 형성된 소오스/드레인 전극(202)과 보호 절연막(206) 상에 제2 게이트 절연막(210b)이 형성된 모습을 확인할 수 있다.

도 16b를 참조하면, 제2 게이트 절연막(210b)을 형성한 후, 제2 게이트 절연막(210b)을 관통하고, 소오스/드레인 전극(202)을 노출시키도록 컨택 비아홀(H)을 형성할 수 있다.

또한 컨택 비아홀(H)을 형성한 후, 컨택 비아홀(H)을 채우고, 소오스/드레인 전극(202)과 연결되는 소오스/드레인 전극패드(212)를 형성함으로써, 도 4에 도시된 비휘발성 메모리 소자(4)를 제조할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 기판 102: 소오스/드레인 전극
104: 산화물 반도체 박막 106: 보호 절연막
108: 전하 축적막 110: 게이트 절연막
112: 소오스/드레인 전극패드 114: 게이트 전극
H: 컨택 비아홀

Claims (27)

1. 투명한 기판;
   상기 투명한 기판 상에 제1 방향으로 서로 이격되어 형성되는 소오스/드레인 전극;
   상기 소오스/드레인 전극 사이의 상기 투명한 기판 상에 형성되고, 채널 영역을 포함하는 산화물 반도체 박막;
   상기 산화물 반도체 박막 상에 형성되는 보호 절연막;
   상기 보호 절연막 상에 형성되고, 전도성을 가지는 전하 축적막;
   상기 전하 축적막을 덮도록 형성되는 게이트 절연막; 및
   상기 게이트 절연막 상에 형성되는 게이트 전극을 포함하고,
   상기 산화물 반도체 박막의 일부는, 상기 소오스/드레인 전극의 일부를 덮도록 형성되고,
   상기 보호 절연막과 상기 전하 축적막은 접촉되고,
   상기 전하 축적막은 단층 구조로 형성되는 비휘발성 메모리 소자.
2. 제 1항에 있어서,
   상기 투명한 기판은, 유리 기판 또는 가요성 기판을 포함하는 비휘발성 메모리 소자.
3. 제 1항에 있어서,
   상기 전하 축적막은, 1e14 cm-3 이상 내지 1e18 cm-3이하의 캐리어 농도 범위를 가지는 산화물 반도체를 포함하는 비휘발성 메모리 소자.
4. 제 1항에 있어서,
   상기 전하 축적막은, 3~4eV의 에너지 밴드 갭을 가지는 비휘발성 메모리 소자.
5. 제 4항에 있어서,
   상기 에너지 밴드 갭의 깊은 레벨 상태(deep level state)에 정보가 저장되는 비휘발성 메모리 소자.
6. 제 5항에 있어서,
   상기 저장되는 정보의 양과, 속도와, 유지시간은 상기 전하 축적막의 전도성 범위에 따라 조절되는 비휘발성 메모리 소자.
7. 제 1항에 있어서,
   상기 소오스/드레인 전극은, 전도성 산화물 박막, 전도성 유기물 박막, 금속 박막 중 어느 하나로 형성되는 비휘발성 메모리 소자.
8. 제 7항에 있어서,
   상기 전도성 산화물 박막은, 인듐-주석 산화물(ITO)을 포함하는 비휘발성 메모리 소자.
9. 제 8항에 있어서,
   상기 게이트 전극은, 상기 전도성 산화물 박막 또는 상기 전도성 유기물 박막으로 형성되는 비휘발성 메모리 소자.
10. 제 1항에 있어서,
    상기 보호 절연막은, 산화물 절연막을 포함하고,
    상기 보호 절연막의 상기 제1 방향과 수직인 제2 방향의 두께는, 10nm 이하인 비휘발성 메모리 소자.
11. 제 10항에 있어서,
    상기 보호 절연막은, 식각 공정에 의한 상기 산화물 반도체 박막의 손상을 방지하고, 터널링 절연막의 역할을 수행하는 비휘발성 메모리 소자.
12. 제 1항에 있어서,
    상기 전하 축적막의 제1 방향의 폭은, 상기 채널 영역의 제1 방향의 폭과 일치하는 비휘발성 메모리 소자.
13. 제 1항에 있어서,
    상기 보호 절연막과 상기 전하 축적막은 직접 접촉되는 비휘발성 메모리 소자.
14. 메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 소자에 있어서,
    투명한 기판;
    상기 투명한 기판 상에 형성된 제1 게이트 전극;
    상기 제1 게이트 전극 상부의 제1 게이트 절연막 상에 형성되고, 제1 방향으로 서로 이격된 소오스/드레인 전극;
    상기 소오스/드레인 전극 사이의 상기 제1 게이트 절연막 상에 형성되고, 채널 영역을 포함하는 산화물 반도체 박막;
    상기 산화물 반도체 박막 상에 형성되는 보호 절연막;
    상기 보호 절연막 상에 형성되고, 전도성을 가지는 전하 축적막;
    상기 전하 축적막을 덮도록 형성되는 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 형성되는 제2 게이트 전극을 포함하고,
    상기 산화물 반도체 박막의 일부는, 상기 소오스/드레인 전극의 일부를 덮도록 형성되고,
    상기 보호 절연막과 상기 전하 축적막은 접촉되고,
    상기 전하 축적막은 단층 구조로 형성되고,
    상기 제1 게이트 전극은, 상기 메모리 트랜지스터를 위한 게이트 전극이고,
    상기 제2 게이트 전극은, 상기 구동 트랜지스터를 위한 게이트 전극인 비휘발성 메모리 소자.
15. 제 14항에 있어서,
    상기 제2 게이트 절연막을 관통하도록 형성되고, 상기 소오스/드레인 전극을 노출시키는 컨택 비아홀을 더 포함하는 비휘발성 메모리 소자.
16. 제 15항에 있어서,
    상기 컨택 비아홀을 채우도록 형성되고, 상기 소오스/드레인 전극과 연결되는 소오스/드레인 전극패드를 더 포함하는 비휘발성 메모리 소자.
17. 제 14항에 있어서,
    상기 전하 축적막의 전도성 범위에 따라 상기 전하 축적막의 에너지 밴드 갭의 깊은 레벨 상태에 저장되는 정보의 양과, 속도와, 유지시간이 조절되는 비휘발성 메모리 소자.
18. 투명한 기판 상에 수평 방향으로 서로 이격된 소오스/드레인 전극을 형성하고,
    상기 소오스/드레인 전극 사이의 상기 투명한 기판 상에 산화물 반도체 박막, 보호 절연막, 전하 축적막을 순서대로 적층하여 형성하고,
    상기 산화물 반도체 박막, 상기 보호 절연막, 상기 전하 축적막을 동일한 패턴으로 식각하고,
    상기 소오스/드레인 전극과 상기 식각된 전하 축적막을 덮도록 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함하되,
    상기 보호 절연막과 상기 전하 축적막은 접촉되고,
    상기 전하 축적막은 단층 구조로 형성되는 비휘발성 메모리 소자의 제조 방법.
19. 제 18항에 있어서,
    상기 전하 축적막은, 3~4eV의 에너지 밴드 갭을 가지고, 상기 에너지 밴드 갭의 깊은 레벨 상태(deep level state)에 정보가 저장되는 비휘발성 메모리 소자의 제조 방법.
20. 제 19항에 있어서,
    상기 저장되는 정보의 양과, 속도와, 유지시간은 상기 전하 축적막의 전도성 범위에 따라 조절되는 비휘발성 메모리 소자의 제조 방법.
21. 메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 소자의 제조 방법에 있어서,
    투명한 기판 상에 제1 게이트 전극을 형성하고,
    상기 제1 게이트 전극 상에 제1 게이트 절연막을 형성하고,
    상기 제1 게이트 절연막 상에 수평 방향으로 서로 이격된 소오스/드레인 전극을 형성하고,
    상기 소오스/드레인 전극 사이의 상기 제1 게이트 절연막 상에 산화물 반도체 박막, 보호 절연막, 전하 축적막을 순서대로 적층하여 형성하고,
    상기 산화물 반도체 박막, 상기 보호 절연막, 상기 전하 축적막을 동일한 패턴으로 식각하고,
    상기 소오스/드레인 전극과 상기 식각된 전하 축적막을 덮도록 제2 게이트 절연막을 형성하고,
    상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 것을 포함하되,
    상기 보호 절연막과 상기 전하 축적막은 접촉되고,
    상기 전하 축적막은 단층 구조로 형성되고,
    상기 제1 게이트 전극은, 상기 메모리 트랜지스터를 위한 게이트 전극이고,
    상기 제2 게이트 전극은, 상기 구동 트랜지스터를 위한 게이트 전극인 비휘발성 메모리 소자의 제조 방법.
22. 제 21항에 있어서,
    상기 제2 게이트 절연막을 관통하고, 상기 소오스/드레인 전극을 노출시키는 컨택 비아홀을 형성하고,
    상기 컨택 비아홀을 채우고, 상기 소오스/드레인 전극과 연결되는 소오스/드레인 전극패드를 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
23. 투명한 기판 상에 제1 게이트 전극을 형성하고,
    상기 제1 게이트 전극을 덮도록 제1 게이트 절연막을 형성하고,
    상기 제1 게이트 절연막 상에 전하 축적막을 형성하고,
    상기 전하 축적막을 마스크 패턴을 이용하여 식각하고,
    상기 식각된 전하 축적막과 상기 제1 게이트 절연막 상에 터널링 절연막을 형성하고,
    상기 터널링 절연막 상에 수평 방향으로 서로 이격된 소오스/드레인 전극을 형성하고,
    상기 터널링 절연막 상에 순서대로 적층된 산화물 반도체 박막과 보호 절연막을 형성하고,
    상기 산화물 반도체 박막과 상기 보호 절연막을 동일한 패턴으로 식각하는 것을 포함하되,
    상기 산화물 반도체 박막의 일부는 상기 소오스/드레인 전극의 일부를 덮도록 형성되고,
    상기 전하 축적막은 단층 구조로 형성되는 비휘발성 메모리 소자의 제조 방법.
24. 제 23항에 있어서,
    상기 터널링 절연막의 수직 방향 두께는 4nm 이상 10nm이하인 비휘발성 메모리 소자의 제조 방법.
25. 제 23항에 있어서,
    상기 소오스/드레인 전극과 상기 보호 절연막 상에 제2 게이트 절연막을 형성하고,
    상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
26. 제 25항에 있어서,
    상기 제1 게이트 전극은, 구동 트랜지스터를 위한 게이트 전극이고,
    상기 제2 게이트 전극은, 메모리 트랜지스터를 위한 게이트 전극인 비휘발성 메모리 소자의 제조 방법.
27. 제 23항에 있어서,
    상기 식각된 전하 축적막의 상기 수평 방향 폭은, 채널 영역의 상기 수평 방향 폭과 동일한 비휘발성 메모리 소자의 제조 방법.

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