KR101496813B1 - Multi-layered ceramic capacitor, mounting circuit board thereof and manufacturing method the same - Google Patents
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Abstract
본 발명은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제5 및 제6 측면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 제5 및 제6 측면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 길이를 L로, 상기 세라믹 본체의 폭을 W로 규정할 때, 상기 세라믹 본체의 길이와 폭의 비율 L/W는, 1.39 ≤ L/W ≤ 2.12의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.The present invention relates to a ceramic body comprising a ceramic body including a plurality of dielectric layers and having first and second main faces in the thickness direction facing each other, third and fourth end faces in the longitudinal direction, and fifth and sixth sides in the width direction; A plurality of first and second inner electrodes disposed alternately in the ceramic body through the dielectric layer and through the fifth and sixth sides; First and second external electrodes formed on fifth and sixth side surfaces of the ceramic body, the first and second external electrodes being electrically connected to the first and second internal electrodes; Wherein a ratio L / W of the length and width of the ceramic body when the length of the ceramic body is defined as L and the width of the ceramic body is defined as W satisfies a range of 1.39? L / W? 2.12 And a capacitor connected to the capacitor.
Description
본 발명은 적층 세라믹 커패시터 및 그 실장 기판과 제조 방법에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor, a mounting substrate thereof, and a manufacturing method thereof.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
Multi-layered ceramic capacitors (MLCC), which is one of the multilayer chip electronic components, can be used in various electronic devices because of their small size, high capacity and easy mounting.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
For example, the multilayer ceramic capacitor may be applied to a display device such as a liquid crystal display (LCD) and a plasma display panel (PDP), a computer, a personal digital assistant (PDA) It can be used in a chip type capacitor which is mounted on a printed circuit board of various electronic products and plays a role of charging or discharging electricity.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
Such a multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately arranged between the dielectric layers.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
At this time, since the dielectric layer has piezoelectricity, when a direct current or an alternating voltage is applied to the multilayer ceramic capacitor, a piezoelectric phenomenon occurs between the internal electrodes, thereby expanding and contracting the volume of the ceramic body according to the frequency, .
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 인쇄회로기판을 연결하는 솔더를 통해 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
Such vibration is transmitted to the printed circuit board through the external electrode of the multilayer ceramic capacitor and the solder connecting the external electrode and the printed circuit board so that the entire printed circuit board becomes an acoustic reflection surface, .
이때, 상기 외부 전극과 인쇄회로기판을 연결하는 솔더는 세라믹 본체의 양 측면 및 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성되는데, 상기 솔더의 부피 및 높이가 커질수록 상기 적층 세라믹 커패시터의 진동이 상기 인쇄회로기판으로 보다 용이하게 전달되어 진동음이 심하게 발생되는 문제점이 있었다.
At this time, the solder connecting the external electrode and the printed circuit board is formed to be inclined at a constant height along the surface of the external electrode on both sides and both end faces of the ceramic body. As the volume and height of the solder become larger, The vibration of the printed circuit board is more easily transmitted to the printed circuit board and the vibration sound is generated severely.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
Such a vibration sound may correspond to an audible frequency in the range of 20 to 20,000 Hz which is uncomfortable to a person, and an unpleasant vibration sound is called an acoustic noise.
최근 전자 기기는 부품의 저소음화로 인해 이러한 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있으므로, 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 연구가 필요한 실정이다.
In recent electronic devices, acoustic noise generated in such a multilayer ceramic capacitor may appear more conspicuously due to low noise of the component, and therefore research is needed to effectively reduce the acoustic noise generated in the multilayer ceramic capacitor.
한편, 이러한 어쿠스틱 노이즈를 감소시키기 위한 방안으로, 외부 전극의 길이 또는 폭을 세라믹 본체의 길이 또는 폭에 비해 짧게 하는 방안이 일부 개시되어 있다.
On the other hand, as a measure for reducing such acoustic noise, a method of shortening the length or the width of the external electrode in comparison with the length or the width of the ceramic body has been partially disclosed.
그러나, 이 경우 외부 전극의 길이가 단축됨에 따라 상대적으로 적층 세라믹 커패시터의 등가직렬인덕턴스(ESL: Equivalent Series Inductance)가 증가되는 문제점이 있었다.
However, in this case, as the length of the external electrode is shortened, the equivalent series inductance (ESL) of the multilayer ceramic capacitor is relatively increased.
이렇게 적층 세라믹 커패시터의 ESL이 증가하게 되면, 제품의 고주파 특성 또한 열화되어 인쇄회로기판 등에 실장시 어쿠스틱 노이즈 및 리플 전압을 제거하는 성능이 저하될 수 있다.
If the ESL of the multilayer ceramic capacitor is increased, the high frequency characteristics of the product may deteriorate and the performance of removing acoustic noise and ripple voltage on a printed circuit board may be deteriorated.
하기 특허문헌 1은 적층 세라믹 커패시터를 개시하고 있으나, 적층 세라믹 커패시터의 ESL 증가를 억제하는 사항은 개시하지 않는다.
The following Patent Document 1 discloses a multilayer ceramic capacitor, but does not disclose an issue of suppressing an increase in the ESL of the multilayer ceramic capacitor.
당 기술 분야에서는, 적층 세라믹 커패시터에서 압전 현상에 의해 발생된 진동이 외부 전극 및 솔더를 통해 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈 및 ESL을 효과적으로 저감시킬 수 있는 새로운 방안이 요구되어 왔다.
In the related art, there is a demand for a new method capable of effectively reducing the acoustic noise and the ESL generated by the vibration generated by the piezoelectric phenomenon in the multilayer ceramic capacitor through the external electrode and the solder to the printed circuit board.
본 발명의 일 측면은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제5 및 제6 측면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 폭-두께 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 길이를 L로, 상기 세라믹 본체의 폭을 W로 규정할 때, 상기 세라믹 본체의 길이와 폭의 비율 L/W는, 1.39 ≤ L/W ≤ 2.12의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.An aspect of the present invention is a ceramic body comprising a plurality of dielectric layers and having first and second main surfaces in the thickness direction facing each other, third and fourth end faces in the longitudinal direction, and fifth and sixth sides in the width direction, ; A plurality of first and second inner electrodes disposed alternately in the ceramic body through the dielectric layer and through the fifth and sixth sides; And first and second external electrodes formed on a width-thickness section of the ceramic body, the first and second external electrodes being electrically connected to the first and second internal electrodes; Wherein a ratio L / W of the length and width of the ceramic body when the length of the ceramic body is defined as L and the width of the ceramic body is defined as W satisfies a range of 1.39? L / W? 2.12 And a capacitor connected to the capacitor.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 외부 전극의 길이를 B로, 상기 세라믹 본체의 하측 마진부의 높이를 Cv로 규정할 때, 상기 제1 또는 제2 외부 전극의 길이와 상기 세라믹 본체의 하측 마진부의 높이의 비율 B/Cv는, 8.05 ≤ B/Cv ≤ 10.56 의 범위를 만족할 수 있다.In one embodiment of the present invention, when the length of the first or second outer electrode is defined as B and the height of the lower margin portion of the ceramic body is defined as Cv, the length of the first or second outer electrode, The ratio B / Cv of the height of the lower margin portion of the main body can satisfy the range of 8.05? B / Cv? 10.56.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극의 길이는 상기 세라믹 본체의 길이 보다 짧게 형성될 수 있다.In one embodiment of the present invention, the lengths of the first and second external electrodes may be shorter than the length of the ceramic body.
본 발명의 일 실시 예에서, 상기 세라믹 본체는 상기 제1 및 제2 내부 전극이 배치된 액티브층의 상부 및 하부에 각각 형성된 상부 및 하부 커버층을 더 포함할 수 있다.In one embodiment of the present invention, the ceramic body may further include upper and lower cover layers respectively formed on upper and lower portions of the active layer on which the first and second internal electrodes are disposed.
이때, 상기 하부 커버층은 상기 상부 커버층에 비해 더 두꺼운 두께를 가질 수 있다.
At this time, the lower cover layer may have a greater thickness than the upper cover layer.
본 발명의 다른 측면은, 폭 방향으로 번갈아 노출되도록 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 상기 제1 및 제2 내부 전극이 각각 노출된 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체를 마련하는 단계; 및 상기 세라믹 본체의 폭-두께 단면에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며, 상기 세라믹 본체의 길이를 L로, 상기 세라믹 본체의 폭을 W로 규정할 때, 상기 세라믹 본체의 길이와 폭의 비율 L/W는, 1.39 ≤ L/W ≤ 2.12의 범위를 만족하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
According to another aspect of the present invention, a plurality of ceramic sheets in which first and second internal electrodes are alternately exposed in the width direction are laminated so that the first and second internal electrodes are disposed opposite to each other with the ceramic sheet interposed therebetween Providing a laminate by pressurization; The laminate is cut and fired for each region corresponding to one capacitor to form first and second main faces in the thickness direction facing each other, third and fourth end faces in the longitudinal direction, and the first and second internal electrodes, Providing a ceramic body having fifth and sixth sides in the width direction; And forming first and second external electrodes to be electrically connected to the first and second internal electrodes at a width-thickness cross section of the ceramic body. Wherein a ratio L / W of the length and width of the ceramic body when the length of the ceramic body is defined as L and the width of the ceramic body is defined as W satisfies a range of 1.39? L / W? 2.12 The present invention also provides a method of manufacturing a multilayer ceramic capacitor.
본 발명의 또 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제5 및 제6 측면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 폭-두께 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결되며, 상기 제1 및 제2 전극 패드와 접속된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 길이를 L로, 상기 세라믹 본체의 폭을 W로 규정할 때, 상기 세라믹 본체의 길이와 폭의 비율 L/W는, 1.39 ≤ L/W ≤ 2.12의 범위를 만족하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
Another aspect of the present invention is a printed circuit board comprising: a printed circuit board having first and second electrode pads on a top; And at least one multilayer ceramic capacitor disposed on the printed circuit board; Wherein the multilayer ceramic capacitor includes a plurality of dielectric layers and includes first and second major surfaces facing each other in the thickness direction, third and fourth end surfaces in the longitudinal direction, and fifth and sixth sides in the width direction ; A plurality of first and second inner electrodes disposed alternately in the ceramic body through the dielectric layer and through the fifth and sixth sides; First and second external electrodes formed on a width-thickness section of the ceramic body and electrically connected to the first and second internal electrodes, the first and second external electrodes being connected to the first and second electrode pads; Wherein a ratio L / W of the length and width of the ceramic body when the length of the ceramic body is defined as L and the width of the ceramic body is defined as W satisfies a range of 1.39? L / W? 2.12 A plurality of first electrodes formed on the first substrate;
본 발명의 일 실시 형태에 따르면, 세라믹 본체의 길이와 폭의 비율을 한정하여 적층 세라믹 커패시터에서 압전 현상에 의해 발생된 진동이 외부 전극 및 솔더를 통해 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈 및 ESL을 저감시킬 수 있는 효과가 있다.According to one embodiment of the present invention, the ratio of the length and the width of the ceramic body is limited so that the vibration generated by the piezoelectric development in the multilayer ceramic capacitor is transmitted to the printed circuit board through the external electrode and the solder, Can be reduced.
이러한 효과는 제품의 고주파 특성 열화를 방지하여 인쇄회로기판에 실장했을 때 어쿠스틱 노이즈 및 리플 전압을 제거하는 성능을 향상시킬 수 있다.
These effects can improve the performance of eliminating acoustic noise and ripple voltage when mounted on a printed circuit board by preventing degradation of high frequency characteristics of the product.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 외부전극의 폭과 세라믹 본체의 하측 마진부의 높이의 비율(B/Cv)에 따른 음압레벨(SPL: sound pressure level) 및 ESL 변화를 나타낸 그래프이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 측단면도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a sectional view taken along the line A-A 'in Fig.
3 shows the sound pressure level (SPL) and the ESL change according to the ratio (B / Cv) of the width of the external electrode and the height of the lower margin portion of the ceramic body in the multilayer ceramic capacitor according to the embodiment of the present invention Graph.
4 is a side cross-sectional view schematically showing a mounting substrate of a multilayer ceramic capacitor according to one embodiment of the present invention.
5 is a side sectional view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
적층 세라믹 커패시터Multilayer Ceramic Capacitors
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention, and FIG. 2 is a sectional view taken along the line A-A 'in FIG.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 두께 방향으로 적층된 세라믹 본체(110)와, 복수의 제1 및 제2 내부 전극(121, 122)과, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함한다.
1 and 2, a multilayer
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.The
또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다. 본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.In addition, the
본 실시 형태에서는 세라믹 본체(110)의 유전체층(111)의 적층 방향으로 서로 대향하는 두께 방향의 단면을 제1 및 제2 주면으로, 상기 제1 및 제2 주면을 연결하며 서로 대향하는 길이 방향의 단면을 제3 및 제4 단면으로, 서로 대향하는 폭 방향의 단면을 제5 및 제6 측면으로 정의하기로 한다.In the present embodiment, the cross section in the thickness direction of the
이때, 세라믹 본체(110)의 길이를 L로, 세라믹 본체(110)의 폭을 W로 규정할 때, 세라믹 본체(110)의 길이와 폭의 비율 L/W은, 1.39 ≤ L/W ≤ 2.12의 범위를 만족할 수 있다.
When the length of the
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
If necessary, various kinds of ceramic additives such as transition metal oxides or carbides, rare earth elements, magnesium (Mg), and aluminum (Al), organic solvents, plasticizers, binders, dispersants, and the like may be added to the
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(100) 내에서 각각의 유전체층(111)을 사이에 두고 상기 제5 및 제6 측면을 통해 번갈아 노출되도록 배치될 수 있다.The first and second
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연되며, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.The first and second
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The first and second
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 상기 제5 및 제6 측면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분을 각각 덮어 전기적으로 연결되도록 형성된다.The first and second
이러한 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 폭-두께 단면에 있어서, 세라믹 본체(110)의 상기 제5 및 제6 측면에서 상기 제1 및 제2 주면에 까지 연장 형성될 수 있다.The first and second
또한, 제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second
또한, 제1 및 제2 외부 전극(131, 132)은 그 길이(B)가 세라믹 본체(110)의 길이(W) 보다 짧게 형성될 수 있다.The length B of the first and second
이때, 제1 또는 제2 외부 전극(131, 132)의 길이를 B로, 세라믹 본체(110)의 하측 마진부의 높이를 Cv로 규정하면, 제1 또는 제2 외부 전극(131, 132)의 길이와 세라믹 본체(110)의 하측 마진부의 높이의 비율 B/Cv는, 8.05≤ B/Cv ≤ 10.56 의 범위를 만족할 수 있다.
When the length of the first or second
한편, 제1 및 제2 외부 전극(131, 132)은 필요시 그 표면에 제1 및 제2 도금층(미도시)을 더 형성할 수 있다.On the other hand, the first and second
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.The first and second plating layers may include a nickel (Ni) plating layer formed on the first and second
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더 등으로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
The first and second plating layers are used to increase the mutual bond strength when the multilayer
적층 세라믹 커패시터의 제조 방법Manufacturing Method of Multilayer Ceramic Capacitor
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
Hereinafter, a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention will be described.
먼저, 복수의 세라믹 시트(sheet)를 마련한다. 상기 세라믹 시트는 세라믹 본체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트 형상으로 제작한다.
First, a plurality of ceramic sheets are provided. The ceramic sheet is used for forming a
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.Next, conductive paste is printed on at least one surface of each of the ceramic sheets to a predetermined thickness to form first and second
이때, 제1 및 제2 내부 전극(121, 122)은 세라믹 시트의 폭 방향의 양 측면을 통해 각각 노출되도록 형성한다.At this time, the first and second
상기 도전성 페이스트는 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive paste may be one made of, for example, silver (Ag), lead (Pb), platinum (Pt), nickel (Ni) and copper (Cu) or an alloy thereof. It is not.
상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
As the printing method of the conductive paste, a screen printing method, a gravure printing method, or the like can be used, but the present invention is not limited thereto.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 대향하여 배치되도록 두께 방향으로 적층하고 가압하여 적층체를 마련한다.
Next, a plurality of ceramic sheets on which the first and second
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성하여 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 제1 및 제2 내부 전극(121, 122)이 번갈아 노출된 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체(110)를 마련한다.Next, the laminated body is cut into chips corresponding to one capacitor and chipped and baked at a high temperature to form first and second main faces in the thickness direction, third and fourth principal faces in the longitudinal direction, 2 The
이때, 세라믹 본체(110)의 길이를 L로, 세라믹 본체(110)의 폭을 W로 규정할 때, 세라믹 본체(110)의 길이와 폭의 비율 L/W는, 1.39 ≤ L/W ≤ 2.12의 범위를 만족할 수 있다.
When the length of the
다음으로, 세라믹 본체(110)의 폭-두께 단면에 소정의 두께로 도전성 페이스트를 인쇄하거나 디핑하여 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성한다.Next, a conductive paste is printed or dipped in a predetermined thickness on the width-thickness cross section of the
제1 및 제2 외부 전극(131, 132)은 상기 제5 및 제6 측면에서 상기 제1 및 제2 주면에 까지 연장하여 형성할 수 있다.The first and second
상기 도전성 페이스트는 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive paste may be one made of, for example, silver (Ag), lead (Pb), platinum (Pt), nickel (Ni) and copper (Cu) or an alloy thereof. It is not.
이때, 제1 또는 제2 외부 전극(131, 132)의 길이를 B로, 세라믹 본체(110)의 하측 마진부의 높이를 Cv로 규정하면, 제1 또는 제2 외부 전극(131, 132)과 세라믹 본체(110)의 하측 마진부의 높이의 비율 B/Cv는, 8.05 ≤ B/Cv ≤ 10.56의 범위를 만족할 수 있다.When the length of the first or second
또한, 제1 또는 제2 외부 전극(131, 132)의 길이(B)는 필요시 세라믹 본체(110)의 길이(W) 보다 짧게 형성할 수 있다.
The length B of the first or second
한편, 제1 및 제2 외부 전극(131, 132)을 형성한 이후에, 제1 및 제2 외부 전극(131, 132)의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층을 형성할 수 있다.After the first and second
상기 도금에 사용된 물질로는 예를 들어 니켈 또는 주석, 니켈-주석-합금 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.As the material used for the plating, for example, nickel, tin, nickel-tin-alloy, or the like can be used, but the present invention is not limited thereto.
또한, 상기 제1 및 제2 도금층은 필요시 니켈 도금층과 주석 도금층을 제1 및 제2 외부 전극(131, 132)의 표면에 순서대로 적층하여 2중층 구조로 구성할 수 있다.
The first and second plating layers may have a double-layer structure in which a nickel plating layer and a tin plating layer are sequentially stacked on the surfaces of the first and second
적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
4 is a side cross-sectional view schematically showing a mounting substrate of a multilayer ceramic capacitor according to one embodiment of the present invention.
도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판은 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(220)를 포함한다.
Referring to FIG. 4, the mounting substrate of the multilayer
여기서, 적층 세라믹 커패시터(100)는 제1 및 제 2 외부 전극(131, 132)이 제1 및 제2 전극 패드(220) 상에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
Here, the multilayer
본 실시 형태에 따른 적층 세라믹 커패시터(110)는, 제1 및 제2 내부 전극(121, 122)이 세라믹 본체(110)의 폭 방향으로 노출되는 구조로서, 제1 및 제2 내부 전극(121, 122)이 세라믹 본체(110)의 길이 방향으로 노출되는 경우에 비해 어쿠스틱 노이즈가 더 심화될 수 있다.
The multilayer
아래 표 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 외부 전극의 폭과 세라믹 본체의 하측 마진부의 높이의 비율(B/Cv)에 따른 음압레벨(SPL: sound pressure level) 및 ESL을 나타낸 것이며, 도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 외부전극의 폭과 세라믹 본체의 하측 마진부의 높이의 비율(B/Cv)에 따른 음압레벨(SPL: sound pressure level) 및 ESL 변화를 나타낸 그래프이다.
Table 1 below shows the sound pressure level (SPL) and ESL according to the ratio (B / Cv) of the width of the external electrode to the height of the lower margin portion of the ceramic body in the multilayer ceramic capacitor according to an embodiment of the present invention FIG. 3 is a graph showing a relation between a sound pressure level (SPL) and an ESL change according to a ratio (B / Cv) of a width of an external electrode to a height of a lower margin portion of a ceramic body in a multilayer ceramic capacitor according to an embodiment of the present invention. Fig.
도 3 및 상기 표 1을 참조하면, 본 실시 형태에 있어서, 세라믹 본체(110)의 길이를 L로, 세라믹 본체(110)의 폭을 W로 규정할 때, 세라믹 본체(110)의 길이와 폭의 비율 L/W가, 1.39 ≤ L/W ≤ 2.12의 범위를 만족하면 적층 세라믹 커패시터(100)에서 압전 현상에 의해 발생된 진동이 제1 및 제2 외부 전극(131, 132) 및 솔더(230)를 통해 인쇄회로기판(210)으로 전달되어 발생되는 어쿠스틱 노이즈가 저감되어 정음 설계를 할 수 있다.
Referring to FIG. 3 and Table 1, when the length of the
또한, 제1 또는 제2 외부 전극(131, 132)의 길이를 B로, 세라믹 본체(110)의 하측 마진부의 높이를 Cv로 규정할 때, 제1 또는 제2 외부 전극(131, 132) 및 세라믹 본체(110)의 하측 마진부의 높이의 비율 B/Cv가 8.05≤ B/Cv ≤ 10.56 의 범위를 만족하면 ESL의 증가를 억제하여 고주파 특성의 열화가 생기는 것을 방지할 수 있다.
When the length of the first or second
이러한 효과들은 고주파 특성의 열화를 방지하여 적층 세라믹 커패시터(110)의 실장 기판의 어쿠스틱 노이즈 및 리플 전압을 제거하는 성능을 향상시킬 수 있다.
These effects can improve the performance of removing the acoustic noise and the ripple voltage of the mounting substrate of the multilayer
변형 예Variation example
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 측단면도이다.5 is a side sectional view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention.
여기서, 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)이 형성된 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명은 생략한다.
Here, the structure in which the first and second
적층 세라믹 커패시터(100)의 폭 방향 및 두께 방향 단면에서, 내부 전극이 배치되어 용량이 형성된 부분을 액티브층으로, 상기 액티브층을 제외한 부분을 마진부로 정의할 수 있다.In the cross section of the multilayer
상기 마진부 중에서 두께 방향으로 상기 액티브층의 상부 마진부 및 하부 마진부를 특히, 상부 커버층(112) 및 하부 커버 층(113)으로 정의할 수 있다.The upper margin portion and the lower margin portion of the active layer in the thickness direction among the margin portion may be defined as an
상부 커버층(112) 및 하부 커버층(113)은 제1 또는 제2 내부 전극(121, 122) 사이에 형성된 유전체층(111)과 마찬가지로 세라믹 시트가 소결되어 형성될 수 있다. The
또한, 상부 커버층(112) 및 하부 커버층(113)을 포함한 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
In addition, a plurality of dielectric layers including the
도 5를 참조하면, 본 실시 형태에서 하부 커버층(113)은 상부 커버층(112)에 비해 더 두꺼운 두께를 가질 수 있다.Referring to FIG. 5, in this embodiment, the
즉, 하부 커버층(113)은 상부 커버층(112)에 비해 세라믹 시트의 적층 수를 늘림으로써 상부 커버층(113)에 비해 더 두꺼운 두께를 가질 수 있다.That is, the
이렇게 하부 커버층(113)이 상부 커버층(112)에 비해 두꺼운 두께를 가지게 되면, 어쿠스틱 노이즈의 감소 효과를 향상시킬 수 있다.
If the
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. And will be apparent to those skilled in the art.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112 ; 상부 커버층
113 ; 하부 커버층 121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 210 ; 인쇄회로기판
220 ; 제1 및 제2 전극 패드 230 ; 솔더100; A multilayer
111; A
113; Lower cover layers 121 and 122; The first and second internal electrodes
131, 132; First and second
220; First and
Claims (15)
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제5 및 제6 측면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및
상기 세라믹 본체의 제5 및 제6 측면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
상기 세라믹 본체의 길이를 L로, 상기 세라믹 본체의 폭을 W로 규정할 때,
상기 세라믹 본체의 길이와 폭의 비율 L/W는, 1.39 ≤ L/W ≤ 2.12의 범위를 만족하며,
상기 제1 또는 제2 외부 전극의 길이를 B로, 상기 세라믹 본체의 하측 마진부의 높이를 Cv로 규정할 때, 상기 제1 또는 제2 외부 전극의 길이와 상기 세라믹 본체의 하측 마진부의 높이의 비율 B/Cv는, 8.05 ≤ B/Cv ≤ 10.56 의 범위를 만족하는 적층 세라믹 커패시터.
A ceramic body including a plurality of dielectric layers and having first and second major surfaces facing each other in the thickness direction, third and fourth end faces in the longitudinal direction, and fifth and sixth sides in the width direction;
A plurality of first and second inner electrodes disposed alternately in the ceramic body through the dielectric layer and through the fifth and sixth sides; And
First and second external electrodes formed on fifth and sixth sides of the ceramic body, the first and second external electrodes being electrically connected to the first and second internal electrodes; / RTI >
When the length of the ceramic body is defined as L and the width of the ceramic body is defined as W,
The ratio L / W of the length and width of the ceramic body satisfies a range of 1.39? L / W? 2.12,
The length of the first or second outer electrode is defined as B and the height of the lower margin portion of the ceramic body is defined as Cv, the ratio of the length of the first or second outer electrode to the height of the lower margin portion of the ceramic body B / Cv satisfies a range of 8.05? B / Cv? 10.56.
상기 제1 및 제2 외부 전극의 길이는 상기 세라믹 본체의 길이 보다 짧게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein a length of the first and second external electrodes is shorter than a length of the ceramic body.
상기 세라믹 본체는 상기 제1 및 제2 내부 전극이 배치된 액티브층의 상부 및 하부에 각각 형성된 상부 및 하부 커버층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the ceramic body further comprises upper and lower cover layers formed on upper and lower portions of the active layer on which the first and second internal electrodes are disposed, respectively.
상기 하부 커버층은 상기 상부 커버층에 비해 더 두꺼운 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
5. The method of claim 4,
Wherein the lower cover layer has a greater thickness than the upper cover layer. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 상기 제1 및 제2 내부 전극이 각각 노출된 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체를 마련하는 단계; 및
상기 세라믹 본체의 제5 및 제6 측면에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하되, 상기 제1 또는 제2 외부 전극의 길이를 B로, 상기 세라믹 본체의 하측 마진부의 높이를 Cv로 규정할 때, 상기 제1 또는 제2 외부 전극의 길이와 상기 세라믹 본체의 하측 마진부의 높이의 비율 B/Cv는, 8.05 ≤ B/Cv ≤ 10.56 의 범위를 만족하는 단계; 를 포함하며,
상기 세라믹 본체의 길이를 L로, 상기 세라믹 본체의 폭을 W로 규정할 때,
상기 세라믹 본체의 길이와 폭의 비율 L/W는, 1.39 ≤ L/W ≤ 2.12의 범위를 만족하는 적층 세라믹 커패시터의 제조 방법.
A plurality of ceramic sheets having first and second internal electrodes formed alternately so as to be alternately exposed in the width direction are laminated so that the first and second internal electrodes are arranged to face each other with the ceramic sheet interposed therebetween, step;
The laminate is cut and fired for each region corresponding to one capacitor to form first and second main faces in the thickness direction facing each other, third and fourth end faces in the longitudinal direction, and the first and second internal electrodes, Providing a ceramic body having fifth and sixth sides in the width direction; And
Wherein first and second external electrodes are formed on the fifth and sixth side surfaces of the ceramic body so as to be electrically connected to the first and second internal electrodes, The ratio B / Cv of the length of the first or second outer electrode to the height of the lower margin of the ceramic body when the height of the lower margin portion of the ceramic body is defined as Cv is in the range of 8.05? B / Cv? 10.56 A satisfying step; / RTI >
When the length of the ceramic body is defined as L and the width of the ceramic body is defined as W,
Wherein a ratio L / W of a length and a width of the ceramic body satisfies a range of 1.39? L / W? 2.12.
상기 제1 및 제2 외부 전극을 형성하는 단계는,
상기 제1 및 제2 외부 전극의 길이를 상기 세라믹 본체의 길이 보다 짧게 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
The method according to claim 6,
Wherein forming the first and second external electrodes comprises:
Wherein the length of the first and second external electrodes is shorter than the length of the ceramic body.
상기 적층체를 마련하는 단계는,
상기 제1 및 제2 내부 전극이 배치된 복수의 세라믹 시트의 상부 및 하부에 내부 전극이 미형성된 복수의 세라믹 시트를 각각 적층하여 상기 적층체가 상부 및 하부 커버층을 갖도록 하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
The method according to claim 6,
The step of providing the laminate may include:
Wherein a plurality of ceramic sheets each having an internal electrode formed thereon are stacked on top and bottom of a plurality of ceramic sheets on which the first and second internal electrodes are disposed to form an upper and a lower cover layer, A method of manufacturing a capacitor.
상기 적층체를 마련하는 단계는,
상기 하부 커버층이 상기 상부 커버층에 비해 더 두꺼운 두께를 갖도록 하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
10. The method of claim 9,
The step of providing the laminate may include:
Wherein the lower cover layer has a greater thickness than the upper cover layer. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 인쇄회로기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며,
상기 적층 세라믹 커패시터는, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제5 및 제6 측면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 제5 및 제6 측면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결되며, 상기 제1 및 제2 전극 패드와 접속된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 길이를 L로, 상기 세라믹 본체의 폭을 W로 규정할 때, 상기 세라믹 본체의 길이와 폭의 비율 L/W는, 1.39 ≤ L/W ≤ 2.12의 범위를 만족하며, 상기 제1 또는 제2 외부 전극의 길이를 B로, 상기 세라믹 본체의 하측 마진부의 높이를 Cv로 규정할 때, 상기 제1 또는 제2 외부 전극의 길이와 상기 세라믹 본체의 하측 마진부의 높이의 비율 B/Cv는, 8.05 ≤ B/Cv ≤ 10.56 의 범위를 만족하는 적층 세라믹 커패시터의 실장 기판.
A printed circuit board having first and second electrode pads on the top; And
At least one multilayer ceramic capacitor mounted on the printed circuit board; / RTI >
The multilayer ceramic capacitor includes a ceramic body including a plurality of dielectric layers and having first and second main faces in the thickness direction facing each other, third and fourth end faces in the longitudinal direction, and fifth and sixth sides in the width direction; A plurality of first and second inner electrodes disposed alternately in the ceramic body through the dielectric layer and through the fifth and sixth sides; First and second external electrodes formed on fifth and sixth sides of the ceramic body, the first and second external electrodes being electrically connected to the first and second internal electrodes, respectively, and connected to the first and second electrode pads; Wherein a ratio L / W of the length and width of the ceramic body when the length of the ceramic body is defined as L and the width of the ceramic body is defined as W satisfies a range of 1.39? L / W? 2.12 Wherein a length of the first or second outer electrode is defined as B and a height of a lower margin portion of the ceramic body is defined as Cv, a length of the first or second outer electrode and a height of a lower margin portion of the ceramic body Wherein a ratio B / Cv satisfies 8.05? B / Cv? 10.56.
상기 적층 세라믹 커패시터는,
상기 제1 및 제2 외부 전극이 상기 세라믹 본체 보다 짧은 길이로 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
12. The method of claim 11,
The multilayer ceramic capacitor includes:
Wherein the first and second external electrodes are formed to have a shorter length than the ceramic body.
상기 적층 세라믹 커패시터는,
상기 세라믹 본체는 상기 제1 및 제2 내부 전극이 배치된 액티브층의 상부 및 하부에 상부 및 하부 커버층이 각각 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
12. The method of claim 11,
The multilayer ceramic capacitor includes:
Wherein the ceramic body has upper and lower cover layers formed on upper and lower portions of the active layer on which the first and second internal electrodes are disposed, respectively.
상기 하부 커버층은 상기 상부 커버층에 비해 더 두꺼운 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.15. The method of claim 14,
Wherein the lower cover layer has a greater thickness than the upper cover layer.
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