KR102076146B1 - Multi-layered ceramic capacitor and mounting circuit of multi-layered ceramic capacitor - Google Patents

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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체 내에서 하나의 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제1 측면으로 노출된 제1 리드부와 제2 리드부를 각각 갖는 제1 및 제2 내부전극과 다른 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제2 측면으로 노출된 제3 리드부와 제4 리드부를 각각 갖는 제3 및 제4 내부전극이 번갈아 배치된 액티브층; 상기 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층; 상기 세라믹 본체의 제1 측면에 서로 이격하여 형성되며 상기 제1 리드부와 전기적으로 연결된 제1 외부전극과 상기 제2 리드부와 전기적으로 연결된 제2 외부전극; 및 상기 세라믹 본체의 제2 측면에 서로 이격하여 형성되며 상기 제3 리드부와 전기적으로 연결된 제3 외부전극과 상기 제4 리드부와 전기적으로 연결된 제4 외부전극;을 포함하며, 상기 세라믹 본체의 두께를 T로, 상기 하부 커버층의 두께를 a로, 상기 제1 내지 제4 내부 전극의 폭을 b로, 상기 세라믹 본체의 길이를 L로, 상기 제1 및 제2 외부 전극의 외측 선단 사이의 거리를 c로, 상기 제1 및 제2 외부 전극의 내측 선단 사이의 거리를 d로 규정할 때, 0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 0.267≤c/L≤0.940의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.The present invention is a ceramic body in which a plurality of dielectric layers are laminated; The first and second internal electrodes formed on the dielectric body and spaced apart from each other on the one dielectric layer having first and second lead portions exposed to the first side of the ceramic body, respectively, and spaced apart from each other on the other dielectric layer. An active layer formed by alternating third and fourth internal electrodes each having a third lead portion and a fourth lead portion exposed to the second side surface of the ceramic body; Upper and lower cover layers respectively formed on upper and lower portions of the active layer; A first external electrode formed on a first side of the ceramic body and spaced apart from each other and electrically connected to the first lead part and a second external electrode electrically connected to the second lead part; And a third external electrode formed on the second side of the ceramic body and spaced apart from each other, the third external electrode electrically connected to the third lead part and the fourth external electrode electrically connected to the fourth lead part. The thickness is T, the thickness of the lower cover layer is a, the width of the first to fourth internal electrodes is b, the length of the ceramic body is L, and between the outer ends of the first and second external electrodes. When c is defined as c and a distance between inner ends of the first and second external electrodes is defined as d, 0.75 × W ≦ T ≦ 1.25 × W, and 0.081 ≦ b / (a × (Wb)) ≦ 2.267 and provide a multilayer ceramic capacitor that satisfies the range 0.267 <c / L <0.940.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND MOUNTING CIRCUIT OF MULTI-LAYERED CERAMIC CAPACITOR}MULTI-LAYERED CERAMIC CAPACITOR AND MOUNTING CIRCUIT OF MULTI-LAYERED CERAMIC CAPACITOR

본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor and a mounting substrate of the multilayer ceramic capacitor.

적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.Multilayer ceramic capacitors, one of the multilayer chip electronic components, are used in imaging devices such as liquid crystal displays (LCDs) and plasma display panels (PDPs), computers, and personal digital assistants (PDAs). And a chip type capacitor mounted on a printed circuit board of various electronic products such as a mobile phone to charge or discharge electricity.

이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
The multilayer ceramic capacitor (MLCC) can be used as a component of various electronic devices due to its small size, high capacity, and easy mounting.

상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.The multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes having different polarities are alternately stacked between the dielectric layers.

이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.Since the dielectric layer has piezoelectricity and electrodistortion, a piezoelectric phenomenon may occur between the internal electrodes when a direct current or alternating voltage is applied to the multilayer ceramic capacitor, thereby causing vibration.

이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.The vibration is transmitted to the printed circuit board on which the multilayer ceramic capacitor is mounted through an external electrode of the multilayer ceramic capacitor, thereby generating a vibration sound that becomes a noise while the entire printed circuit board becomes an acoustic reflection surface.

상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 하며, 상기 어쿠스틱 노이즈를 감소하기 위한 다양한 연구가 진행되고 있다.
The vibration sound may correspond to an audible frequency in the range of 20 to 20,000 Hz, which is unpleasant to the person, and thus the unpleasant vibration sound is called acoustic noise, and various studies for reducing the acoustic noise are in progress. It is becoming.

하기 특허문헌 1은 내부 전극이 세라믹 본체의 양 측면을 통해 동시에 노출되는 구조를 개시하고 있으나, 세라믹 본체의 길이 방향에 대한 외부 전극의 위치 값을 한정하는 내용에 대해서는 개시하지 않는다.
The following Patent Document 1 discloses a structure in which the internal electrodes are simultaneously exposed through both side surfaces of the ceramic body, but does not disclose the content of limiting the position values of the external electrodes in the longitudinal direction of the ceramic body.

국내특허공개공보 2006-0068404호Korean Patent Publication No. 2006-0068404

당 기술 분야에서는, 압전 현상에 의한 진동으로 발생되는 소음을 효과적으로 감소시킬 수 있는 새로운 방안이 요구되어 왔다.
In the art, a new method for effectively reducing the noise generated by the vibration caused by the piezoelectric phenomenon has been required.

본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체 내에서 하나의 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제1 측면으로 노출된 제1 리드부와 제2 리드부를 각각 갖는 제1 및 제2 내부전극과 다른 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제2 측면으로 노출된 제3 리드부와 제4 리드부를 각각 갖는 제3 및 제4 내부전극이 번갈아 배치된 액티브층;상기 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층; 상기 세라믹 본체의 제1 측면에 서로 이격하여 형성되며 상기 제1 리드부와 전기적으로 연결된 제1 외부전극과 상기 제2 리드부와 전기적으로 연결된 제2 외부전극; 및 상기 세라믹 본체의 제2 측면에 서로 이격하여 형성되며 상기 제3 리드부와 전기적으로 연결된 제3 외부전극과 상기 제4 리드부와 전기적으로 연결된 제4 외부전극;을 포함하며, 상기 세라믹 본체의 두께를 T로, 상기 하부 커버층의 두께를 a로, 상기 제1 내지 제4 내부 전극의 폭을 b로, 상기 세라믹 본체의 길이를 L로, 상기 제1 및 제2 외부 전극의 외측 선단 사이의 거리를 c로, 상기 제1 및 제2 외부 전극의 내측 선단 사이의 거리를 d로 규정할 때, 0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 0.267≤c/L≤0.940의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.
One aspect of the present invention, a ceramic body in which a plurality of dielectric layers are stacked; The first and second internal electrodes formed on the dielectric body and spaced apart from each other on the one dielectric layer having first and second lead portions exposed to the first side of the ceramic body, respectively, and spaced apart from each other on the other dielectric layer. An active layer formed by alternating third and fourth internal electrodes having a third lead portion and a fourth lead portion exposed to a second side of the ceramic body, respectively; upper and lower covers respectively formed on upper and lower portions of the active layer layer; A first external electrode formed on a first side of the ceramic body and spaced apart from each other and electrically connected to the first lead part and a second external electrode electrically connected to the second lead part; And a third external electrode formed on the second side of the ceramic body and spaced apart from each other, the third external electrode electrically connected to the third lead part and the fourth external electrode electrically connected to the fourth lead part. The thickness is T, the thickness of the lower cover layer is a, the width of the first to fourth internal electrodes is b, the length of the ceramic body is L, and between the outer ends of the first and second external electrodes. When c is defined as c and a distance between inner ends of the first and second external electrodes is defined as d, 0.75 × W ≦ T ≦ 1.25 × W, and 0.081 ≦ b / (a × (Wb)) ≦ 2.267 and provide a multilayer ceramic capacitor that satisfies the range 0.267 <c / L <0.940.

본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 6.2㎛≤a≤149.5㎛의 범위를 만족할 수 있다.In an embodiment of the present disclosure, the multilayer ceramic capacitor may satisfy a range of 6.2 μm ≦ a ≦ 149.5 μm.

본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 0.373≤(W-b)/a≤12.435의 범위를 만족할 수 있다.In an embodiment of the present disclosure, the multilayer ceramic capacitor may satisfy a range of 0.373 ≦ (W−b) /a≦12.435.

본 발명의 일 실시 예에서, 상기 하부 커버층은 상기 상부 커버층에 비해 두꺼운 두께를 가질 수 있다.
In one embodiment of the present invention, the lower cover layer may have a thicker thickness than the upper cover layer.

본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 상면 및 하면으로 연장 형성될 수 있다.
In an embodiment of the present disclosure, the first to fourth external electrodes may extend to upper and lower surfaces of the ceramic body.

본 발명의 다른 실시형태에 따르면, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 제1 및 제2 전극 패드 위에 설치된 상기 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
According to another embodiment of the present invention, a printed circuit board having first and second electrode pads thereon; And the multilayer ceramic capacitor installed on the first and second electrode pads.

본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 6.2㎛≤a≤149.5㎛의 범위를 만족할 수 있다.In an embodiment of the present disclosure, the multilayer ceramic capacitor may satisfy a range of 6.2 μm ≦ a ≦ 149.5 μm.

본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 0.373≤(W-b)/a≤12.435의 범위를 만족할 수 있다.In an embodiment of the present disclosure, the multilayer ceramic capacitor may satisfy a range of 0.373 ≦ (W−b) /a≦12.435.

본 발명의 일 실시 예에서, 상기 하부 커버층은 상기 상부 커버층에 비해 두꺼운 두께를 가질 수 있다.
In one embodiment of the present invention, the lower cover layer may have a thicker thickness than the upper cover layer.

본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 상면 및 하면으로 연장 형성될 수 있다.
In an embodiment of the present disclosure, the first to fourth external electrodes may extend to upper and lower surfaces of the ceramic body.

본 발명의 일 실시 형태에 따르면, 외부 전극이 세라믹 본체의 길이 방향의 안쪽에 위치하도록 함으로써, 외부 전극의 변위 크기가 작고 힘의 작용점이 가까워 기판 변위 발생이 어려워 적층 세라믹 커패시터에 발생되는 진동을 감소시켜 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈를 감소시킬 수 있는 효과가 있다.
According to one embodiment of the present invention, by positioning the external electrode in the longitudinal direction of the ceramic body, the displacement of the external electrode is small and the action point of the force close to the substrate displacement difficult to reduce the vibration generated in the multilayer ceramic capacitor It is possible to reduce the acoustic noise generated by being transmitted to the printed circuit board.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제1 내지 제4 내부 전극의 구조를 도시한 분해 사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 길이 방향으로 절단하여 도시한 단면도이다.
1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1.
3 is an exploded perspective view illustrating a structure of first to fourth internal electrodes of a multilayer ceramic capacitor according to an exemplary embodiment of the present invention.
4 is a cross-sectional view of the multilayer ceramic capacitor according to the exemplary embodiment cut in the width direction.
FIG. 5 is a cross-sectional view of the multilayer ceramic capacitor of FIG. 1 cut in the longitudinal direction.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Moreover, embodiment of this invention is provided in order to demonstrate this invention more completely to those with average knowledge in the technical field.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.Shapes and sizes of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In addition, the components with the same functions within the scope of the same idea shown in the drawings of each embodiment will be described using the same reference numerals.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.In order to clarify the embodiments of the present invention, the direction of the cube is defined, and L, W, and T indicated on the drawings represent a length direction, a width direction, and a thickness direction, respectively. Here, the thickness direction may be used in the same concept as the stacking direction in which the dielectric layers are stacked.

또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 폭 방향으로 제1 및 제2 외부 전극이 형성되는 면을 양 측면으로 설정하고, 이와 수직으로 교차되는 면을 양 단면으로 설정하고, 두께 방향의 면을 상하 면으로 설정하여 함께 설명하기로 한다.
In addition, in the present embodiment, for convenience of explanation, the surfaces on which the first and second external electrodes are formed in both width directions of the ceramic body are set on both sides, and the surfaces perpendicular to the surfaces are set in both cross sections, and the thickness direction is set in the thickness direction. It will be described together with the surface of upper and lower sides of.

적층 세라믹 커패시터Multilayer Ceramic Capacitors

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
1 is a perspective view schematically illustrating a multilayer ceramic capacitor according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.

도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 복수의 제1 내지 제4 내부 전극(121, 122, 123, 124)을 포함하는 액티브층(115), 상부 및 하부 커버층(112, 113) 및 제1 내지 제4 외부 전극(131, 132, 133, 134)을 포함한다.
1 and 2, a multilayer ceramic capacitor 100 according to an exemplary embodiment may include a ceramic body 110 and a plurality of first to fourth internal electrodes 121, 122, 123, and 124. It includes an active layer 115, the upper and lower cover layers 112 and 113, and the first to fourth external electrodes (131, 132, 133, 134).

세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
The ceramic body 110 is formed by stacking and firing a plurality of dielectric layers 111, and the shape, the dimensions of the ceramic body 110, and the number of stacked layers of the dielectric layers 111 are not limited to those shown in this embodiment. .

또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
In addition, the plurality of dielectric layers 111 forming the ceramic body 110 are in a sintered state, and the boundary between adjacent dielectric layers 111 is difficult to confirm without using a scanning electron microscope (SEM). Can be integrated.

이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층(115)과, 상하 마진부로서 액티브층(115)의 상하부에 각각 형성된 상부 및 하부 커버층(112, 113)으로 구성될 수 있다.
The ceramic body 110 may include an active layer 115 as a part contributing to capacitor formation, and upper and lower cover layers 112 and 113 formed at upper and lower portions of the active layer 115 as upper and lower margins, respectively. Can be.

액티브층(115)은 유전체층(111)을 사이에 두고 복수의 제1 내지 제4 내부 전극(131, 132, 133, 134)을 반복적으로 적층하여 형성될 수 있다.The active layer 115 may be formed by repeatedly stacking the plurality of first to fourth internal electrodes 131, 132, 133, and 134 with the dielectric layer 111 interposed therebetween.

이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In this case, the thickness of the dielectric layer 111 may be arbitrarily changed according to the capacitance design of the multilayer ceramic capacitor 100. Preferably, the thickness of one layer may be configured to be 0.01 to 1.00 μm after firing, but the present invention is limited thereto. It doesn't happen.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, the dielectric layer 111 may include a ceramic powder having a high dielectric constant, for example, barium titanate (BaTiO 3 ) -based or strontium titanate (SrTiO 3 ) -based powder, but the present invention is not limited thereto.

상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and lower cover layers 112 and 113 may have the same material and configuration as the dielectric layer 111 except that the upper and lower cover layers 112 and 113 do not include internal electrodes.

이러한 상부 및 하부 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층(115)의 상하 면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.The upper and lower cover layers 112 and 113 may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active layer 115 in the thickness direction, respectively. And prevent damage to the second internal electrodes 121 and 122.

이때, 하부 커버층(113)은 필요시 상부 커버층(112) 보다 유전체층의 적층 수를 더 늘림으로써 상부 커버층(112)에 비해 두꺼운 두께를 갖도록 형성될 수 있다.
In this case, the lower cover layer 113 may be formed to have a thickness thicker than that of the upper cover layer 112 by increasing the number of stacks of the dielectric layers more than the upper cover layer 112 if necessary.

도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제1 내지 제4 내부 전극의 구조를 도시한 분해 사시도이다.
3 is an exploded perspective view illustrating a structure of first to fourth internal electrodes of a multilayer ceramic capacitor according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 세라믹 본체(111) 내에서 하나의 유전체층(111) 상에 서로 이격하여 형성되되 상기 세라믹 본체(110)의 제1 측면으로 노출된 제1 리드부(121a)와 제2 리드부(122a)를 각각 갖는 제1 및 제2 내부전극(121, 122)과 다른 유전체층(111) 상에 서로 이격하여 형성되되 상기 세라믹 본체(110)의 제2 측면으로 노출된 제3 리드부(123a)와 제4 리드부(124a)를 각각 갖는 제3 및 제4 내부전극(123, 124)이 번갈아 배치된 액티브층(115)을 포함할 수 있다.
Referring to FIG. 3, the multilayer ceramic capacitor 100 according to the exemplary embodiment of the present invention is formed on one dielectric layer 111 in the ceramic body 111 to be spaced apart from each other, but is formed of the ceramic body 110. The first and second internal electrodes 121 and 122 having the first lead part 121a and the second lead part 122a exposed to one side and the other dielectric layer 111 are formed to be spaced apart from each other. The active layer 115 alternately includes third and fourth internal electrodes 123 and 124 each having a third lead portion 123a and a fourth lead portion 124a exposed to the second side surface of the main body 110. It may include.

상기 제1 및 제3 내부 전극(121, 123)은 서로 다른 극성을 갖는 전극으로서, 하나의 유전체층(111)과 다른 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 양 측면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
The first and third internal electrodes 121 and 123 are electrodes having different polarities, and are formed by printing a conductive paste containing a conductive metal with a predetermined thickness on one dielectric layer 111 and the other dielectric layer 111. It may be formed to be alternately exposed through both sides along the stacking direction of the (111), it may be electrically insulated from each other by the dielectric layer 111 disposed in the middle.

이때, 제1 내부 전극(121)은 세라믹 본체(110)의 제1 측면을 통해 노출되도록 연장된 제1 리드부(121a)을 가지며, 제3 내부 전극(123)은 세라믹 본체(110)의 제2 측면을 통해 노출되도록 연장된 제3 리드부(123a)를 가진다.
In this case, the first internal electrode 121 has a first lead portion 121a extended to be exposed through the first side surface of the ceramic body 110, and the third internal electrode 123 is formed of the ceramic body 110. It has a third lead portion 123a extended to be exposed through the two side surfaces.

이렇게 제1 및 제3 내부 전극(121, 123)은 제1 및 제3 리드부(121a, 123a)가 세라믹 본체(110)의 양 측면을 통해 노출되며, 제1 및 제3 외부 전극(131, 133)과 각각 전기적으로 연결될 수 있다.
In this way, the first and third internal electrodes 121 and 123 are exposed to both side surfaces of the ceramic body 110 by the first and third lead parts 121a and 123a, and the first and third external electrodes 131, 133 may be electrically connected to each other.

따라서, 제1 및 제3 외부 전극(131, 133)에 전압을 인가하면 서로 대향하는 제1 및 제3 내부 전극(121, 123) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 액티브층(115)에서 제1 및 제3 내부 전극(121, 123)의 서로 중첩되는 영역의 면적과 비례하게 된다.
Accordingly, when voltage is applied to the first and third external electrodes 131 and 133, charges are accumulated between the first and third internal electrodes 121 and 123 facing each other, and at this time, the electrostatic of the multilayer ceramic capacitor 100 The capacitance is proportional to the area of the overlapping regions of the first and third internal electrodes 121 and 123 in the active layer 115.

이러한 제1 및 제3 내부 전극(121, 123)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The thicknesses of the first and third internal electrodes 121 and 123 may be determined according to a use, and for example, may be determined to be within a range of 0.2 to 1.0 μm in consideration of the size of the ceramic body 110. This is not limited to this.

또한, 제1 및 제3 내부 전극(121, 123)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, the conductive metal included in the conductive paste for forming the first and third internal electrodes 121 and 123 may be nickel (Ni), copper (Cu), palladium (Pd), or an alloy thereof. It is not limited to this.

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, the printing method of the conductive paste may be a screen printing method or a gravure printing method and the like, the present invention is not limited thereto.

제1 및 제3 외부 전극(131, 133)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The first and third external electrodes 131 and 133 may be formed by a conductive paste including a conductive metal, and the conductive metal may be nickel (Ni), copper (Cu), palladium (Pd), or gold (Au). Or an alloy thereof, but the present invention is not limited thereto.

이러한 제1 및 제3 외부 전극(131, 133)은 각각 연결부(131a, 133a)와 기판에 실장하기 위해 세라믹 본체(110)의 상면 및 하면에 형성된 제1 및 제2 실장부(131b, 131c, 133b, 133c)를 포함한다.
The first and third external electrodes 131 and 133 may include first and second mounting portions 131b and 131c formed on the upper and lower surfaces of the ceramic body 110 to be mounted on the connecting portions 131a and 133a and the substrate, respectively. 133b, 133c).

상기 연결부(131a, 133a)는 세라믹 본체(110)의 양 측면에 서로 마주보게 형성되며, 두께 방향으로 배치된 복수의 제1 및 제3 리드부(121a, 123a)의 노출된 부분과 접속하여 전기적으로 연결된다.
The connection parts 131a and 133a are formed to face each other on both sides of the ceramic body 110 and are electrically connected to exposed portions of the plurality of first and third lead parts 121a and 123a arranged in the thickness direction. Is connected.

제1 실장부(131c, 133c)는 세라믹 본체(110)의 하면에 형성되며, 상기 연결부(131a, 133a)의 하 단부와 각각 연결되도록 형성된다.
The first mounting parts 131c and 133c are formed on the lower surface of the ceramic body 110 and are connected to lower ends of the connection parts 131a and 133a, respectively.

이와 같이 제1 및 제3 외부 전극(131, 133)을 세라믹 본체(110)의 길이 방향의 안쪽에 위치하도록 구성함으로써, 외부 전극의 변위 크기가 작아지며, 기판에 실장시 힘의 작용점이 서로 가까움으로써 기판 변위 발생이 어려워져 적층 세라믹 커패시터(100)의 진동이 기판으로 전달되는 것을 감소시켜 어쿠스틱 노이즈를 저감할 수 있다.
As such, by configuring the first and third external electrodes 131 and 133 to be positioned in the longitudinal direction of the ceramic body 110, the displacement magnitude of the external electrodes is reduced, and the action points of the forces when mounting on the substrate are close to each other. As a result, substrate displacement is less likely to occur, so that vibration of the multilayer ceramic capacitor 100 is transmitted to the substrate, thereby reducing acoustic noise.

또한, 제1 및 제3 외부 전극(131, 133)은 세라믹 본체(110)의 상면에 상기 연결부(131a, 133a)의 상 단부를 각각 연결하도록 제2 실장부(131b, 133b)를 추가로 형성할 수 있으며, 상기 제2 실장부(131b, 133b)는 세라믹 본체(110)의 하면에 형성된 제1 실장부(131c, 133c)와 서로 마주보게 형성될 수 있다.
In addition, the first and third external electrodes 131 and 133 may further include second mounting parts 131b and 133b on the top surface of the ceramic body 110 to connect the upper ends of the connection parts 131a and 133a, respectively. The second mounting parts 131b and 133b may be formed to face the first mounting parts 131c and 133c formed on the bottom surface of the ceramic body 110.

한편, 상기 제2 및 제4 내부 전극(122, 124)은 서로 다른 극성을 갖는 전극으로서, 각각 상기 제1 및 제3 내부전극(121, 123)과 동일한 유전체층(111)상에 서로 이격하여 형성될 수 있다.
The second and fourth internal electrodes 122 and 124 are electrodes having different polarities, and are spaced apart from each other on the same dielectric layer 111 as the first and third internal electrodes 121 and 123, respectively. Can be.

즉, 상기 제2 내부전극(122)은 제1 내부전극(121)과 동일한 유전체층(111) 상에 서로 이격하여 형성될 수 있으며, 상기 제4 내부전극(124)는 상기 제3 내부전극과 동일한 유전체층(111) 상에 서로 이격하여 형성될 수 있다.
That is, the second internal electrode 122 may be formed on the same dielectric layer 111 as the first internal electrode 121 and spaced apart from each other, and the fourth internal electrode 124 is the same as the third internal electrode. The dielectric layers 111 may be spaced apart from each other.

상기 제2 및 제4 내부전극(122, 124)는 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 양 측면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
The second and fourth internal electrodes 122 and 124 may be formed to alternately expose through both sides along the stacking direction of the dielectric layer 111 by printing a conductive paste containing a conductive metal to a predetermined thickness. The dielectric layers 111 may be electrically insulated from each other.

이때, 제2 내부 전극(122)은 세라믹 본체(110)의 제1 측면을 통해 노출되도록 연장된 제1 리드부(122a)을 가지며, 제4 내부 전극(124)은 세라믹 본체(110)의 제2 측면을 통해 노출되도록 연장된 제4 리드부(124a)를 가진다.
In this case, the second internal electrode 122 has a first lead portion 122a extended to be exposed through the first side surface of the ceramic body 110, and the fourth internal electrode 124 is formed of the ceramic body 110. It has a fourth lead portion 124a extended to be exposed through the two side surfaces.

이렇게 제2 및 제4 내부 전극(122, 124)은 제2 및 제4 리드부(122a, 124a)가 세라믹 본체(110)의 양 측면을 통해 노출되며, 제2 및 제4 외부 전극(132, 134)과 각각 전기적으로 연결될 수 있다.
As such, the second and fourth internal electrodes 122 and 124 may expose the second and fourth lead portions 122a and 124a through both sides of the ceramic body 110, and the second and fourth external electrodes 132, And 134, respectively.

따라서, 제2 및 제4 외부 전극(132, 134)에 전압을 인가하면 서로 대향하는 제2 및 제4 내부 전극(122, 124) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 액티브층(115)에서 제2 및 제4 내부 전극(122, 124)의 서로 중첩되는 영역의 면적과 비례하게 된다.
Therefore, when voltage is applied to the second and fourth external electrodes 132 and 134, charges are accumulated between the second and fourth internal electrodes 122 and 124 facing each other, and at this time, the electrostatic of the multilayer ceramic capacitor 100 The capacitance is proportional to the area of the overlapping regions of the second and fourth internal electrodes 122 and 124 in the active layer 115.

이러한 제2 및 제4 내부 전극(122, 124)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The thicknesses of the second and fourth internal electrodes 122 and 124 may be determined according to a use. For example, the thickness of the second and fourth internal electrodes 122 and 124 may be determined to be within a range of 0.2 μm to 1.0 μm in consideration of the size of the ceramic body 110. This is not limited to this.

상기 제2 및 제4 외부 전극(132, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The second and fourth external electrodes 132 and 134 may be formed by a conductive paste including a conductive metal, and the conductive metal may be nickel (Ni), copper (Cu), palladium (Pd), or gold (Au). Or an alloy thereof, but the present invention is not limited thereto.

이러한 제2 및 제4 외부 전극(132, 134)은 각각 연결부(132a, 134a)와 기판에 실장하기 위해 세라믹 본체(110)의 상면 및 하면에 형성된 제1 및 제2 실장부(132b, 132c, 134b, 134c)를 포함한다.
The second and fourth external electrodes 132 and 134 may include first and second mounting portions 132b and 132c formed on the upper and lower surfaces of the ceramic body 110 to be mounted on the connecting portions 132a and 134a and the substrate, respectively. 134b, 134c).

상기 연결부(132a, 134a)는 세라믹 본체(110)의 양 측면에 서로 마주보게 형성되며, 두께 방향으로 배치된 복수의 제2 및 제4 리드부(122a, 124a)의 노출된 부분과 접속하여 전기적으로 연결된다.
The connecting portions 132a and 134a are formed to face each other on both sides of the ceramic body 110 and are electrically connected to exposed portions of the second and fourth lead portions 122a and 124a arranged in the thickness direction. Is connected.

제1 실장부(132c, 134c)는 세라믹 본체(110)의 하면에 형성되며, 상기 연결부(132a, 134a)의 하 단부와 각각 연결되도록 형성된다.
The first mounting parts 132c and 134c are formed on the lower surface of the ceramic body 110 and are connected to the lower ends of the connection parts 132a and 134a, respectively.

이와 같이 제2 및 제4 외부 전극(132, 134)을 세라믹 본체(110)의 길이 방향의 안쪽에 위치하도록 구성함으로써, 외부 전극의 변위 크기가 작아지며, 기판에 실장시 힘의 작용점이 서로 가까움으로써 기판 변위 발생이 어려워져 적층 세라믹 커패시터(100)의 진동이 기판으로 전달되는 것을 감소시켜 어쿠스틱 노이즈를 저감할 수 있다.
In this way, by configuring the second and fourth external electrodes 132 and 134 to be positioned in the longitudinal direction of the ceramic body 110, the displacement of the external electrodes is reduced, and the action points of the forces when mounting on the substrate are close to each other. As a result, substrate displacement is less likely to occur, so that vibration of the multilayer ceramic capacitor 100 is transmitted to the substrate, thereby reducing acoustic noise.

또한, 제2 및 제4 외부 전극(132, 134)은 세라믹 본체(110)의 상면에 상기 연결부(132a, 134a)의 상 단부를 각각 연결하도록 제2 실장부(132b, 134b)를 추가로 형성할 수 있으며, 상기 제2 실장부(132b, 134b)는 세라믹 본체(110)의 하면에 형성된 제1 실장부(132c, 134c)와 서로 마주보게 형성될 수 있다.
In addition, the second and fourth external electrodes 132 and 134 further form second mounting portions 132b and 134b on the top surface of the ceramic body 110 to connect the upper ends of the connecting portions 132a and 134a, respectively. The second mounting parts 132b and 134b may be formed to face the first mounting parts 132c and 134c formed on the bottom surface of the ceramic body 110.

이하, 본 실시 형태에 따른 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수와 어쿠스틱 노이즈에 대한 관계를 설명한다.
Hereinafter, the relationship between the dimension of the components included in the multilayer ceramic capacitor according to the present embodiment and the acoustic noise will be described.

도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
4 is a cross-sectional view of the multilayer ceramic capacitor according to the exemplary embodiment cut in the width direction.

도 1 및 도 4를 참조하면, 세라믹 본체(110)의 두께를 T로, 하부 커버층(113)의 두께를 a로, 제1 내지 제4 내부 전극(121, 122, 123, 124)의 폭을 b로, 세라믹 본체(110)의 길이를 L로, 제1 및 제2 외부 전극(131, 132)의 외측 선단 사이의 거리를 c로, 제1 및 제2 외부 전극(131, 132)의 내측 선단 사이의 거리를 d로 규정한다.
1 and 4, the thickness of the ceramic body 110 is T, the thickness of the lower cover layer 113 is a, and the width of the first to fourth internal electrodes 121, 122, 123, and 124. B, the length of the ceramic body 110 is L, the distance between the outer ends of the first and second external electrodes 131, 132 is c, the distance of the first and second external electrodes 131, 132 The distance between inner ends is defined as d.

적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 정위상 변위를 하게 되는데, 이때 특정 조건 상에서는 역위상 변위가 발생하게 되고, 이러한 역위상 변위에 의해 어쿠스틱 노이즈의 크기가 큰 영향을 받게 된다.When voltages having different polarities are applied to the first and second external electrodes 131 and 132 of the multilayer ceramic capacitor 100, the ceramic body 110 may be positively formed by an inverse piezoelectric effect of the dielectric layer 111. In this case, the phase shift occurs, and in certain conditions, an antiphase shift occurs, and the magnitude of the acoustic noise is greatly influenced by the antiphase shift.

이러한 역위상 변위는 세라믹 본체(110)의 커버층의 두께, 더 구체적으로는 실장면 측의 하부 커버층(113)의 두께(a), 세라믹 본체(110)의 폭(W), 좌우 마진의 길이(W-b) 등에 영향을 받게 되며, 일반적으로 상기 a가 두꺼울수록, 상기 W가 작을수록, 상기 W-b가 두꺼울수록 이러한 역위상은 크게 나타나 수 있다.
This anti-phase displacement is the thickness of the cover layer of the ceramic body 110, more specifically, the thickness (a) of the lower cover layer 113 of the mounting surface side, the width (W) of the ceramic body 110, left and right margins The length Wb may be affected. In general, the larger the a, the smaller the W, and the thicker the Wb, the larger the antiphase.

본 실시 형태에서는, 어쿠스틱 노이즈를 더 감소시키기 위해, 0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 0.267≤c/L≤0.940의 범위를 만족하는 것이 바람직하다.In this embodiment, in order to further reduce acoustic noise, the range of 0.75 x W? T? 1.25 x W is 0.081? B / (a x (Wb))? 2.267, and 0.267? C / L? 0.940 is satisfied. It is desirable to.

또한, 상기 a는, 6.2㎛≤a≤149.5㎛의 범위를 만족할 수 있다.In addition, a may satisfy the range of 6.2 μm ≦ a ≦ 149.5 μm.

또한, 상기 (W-b)/a는, 0.373≤(W-b)/a≤12.435의 범위를 만족할 수 있다.
Further, the above (Wb) / a may satisfy a range of 0.373 ≦ (Wb) /a≦12.435.

실험 예Experiment example

본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.The multilayer ceramic capacitor according to the embodiment and the comparative example of the present invention was manufactured as follows.

티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.A slurry formed of powder such as barium titanate (BaTiO 3 ) is applied and dried on a carrier film to prepare a plurality of ceramic green sheets manufactured to a thickness of 1.8 μm.

다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 세라믹 그린 시트의 양 측면을 통해 번갈아 노출되도록 제1 내지 제4 리드부(121a, 122a, 123a, 124a)를 갖는 제1 내지 제4 내부 전극(121, 122, 123, 124)을 형성한다.Next, the conductive paste for the nickel internal electrode is coated on the ceramic green sheet by using a screen, and the first to fourth lead parts 121a, 122a, 123a, and 124a are alternately exposed through both sides of the ceramic green sheet. The first to fourth internal electrodes 121, 122, 123, and 124 having the same are formed.

상기 세라믹 그린 시트는 약 370 층으로 적층하여 적층체를 형성하며, 이와 같이 형성된 적층체를 약 85 ℃에서 약 1,000 kgf/cm2 의 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.The ceramic green sheet was laminated in about 370 layers to form a laminate, and the laminate thus formed was isostatic pressed at a pressure condition of about 1,000 kgf / cm 2 at about 85 ° C.

이후, 압착이 완료된 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ℃, 약 60 시간 유지하여 탈바인더를 진행하였다.Thereafter, the pressed laminate was cut in the form of individual chips, and the cut chips were kept at about 230 ° C. for about 60 hours in an air atmosphere to proceed with a binder.

다음으로, 약 1,200 ℃에서 제1 및 제2 내부 전극(121, 122)이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소 분압하 환원분위기에서 소성하여 세라믹 본체(110)를 마련하였다.Next, the first and second internal electrodes 121 and 122 are fired in a reducing atmosphere at an oxygen partial pressure of 10 −11 to 10 −10 atm lower than the Ni / NiO equilibrium oxygen partial pressure so that the first and second internal electrodes 121 and 122 are not oxidized at about 1,200 ° C. 110 was prepared.

소성 후 세라믹 본체(110)의 사이즈는 길이×폭(L×W)은 약 1.64 mm ×0.88 mm(L×W, 1608 사이즈)이었다. 다음으로, 세라믹 본체(110)의 양 측면에 제1 내지 제4 외부 전극(131, 132, 133, 134)을 각각 형성하는 공정을 거쳐 적층 세라믹 커패시터(100)로 제작하였다.The size of the ceramic body 110 after baking was about 1.64 mm x 0.98 mm (L x W, 1608 size) in length x width (LxW). Next, the first to fourth external electrodes 131, 132, 133, and 134 are formed on both side surfaces of the ceramic body 110, respectively, to manufacture the multilayer ceramic capacitor 100.

여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 어쿠스틱 노이즈 측정을 실시하였다.
Here, the manufacturing tolerance was set within a range of ± 0.1 mm in length × width (L × W), and if it was satisfied, the experiment was carried out to measure acoustic noise.

Figure 112013115064869-pat00001
Figure 112013115064869-pat00001

여기서, A/N은 어쿠스틱 노이즈(acoustic noise)
Where A / N is acoustic noise

상기 표 1의 데이터는 도 4와 같이 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 길이 방향(L)의 중심부에서 폭 방향(W) 및 두께 방향(T)으로 절개한 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 찍은 사진을 기준으로 각각의 치수를 측정하였다. The data in Table 1 is a scanning electron microscope of a cross section cut in the width direction (W) and the thickness direction (T) at the center of the longitudinal direction (L) of the ceramic body 110 of the multilayer ceramic capacitor 100 as shown in FIG. Each dimension was measured based on a photo taken with SEM (Scanning Electron Microscope).

여기서 세라믹 본체(110)의 두께를 T로, 하부 커버층(113)의 두께를 a로, 제1 내지 제4 내부 전극(121, 122, 123, 124)의 폭을 b로, 세라믹 본체(110)의 길이를 L로, 제1 및 제2 외부 전극(131, 132)의 외측 선단 사이의 거리를 c로, 제1 및 제2 외부 전극(131, 132)의 내측 선단 사이의 거리를 d로 규정한다.
Here, the thickness of the ceramic body 110 is T, the thickness of the lower cover layer 113 is a, the width of the first to fourth internal electrodes 121, 122, 123, and 124 is b, and the ceramic body 110 is ) Is the length L, the distance between the outer ends of the first and second external electrodes 131, 132 is c, and the distance between the inner ends of the first and second external electrodes 131, 132 is d. Regulate.

어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판당 1개의 샘플(적층 세라믹 커패시터)을 상하 방향으로 구분하여 인쇄 회로 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다.In order to measure acoustic noise, one sample (laminated ceramic capacitor) per acoustic noise measurement substrate was divided in a vertical direction and mounted on a printed circuit board, and then the substrate was mounted on a measurement jig.

그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 샘플의 양 단자에 DC 전압 및 전압 변동을 인가하였다. 상기 인쇄 회로 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
Then, DC voltage and voltage variation were applied to both terminals of the sample mounted on the measuring jig using a DC power supply and a function generator. Acoustic noise was measured through a microphone installed directly on the printed circuit board.

상기 표 1을 참조하면, 0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 더불어 6.2㎛≤a≤149.5㎛이고, 0.373≤(W-b)/a≤12.435의 범위를 만족하는 샘플 2 내지 7, 샘플 11 내지 16, 샘플 20 내지 25에서, 내습부하 불량이 발생하지 않으면서도 어쿠스틱 노이즈가 25 dBA 미만으로 발생하는 것을 확인할 수 있다.
Referring to Table 1, 0.75 × W ≦ T ≦ 1.25 × W, 0.081 ≦ b / (a × (Wb)) ≦ 2.267, 6.2 μm ≦ a ≦ 149.5 μm, and 0.373 ≦ (Wb) / a In samples 2 to 7, which satisfy the range of ≤ 12.435, samples 11 to 16 and samples 20 to 25, it can be seen that acoustic noise is generated at less than 25 dBA without a bad moisture load.

Figure 112013115064869-pat00002
Figure 112013115064869-pat00002

상기 제1 및 제2 외부 전극 사이의 힘의 작용점이 가까울수록 적층 세라믹 커패시터의 진동이 기판으로 전달되는 것을 최소화시킬 수 있다. 그러나, 제1 및 제2 외부 전극 사이의 간격이 지나치게 가까우면 실장 불량에 의해 제1 및 제2 외부 전극에 솔더링된 솔더들이 서로 연결되며 쇼트 등이 발생할 수 있다.As the action point of the force between the first and second external electrodes is closer, it is possible to minimize the transmission of the vibration of the multilayer ceramic capacitor to the substrate. However, when the distance between the first and second external electrodes is too close, solders soldered to the first and second external electrodes are connected to each other due to mounting failure, and a short may occur.

상기 표 2를 참조하면, 0.267≤c/L≤0.940의 범위를 만족하는 샘플 2 내지 10에서 실장불량이 발생하지 않으면서도 어쿠스틱 노이즈가 25 dBA 미만으로 양호하게 나타남을 확인할 수 있다.Referring to Table 2, it can be seen that in the samples 2 to 10 satisfying the range of 0.267≤c / L≤0.940, acoustic noise is well represented as less than 25 dBA without mounting defects.

상기 c/L가 0.940을 초과하는 샘플 1의 경우 어쿠스틱 노이즈 저감효과가 거의 없음으로 나타났으며, 상기 c/L가 0.267 미만인 샘플 11의 경우 어쿠스틱 노이즈는 최소로 나타났으나 실장 불량이 확인되었다.
Sample 1 having a c / L of more than 0.940 was found to have almost no acoustic noise reduction effect. Sample 11 having a c / L of less than 0.267 showed minimal acoustic noise, but mounting failure was confirmed.

적층 세라믹 커패시터의 실장 기판Mounting Boards for Multilayer Ceramic Capacitors

도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판은 적층 세라믹 커패시터(100)가 수평하게 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.Referring to FIG. 5, the mounting board of the multilayer ceramic capacitor 100 according to the present exemplary embodiment may be a printed circuit board 210 on which the multilayer ceramic capacitor 100 is mounted horizontally, and a top surface of the printed circuit board 210. The first and second electrode pads 221 and 222 are spaced apart from each other.

이때, 적층 세라믹 커패시터(100)는 하부 커버층(113)이 하측에 배치되며 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
In this case, the multilayer ceramic capacitor 100 is provided such that the lower cover layer 113 is disposed under the first cover and the first and second external electrodes 131 and 132 are in contact with the first and second electrode pads 221 and 222, respectively. In this state, the solder 230 may be electrically connected to the printed circuit board 210.

위와 같이 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.As described above, when the multilayer ceramic capacitor 100 is applied with a voltage mounted on the printed circuit board 210, acoustic noise may occur.

이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더(230)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
In this case, the sizes of the first and second electrode pads 221 and 222 may correspond to the first and second external electrodes 131 and 132 and the first and second electrode pads 221 and 222 of the multilayer ceramic capacitor 100. It may be an indicator for determining the amount of solder 230 to be connected, and the amount of acoustic noise may be adjusted according to the amount of the solder 230.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations can be made without departing from the technical matters of the present invention described in the claims. It will be obvious to those of ordinary skill in the field.

100 ; 적층 세라믹 커패시터
110 ; 세라믹 본체 111 ; 유전체층
112 ; 상부 커버층 113 ; 하부 커버층
115 ; 액티브층
121, 122, 123, 124 ; 제1 내지 제4 내부 전극
121a, 122a, 123a, 124a ; 제1 내지 제4 리드부
131, 132, 133, 134 ; 제1 내지 제4 외부 전극
131a, 132a, 133a, 134a ; 연결부
131b, 132b, 133b, 134b ; 제1 실장부
131c, 132c, 133c, 134c ; 제2 실장부
210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더
100; Multilayer Ceramic Capacitors
110; Ceramic body 111; Dielectric layer
112; Upper cover layer 113; Lower cover layer
115; Active layer
121, 122, 123, 124; First to fourth internal electrodes
121a, 122a, 123a, 124a; First to fourth lead parts
131, 132, 133, 134; First to fourth external electrodes
131a, 132a, 133a, 134a; Connection
131b, 132b, 133b, 134b; First mounting part
131c, 132c, 133c, 134c; 2nd mounting part
210; Printed circuit boards 221, 222; First and second electrode pads
230; Solder

Claims (10)

  1. 삭제delete
  2. 복수의 유전체층이 적층된 세라믹 본체;
    상기 세라믹 본체 내에서 하나의 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제1 측면으로 노출된 제1 리드부와 제2 리드부를 각각 갖는 제1 및 제2 내부전극과 다른 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제2 측면으로 노출된 제3 리드부와 제4 리드부를 각각 갖는 제3 및 제4 내부전극이 번갈아 배치된 액티브층;
    상기 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층;
    상기 세라믹 본체의 제1 측면에 서로 이격하여 형성되며 상기 제1 리드부와 전기적으로 연결된 제1 외부전극과 상기 제2 리드부와 전기적으로 연결된 제2 외부전극; 및
    상기 세라믹 본체의 제2 측면에 서로 이격하여 형성되며 상기 제3 리드부와 전기적으로 연결된 제3 외부전극과 상기 제4 리드부와 전기적으로 연결된 제4 외부전극;을 포함하며,
    상기 세라믹 본체의 두께를 T로, 상기 하부 커버층의 두께를 a로, 상기 제1 내지 제4 내부 전극의 폭을 b로, 상기 세라믹 본체의 길이를 L로, 상기 제1 및 제2 외부 전극의 외측 선단 사이의 거리를 c로, 상기 제1 및 제2 외부 전극의 내측 선단 사이의 거리를 d로 규정할 때,
    0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 0.267≤c/L≤0.940의 범위를 만족하며,
    6.2㎛≤a≤149.5㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
    A ceramic body in which a plurality of dielectric layers are stacked;
    The first and second internal electrodes formed on the dielectric body and spaced apart from each other on the one dielectric layer having first and second lead portions exposed to the first side of the ceramic body, respectively, and spaced apart from each other on the other dielectric layer. An active layer formed by alternating third and fourth internal electrodes each having a third lead portion and a fourth lead portion exposed to the second side surface of the ceramic body;
    Upper and lower cover layers respectively formed on upper and lower portions of the active layer;
    A first external electrode formed on a first side of the ceramic body and spaced apart from each other and electrically connected to the first lead part and a second external electrode electrically connected to the second lead part; And
    And a third external electrode formed on the second side of the ceramic body and spaced apart from each other, the third external electrode electrically connected to the third lead part and the fourth external electrode electrically connected to the fourth lead part.
    The thickness of the ceramic body is T, the thickness of the lower cover layer is a, the width of the first to fourth internal electrodes is b, the length of the ceramic body is L, and the first and second external electrodes are When the distance between the outer edges of the edge c and the distance between the inner edges of the first and second external electrodes is defined as d,
    0.75 × W ≦ T ≦ 1.25 × W, 0.081 ≦ b / (a × (Wb)) ≦ 2.267, satisfying the range of 0.267 ≦ c / L ≦ 0.940,
    A multilayer ceramic capacitor, characterized in that 6.2㎛≤a≤149.5㎛.
  3. 복수의 유전체층이 적층된 세라믹 본체;
    상기 세라믹 본체 내에서 하나의 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제1 측면으로 노출된 제1 리드부와 제2 리드부를 각각 갖는 제1 및 제2 내부전극과 다른 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제2 측면으로 노출된 제3 리드부와 제4 리드부를 각각 갖는 제3 및 제4 내부전극이 번갈아 배치된 액티브층;
    상기 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층;
    상기 세라믹 본체의 제1 측면에 서로 이격하여 형성되며 상기 제1 리드부와 전기적으로 연결된 제1 외부전극과 상기 제2 리드부와 전기적으로 연결된 제2 외부전극; 및
    상기 세라믹 본체의 제2 측면에 서로 이격하여 형성되며 상기 제3 리드부와 전기적으로 연결된 제3 외부전극과 상기 제4 리드부와 전기적으로 연결된 제4 외부전극;을 포함하며,
    상기 세라믹 본체의 두께를 T로, 상기 하부 커버층의 두께를 a로, 상기 제1 내지 제4 내부 전극의 폭을 b로, 상기 세라믹 본체의 길이를 L로, 상기 제1 및 제2 외부 전극의 외측 선단 사이의 거리를 c로, 상기 제1 및 제2 외부 전극의 내측 선단 사이의 거리를 d로 규정할 때,
    0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 0.267≤c/L≤0.940의 범위를 만족하며,
    0.373≤(W-b)/a≤12.435인 것을 특징으로 하는 적층 세라믹 커패시터.
    A ceramic body in which a plurality of dielectric layers are stacked;
    The first and second internal electrodes formed on the dielectric body and spaced apart from each other on the one dielectric layer having first and second lead portions exposed to the first side of the ceramic body, respectively, and spaced apart from each other on the other dielectric layer. An active layer formed by alternating third and fourth internal electrodes each having a third lead portion and a fourth lead portion exposed to the second side surface of the ceramic body;
    Upper and lower cover layers respectively formed on upper and lower portions of the active layer;
    A first external electrode formed spaced apart from each other on the first side of the ceramic body and electrically connected to the first lead part and a second external electrode electrically connected to the second lead part; And
    And a third external electrode formed on the second side of the ceramic body and spaced apart from each other, the third external electrode electrically connected to the third lead part and the fourth external electrode electrically connected to the fourth lead part.
    The thickness of the ceramic body is T, the thickness of the lower cover layer is a, the width of the first to fourth internal electrodes is b, the length of the ceramic body is L, and the first and second external electrodes are When the distance between the outer edges of the edge c and the distance between the inner edges of the first and second external electrodes is defined as d,
    0.75 × W ≦ T ≦ 1.25 × W, 0.081 ≦ b / (a × (Wb)) ≦ 2.267, satisfying the range of 0.267 ≦ c / L ≦ 0.940,
    0.373≤ (Wb) /a≤12.435, characterized in that the multilayer ceramic capacitor.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 상면 및 하면으로 연장 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
    The method according to claim 2 or 3,
    The first to fourth external electrodes are extended to upper and lower surfaces of the ceramic body.
  5. 제2항 또는 제3항에 있어서,
    상기 하부 커버층은 상기 상부 커버층에 비해 두꺼운 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
    The method according to claim 2 or 3,
    The lower cover layer is a multilayer ceramic capacitor, characterized in that having a thicker thickness than the upper cover layer.
  6. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 제1 및 제2 전극 패드 위에 설치된 상기 제2항 또는 제3항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.
    A printed circuit board having first and second electrode pads thereon; And
    The multilayer ceramic capacitor mounting substrate of claim 2, wherein the multilayer ceramic capacitor of claim 2 or 3 is disposed on the first and second electrode pads.
  7. 삭제delete
  8. 삭제delete
  9. 제6항에 있어서,
    상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 상면 및 하면으로 연장 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
    The method of claim 6,
    The first to fourth external electrodes extend on upper and lower surfaces of the ceramic body.
  10. 제6항에 있어서,
    상기 하부 커버층은 상기 상부 커버층에 비해 두꺼운 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
    The method of claim 6,
    The lower cover layer has a thickness thicker than the upper cover layer, the mounting substrate of the multilayer ceramic capacitor.
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