KR101018181B1 - Multilayer Chip Capacitor - Google Patents

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Abstract

본 발명의 일 실시예에 따른 적층형 칩 커패시터는 복수의 유전체층이 적층된 적층 구조를 갖고, 내부에 제1 및 제2 커패시터부가 구비된 커패시터 본체; 및 상기 커패시터 본체의 외부 면에 형성된 제1 내지 제4 외부전극;을 포함하며, 상기 제1 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제1 및 제2 외부전극과 연결되고 서로 다른 극성을 갖는 제1 및 제2 내부전극을 구비하되, 각각 1쌍의 상기 제1 및 제2 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 복수의 커패시터로 구분되고, 상기 제2 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제3 및 제4 외부전극과 연결되고 각각 상기 제1 및 제2 내부전극과 동일한 극성을 갖는 제3 및 제4 내부전극을 구비하되, 각각 1쌍의 상기 제3 및 제4 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 하나 이상의 커패시터로 구분되며, 상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극과의 연결을 위한 리드를 구비하되, 상기 제1 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 폭이 서로 다르며, 상기 제1 및 제2 커패시터부에 포함된 커패시터 중 적어도 3개의 커패시터는 서로 정전용량이 다르거나 공진주파수가 다른 것을 특징으로 할 수 있다.In one embodiment, a stacked chip capacitor may include a capacitor body having a stacked structure in which a plurality of dielectric layers are stacked and having first and second capacitor parts therein; And first to fourth external electrodes formed on an outer surface of the capacitor body, wherein the first capacitor parts are opposed to each other with the dielectric layer interposed therebetween, and are connected to the first and second external electrodes, respectively, and have different polarities. And a first and second internal electrodes having a plurality of first and second internal electrodes each stacked one or more times to be divided into a plurality of capacitors having a predetermined capacitance, and wherein the second capacitor unit is A third and fourth internal electrodes facing each other with a dielectric layer interposed therebetween and connected to the third and fourth external electrodes, respectively, and having the same polarity as the first and second internal electrodes, respectively; The third and fourth internal electrodes are stacked one or more times to be divided into one or more capacitors having a predetermined capacitance, and the first and second internal electrodes are respectively connected to the first and second external electrodes. At least two capacitors of the plurality of capacitors of the plurality of capacitors constituting the first capacitor part have different widths of leads of the internal electrodes included therein, and at least three of the capacitors included in the first and second capacitor parts. The capacitors may be characterized by different capacitances or different resonance frequencies.

Description

적층형 칩 커패시터 {Multilayer Chip Capacitor}Multilayer Chip Capacitors

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 MPU(Micro Processor Unit)의 전력 분배망의 디커플링(감결합) 커패시터로 사용하기에 적합하며 단일 형태의 커패시터로 수백 kHz ~ 수백 MHz의 영역에서 전력 분배망 임피던스를 타겟 임피던스 이하로 낮출 수 있는 적층형 칩 커패시터에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to stacked chip capacitors, and is particularly suitable for use as a decoupling (decoupling) capacitor in power distribution networks of microprocessor units (MPUs). A stacked chip capacitor capable of lowering an impedance below a target impedance.

MPU의 전력 분배망(Power Distribution Network: PDN)의 설계는 MPU의 고속화, 집적화에 따라 점차적으로 어려워지고 있다. 특히 MPU의 집적화에 따른 전원전압의 감소와 MPU 소모 전류의 증가는, 다음의 관계식으로부터 알 수 있는 바와 같이, 타겟 임피던스(Target Impedance: Ztarget)를 점차적으로 떨어뜨리고 있다. The design of the MPU's power distribution network (PDN) is becoming increasingly difficult due to the high speed and integration of the MPU. In particular, the decrease in the power supply voltage and the increase in the MPU consumption current due to the integration of the MPU are gradually decreasing the target impedance (Z target ), as can be seen from the following equation.

Ztarget = Vp×AR/I = Vr/I Z target = Vp × AR / I = Vr / I

상기 관계식에서 Vp는 전원전압이고, AR은 허용 리플(Allowed Ripple)이고, I는 MPU 소모 전류이고, Vr은 허용 리플 전압(allowed ripple voltage)이다. 이 경우, 통상적인 허용 리플 전압(Vr)은 전원전압의 5 내지 10% 정도의 값이다. 타겟 임피던스(Ztarget)는 직류전류(DC)에서뿐만 아니라 과도전류가 존재하는 모든 주파수에서 만족되어야 한다. 퍼스널 컴퓨터(Personal Computer: PC) 또는 노트북 컴퓨터의 경우 CPU(MPU 칩)의 고속화로 매우 높은 주파수 영역까지 과도 전류가 존재하며 따라서 넓은 영역의 주파수 범위까지 타겟 임피던스를 만족해야 한다. 각 주파수 영역별로 타겟 임피던스를 만족하도록 PDN에 전압 조정 모듈(Voltage Regulator Module: VRM), 벌크 커패시터(Bulk Capacitor), 통상의 2단자 MLCC 및 저ESL MLCC가 사용되고 있으며, 이러한 PDN을 다단 PDN(Multi-stage PDN)이라 부른다.
In the above relation, Vp is the power supply voltage, AR is the allowed ripple, I is the MPU current consumption, and Vr is the allowed ripple voltage. In this case, the typical allowable ripple voltage Vr is a value of about 5 to 10% of the power supply voltage. The target impedance Z target must be satisfied not only at the DC current DC but at all frequencies where there is a transient current. In the case of a personal computer (PC) or notebook computer, transient currents exist up to a very high frequency range due to the high speed of the CPU (MPU chip), and therefore, a target impedance must be satisfied up to a wide frequency range. A voltage regulator module (VRM), a bulk capacitor, a conventional two-terminal MLCC and a low ESL MLCC are used for the PDN to satisfy the target impedance for each frequency domain. stage PDN).

VRM, 벌크 커패시터 및 통상의 2단자 MLCC는 각각 수 kHz까지의 주파수 영역, 수 kHz ~ 수백 kHz의 주파수 영역, 수백 kHz ~ 수 MHz의 주파수 영역에서 전류를 공급하고 PDN의 임피던스를 낮추는 역할을 한다. 마더보드에 직접 장착되는 벌크 커패시터 또는 통상의 2단자 MLCC와는 달리, 저ESL MLCC는 통상 CPU 패키지에 장착되며 수 MHz 이상의 주파수 영역에서 전류를 공급하고 PDN의 임피던스를 낮추는 역할을 하게 된다. 최종적으로, 저ESL MLCC의 유효 주파수 영역보다 높은 주파수에서는 CPU 내의 다이 커패시터(die capacitor)가 전류를 공급하고 PDN의 임피던스를 낮추는 역할을 한다. 상술한 복수의 벌크 커패시터, 통상의 2단자 MLCC 및 저ESL MLCC는 R-L-C 모델을 이용하여 각각 병렬로 연결된다.
VRMs, bulk capacitors, and conventional two-terminal MLCCs supply current and lower the PDN's impedance in the frequency range from a few kHz, frequency ranges from a few kHz to hundreds of kHz, and frequency ranges from hundreds of kHz to a few MHz, respectively. Unlike bulk capacitors or conventional two-terminal MLCCs mounted directly on the motherboard, low ESL MLCCs are typically mounted in a CPU package and serve to supply current in the frequency range above a few MHz and lower the impedance of the PDN. Finally, at frequencies above the effective frequency range of low ESL MLCCs, a die capacitor in the CPU supplies current and lowers the impedance of the PDN. The plurality of bulk capacitors, conventional two-terminal MLCCs and low ESL MLCCs described above are each connected in parallel using an RLC model.

도 1은 일반적인 다단 PDN의 주파수에 따른 임피던스(Z)의 크기를 개략적으로 나타낸 그래프이다. 각 단계(stage)별로 VRM, 벌크 커패시터, 통상의 2단자 MLCC, 저ESL MLCC 및 다이 커패시터의 임피던스(ZREG, ZBLK, ZMF, ZPKG, ZDIE)는 전체 PDN의 임피던스를 결정하고, 이에 따라 개별 형태의 커패시터의 임피던스는 전체 PDN의 임피던스 프로파일에 큰 영향을 미치게 됨을 알 수 있다. 또한, 이전 단계의 커패시터의 임피던스는 다음 단계의 커패시터 임피던스와 연계되어 전체 PDN의 임피던스를 결정한다. PDN 설계시, 각 단계별 임피던스는 독립적으로 결정될 수 없으며 전체 PDN의 임피던스를 고려하여 결정되어야 한다. 중간주파수(Mid-Frequency) 디커플링을 위해 일반적인, 즉, 상대적으로 높은 ESL을 갖는 2단자 MLCC가 마더보드 또는 CPU 패키지에 장착되어 사용되고 있고, 고주파(High-Frequency) 디커플링을 위해 저ESL MLCC가 CPU 패키지에 장착되어 사용되고 있다.
1 is a graph schematically showing the magnitude of the impedance (Z) according to the frequency of a general multi-stage PDN. For each stage, the impedances (Z REG , Z BLK , Z MF , Z PKG , Z DIE ) of the VRM, bulk capacitor, conventional 2-terminal MLCC, low ESL MLCC, and die capacitor determine the impedance of the entire PDN, Accordingly, it can be seen that the impedance of individual capacitors has a great influence on the impedance profile of the entire PDN. In addition, the impedance of the capacitor of the previous stage is associated with the capacitor impedance of the next stage to determine the impedance of the entire PDN. When designing a PDN, the impedance of each stage cannot be determined independently, but should be determined considering the impedance of the entire PDN. Two-terminal MLCCs that are common for mid-frequency decoupling, that is, relatively high ESLs, are used in motherboards or CPU packages, and low ESL MLCCs are used for CPU packages for high-frequency decoupling. It is mounted on and used.

도 2는 종래의 디커플링 커패시터들과 MPU 배선 접속 구조를 갖는 마더보드 장치를 개략적으로 나타낸 단면도이다. 도 2를 참조하면, 패키지 기판(53) 상에 CPU(MPU 칩: 51)이 표면 실장되어 CPU 패키지(51, 53)를 형성하고, 이 CPU 패키지(51, 53)는 마더보드(55) 상에 표면 실장된다. 마더보드(55)의 내부 및 표면과, 패키지 기판(53)의 내부 및 표면에는 전원회로를 구성하기 위한 배선 도체 - 예컨대, 전원 플레인(PWR plane), 접지 플레인(GND plane), 비아(vias) 등 - 가 형성되어 있으며, 각 부품(53, 55)간 전기적 연결을 위해 범프 또는 볼(15)이 사용된다. 이러한 전원 회로에 주파수 영역 별로 다른 타입의 디커플링 커패시터(10, 20)가 접속되어 다단 PDN이 마련된다. 고주파 디커플링용의 저ESL MLCC(10), 예컨대 LICC 또는 IDC는 CPU 패키지의 기판(53) 하면 등에 장착될 수 있고, 중간주파수 디커플링용의 일반적인 MLCC(20)는 CPU 패키지(51, 53) 주변에서 마더보드(55) 상에 또는 마더보드(55)의 하면에 직접 장착되거나 CPU 패키지 기판(53)의 하면에 장착될 수 있다.
2 is a schematic cross-sectional view of a motherboard apparatus having a conventional MPU wiring connection structure with decoupling capacitors. Referring to FIG. 2, a CPU (MPU chip) 51 is surface mounted on a package substrate 53 to form CPU packages 51 and 53, and the CPU packages 51 and 53 are mounted on a motherboard 55. Surface mounted. The wiring conductors for constructing the power supply circuits, for example, the power plane (PWR plane), the ground plane (GND plane), and vias are formed on the inside and the surface of the motherboard 55 and the inside and the surface of the package substrate 53. Etc., and bumps or balls 15 are used for electrical connection between the components 53 and 55. Different types of decoupling capacitors 10 and 20 are connected to the power supply circuit for each frequency domain to provide a multi-stage PDN. A low ESL MLCC 10 for high frequency decoupling, such as LICC or IDC, may be mounted on the bottom surface of the substrate 53 of the CPU package, and a typical MLCC 20 for intermediate frequency decoupling may be placed around the CPU packages 51 and 53. It may be mounted on the motherboard 55 or directly on the bottom surface of the motherboard 55 or on the bottom surface of the CPU package substrate 53.

상술한 바와 같이, 다단 PDN을 구성하기 위해 각 주파수 단계별로 서로 다른 구조체의 커패시터들(10, 20)을 사용한다. 이에 따라, 다른 주파수 단계별로 다른 커패시터 실장면 또는 실장 위치가 제공되어야 하고, 전체 PDN 임피던스를 타겟 임피던스 이하로 낮추기 위해 많은 수의 칩 커패시터들(10, 20)이 필요하다.
As described above, capacitors 10 and 20 of different structures are used in each frequency step to construct a multi-stage PDN. Accordingly, different capacitor mounting surfaces or mounting positions have to be provided at different frequency steps, and a large number of chip capacitors 10, 20 are needed to lower the overall PDN impedance below the target impedance.

본 발명의 일 목적은 단일 형태의 커패시터로 수백 kHz ~ 수백 MHz의 넓은 주파수 영역에서 PDN 임피던스를 타겟 임피던스 이하로 낮출 수 있는 적층형 칩 커패시터를 제공하는 것에 있다.
It is an object of the present invention to provide a stacked chip capacitor capable of lowering a PDN impedance below a target impedance in a wide frequency range of several hundred kHz to several hundred MHz with a single type capacitor.

본 발명의 일 실시예에 따른 적층형 칩 커패시터는 복수의 유전체층이 적층된 적층 구조를 갖고, 내부에 제1 및 제2 커패시터부가 구비된 커패시터 본체; 및 상기 커패시터 본체의 외부 면에 형성된 제1 내지 제4 외부전극;을 포함하며, 상기 제1 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제1 및 제2 외부전극과 연결되고 서로 다른 극성을 갖는 제1 및 제2 내부전극을 구비하되, 각각 1쌍의 상기 제1 및 제2 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 복수의 커패시터로 구분되고, 상기 제2 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제3 및 제4 외부전극과 연결되고 각각 상기 제1 및 제2 내부전극과 동일한 극성을 갖는 제3 및 제4 내부전극을 구비하되, 각각 1쌍의 상기 제3 및 제4 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 하나 이상의 커패시터로 구분되며, 상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극과의 연결을 위한 리드를 구비하되, 상기 제1 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 폭이 서로 다르며, 상기 제1 및 제2 커패시터부에 포함된 커패시터 중 적어도 3개의 커패시터는 서로 정전용량이 다르거나 공진주파수가 다른 것을 특징으로 할 수 있다.In one embodiment, a stacked chip capacitor may include a capacitor body having a stacked structure in which a plurality of dielectric layers are stacked and having first and second capacitor parts therein; And first to fourth external electrodes formed on an outer surface of the capacitor body, wherein the first capacitor parts are opposed to each other with the dielectric layer interposed therebetween, and are connected to the first and second external electrodes, respectively, and have different polarities. And a first and second internal electrodes having a plurality of first and second internal electrodes each stacked one or more times to be divided into a plurality of capacitors having a predetermined capacitance, and wherein the second capacitor unit is A third and fourth internal electrodes facing each other with a dielectric layer interposed therebetween and connected to the third and fourth external electrodes, respectively, and having the same polarity as the first and second internal electrodes, respectively; The third and fourth internal electrodes are stacked one or more times to be divided into one or more capacitors having a predetermined capacitance, and the first and second internal electrodes are respectively connected to the first and second external electrodes. At least two capacitors of the plurality of capacitors of the plurality of capacitors constituting the first capacitor part have different widths of leads of the internal electrodes included therein, and at least three of the capacitors included in the first and second capacitor parts. The capacitors may be characterized by different capacitances or different resonance frequencies.

본 발명의 일 실시예에 따른 적층형 칩 커패시터의 상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극과의 연결을 위한 리드를 구비하되, 상기 제1 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 개수가 서로 다른 것을 특징으로 할 수 있다.The first and second internal electrodes of the stacked chip capacitor according to an exemplary embodiment of the present invention may include leads for connection with the first and second external electrodes, respectively, and a plurality of capacitors constituting the first capacitor unit. At least two of the capacitors may be characterized in that the number of leads of the internal electrode included therein is different.

본 발명의 일 실시예에 따른 적층형 칩 커패시터의 상기 제2 커패시터부는 각각 1쌍의 상기 제3 및 제4 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 복수의 커패시터로 구분되며, 상기 제3 및 제4 내부전극은 각각 상기 제3 및 제4 외부전극과의 연결을 위한 리드를 구비하되, 상기 제2 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 개수가 서로 다른 것을 특징으로 할 수 있다.The second capacitor part of the stacked chip capacitor according to an exemplary embodiment may be divided into a plurality of capacitors having a predetermined capacitance by stacking one or more pairs of the third and fourth internal electrodes one or more times. Each of the third and fourth internal electrodes includes leads for connection with the third and fourth external electrodes, respectively, wherein at least two capacitors of the plurality of capacitors constituting the second capacitor part are formed of the leads of the internal electrodes included therein. The number may be different from each other.

본 발명의 일 실시예에 따른 적층형 칩 커패시터의 상기 제1 커패시터부에 포함된 커패시터 내에서 1쌍의 상기 제1 및 제2 내부전극에 의해 제공되는 1층당 ESL은 상기 제2 커패시터부에 포함된 커패시터 내에서 1쌍의 상기 제3 및 제4 내부전극에 의해 제공되는 1층당 ESL보다 작은 것을 특징으로 할 수 있다.An ESL per layer provided by a pair of the first and second internal electrodes in a capacitor included in the first capacitor portion of the stacked chip capacitor according to an embodiment of the present invention may be included in the second capacitor portion. It may be characterized in that less than the ESL per layer provided by the pair of the third and fourth internal electrodes in the capacitor.

본 발명의 일 실시예에 따른 적층형 칩 커패시터 본체 내에서 상기 제1 커패시터부는 상기 제2 커패시터부의 하부에 배치된 것을 특징으로 할 수 있다.In the multilayer chip capacitor body according to the exemplary embodiment of the present disclosure, the first capacitor part may be disposed under the second capacitor part.

본 발명의 일 실시예에 따른 적층형 칩 커패시터의 상기 제1 및 제2 커패시터부는 서로 전기적으로 분리되어 있는 것을 특징으로 할 수 있다.The first and second capacitor parts of the stacked chip capacitor according to an exemplary embodiment of the present invention may be electrically separated from each other.

본 발명의 일 실시예에 따른 적층형 칩 커패시터의 상기 제3 및 제4 외부전극은 각각 2개씩 제공되며, 상기 제1 및 제2 외부전극은 각각 상기 커패시터 본체에서 서로 대향하는 제1 및 제2 장측면에 형성되고, 상기 제3 및 제4 외부전극은 각각 상기 제1 및 제2 장측면에 형성된 것을 특징으로 할 수 있다.The third and fourth external electrodes of the stacked chip capacitor according to the exemplary embodiment of the present invention are provided in two, respectively, and the first and second external electrodes face each other in the capacitor body, respectively. The third and fourth external electrodes may be formed on side surfaces of the first and second long side surfaces, respectively.

본 발명의 일 실시예에 따른 적층형 칩 커패시터의 상기 제1 외부전극은 상기 2개의 제3 외부전극들 사이에 형성되며, 상기 제2 외부전극은 상기 2개의 제4 외부전극들 사이에 형성된 것을 특징으로 할 수 있다.The first external electrode of the stacked chip capacitor according to an exemplary embodiment of the present invention may be formed between the two third external electrodes, and the second external electrode may be formed between the two fourth external electrodes. You can do

본 발명의 일 실시예에 따른 적층형 칩 커패시터의 상기 제1 및 제2 외부전극은 각각 2개씩 제공되는 것을 특징으로 할 수 있다.Each of the first and second external electrodes of the stacked chip capacitor according to an exemplary embodiment of the present invention may be provided.

본 발명의 일 실시예에 따른 적층형 칩 커패시터의 상기 제1 및 제2 외부전극은 각각 2개씩 제공되되, 상기 커패시터 본체에서 서로 대향하는 제1 및 제2 장측면에 하나씩 형성되고, 상기 제3 및 제4 외부전극은 각각 2개씩 제공되되, 각각 상기 제1 및 제2 장측면에 하나씩 형성된 것을 특징으로 할 수 있다.
The first and second external electrodes of the stacked chip capacitor according to an exemplary embodiment of the present invention may be provided in two, respectively, one on each of the first and second long sides facing each other in the capacitor body. Two fourth external electrodes may be provided, respectively, one formed on each of the first and second long side surfaces.

본 발명에 따르면, 단일 형태의 적층형 칩 커패시터로 수백 kHz ~ 수백 MHz의 넓은 주파수 영역에서 PDN 임피던스를 타겟 임피던스 이하로 낮출 수 있다. 이로써 고속 MPU에 사용되는 디커플링 커패시터의 수를 현저히 감소시킬 수 있으며, 디커플링 커패시터의 실장 비용과 실장 공간 또는 면적을 효과적으로 절감시킬 수 있다. 또한, 본 발명에 따르면, 단일 칩에 정전용량이 서로 다른 커패시터부를 포함하기 위해 정전용량이 저하될 수 있는 문제를 해결할 수 있다.
According to the present invention, the PDN impedance can be lowered below the target impedance in a wide frequency region of several hundred kHz to several hundred MHz with a single stacked chip capacitor. This can significantly reduce the number of decoupling capacitors used in high-speed MPUs, effectively reducing the cost of mounting and space or area of the decoupling capacitors. In addition, according to the present invention, it is possible to solve the problem that the capacitance can be reduced in order to include a capacitor portion having different capacitances in a single chip.

도 1은 일반적인 다단 PDN의 주파수에 따른 임피던스(Z)의 크기를 개략적으로 나타낸 그래프이다.
도 2는 종래의 디커플링 커패시터들과 MPU 배선 접속 구조를 갖는 마더보드 장치를 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 사시도이며, 도 4는 도 3의 커패시터를 X-X'라인을 따라 자른 단면도이다. 또한, 도 5 및 도 6은 도 3의 커패시터에 포함된 내부전극 구조를 나타낸 평면도이다.
도 7 및 도 8은 도 3 내지 도 6에서 설명한 실시 형태에서 변형된 실시 형태에 따른 적층형 칩 커패시터의 교대적층부 및 용량조절부의 배치 방식을 나타낸 것이다.
도 9 및 도 10은 도 3 내지 도 7에서 설명한 실시 형태의 또 다른 변형 예에 따른 적층형 칩 커패시터를 나타내는 단면도이며, 도 11은 도 9 및 도 10의 적층형 칩 커패시터에서 내부전극의 형상을 나타내는 평면도이다.
도 12는 본 발명의 다른 실시 형태에 따른 적층형 칩 커패시터를 나타낸 사시도이며, 도 13 및 도 14는 도 12의 커패시터의 내부전극 및 전류흐름을 나타낸 평면도이다.
도 15는 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 16은 도 15의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.
도 17은 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 18은 도 17의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.
도 19는 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 20은 도 19의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.
도 21은 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 22는 도 21의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.
도 23은 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 24 및 도 25는 도 23의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.
도 26은 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 27 내지 29는 도 26의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.
도 30은 본 발명에 따라 제조된 적층형 칩 커패시터의 임피던스 특성을 나타낸 그래프이다.1 is a graph schematically showing the magnitude of the impedance (Z) according to the frequency of a general multi-stage PDN.
2 is a schematic cross-sectional view of a motherboard apparatus having a conventional MPU wiring connection structure with decoupling capacitors.
3 is a perspective view illustrating an external shape of a stacked chip capacitor according to an exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view of the capacitor of FIG. 3 taken along the line X-X '. 5 and 6 are plan views illustrating internal electrode structures included in the capacitor of FIG. 3.
7 and 8 illustrate a method of arranging an alternating stacked portion and a capacitance adjusting portion of a stacked chip capacitor according to an embodiment modified from the embodiments described with reference to FIGS. 3 to 6.
9 and 10 are cross-sectional views illustrating stacked chip capacitors according to another modified example of the embodiments described with reference to FIGS. 3 to 7, and FIG. 11 is a plan view illustrating the shape of internal electrodes in the stacked chip capacitors of FIGS. 9 and 10. to be.
12 is a perspective view illustrating a stacked chip capacitor according to another exemplary embodiment of the present invention, and FIGS. 13 and 14 are plan views illustrating internal electrodes and current flows of the capacitor of FIG. 12.
15 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIG. 16 is a plan view illustrating an internal electrode structure of the stacked chip capacitor of FIG. 15.
17 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIG. 18 is a plan view illustrating an internal electrode structure of the stacked chip capacitor of FIG. 17.
19 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIG. 20 is a plan view illustrating an internal electrode structure of the stacked chip capacitor of FIG. 19.
21 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIG. 22 is a plan view illustrating an internal electrode structure of the stacked chip capacitor of FIG. 21.
23 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIGS. 24 and 25 are plan views illustrating internal electrode structures of the stacked chip capacitor of FIG. 23.
FIG. 26 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIGS. 27 to 29 are plan views illustrating internal electrode structures of the stacked chip capacitor of FIG. 26.
30 is a graph showing the impedance characteristics of the multilayer chip capacitor manufactured according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.

도 3은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 사시도이며, 도 4는 도 3의 커패시터를 X-X'라인을 따라 자른 단면도이다. 또한, 도 5 및 도 6은 도 3의 커패시터에 포함된 내부전극 구조를 나타낸 평면도이다.
3 is a perspective view illustrating an external shape of a stacked chip capacitor according to an exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view of the capacitor of FIG. 3 taken along the line X-X '. 5 and 6 are plan views illustrating internal electrode structures included in the capacitor of FIG. 3.

도 3 내지 6을 함께 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(100)는 직육면체 형상의 커패시터 본체(110)와, 그 본체의 측면들에 형성된 복수의 외부전극(131, 132, 134, 134: 순차적으로 제1 내지 제4 외부전극)을 포함한다. 상기 커패시터 본체(110)는 복수의 유전체층(도 5 및 도 6의 도면부호 140)이 적층 되어 형성되며, 그 내부에는 복수의 내부전극(121, 122, 123, 124: 순차적으로 제1 내지 제4 내부전극)이 상기 유전체층을 사이에 두고 서로 분리되어 배치되어 있다. 제1 및 제2 외부전극(131, 132)은 상기 커패시터 본체(110)의 서로 대향하는 2개의 장측면(longer side face: Lf1, Lf2)에 배치되고, 제3 및 제4 외부전극(133, 134)은 서로 대향하는 2개의 단측면(shorter side face: Sf1, Sf2)에 배치되어 있다. 이 경우, 상기 제1 및 제2 내부전극(121, 122)은 각각 제1 및 제2 외부전극(131, 132)에만 연결되며, 제3 및 제4 내부전극(123, 124)은 각각 제3 및 제4 외부전극(133, 134)에만 연결된다.
3 to 6, the stacked chip capacitor 100 according to the present exemplary embodiment includes a rectangular parallelepiped capacitor body 110 and a plurality of external electrodes 131, 132, 134, and 134 formed on side surfaces of the main body. : First to fourth external electrodes sequentially. The capacitor body 110 is formed by stacking a plurality of dielectric layers (reference numerals 140 of FIGS. 5 and 6), and a plurality of internal electrodes 121, 122, 123, and 124: first through fourth sequentially. Internal electrodes) are separated from each other with the dielectric layer interposed therebetween. The first and second external electrodes 131 and 132 are disposed on two long side faces Lf1 and Lf2 facing each other of the capacitor body 110, and the third and fourth external electrodes 133, 134 is disposed on two shorter side faces Sf1 and Sf2 facing each other. In this case, the first and second internal electrodes 121 and 122 are connected to only the first and second external electrodes 131 and 132, respectively, and the third and fourth internal electrodes 123 and 124 are respectively third. And only the fourth external electrodes 133 and 134.

이 경우, 도 3에 도시된 바와 같이, 상기 제1 및 제3 외부전극(131, 133)은 (+) 극성을 갖고 각각 상기 제1 내부전극(121, 121`) 및 제3 내부전극(123, 123`)과 연결되며, 상기 제2 및 제4 외부전극(132, 134)은 (-) 극성을 갖고 상기 제2 내부전극(122, 122`) 및 제4 내부전극(124, 124`)과 연결된다. 도 4 및 도 5에 도시된 바와 같이, 상기 커패시터 본체(110)는 제1 커패시터부(CR1)와 제2 커패시터부(CR2)를 구비하며, 상기 제1 및 제2 커패시터부(CR1, CR2)는 적층방향(z축 방향)을 따라 서로 다른 영역에 배치되어 있다. 후술할 바와 같이, 상기 제1 커패시터부(CR1)는 제1 및 제2 내부전극(121, 122)에 의해 구성되며, 상기 제2 커패시터부(CR2)는 제3 및 제4 내부전극(123, 124)에 의해 구성되므로, 상기 제1 및 제2 커패시터부(CR1, CR2)는 서로 전기적으로 분리되어 있다. 즉, 회로기판에 실장 하기 전에는 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 서로 전기적으로 연결되어 있지 않다.
In this case, as shown in FIG. 3, the first and third external electrodes 131 and 133 have a positive polarity and the first internal electrodes 121 and 121 ′ and the third internal electrode 123, respectively. , 123 ', and the second and fourth external electrodes 132 and 134 have a negative polarity and the second and fourth internal electrodes 122 and 122' and the fourth internal electrodes 124 and 124 '. Connected with As shown in FIGS. 4 and 5, the capacitor body 110 includes a first capacitor portion CR1 and a second capacitor portion CR2, and the first and second capacitor portions CR1 and CR2. Are arranged in different regions along the stacking direction (z-axis direction). As will be described later, the first capacitor part CR1 is formed by the first and second internal electrodes 121 and 122, and the second capacitor part CR2 is formed by the third and fourth internal electrodes 123,. 124, the first and second capacitor portions CR1 and CR2 are electrically separated from each other. That is, before mounting on the circuit board, the first capacitor portion CR1 and the second capacitor portion CR2 are not electrically connected to each other.

상기 제1 커패시터부(CR1)는 다시 2개의 영역(A1, B1)으로 구분될 수 있으며, 그 기능을 고려하여, 이하, 각각을 제1 교대배치부(A1) 및 제1 용량조절부(B1)로 칭한다. 상기 제1 커패시터부(CR1)는 제1 내부전극(121, 121`) 및 제2 내부전극(122, 122`)를 구비하며, 상술한 바와 같이, 상기 제1 내부전극(121, 121`) 및 제2 내부전극(122, 122`)은 각각 커패시터 본체(110)의 상기 장측면(Lf1, Lf2)에 형성된 제1 및 제2 외부전극(131, 132)에 연결된다. 상기 제1 교대배치부(A1)에서, 상기 제1 내부전극(121, 121`) 및 제2 내부전극(122, 122`)은 서로 교대로 적층되되, 각각은 서로 리드의 폭이 다른 2종류의 내부전극을 구비한다. 즉, 도 5에 도시된 바와 같이, 도면부호 121로 표기한 제1 내부전극과 121`으로 표기한 제1 내부전극은 외부전극과 연결을 위해 제공되는 리드의 폭(R1, R1`)이 서로 다르며, 본 실시 형태의 경우, R1이 R1`보다 더 크다. 마찬가지로, 도면부호 122로 표기한 내부전극의 리드의 폭(R2)은 122`으로 표기한 내부전극의 리드의 폭(R2`)보다 더 크다.
The first capacitor unit CR1 may be further divided into two regions A1 and B1. In consideration of the function, the first capacitor unit CR1 may be divided into a first shifting unit A1 and a first capacitance adjusting unit B1. It is called). The first capacitor unit CR1 includes first internal electrodes 121 and 121 'and second internal electrodes 122 and 122', and as described above, the first internal electrodes 121 and 121 '. And the second internal electrodes 122 and 122 ′ are connected to the first and second external electrodes 131 and 132 formed on the long side surfaces Lf1 and Lf2 of the capacitor body 110, respectively. In the first alternating part A1, the first internal electrodes 121 and 121 ′ and the second internal electrodes 122 and 122 ′ are alternately stacked with each other, and each of the two types having different lead widths from each other. It has an internal electrode of. That is, as illustrated in FIG. 5, the first internal electrodes denoted by reference numeral 121 and the first internal electrodes denoted by 121 ′ have widths R1 and R1 ′ of the leads provided for connection with the external electrodes. In the case of this embodiment, R1 is larger than R1 '. Similarly, the width R2 of the lead of the internal electrode denoted by reference numeral 122 is larger than the width R2 'of the lead of the internal electrode denoted by 122`.

이와 같이, 상기 제1 교대배치부(A1)에서 내부전극의 적층 방식은 커패시터 본체(110)의 하부로부터 121-122-121`-122`-121-122-121`-122`-… 에 해당하며, 이는, 리드의 서로 다른 2종류의 내부전극에 의해 2개의 커패시터가 서로 번갈아가며 적층된 것으로 볼 수 있다. 이 경우, 상대적으로 리드의 폭이 큰 제1 및 제2 내부전극(121, 122)에 의해 구성되는 커패시터가 리드의 폭이 작은 제1 및 제2 내부전극(121`, 122`)에 의해 구성되는 커패시터보다 1층당 제공되는 등가직렬 인덕턴스(Equivalent Series Inductance, ESL)이 낮기 때문에 이를 상대적으로 커패시터 본체(110)의 하부에 배치할 경우, 기판에 실장 시 상대적으로 낮은 임피던스를 갖는 전류 경로를 형성하여 고주파 디커플링 기능을 수행할 수 있다. 여기서 1층당 ESL은 서로 대향하는 인접한 1쌍의 이종 극성 내부전극에 의해 제공되는 ESL을 말한다.
As described above, the stacking method of the internal electrodes in the first shifting unit A1 is 121-122-121`-122`-121-122-121`-122`-... From the lower portion of the capacitor body 110. This corresponds to two capacitors alternately stacked by two different internal electrodes of the lead. In this case, the capacitor constituted by the first and second internal electrodes 121 and 122 having a relatively large width of the lead is constituted by the first and second internal electrodes 121 'and 122' having a small width of the lead. Since the equivalent series inductance (ESL) provided per layer is lower than that of the capacitor, when it is disposed below the capacitor body 110, a current path having a relatively low impedance when mounted on a substrate is formed. A high frequency decoupling function can be performed. Here, ESL per layer refers to ESL provided by a pair of adjacent heteropolar inner electrodes facing each other.

상기 제1 용량조절부(B1)는 상기 제1 교대적층부(A1) 위에 배치되며, 상기 제1 교대적층부(A1)에 포함된 커패시터(본 실시 형태에서는 2개)들 중에서, 상대적으로 높은 용량을 필요로하는 커패시터의 내부전극을 적절한 개수로 적층하여 원하는 용량을 얻도록 한 것이다. 즉, 본 실시 형태의 경우, 리드의 폭이 작은 제1 및 제2 내부전극(121`, 122`)을 적층하여 제1 용량조절부(B1)를 형성하였으며, 이에 의해, 상기 제1 및 제2 내부전극(121`, 122`)로 구성되는 커패시터의 정전용량이 상대적으로 커질 수 있어 리드의 폭이 상대적으로 큰 제1 및 제2 내부전극(121, 122)에 의해 구성되는 커패시터보다 낮은 주파수에서 디커플링 기능을 수행할 수 있다.
The first capacitance adjusting unit B1 is disposed on the first alternating stack A1 and is relatively high among the capacitors (two in this embodiment) included in the first alternating stack A1. By stacking the appropriate number of internal electrodes of the capacitor that requires the capacitance to obtain the desired capacitance. That is, in the present exemplary embodiment, the first capacitance adjusting unit B1 is formed by stacking the first and second internal electrodes 121 ′ and 122 ′ having small leads, thereby forming the first and second capacitors. 2 Capacities of the capacitors composed of the internal electrodes 121 ′ and 122 ′ may be relatively large, so that frequencies lower than those of the capacitors constituted by the first and second internal electrodes 121 and 122 having a large width of the lead are relatively large. Decoupling can be performed at.

한편, 본 실시 형태에서는 내부전극의 리드의 폭이 2종류, 즉, 제1 커패시터부(CR1)에 포함된 커패시터가 2종류인 구조를 설명하였으나, 제1 커패시터부(CR1)는 더 많은 종류의 커패시터를 포함할 수 있으며, 이 경우, 커패시터 본체(110)의 하부로부터 상부로 갈수록 리드의 폭이 작아지도록 구성할 수 있다.
In the present embodiment, the structure in which the lead width of the internal electrode has two types, that is, two types of capacitors included in the first capacitor unit CR1 has been described. However, the first capacitor unit CR1 has a larger number of types. Capacitors may be included, and in this case, the width of the leads may be configured to decrease from the lower side to the upper side of the capacitor body 110.

상기 제2 커패시터부(CR2)는 각각 상기 단측면(Sf1, Sf2) 방향으로 인출된 리드를 구비하는 제3 내부전극(123, 123`) 및 제4 내부전극(124, 124`)에 의해 구성된 것을 제외하고는 상기 제1 커패시터부(CR1)와 그 구성이 유사하다. 즉, 상기 제2 커패시터부(CR2)를 제2 교대배치부(A2) 및 제2 용량조절부(B2)를 구비하며, 상기 제3 내부전극(123, 123`)은 리드(R3, R3`)의 폭이 서로 다른 2종류의 내부전극으로 구분되고, 마찬가지로, 상기 제4 내부전극(124, 124`)은 리드(R4, R4`)의 폭이 서로 다른 2종류의 내부전극으로 구분될 수 있다.
The second capacitor part CR2 is configured by third internal electrodes 123 and 123 'and leads having fourth lead electrodes 124 and 124' with leads drawn in the short side surfaces Sf1 and Sf2, respectively. Except that, the configuration of the first capacitor unit CR1 is similar. That is, the second capacitor part CR2 includes a second alternating part A2 and a second capacitance adjusting part B2, and the third internal electrodes 123 and 123 ′ are formed of leads R3 and R3 ′. ) May be divided into two types of internal electrodes having different widths, and likewise, the fourth internal electrodes 124 and 124 'may be divided into two types of internal electrodes having different widths of leads R4 and R4`. have.

다만, 상기 제3 내부전극(123, 123`) 및 제4 내부전극(124, 124`)은 도 5와 도 6의 비교로부터 알 수 있듯이, 상기 제1 내부전극(121, 121`) 및 제2 내부전극(122, 122`)보다 전류 경로가 길다. 즉, 상기 제1 커패시터부(CR1)에서는 수직으로 서로 인접한 이종 극성의 내부전극(121, 122)의 리드(R1, R2)간 거리가 짧은 데에 반해, 제2 커패시터부(CR2)에서는 수직으로 서로 인접한 이종 극성의 내부전극(123, 124)의 리드(R3, R4)간 거리가 상대적으로 길다. 이에 따라, 제1 커패시터부(CR1)에 포함된 커패시터의 1층당 ESL은 제2 커패시터부(CR2)에 포함된 커패시터의 1층당 ESL보다 낮아지게 될 수 있다. 이에 따라, 본 실시 형태와 같이, 전류 경로가 짧고 상대적으로 리드 폭이 큰 내부전극들로 이루어져 ESL이 낮은 제1 커패시터부(CR1)를 제2 커패시터부(CR2) 보다 커패시터 본체(110) 하부에 가깝도록 배치함으로써, 고주파에서 커패시터 내에 흐르는 전류는 상대적으로 ESL이 낮은 내부전극(121, 122)에 집중되어 흐르므로, 실질적인 전류 루프에 의한 전류 경로가 짧아져서 전체 ESL은 더욱 낮게 유지될 수 있다.
The third internal electrodes 123 and 123 ′ and the fourth internal electrodes 124 and 124 ′ may be formed from the comparison between FIGS. 5 and 6, respectively. 2 The current path is longer than the internal electrodes 122 and 122 '. That is, the distance between the leads R1 and R2 of the internal electrodes 121 and 122 having different polarities vertically adjacent to each other in the first capacitor unit CR1 is short, whereas in the second capacitor unit CR2 is perpendicular to the second capacitor unit CR2. The distance between the leads R3 and R4 of the internal electrodes 123 and 124 of different polarities adjacent to each other is relatively long. Accordingly, the ESL per layer of the capacitor included in the first capacitor unit CR1 may be lower than the ESL per layer of the capacitor included in the second capacitor unit CR2. Accordingly, as in the present embodiment, the first capacitor part CR1 having a low current path and having a relatively large lead width, and having a lower ESL, is disposed below the capacitor body 110 than the second capacitor part CR2. By placing them close together, the current flowing in the capacitor at a high frequency is concentrated in the internal electrodes 121 and 122 having a relatively low ESL, so that the current path caused by the actual current loop is shortened so that the overall ESL can be kept lower.

상술한 적층형 칩 커패시터(100)에 따르면, 제1 커패시터부(CR1)는 기존의 저ESL의 2단자 MLCC, 즉 LICC(Low Inductance Chip Capacitor)의 역할을 수행하는 부분이 되고, 제2 커패시터부(CR2)는 기존의 통상적인 2단자 MLCC의 역할을 수행하는 부분이 될 수 있다. 따라서, 적층형 칩 커패시터(100)는 기존의 통상적인 2단자 MLCC와 저ESL의 LICC를 하나의 칩 형태로 일체화된 커패시터에 해당한다. 특히, 각 커패시터부(CR1, CR2) 자체가 서로 특성(예컨대, 정전용량 또는 공진주파수)이 다른 커패시터로 구분됨으로써, 광범위한 영역에서 디커플링 기능 향상을 가져올 수 있다.
According to the multilayer chip capacitor 100 described above, the first capacitor unit CR1 becomes a part serving as a conventional low ESL two-terminal MLCC, that is, a low inductance chip capacitor (LICC), and a second capacitor unit ( CR2) may be a part performing the role of a conventional conventional two-terminal MLCC. Accordingly, the stacked chip capacitor 100 corresponds to a capacitor in which a conventional two-terminal MLCC and a low ESL LICC are integrated into one chip form. In particular, each of the capacitor parts CR1 and CR2 itself is divided into capacitors having different characteristics (for example, capacitance or resonant frequency), thereby improving decoupling function in a wide range of areas.

다만, 본 실시 형태의 경우, 상기 제1 및 제2 커패시터부(CR1, CR2)가 각각 2종류의 커패시터를 구비함으로써 전체적으로는 상기 적층형 칩 커패시터(100)에 4종류의 커패시터가 포함된 것이나, 본 발명은 이에 제한되지 않으면 커패시터의 종류는 이보다 작거나 많을 수 있다. 즉, 상기 제1 커패시터부(CR1)에 2종류의 커패시터가 포함되며, 상기 제2 커패시터부(CR2)에 1종류의 커패시터가 포함(이와 반대 구조도 가능함)됨으로써 전체적으로 3개의 커패시터가 포함되도록 할 수도 있으며, 이와 달리, 5종류 이상의 커패시터도 상기 적층형 칩 커패시터(100)에 포함될 수 있을 것이다. 여기서, 서로 다른 종류의 커패시터라 함은 정전용량 또는 공진주파수가 서로 다른 경우를 말하며, 나아가, 커패시터를 이루는 내부전극이 서로 다른 외부전극에 연결된 경우, 예컨대, 제1 및 제2 외부전극에 연결된 커패시터와 제3 및 제4 외부전극에 커패시터의 구별도 포함한다.
However, in the present embodiment, since the first and second capacitor units CR1 and CR2 each have two types of capacitors, four types of capacitors are included in the stacked chip capacitor 100 as a whole. The invention is not limited to this type of capacitor may be smaller or more than this. That is, two types of capacitors are included in the first capacitor unit CR1, and one type of capacitor is included in the second capacitor unit CR2 (the reverse structure may be possible) so that three capacitors are included as a whole. Alternatively, five or more kinds of capacitors may be included in the stacked chip capacitor 100. Here, different types of capacitors refer to cases in which capacitances or resonance frequencies are different from each other. Furthermore, when internal electrodes constituting a capacitor are connected to different external electrodes, for example, capacitors connected to first and second external electrodes. And distinguishing the capacitor from the third and fourth external electrodes.

이와 같이, 본 실시 형태에 따른 상기 적층형 칩 커패시터(100)는 단일 형태의 커패시터로 수백 kHz ~ 수백 MHz 영역에서 PDN 임피던스를 타겟 임피던스 이하로 낮출 수 있게 된다. 특히, 상술한 바와 같이 동일 칩 내에서 3종류 이상의 커패시터를 하나의 칩으로 결합함에도 불구하고 실질적인 커패시터의 수에는 변함이 없게 된다. 이는 타겟 임피던스를 만족시키기 위한 PND 설계를 용이하게 하고 타겟 임피던스 만족에 도움을 준다. 또한 마더보드에 실장되는 디커플링용 2단자 MLCC와 CPU 패키지에 장착되는 디커플링용 저ESL MLCC를 상술한 적층형 칩 커패시터(100)로 일체화시킴으로써 CPU의 PDN에 사용되는 디커플링 커패시터의 수를 현저히 감소시킬 수 있게 된다. 이는 상술한 커패시터(100) 내의 제2 커패시터부(CR2)에 의해 중간주파수 디커플링이 수행되기 때문에, 중간주파수 디커플링을 위한 별도의 2단자 MLCC가 필요하지 않거나 필요한 2단자 MLCC의 수를 줄일 수 있기 때문이다.
As described above, the multilayer chip capacitor 100 according to the present exemplary embodiment may reduce the PDN impedance below the target impedance in the region of several hundred kHz to several hundred MHz with a single capacitor. In particular, although the three or more types of capacitors are combined into one chip in the same chip as described above, the actual number of capacitors does not change. This facilitates the PND design to meet the target impedance and helps to meet the target impedance. In addition, by integrating the 2-terminal MLCC for decoupling mounted on the motherboard and the low ESL MLCC for decoupling mounted on the CPU package into the above-described stacked chip capacitor 100, the number of decoupling capacitors used in the PDN of the CPU can be significantly reduced. do. This is because since the intermediate frequency decoupling is performed by the second capacitor unit CR2 in the above-described capacitor 100, a separate two-terminal MLCC for intermediate frequency decoupling is not required or the number of two-terminal MLCCs required can be reduced. to be.

도 7 및 도 8은 도 3 내지 도 6에서 설명한 실시 형태에서 변형된 실시 형태에 따른 적층형 칩 커패시터의 교대적층부 및 용량조절부의 배치 방식을 나타낸 것이다. 우선, 도 7을 참조하면, 이전 실시 형태의 경우, 제1 커패시터부(CR1)를 기판(150)에 가깝게 실장하려면 커패시터의 외부에 칩의 상하를 구별할 수 있는 표식을 부가할 필요가 있지만, 제1 교대배치부(A1)의 일부, 예컨대 그 절반에 해당하는 내부전극을 커패시터 본체의 최상부에 배치한다면 실장 대칭성을 확보할 수 있다. 즉, 적층형 칩 커패시터의 상면 및 하면 중 어느 방향으로 기판(150)에 실장하더라도 고주파에서는 제1 커패시터부(CR1)에 속한 상기 제1 교대배치부(A1)로 전류의 흐름이 집중되게 되므로, 낮은 임피던스를 유지할 수 있다.
7 and 8 illustrate a method of arranging an alternating stacked portion and a capacitance adjusting portion of a stacked chip capacitor according to an embodiment modified from the embodiments described with reference to FIGS. 3 to 6. First, referring to FIG. 7, in the previous embodiment, in order to mount the first capacitor unit CR1 close to the substrate 150, it is necessary to add a mark for distinguishing the top and bottom of the chip to the outside of the capacitor. If the internal electrodes corresponding to a part of the first alternating part A1, for example, half thereof, are disposed on the uppermost part of the capacitor body, mounting symmetry can be ensured. That is, even when mounted on the substrate 150 in any of the upper and lower surfaces of the stacked chip capacitor, the flow of current is concentrated in the first alternating unit A1 belonging to the first capacitor unit CR1 at a high frequency. Impedance can be maintained.

한편, 제1 및 제2 커패시터부(CR1, CR2)에는 하나씩의 교대배치부 및 용량조절부만 구비되지 않고, 각각 2개 이상의 교대배치부 및 용량조절부를 구비할 수 있다. 즉, 도 8에 도시된 바와 같이, 제1 커패시터부(CR1)는 2종류의 커패시터가 교대로 배치된 교대적층부(A11)와 상기 2종류의 커패시터 중 하나의 커패시터가 배치된 용량조절부(B11)를 구비하며, 그 위에 배치된 교대적층부(A12) 및 용량조절부(B12)도 같은 방식의 적층 구조를 갖는다. 이에 따라, 상기 제1 커패시터부(CR1)는 4종류 이상의 커패시터로 구분될 수 있으며, 이 경우, 이전 실시 형태와 유사하게, 커패시터 본체의 최하부에 배치된 교대적층부(A11)는 리드의 폭이 가장 큰 내부전극들로 구성할 수 있다. 마찬가지로, 제2 커패시터부(CR2)는 2종류의 커패시터가 교대로 배치된 교대적층부(A21)와 상기 2종류의 커패시터 중 하나의 커패시터가 배치된 용량조절부(B21)를 구비하며, 그 위에 배치된 교대적층부(A22) 및 용량조절부(B22)도 같은 방식의 적층 구조를 가질 수 있다.
On the other hand, the first and second capacitors (CR1, CR2) is not provided with only one alternating unit and the capacitance adjusting unit, it may be provided with two or more alternating unit and the capacitance adjusting unit, respectively. That is, as shown in FIG. 8, the first capacitor unit CR1 includes an alternating stacked unit A11 in which two kinds of capacitors are alternately arranged, and a capacitance adjusting unit in which one of the two kinds of capacitors is disposed ( B11), and the alternating stacked portion A12 and the dose adjusting portion B12 disposed thereon also have a stacked structure in the same manner. Accordingly, the first capacitor portion CR1 may be divided into four or more types of capacitors. In this case, similarly to the previous embodiment, the alternate stacked portion A11 disposed at the lowermost portion of the capacitor body may have a wider lead. It can consist of the largest internal electrodes. Similarly, the second capacitor portion CR2 includes an alternating stacked portion A21 in which two kinds of capacitors are alternately arranged, and a capacitance adjusting portion B21 in which one of the two kinds of capacitors is disposed. The alternately stacked portion A22 and the dose adjusting portion B22 may also have a stacked structure in the same manner.

도 9 및 도 10은 도 3 내지 도 7에서 설명한 실시 형태의 또 다른 변형 예에 따른 적층형 칩 커패시터를 나타내는 단면도이며, 도 11은 도 9 및 도 10의 적층형 칩 커패시터에서 내부전극의 형상을 나타내는 평면도이다. 우선, 도 9의 실시 형태의 경우, 커패시터 본체(110)에는 하나의 교대적층부(A1`)와 3개 또는 그 이상의 용량조절부(B1`, B2`, B3`…)가 구비된다. 상기 교대적층부(A1`)는 상기 커패시터 본체(110)의 하부로부터 제1 내지 제4 내부전극(121, 122, 123, 124)의 순서로 적층되고, 그 위에는 이들보다 리드의 폭이 작은 제1 내지 제4 내부전극(121`, 122`, 123`, 124`)이 적층되며, 이러한 적층 구조가 반복된다. 물론, 내부전극의 리드의 폭은 2종류만이 아니고 3종류 이상이 될 수도 있다. 상기 교대적층부(A1`)의 상부에 배치된 제1 내지 제3 용량조절부(B1`, B2`, B3`)는 각각 상기 교대적층부(A1`)에 구비된 커패시터 중 적절한 것이 선택되어 적층될 수 있다. 본 실시 형태의 경우, 상대적으로 낮은 정전용량이 요구되는 제1 및 제2 내부전극(121, 122) - 리드 폭이 큰 것 - 외에 리드 폭이 상대적으로 작은 제1 및 제2 내부전극(121`, 122`)이 반복 적층되어 제1 용량조절부(B1`)를 형성한다. 이와 유사하게, 제3 및 제4 내부전극(123, 124)이 반복 적층되어 제2 용량조절부(B2`)를 형성하며, 이보다 리드의 폭이 작은 제3 및 제4 내부전극(123`, 124`)이 반복 적층 되어 제3 용량조절부(B3`)를 형성한다.
9 and 10 are cross-sectional views illustrating stacked chip capacitors according to another modified example of the embodiments described with reference to FIGS. 3 to 7, and FIG. 11 is a plan view illustrating the shape of internal electrodes in the stacked chip capacitors of FIGS. 9 and 10. to be. First, in the embodiment of FIG. 9, the capacitor main body 110 is provided with one alternating stacked portion A1 ′ and three or more capacitance adjusting units B1 ′, B2 ′, B3 ′. The alternating stack part A1 ′ is stacked in the order of the first to fourth internal electrodes 121, 122, 123, and 124 from the lower portion of the capacitor body 110, and a lead width smaller than these is formed thereon. The first to fourth internal electrodes 121 ', 122', 123 ', and 124' are stacked, and the stacked structure is repeated. Of course, the width of the lead of the internal electrode may be not only two but three or more. The first to third capacitance adjusting units B1`, B2`, and B3` disposed on the alternating stacked portion A1` are appropriately selected from the capacitors provided in the alternating stacked portion A1`. Can be stacked. In the present embodiment, the first and second internal electrodes 121 and 122 having a relatively low capacitance are required, in addition to the large lead width, and the first and second internal electrodes 121 'having a relatively small lead width. , 122 'are repeatedly stacked to form the first dose adjusting unit B1'. Similarly, the third and fourth internal electrodes 123 and 124 are repeatedly stacked to form the second capacitance adjusting part B2`, and the third and fourth internal electrodes 123 ', which are smaller in width than the lead, are formed. 124 ') is repeatedly stacked to form a third volume controller B3'.

도 9에서 설명한 방식과 유사한 방식으로 도 10에 도시된 바와 같이, 제1 교대적층부(A1``)에는 제1 내지 제4 내부전극(121, 122, 123, 124)이 순차적으로 반복 적층되며, 상기 제1 교대적층부(A1``) 위에는 상기 제3 및 제4 내부전극(123, 124)이 교대로 반복 적층되어 형성된 제1 용량조절부(B1``)가 형성된다. 상기 제1 용량조절부(B1``) 위에는 리드의 폭이 상대적으로 작은 제1 내지 제4 내부전극(121`, 122`, 123`, 124`)이 순차적으로 반복 적층된 제2 교대적층부(A2``)가 배치되며, 그 위에는 리드의 폭이 상대적으로 더 작은 제3 및 제4 내부전극(123`, 124`)가 교대로 반복 적층되어 제2 용량조절부(B2``)가 형성된다. 이 경우, 교대적층부 및 용량조절부의 개수는 커패시터의 종류에 따라 증가될 수 있으며, 커패시터 본체(110)의 상부로 갈수록 내부전극의 리드의 폭이 좁아지도록 내부전극을 배치하는 것이 바람직하다.
As shown in FIG. 10 in a manner similar to that described with reference to FIG. 9, the first to fourth internal electrodes 121, 122, 123, and 124 are sequentially stacked on the first alternate stacked portion A1 ″. The first capacitance adjusting unit B1 ″ formed by alternately stacking the third and fourth internal electrodes 123 and 124 is formed on the first alternating stack A1 ″. The second alternating stack part in which the first to fourth internal electrodes 121 ′, 122 ′, 123 ′, and 124 ′ having relatively smaller widths of the leads are sequentially stacked on the first capacitor B1 ″. (A2``) is disposed, and the third and fourth internal electrodes 123 'and 124' having a smaller width of the lead are alternately repeatedly stacked on the second capacitance adjusting unit B2``. Is formed. In this case, the number of alternating stacked parts and the capacitance adjusting part may be increased according to the type of the capacitor, and it is preferable to arrange the inner electrode so that the width of the lead of the inner electrode becomes narrower toward the upper portion of the capacitor body 110.

도 9 및 도 10에서 설명한 이러한 적층 방식에 의해 제1 커패시터부(CR1) 및 제2 커패시터부(CR2)는 커패시터 본체(110) 내부에서 분리되어 서로 다른 영역에 존재하지 않고, 제1 커패시터부(CR1)에 포함된 커패시터와 제2 커패시터부(CR2)에 포함된 커패시터는 서로 인접하여 교대로 배치된다. 이에 따라, 각 내부전극(121 ~ 124, 121` ~ 124`)에서의 전류 경로를 부가적으로 발생시킴으로써 ESL을 낮출 수 있다. 도 11을 참조하여 이를 설명하면, 제1 커패시터부(CR1)에 속하는 커패시터, 즉, 제1 및 제2 내부전극(121, 122)을 구비하는 커패시터(제1 커패시터라 칭함)와 제2 커패시터부(CR2)에 속하는 커패시터(제2 커패시터라 칭함), 즉, 제3 및 제4 내부전극(123, 124)을 구비하는 커패시터를 교대로 적층한 경우에는 제1 커패시터에 포함된 (+) 내부전극(121)에는 제2 커패시터에 포함된 (-) 내부전극(124)이 인접 배치되며, 이에 따라, 기존의 전류 경로(수직 방향 화살표로 표기) 외에 다른 전류 경로(대각 방향 화살표로 표기)가 부가될 수 있으며, 이는 다른 내부전극들에도 마찬가지로 적용된다. 이러한 전류 경로의 부가에 의해, 1층당 ESL, 예컨대, 1쌍의 제1 및 제2 내부전극(121, 122)에 의해 형성되는 ESL이 줄어들 수 있다.
9 and 10, the first capacitor part CR1 and the second capacitor part CR2 are separated from the inside of the capacitor body 110 and do not exist in different areas. The capacitors included in CR1 and the capacitors included in the second capacitor unit CR2 are alternately disposed adjacent to each other. Accordingly, the ESL can be lowered by additionally generating a current path at each of the internal electrodes 121 to 124 and 121 'to 124'. Referring to FIG. 11, a capacitor belonging to the first capacitor unit CR1, that is, a capacitor (referred to as a first capacitor) and a second capacitor unit including the first and second internal electrodes 121 and 122. In case of alternately stacking capacitors (referred to as second capacitors) belonging to CR2, that is, capacitors having third and fourth internal electrodes 123 and 124, the positive internal electrodes included in the first capacitor A negative internal electrode 124 included in the second capacitor is disposed adjacent to 121, and thus, a current path (marked with a diagonal arrow) in addition to the existing current path (marked with a vertical arrow) is added thereto. The same applies to the other internal electrodes. By the addition of this current path, the ESL formed by one layer, for example, the ESL formed by the pair of first and second internal electrodes 121 and 122 can be reduced.

또한, 제1 커패시터부(CR1)에 속하는 커패시터와 제2 커패시터부(CR2)에 속하는 커패시터가 서로 교대로 적층됨에 따라, 정전용량 또는 공진주파수가 상대적으로 더 큰 상기 제2 커패시터부(CR2)가 실장 면으로부터 멀리 떨어져 이에 포함된 커패시터의 ESL이 높아지는 현상을 저감 시킬 수 있다. 나아가, 본 실시 형태의 경우, 커패시터 본체(110)가 서로 정전 용량이 다른 커패시터들을 구비하면서도 전체 커패시터의 정전용량이 저하되는 문제를 방지할 수 있다. 만약, 상기 제1 및 제2 커패시터부(CR1, CR2)에 속한 내부전극들이 서로 동일한 외부전극에 연결된다면 이들의 정전용량을 다르게 하기 위해서는 상기 제1 및 제2 커패시터부(CR1, CR2)를 공간적으로 분리시켜 배치할 필요가 있다. 본 실시 형태의 경우, 상기 제1 및 제2 커패시터부(CR1, CR2)가 서로 전기적으로 분리되어 있으므로, 이들을 적층 방향으로 일정 간격 유지시켜 배열할 필요가 없어 커패시터 본체(110)에 포함될 수 있는 내부전극의 수를 증가시킬 수 있으며, 이에 따라 전체 커패시터의 정전용량이 증가 될 수 있다. In addition, as the capacitors belonging to the first capacitor unit CR1 and the capacitors belonging to the second capacitor unit CR2 are alternately stacked, the second capacitor unit CR2 having a relatively higher capacitance or resonant frequency may be formed. Far away from the mounting surface it is possible to reduce the phenomenon that the ESL of the capacitor contained in it. Furthermore, in the present embodiment, it is possible to prevent the capacitor body 110 from having a different capacitance from each other while the capacitance of the entire capacitor is lowered. If the internal electrodes belonging to the first and second capacitor parts CR1 and CR2 are connected to the same external electrode, the first and second capacitor parts CR1 and CR2 may be spatially spaced so as to change their capacitance. It is necessary to arrange separately. In the present embodiment, since the first and second capacitor portions CR1 and CR2 are electrically separated from each other, there is no need to arrange them in a stacking direction so as to be included in the capacitor body 110. The number of electrodes can be increased, and thus the capacitance of the entire capacitor can be increased.

도 12는 본 발명의 다른 실시 형태에 따른 적층형 칩 커패시터를 나타낸 사시도이며, 도 13 및 도 14는 도 12의 커패시터의 내부전극 및 전류흐름을 나타낸 평면도이다. 우선, 도 12를 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(200)는 도 3의 커패시터(100)와 비교하여 외관상으로는 동일한 형상을 갖지만, 외부전극의 배치가 상이하다. 제1 커패시터부(CR1)를 구성하는 제1 및 제2 내부전극과 연결된 제1 및 제2 외부전극(231, 232)의 경우, (+) 극성의 상기 제1 외부전극(231)은 커패시터 본체(210)의 제1 장측면(Lf1)에 형성되며, (-) 극성의 상기 제2 외부전극(232)은 제2 단측면(Sf2)에 형성된다. 제2 커패시터부(CR2)를 구성하는 제3 및 제4 내부전극과 연결된 제3 및 제4 외부전극(233, 234)의 경우, (+) 극성의 상기 제3 외부전극(233)은 커패시터 본체(210)의 제2 장측면(Lf2)에 형성되며, (-) 극성의 상기 제4 외부전극(234)은 제1 단측면(Sf1)에 형성된다. 이에 따라, 내부전극의 형상도 이전 실시 형태와 달라진다.
12 is a perspective view illustrating a stacked chip capacitor according to another exemplary embodiment of the present invention, and FIGS. 13 and 14 are plan views illustrating internal electrodes and current flows of the capacitor of FIG. 12. First, referring to FIG. 12, the multilayer chip capacitor 200 according to the present exemplary embodiment has the same shape in appearance as compared to the capacitor 100 of FIG. 3, but the arrangement of the external electrodes is different. In the case of the first and second external electrodes 231 and 232 connected to the first and second internal electrodes constituting the first capacitor unit CR1, the first external electrode 231 having a positive polarity is the capacitor body. The second long electrode 232 having the negative polarity is formed on the first long side surface Lf1 of 210, and is formed on the second short side surface Sf2. In the case of the third and fourth external electrodes 233 and 234 connected to the third and fourth internal electrodes constituting the second capacitor unit CR2, the third external electrode 233 having a positive polarity is the capacitor body. The second long side surface Lf2 of 210 may be formed, and the fourth external electrode 234 having the negative polarity may be formed on the first short side surface Sf1. Accordingly, the shape of the internal electrode is also different from the previous embodiment.

즉, 도 13에 도시된 바와 같이, 제1 커패시터부(CR1)를 구성하는 제1 및 제2 내부전극(221, 222)의 경우, 각각 제1 및 제2 외부전극(231, 232)에 연결되며, 상술한 바와 같이, 제1 및 제2 외부전극(231, 232)이 각각 커패시터 본체(210)의 제1 장측면 및 제2 단측면에 형성됨에 따라 도 13에 도시된 것과 같은 형상을 갖는다. 마찬가지로, 제2 커패시터부(CR2)를 구성하는 제3 및 제4 내부전극(223, 224)은 도 13의 하부에 표현된 바와 같다. 또한, 도 14는 도 13의 내부전극에 비하여 상대적으로 리드의 폭이 작은 제1 내지 제4 내부전극(221` ~ 224`)을 나타내며, 상술한 바와 같이, 상기 제1 내지 제4 내부전극(221 ~ 224)과 더불어 교대배치부 및 용량조절부를 형성할 수 있다. 즉, 외부전극의 배치 방식 및 내부전극의 형상의 차이 외에 본 실시 형태에도 교대배치부와 용량조절부의 형성 방식에 관해서는 이전 실시 형태에서 설명한 사항이 모두 적용될 수 있으며, 이는 후술할 실시 형태에서도 마찬가지라 할 것이다. 한편, 본 실시 형태에서 내부전극(221 ~ 224)의 전류 흐름을 살펴보면 도 11에서 설명한 전류 흐름에 비해 그 경로가 더 짧아짐을 확인할 수 있으며, 이에 따라 각 커패시터에서의 ESL을 더욱 낮출 수 있다.
That is, as shown in FIG. 13, the first and second internal electrodes 221 and 222 constituting the first capacitor unit CR1 are connected to the first and second external electrodes 231 and 232, respectively. As described above, the first and second external electrodes 231 and 232 are formed on the first long side surface and the second short side surface of the capacitor body 210, respectively, and have a shape as shown in FIG. 13. . Similarly, the third and fourth internal electrodes 223 and 224 constituting the second capacitor unit CR2 are as shown in the lower part of FIG. 13. 14 illustrates first to fourth internal electrodes 221 ′ to 224 ′ having a smaller width of a lead than the internal electrode of FIG. 13. As described above, the first to fourth internal electrodes ( 221 to 224) and an alternating arrangement and a dose control unit can be formed. That is, in addition to the difference in the arrangement of the external electrode and the shape of the internal electrode, all of the details described in the previous embodiment may be applied to the present embodiment as to the alternate arrangement and the capacity adjusting unit. Will be called. On the other hand, when looking at the current flow of the internal electrodes (221 to 224) in the present embodiment, it can be seen that the path is shorter than the current flow described in Figure 11, thereby lowering the ESL in each capacitor.

도 15는 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 16은 도 15의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.15 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIG. 16 is a plan view illustrating an internal electrode structure of the stacked chip capacitor of FIG. 15.

도 15를 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(300)는 커패시터 본체(310)의 제1 장측면(Lf1)에는 (+) 극성의 제1 외부전극(331) 및 (+) 극성의 2개의 제3 외부전극(333)이 형성되며, 제2 장측면(Lf2)에는 (-) 극성의 제2 외부전극(332) 및 (-) 극성의 2개의 제4 외부전극(334)이 형성된다. 즉, 본 실시 형태의 경우, 제1 및 제4 외부전극(331 ~ 334)은 커패시터 본체(310)의 장측면(Lf1, Lf2)에만 형성된다. 이 경우, 상기 제1 외부전극(331)은 2개의 상기 제3 외부전극(333)의 사이에 배치되며, 상기 제2 외부전극(332)은 2개의 상기 제4 외부전극(334)의 사이에 배치된다. 또한, 도 16에 도시된 바와 같이, 제1 내지 제4 내부전극(321 ~ 324)은 리드를 구비하여 상기 제1 내지 제4 외부전극(331 ~ 334)에 각각 연결된다.
Referring to FIG. 15, in the stacked chip capacitor 300 according to the present exemplary embodiment, the first long side surface Lf1 of the capacitor body 310 may include a first external electrode 331 having a positive polarity and a positive polarity. Two third external electrodes 333 are formed, and a second external electrode 332 having a negative polarity and two fourth external electrodes 334 having a negative polarity are formed on the second long side surface Lf2. do. That is, in the present embodiment, the first and fourth external electrodes 331 to 334 are formed only on the long side surfaces Lf1 and Lf2 of the capacitor body 310. In this case, the first external electrode 331 is disposed between two third external electrodes 333, and the second external electrode 332 is disposed between two fourth external electrodes 334. Is placed. In addition, as shown in FIG. 16, the first to fourth internal electrodes 321 to 324 are provided with leads to be connected to the first to fourth external electrodes 331 to 334, respectively.

이와 같이, 상기 적층형 칩 커패시터(300)는 6단자 MLCC로서 제1 및 제2 장측면(Lf1, Lf2)에만 외부전극이 형성되어 있어 실장 밀도를 높일 수 있다. 또한, 상기와 같은 구조를 가짐에 따라 본 실시 형태에 따른 외부전극 및 내부전극의 배치 구조는 칩의 좌우 대칭성을 제공할 수 있다. 다만, 본 실시 형태의 경우, 상기 제1 및 제2 커패시터부(CR1, CR2)에 속한 커패시터들 간의 ESL 차이는 서로 크지 않기 때문에, 이전 실시 형태와 달리, 교대배치부에서 어느 것을 먼저 배치시켜도 무방하다. 한편, 도시하지는 않았으나, 상기 제1 내지 제4 내부전극(321 ~ 324)은 리드의 폭이 다른 것을 구비할 수 있으며, 이전 실시 형태와 같은 방식으로 교대배치부와 용량조절부를 형성할 수 있다.
As described above, the multilayer chip capacitor 300 is a six-terminal MLCC, and external electrodes are formed only on the first and second long side surfaces Lf1 and Lf2, thereby increasing the mounting density. In addition, as described above, the arrangement structure of the external electrode and the internal electrode according to the present embodiment may provide symmetry of the chip. However, in the present embodiment, since the ESL difference between the capacitors belonging to the first and second capacitor units CR1 and CR2 is not large, they may be arranged in the alternating unit first, unlike the previous embodiment. Do. Although not shown, the first to fourth internal electrodes 321 to 324 may have different widths of leads, and may form an alternate arrangement part and a capacity adjusting part in the same manner as in the previous embodiment.

도 17은 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 18은 도 17의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.17 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIG. 18 is a plan view illustrating an internal electrode structure of the stacked chip capacitor of FIG. 17.

도 17을 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(400)는 커패시터 본체(410)의 제1 장측면(Lf1)에는 (+) 극성의 제1 외부전극(431) 및 (+) 극성의 제3 외부전극(433)이 각각 2개씩 형성되며, 제2 장측면(Lf2)에는 (-) 극성의 제2 외부전극(432) 및 제4 외부전극(434)이 각각 2개씩 형성된다(8단자 MLCC). 이 경우, 상기 2개의 제3 외부전극(433)의 사이에 상기 제1 외부전극(431)이 배치되며, 상기 2개의 제4 외부전극(434)의 사이에 상기 제2 외부전극(432)이 배치되며, 이에 따라, 도 13의 경우와 마찬가지로 칩의 좌우 대칭성을 확보할 수 있다.
Referring to FIG. 17, in the stacked chip capacitor 400 according to the present exemplary embodiment, the first long side surface Lf1 of the capacitor body 410 may include a first external electrode 431 having a positive polarity and a positive polarity. Two third external electrodes 433 are formed, respectively, and two second external electrodes 432 and four external electrodes 434 having negative polarities are formed on the second long side surface Lf2 (8). Terminal MLCC). In this case, the first external electrode 431 is disposed between the two third external electrodes 433, and the second external electrode 432 is disposed between the two fourth external electrodes 434. As a result, the left and right symmetry of the chip can be secured as in the case of FIG. 13.

또한, 도 18에 도시된 바와 같이, 제1 및 제4 내부전극(421 ~ 424)이 리드를 구비하여 상기 제1 내지 제4 외부전극(431 ~ 334)에 각각 연결된다. 이 경우, 상기 제1 및 제2 커패시터부(CR1, CR2)에 속한 내부전극들은 모두 커패시터 본체(410)의 장측면(Lf1, Lf2)에 형성된 외부전극과 연결되어 서로 간의 ESL 차이는 미미하므로, 이전 실시 형태와 달리, 교대배치부에서 어느 것을 먼저 배치시켜도 무방하다 할 것이다. 또한, 상기 제1 내지 제4 내부전극(421 ~ 424)은 리드의 폭이 다른 것을 구비할 수 있으며, 이전 실시 형태와 같은 방식으로 교대배치부와 용량조절부를 형성할 수 있다.
In addition, as illustrated in FIG. 18, first and fourth internal electrodes 421 to 424 may include leads to be connected to the first to fourth external electrodes 431 to 334, respectively. In this case, since the internal electrodes belonging to the first and second capacitor parts CR1 and CR2 are all connected to external electrodes formed on the long side surfaces Lf1 and Lf2 of the capacitor body 410, the difference in ESL between them is insignificant. Unlike the previous embodiment, any one of them may be arranged first in the shifting unit. In addition, the first to fourth internal electrodes 421 to 424 may have different widths of leads, and may form an alternate arrangement part and a capacity adjusting part in the same manner as in the previous embodiment.

도 19는 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 20은 도 19의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.19 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIG. 20 is a plan view illustrating an internal electrode structure of the stacked chip capacitor of FIG. 19.

본 실시 형태의 경우, 외관 형상은 도 15의 적층형 칩 커패시터와 동일하나, 커패시터 외부전극의 배치 구조 및 내부전극의 형상이 상이하다. 도 19를 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(500)는 커패시터 본체(510)의 제1 장측면(Lf1)에는 (-) 극성의 제2 외부전극(532) 및 (+) 극성의 2개의 제3 외부전극(533)이 형성되며, 제2 장측면(Lf2)에는 (+) 극성의 제1 외부전극(531) 및 (-) 극성의 2개의 제4 외부전극(534)이 형성된다. 이 경우, 상기 제2 외부전극(532)은 2개의 상기 제3 외부전극(533)의 사이에 배치되며, 상기 제1 외부전극(531)은 2개의 상기 제4 외부전극(534)의 사이에 배치된다. 즉, 커패시터 본체(510)의 장측면(Lf1, Lf2)에는 서로 다른 극성의 외부전극이 교대로 배치되며, 도 20에 도시된 바와 같이, 제1 및 제4 내부전극(521 ~ 524)이 리드를 구비하여 상기 제1 내지 제4 외부전극(531 ~ 534)에 각각 연결된다. 이에 따라, 이전 실시 형태와 마찬가지로 칩의 좌우 대칭성을 확보할 수 있다.
In the case of this embodiment, the external shape is the same as that of the stacked chip capacitor of FIG. 15, but the arrangement structure of the capacitor external electrode and the shape of the internal electrode are different. Referring to FIG. 19, the stacked chip capacitor 500 according to the present exemplary embodiment may include a second external electrode 532 having a negative polarity and a positive polarity at a first long side surface Lf1 of the capacitor body 510. Two third external electrodes 533 are formed, and a first external electrode 531 of positive polarity and two fourth external electrodes 534 of negative polarity are formed on the second long side surface Lf2. do. In this case, the second external electrode 532 is disposed between two third external electrodes 533, and the first external electrode 531 is disposed between two fourth external electrodes 534. Is placed. That is, external electrodes having different polarities are alternately disposed on the long side surfaces Lf1 and Lf2 of the capacitor body 510, and as shown in FIG. 20, the first and fourth internal electrodes 521 to 524 are leaded. And are respectively connected to the first to fourth external electrodes 531 to 534. As a result, the left and right symmetry of the chip can be secured as in the previous embodiment.

특히, 본 실시 형태의 경우, 도 20을 참조하면, 서로 인접한 내부전극(521 ~ 524)에 흐르는 전류의 방향은 항상 반대가 되어 자속이 상쇄될 수 있으므로 ESL이 저감 될 수 있다. 한편, 상기 제1 내지 제4 내부전극(521 ~ 524)은 리드의 폭이 다른 것을 구비할 수 있으며, 이전 실시 형태와 같은 방식으로 교대배치부와 용량조절부를 형성할 수 있다.
In particular, in the present embodiment, referring to FIG. 20, since the directions of currents flowing to the inner electrodes 521 to 524 adjacent to each other are always reversed, the magnetic flux may be canceled, thereby reducing the ESL. Meanwhile, the first to fourth internal electrodes 521 to 524 may have different widths of leads, and may form an alternate arrangement part and a capacity adjusting part in the same manner as in the previous embodiment.

도 21은 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 22는 도 21의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.21 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIG. 22 is a plan view illustrating an internal electrode structure of the stacked chip capacitor of FIG. 21.

본 실시 형태의 경우, 외관 형상은 도 17의 적층형 칩 커패시터와 동일하나, 커패시터 외부전극의 배치 구조 및 내부전극의 형상이 상이하다. 도 21을 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(600)는 제1 내지 제4 외부전극(631 ~ 634)을 각각 2개씩 구비한다. 상기 제1 내지 제4 외부전극(631 ~ 634)은 커패시터 본체(610)의 제1 및 제2 장측면(Lf1, Lf2)에 하나씩 형성된다. 이 경우, 제3 및 제4 외부전극(633, 634)의 사이에 상기 제1 및 제2 외부전극(631, 632)이 배치되되, 서로 다른 극성의 외부전극이 교대로 배치되도록 하여 칩의 좌우 대칭성을 확보할 수 있다. In the present embodiment, the external shape is the same as that of the stacked chip capacitor of FIG. 17, but the arrangement structure of the capacitor external electrodes and the shape of the internal electrodes are different. Referring to FIG. 21, the stacked chip capacitor 600 according to the present exemplary embodiment includes two first to fourth external electrodes 631 to 634, respectively. The first to fourth external electrodes 631 to 634 are formed one by one on the first and second long side surfaces Lf1 and Lf2 of the capacitor body 610. In this case, the first and second external electrodes 631 and 632 are disposed between the third and fourth external electrodes 633 and 634, and the external electrodes having different polarities are alternately disposed so that the left and right sides of the chip are disposed. Symmetry can be secured.

또한, 도 22에 도시된 바와 같이, 제1 및 제4 내부전극(621 ~ 624)이 리드를 구비하여 상기 제1 내지 제4 외부전극(631 ~ 634)에 각각 연결되며, 서로 인접한 내부전극(621 ~ 624)에 흐르는 전류의 방향은 항상 반대가 되어 자속이 상쇄될 수 있으므로 ESL이 저감 될 수 있다. 이 경우, 상기 제1 및 제2 커패시터부(CR1, CR2)의 ESL 차이는 미미하므로, 교대배치부에서 어느 것을 먼저 배치시켜도 무방하다. 또한, 상기 제1 내지 제4 내부전극(621 ~ 624)은 리드의 폭이 다른 것을 구비할 수 있으며, 이전 실시 형태와 같은 방식으로 교대배치부와 용량조절부를 형성할 수 있다.
In addition, as illustrated in FIG. 22, first and fourth internal electrodes 621 ˜ 624 are provided with leads and are connected to the first to fourth external electrodes 631 ˜ 634, respectively, and adjacent to each other. The direction of the current flowing through 621 to 624 is always reversed so that the magnetic flux may be canceled, thereby reducing the ESL. In this case, since the ESL difference between the first and second capacitor parts CR1 and CR2 is insignificant, any of the first and second capacitor parts CR1 and CR2 may be arranged first. In addition, the first to fourth internal electrodes 621 to 624 may have different widths of leads, and may form an alternate arrangement part and a capacity adjusting part in the same manner as in the previous embodiment.

도 23은 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 24 및 도 25는 도 23의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.23 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIGS. 24 and 25 are plan views illustrating internal electrode structures of the stacked chip capacitor of FIG. 23.

도 23을 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(700)는 제1 및 제2 외부전극(731, 732)을 4개씩 구비하며, 상기 제1 및 제2 외부전극(731, 732)은 커패시터 본체(710)의 제1 및 제2 장측면(Lf1, Lf2)에 2개씩 서로 교대로 형성된다. 또한, 커패시터 본체(710)의 제1 및 제2 단측면(Sf1, Sf2)에 각각 제3 및 제4 외부전극(733, 734)이 형성된다(10 단자 MLCC). 제1 및 제2 내부전극(721, 722)은 도 24에 도시된 바와 같이, 각각 4개의 리드를 구비하며, 상기 제1 내부전극(721)의 리드들은 상기 제2 내부전극(722)의 리드들과 인접하여 깍지낀 형태의 배열로 배치되어 해당 극성의 외부전극들(731, 732)에 연결된다. 이러한 깍지낀 형태의 배열에 의해 제1 커패시터부(CR1)에서는 인접한 내부전극에서 자속이 서로 상쇄되어 ESL이 더욱 낮아질 수 있다.
Referring to FIG. 23, the stacked chip capacitor 700 according to the present exemplary embodiment includes four first and second external electrodes 731 and 732, and the first and second external electrodes 731 and 732 are provided. The first and second long side surfaces Lf1 and Lf2 of the capacitor body 710 are alternately formed with each other. In addition, third and fourth external electrodes 733 and 734 are formed on the first and second short side surfaces Sf1 and Sf2 of the capacitor body 710, respectively (10 terminal MLCC). As illustrated in FIG. 24, the first and second internal electrodes 721 and 722 have four leads, and the leads of the first internal electrode 721 are the leads of the second internal electrode 722. Arranged in the shape of the interdigitated adjacent to each other and are connected to the external electrodes 731 and 732 of the corresponding polarity. Due to the interdigitated arrangement, magnetic fluxes from adjacent internal electrodes cancel each other in the first capacitor unit CR1, and thus the ESL may be further lowered.

한편, 제1 커패시터부에 포함된 내부전극은 도 25에 도시된 형상을 가질 수도 있다. 도 25를 참조하면, 제1 커패시터부(CR1')에 속한 커패시터는 (+) 극성의 3개의 제1 내부전극(721a ~ 721c)과 (-) 극성의 3개의 제2 내부전극(722a ~ 722c)이 제1 및 제2 장측면에 서로 교대로 배치된다. 이 경우, 상기 제1 및 제2 내부전극(721a ~ 721c, 722a ~ 722c)은 각각 하나씩의 리드에 의해 대응하는 극성의 외부전극들에 연결되되, 동일 극성의 내부전극은 서로 전기적으로 연결된다. 도 23에 도시된 바와 같이, 상기 제1 및 제2 내부전극(721a ~ 721c, 722a ~ 722c)의 리드는 적층 방향을 따라 지그재그 형태로 배치된다. 이러한 지그재그형 리드 배치는 적층 방향으로 인접한 동일 극성의 리드들 간의 상호 인덕턴스를 감소시켜 줄 수 있다.
Meanwhile, the internal electrode included in the first capacitor unit may have a shape shown in FIG. 25. Referring to FIG. 25, the capacitors belonging to the first capacitor unit CR1 ′ may include three first internal electrodes 721a to 721c having positive polarity and three second internal electrodes 722a to 722c having negative polarity. ) Are alternately arranged on the first and second long sides. In this case, the first and second internal electrodes 721a to 721c and 722a to 722c are connected to external electrodes of corresponding polarities by one lead, respectively, and internal electrodes of the same polarity are electrically connected to each other. As shown in FIG. 23, the leads of the first and second internal electrodes 721a to 721c and 722a to 722c are arranged in a zigzag form along the stacking direction. This zigzag lead arrangement can reduce mutual inductance between leads of the same polarity adjacent in the stacking direction.

또한, 각각의 내부전극(721a ~ 721c, 722a ~ 722c)에 있어서, 제1 장측면으로 인출된 리드는 제2 장측면으로 인출된 리드에 대해서 1칸 옆의 외부전극 위치만큼 오프셋 되도록 배치된다. 상술한 지그재그형 리드 배치와 오프셋 된 리드 배치에 의해, 제1 커패시터부(CR1) 내의 모든 동일 극성 내부전극들은 커패시터 내에서 전기적으로 서로 연결된다. 본 실시형태에서도, 제1 커패시터부(CR1) 내에서는, 적층방향으로 인접한 제1 및 제2 내부전극(예컨대, 721a과 722a)의 리드들은 적층방향에서 볼 때 항상 서로 인접하도록 배치된다.
Further, in each of the internal electrodes 721a to 721c and 722a to 722c, the lead drawn to the first long side surface is arranged to be offset by the position of the external electrode next to one column with respect to the lead drawn to the second long side surface. By the above-described zigzag lead arrangement and offset lead arrangement, all of the same polarity internal electrodes in the first capacitor unit CR1 are electrically connected to each other in the capacitor. Also in this embodiment, in the first capacitor portion CR1, the leads of the first and second internal electrodes (for example, 721a and 722a) adjacent in the stacking direction are always disposed to be adjacent to each other in the stacking direction.

*도 26은 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 사시도이고, 도 27 내지 29는 도 26의 적층형 칩 커패시터의 내부전극 구조를 나타낸 평면도이다.26 is a perspective view of a stacked chip capacitor according to still another embodiment of the present invention, and FIGS. 27 to 29 are plan views illustrating internal electrode structures of the stacked chip capacitor of FIG. 26.

도 26을 참조하면, 본 실시 형태에 따른 적층형 칩 커패시터(800)는 제1 및 제2 외부전극(831, 832)을 5개씩 구비하며, 제1 및 제2 외부전극(831, 832)은 커패시터 본체(810)의 제1 및 제2 장측면(Lf1, Lf2)에 서로 교대로 형성된다. 또한, 커패시터 본체(810)의 제1 및 제2 단측면(Sf1, Sf2)에는 제3 및 제4 외부전극(833, 834)이 1개씩 형성된다(14 단자 MLCC). 또한, 도 27에 도시된 바와 같이, 제1 내부전극(821)의 5개의 리드는 제2 내부전극(822)의 5개의 리드와 인접하여 깍지낀 형태의 배열로 배치되어 해당 극성의 외부전극들(831, 832)에 연결된다. 이러한 깍지낀 형태의 배열에 의해 제1 커패시터부(CR1)에서는 인접한 내부전극에서 자속이 서로 상쇄되어 ESL이 더욱 낮아질 수 있다.
Referring to FIG. 26, the stacked chip capacitor 800 according to the present exemplary embodiment includes five first and second external electrodes 831 and 832, and each of the first and second external electrodes 831 and 832 is a capacitor. The first and second long side surfaces Lf1 and Lf2 of the main body 810 are alternately formed. In addition, one third and fourth external electrodes 833 and 834 are formed on the first and second short side surfaces Sf1 and Sf2 of the capacitor body 810 (14 terminal MLCCs). In addition, as shown in FIG. 27, five leads of the first internal electrode 821 are arranged in an interdigitated arrangement adjacent to the five leads of the second internal electrode 822, and thus external electrodes of a corresponding polarity are disposed. 831, 832. Due to the interdigitated arrangement, magnetic fluxes from adjacent internal electrodes cancel each other in the first capacitor unit CR1, and thus the ESL may be further lowered.

한편, 도 28에 도시된 바와 같이, 제1 커패시터부(CR1')에 포함된 제1 및 제2 내부전극(821', 822')은 장측면과 단측면 모두에 연결될 수 있으며, 제2 커패시터부(CR2')에 포함된 제3 및 제4 내부전극(823', 824')은 장측면에만 연결될 수도 있다. 또한, 상기 커패시터 본체(810)에는 도 29에 도시된 바와 같이, 3개(또는 그 이상)의 커패시터부가 구비될 수도 있다. 즉, 본 실시 형태의 경우, 제1 내부전극(821a, 821b)은 서로 리드의 개수가 다른 내부전극으로 나뉠 수 있으며, 제2 내부전극(822a, 822b)도 마찬가지이다. 또한, 제3 및 제4 내부전극(823``, 824``)은 각각 하나씩의 리드를 구비한다. 이와 같이, 어느 외부전극에 연결되는지와 더불어 리드의 개수를 통해 커패시터부를 나눌 수 있으며, 구체적으로, 제1 내지 제3 커패시터부(CR1 ~ CR3)으로 나뉜다. 이 경우, 이전 실시 형태에서와 마찬가지로, 상기 제1 내지 제3 커패시터부(CR1 ~ CR3)에 속한 커패시터들은 각각 리드의 폭이 서로 다른 내부전극을 구비할 수 있으며, 나아가, 교대배치부 및 용량조절부를 형성할 수 있다.
Meanwhile, as shown in FIG. 28, the first and second internal electrodes 821 ′ and 822 ′ included in the first capacitor unit CR1 ′ may be connected to both the long side and the short side, and the second capacitor The third and fourth internal electrodes 823 'and 824' included in the unit CR2 'may be connected only to the long side surface. In addition, as illustrated in FIG. 29, the capacitor body 810 may include three (or more) capacitor parts. That is, in the present embodiment, the first internal electrodes 821a and 821b may be divided into internal electrodes having different numbers of leads from each other, and the same applies to the second internal electrodes 822a and 822b. In addition, each of the third and fourth internal electrodes 823 ″ and 824 ″ includes one lead. As described above, the capacitor unit may be divided by the number of leads as well as which external electrode is connected. Specifically, the capacitor unit may be divided into first to third capacitor units CR1 to CR3. In this case, as in the previous embodiment, the capacitors belonging to the first to third capacitor parts CR1 to CR3 may include internal electrodes having different widths of leads, and further, alternate arrangement parts and capacitance adjustments. Wealth can be formed.

도 30은 본 발명에 따라 제조된 적층형 칩 커패시터의 임피던스 특성을 나타낸 그래프이다. 본 발명에 따라 제조된 적층형 칩 커패시터의 경우, 단일 칩 내에 제1 및 제2 커패시터부(CR1, CR2)가 포함되며, 전체적으로는 내부전극의 적층 회수(정전용량) 또는 공진 주파수가 다른 커패시터가 3개 이상 포함된다. 이 경우, 상기 제1 커패시터부(CR1)에는 2종류의 커패시터가 포함되며, 상기 제2 커패시터부(CR2)에서는 1종류의 커패시터가 포함되도록 하였다. 이에 따라, 도 30에 도시된 바와 같이, 단일 칩 형태의 적층형 칩 커패시터를 사용하여 넓은 주파수 영역에서 임피던스를 낮게 유지할 수 있다. 이 경우, 저주파 영역은 ESL 상대적으로 높은 제2 커패시터부(CR2)에 영향을 받으며, 고주파 영역은 ESL 상대적으로 낮은 제1 커패시터부(CR1)에 영향을 받는 것을 확인할 수 있다.
30 is a graph showing the impedance characteristics of the multilayer chip capacitor manufactured according to the present invention. In the case of the multilayer chip capacitor manufactured according to the present invention, the first and second capacitor parts CR1 and CR2 are included in a single chip. More than one is included. In this case, two types of capacitors are included in the first capacitor part CR1, and one type of capacitor is included in the second capacitor part CR2. Accordingly, as illustrated in FIG. 30, a single chip stacked chip capacitor may be used to keep the impedance low in a wide frequency region. In this case, it can be seen that the low frequency region is affected by the second capacitor portion CR2 having a relatively high ESL, and the high frequency region is affected by the first capacitor portion CR1 having a relatively low ESL.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
The present invention is not limited by the above-described embodiment and the accompanying drawings, but by the appended claims. Therefore, it will be apparent to those skilled in the art that various forms of substitution, modification, and alteration are possible without departing from the technical spirit of the present invention described in the claims, and the appended claims. Will belong to the technical spirit described in.

110: 커패시터 본체 121 ~ 124: 제1 내지 제4 내부전극
131 ~ 134: 제1 내지 제4 외부전극 A1: 제1 교대배치부
A2: 제2 교대배치부 B1: 제1 용량조절부
B2: 제2 용량조절부 CR1, CR2: 제1 및 제2 커패시터부
R1, R2, R3, R4: 리드 140: 유전체층
Lf1, Lf2: 제1 및 제2 장측면 Sf1, Sf2: 제1 및 제2 단측면
CR3: 제3 커패시터부110: capacitor body 121 to 124: first to fourth internal electrode
131 to 134: first to fourth external electrodes A1: first alternate part
A2: second shift part B1: first dose adjusting part
B2: second capacitance adjusting section CR1, CR2: first and second capacitor section
R1, R2, R3, R4: Lead 140: Dielectric Layer
Lf1, Lf2: first and second long sides Sf1, Sf2: first and second short sides
CR3: third capacitor

Claims (10)

복수의 유전체층이 적층된 적층 구조를 갖고, 내부에 제1 및 제2 커패시터부가 구비된 커패시터 본체; 및
상기 커패시터 본체의 외부 면에 형성된 제1 내지 제4 외부전극;을 포함하며,
상기 제1 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제1 및 제2 외부전극과 연결되고 서로 다른 극성을 갖는 제1 및 제2 내부전극을 구비하되, 각각 1쌍의 상기 제1 및 제2 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 복수의 커패시터로 구분되고,
상기 제2 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제3 및 제4 외부전극과 연결되고 각각 상기 제1 및 제2 내부전극과 동일한 극성을 갖는 제3 및 제4 내부전극을 구비하되, 각각 1쌍의 상기 제3 및 제4 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 하나 이상의 커패시터로 구분되며,
상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극과의 연결을 위한 리드를 구비하되, 상기 제1 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 폭이 서로 다르며,
상기 제1 및 제2 커패시터부에 포함된 커패시터 중 적어도 3개의 커패시터는 서로 정전용량이 다르거나 공진주파수가 다른 것을 특징으로 하는 적층형 칩 커패시터.
A capacitor body having a laminated structure in which a plurality of dielectric layers are stacked and having first and second capacitor parts disposed therein; And
And first to fourth external electrodes formed on an outer surface of the capacitor body.
The first capacitor unit includes first and second internal electrodes facing each other with the dielectric layer interposed therebetween and connected to the first and second external electrodes, respectively, and having different polarities, respectively. The second internal electrode is stacked one or more times and divided into a plurality of capacitors having a predetermined capacitance,
The second capacitor unit includes third and fourth internal electrodes facing each other with the dielectric layer interposed therebetween and connected to the third and fourth external electrodes, respectively, and having the same polarity as the first and second internal electrodes, respectively. Each of the pair of the third and fourth internal electrodes is stacked one or more times and divided into one or more capacitors having a predetermined capacitance.
Each of the first and second internal electrodes includes leads for connection with the first and second external electrodes, respectively, wherein at least two capacitors of the plurality of capacitors constituting the first capacitor part are included in the internal electrodes. The leads are different widths,
At least three capacitors among the capacitors included in the first and second capacitors have different capacitances or different resonant frequencies.
제1항에 있어서,
상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극과의 연결을 위한 리드를 구비하되, 상기 제1 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 개수가 서로 다른 것을 특징으로 하는 적층형 칩 커패시터.
The method of claim 1,
Each of the first and second internal electrodes includes leads for connection with the first and second external electrodes, respectively, wherein at least two capacitors of the plurality of capacitors constituting the first capacitor part are included in the internal electrodes. Multilayer chip capacitors, characterized in that the number of leads are different.
제1항에 있어서,
상기 제2 커패시터부는 각각 1쌍의 상기 제3 및 제4 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 복수의 커패시터로 구분되며,
상기 제3 및 제4 내부전극은 각각 상기 제3 및 제4 외부전극과의 연결을 위한 리드를 구비하되, 상기 제2 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 개수가 서로 다른 것을 특징으로 하는 적층형 칩 커패시터.
The method of claim 1,
The second capacitor unit is divided into a plurality of capacitors each having a predetermined capacitance by stacking one or more pairs of the third and fourth internal electrodes one or more times,
Each of the third and fourth internal electrodes includes leads for connection with the third and fourth external electrodes, respectively, wherein at least two capacitors of the plurality of capacitors constituting the second capacitor unit are included in the internal electrodes included therein. Multilayer chip capacitors, characterized in that the number of leads are different.
제1항에 있어서,
상기 제1 커패시터부에 포함된 커패시터 내에서 1쌍의 상기 제1 및 제2 내부전극에 의해 제공되는 1층당 ESL은 상기 제2 커패시터부에 포함된 커패시터 내에서 1쌍의 상기 제3 및 제4 내부전극에 의해 제공되는 1층당 ESL보다 작은 것을 특징으로 하는 적층형 칩 커패시터.
The method of claim 1,
The ESL per layer provided by the pair of the first and second internal electrodes in the capacitor included in the first capacitor portion is the pair of the third and fourth pairs in the capacitor included in the second capacitor portion. Stacked chip capacitors characterized in that less than the ESL per layer provided by the internal electrode.
제4항에 있어서,
상기 커패시터 본체 내에서 상기 제1 커패시터부는 상기 제2 커패시터부의 하부에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
The method of claim 4, wherein
The chip capacitor of claim 1, wherein the first capacitor part is disposed below the second capacitor part in the capacitor body.
제1항에 있어서,
상기 제1 및 제2 커패시터부는 서로 전기적으로 분리되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
The method of claim 1,
The first chip capacitor and the second capacitor capacitor, characterized in that the electrically separated from each other.
제1항에 있어서,
상기 제3 및 제4 외부전극은 각각 2개씩 제공되며,
상기 제1 및 제2 외부전극은 각각 상기 커패시터 본체에서 서로 대향하는 제1 및 제2 장측면에 형성되고, 상기 제3 및 제4 외부전극은 각각 상기 제1 및 제2 장측면에 형성된 것을 특징으로 하는 적층형 칩 커패시터.
The method of claim 1,
Each of the third and fourth external electrodes is provided two,
The first and second external electrodes are formed on the first and second long side surfaces facing each other in the capacitor body, respectively, and the third and fourth external electrodes are formed on the first and second long side surfaces, respectively. Multilayer chip capacitor.
제7항에 있어서,
상기 제1 외부전극은 상기 2개의 제3 외부전극들 사이에 형성되며, 상기 제2 외부전극은 상기 2개의 제4 외부전극들 사이에 형성된 것을 특징으로 하는 적층형 칩 커패시터.
The method of claim 7, wherein
And the first external electrode is formed between the two third external electrodes, and the second external electrode is formed between the two fourth external electrodes.
제8항에 있어서,
상기 제1 및 제2 외부전극은 각각 2개씩 제공되는 것을 특징으로 하는 적층형 칩 커패시터.
The method of claim 8,
The first and second external electrodes are each provided with two stacked chip capacitors.
제1항에 있어서,
상기 제1 및 제2 외부전극은 각각 2개씩 제공되되, 상기 커패시터 본체에서 서로 대향하는 제1 및 제2 장측면에 하나씩 형성되고,
상기 제3 및 제4 외부전극은 각각 2개씩 제공되되, 각각 상기 제1 및 제2 장측면에 하나씩 형성된 것을 특징으로 하는 적층형 칩 커패시터.The method of claim 1,
Two first and second external electrodes are provided, respectively, one formed on the first and second long sides facing each other in the capacitor body,
The third and fourth external electrodes are provided in two, respectively, each stacked chip capacitor, characterized in that formed on the first and second long sides, respectively.
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