KR20180068911A - Capacitor and board having the same mounted thereon - Google Patents

Capacitor and board having the same mounted thereon Download PDF

Info

Publication number
KR20180068911A
KR20180068911A KR1020180065947A KR20180065947A KR20180068911A KR 20180068911 A KR20180068911 A KR 20180068911A KR 1020180065947 A KR1020180065947 A KR 1020180065947A KR 20180065947 A KR20180065947 A KR 20180065947A KR 20180068911 A KR20180068911 A KR 20180068911A
Authority
KR
South Korea
Prior art keywords
capacitor
electrodes
electrode
internal
connection
Prior art date
Application number
KR1020180065947A
Other languages
Korean (ko)
Other versions
KR102386974B1 (en
Inventor
정진만
주진경
장익환
이택정
이원영
서용원
천진우
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020160092030A external-priority patent/KR101867982B1/en
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020180065947A priority Critical patent/KR102386974B1/en
Publication of KR20180068911A publication Critical patent/KR20180068911A/en
Application granted granted Critical
Publication of KR102386974B1 publication Critical patent/KR102386974B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor

Abstract

The present invention discloses a capacitor which increases an overlapping area of internal electrodes having different polarities and increases a capacity of a product while minimizing the product, and can improve reliability. According to an embodiment of the present invention, the capacitor comprises: a body including a plurality of dielectric layers; first and second internal electrodes alternatively located with the dielectric layer interposed therebetween; a first insulating region located in the first internal electrode, and including a first connection electrode therein; and a second insulating region located in the second internal electrode, and including a second connection electrode therein. When the thickness of the dielectric layer is Td and each width of the first and second insulating regions is D1 and D2, D1×Td and D2×Td is more than 20 μm^2.

Description

커패시터 및 그 실장 기판{CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}[0001] CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON [0002]

본 발명은 커패시터 및 그 실장 기판에 관한 것이다.The present invention relates to a capacitor and a mounting substrate thereof.

적층 칩 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.A multilayer capacitor, which is one of the multilayer chip electronic components, is widely used as a display device such as a liquid crystal display (LCD) and a plasma display panel (PDP), a computer, a personal digital assistant (PDA) And is mounted on a substrate of various electronic products such as a mobile phone to charge or discharge electricity.

이러한 적층형 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있으며, 최근 고용량 및 고신뢰성의 방향으로 개발이 진행되고 있다.Such a stacked capacitor can be used as a component of various electronic devices due to its small size, capacity, and ease of mounting. Recently, development of a high capacity and high reliability has been proceeding.

고용량의 적층형 커패시터를 구현하기 위해서는 커패시터 바디를 구성하는 재료의 유전율을 높이거나 유전체층 및 내부 전극의 두께를 박막화하여 적층 수를 증가시키는 방법이 있다.In order to realize a high-capacity stacked capacitor, there is a method in which the dielectric constant of the material constituting the capacitor body is increased or the thickness of the dielectric layer and the internal electrode is thinned to increase the number of stacked layers.

그러나, 고유전율 재료의 조성 개발이 쉽지 않고 현 공법상으로 유전체층의 두께를 낮추는 데 한계가 있기 때문에 이러한 방법으로 제품의 용량을 증가시키는데 한계가 있다.However, it is not easy to develop a composition of a high-permittivity material, and there is a limit in lowering the thickness of the dielectric layer in the current method, so there is a limit to increase the capacity of the product by this method.

이에, 커패시터의 초소형화 추세에 부합하면서도 제품의 용량은 높이기 위해 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시키는 방법에 대한 연구가 요구된다. 또한, 최근 기판의 실장 밀도가 높아짐에 따라 적층형 커패시터의 실장 면적 및 실장 높이를 감소시키려는 시도가 진행되고 있다.Therefore, it is required to study a method of increasing the overlapping area of the internal electrodes having different polarities in order to increase the capacity of the product while meeting the trend of miniaturization of capacitors. In recent years, attempts have been made to reduce the mounting area and the mounting height of the multilayer capacitor as the mounting density of the substrate increases.

한국 공개특허공보 제2002-0066135호Korean Patent Publication No. 2002-0066135 한국 공개특허공보 제2006-0098771호Korean Patent Publication No. 2006-0098771

본 발명의 일 목적 중 하나는 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시켜 제품을 소형화하면서 제품의 용량을 증가시킬 수 있으며, 동시에 신뢰성을 향상시킬 수 있는 커패시터를 제공하는 것이다.One of the objects of the present invention is to provide a capacitor capable of increasing a capacitance of a product while improving the reliability by increasing the overlapping area of internal electrodes having different polarities.

또한, 본 발명의 다른 목적 중의 하나는 실장 면적을 감소시킬 수 있는 커패시터를 제공하는 것이다.It is another object of the present invention to provide a capacitor capable of reducing a mounting area.

상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 커패시터의 신규한 구조를 제안하고자 하며, 구체적으로, 복수의 유전층을 포함하는 바디; 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극; 상기 제1 내부 전극에 배치되며, 내측에 제1 연결 전극을 포함하는 제1 절연 영역; 및 상기 제2 내부 전극에 배치되며, 내측에 제2 연결 전극을 포함하는 제2 절연 영역;을 포함하고, 상기 유전층의 두께를 Td라하고, 상기 제1 및 제2 절연 영역의 폭을 각각 D1 및 D2라 할 때, D1×Td 및 D2×Td는 20 ㎛2를 초과한다.As a method for solving the above-mentioned problems, the present invention proposes a novel structure of a capacitor through an example, and specifically, a body including a plurality of dielectric layers; First and second internal electrodes arranged alternately with the dielectric layer interposed therebetween; A first insulating region disposed on the first internal electrode and including a first connecting electrode on an inner side; And a second insulating region disposed on the second inner electrode and including a second connecting electrode on the inner side, wherein a thickness of the dielectric layer is Td and a width of the first and second insulating regions is D1 And D2, D1 x Td and D2 x Td exceed 20 mu m < 2 & gt ;.

또한, 본 발명은 다른 실시 형태를 통하여 상술한 구조를 갖는 커패시터를 효율적으로 실장할 수 있는 커패시터의 실장 기판을 제공하며, 구체적으로, 상면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 기판 상에 실장되는 커패시터;를 포함하고, 상기 커패시터는, 복수의 유전층을 포함하는 바디; 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극; 상기 제1 내부 전극에 배치되며, 내측에 제1 연결 전극을 포함하는 제1 절연 영역; 및 상기 제2 내부 전극에 배치되며, 내측에 제2 연결 전극을 포함하는 제2 절연 영역;을 포함하고, 상기 유전층의 두께를 Td라하고, 상기 제1 및 제2 절연 영역의 폭을 각각 D1 및 D2라 할 때, D1×Td 및 D2×Td는 20 ㎛2를 초과한다.According to another aspect of the present invention, there is provided a mounting board for a capacitor capable of efficiently mounting a capacitor having the above-described structure, and more particularly, to a board having a first and second electrode pads on an upper surface thereof; And a capacitor mounted on the substrate, wherein the capacitor comprises: a body including a plurality of dielectric layers; First and second internal electrodes arranged alternately with the dielectric layer interposed therebetween; A first insulating region disposed on the first internal electrode and including a first connecting electrode on an inner side; And a second insulating region disposed on the second inner electrode and including a second connecting electrode on the inner side, wherein a thickness of the dielectric layer is Td and a width of the first and second insulating regions is D1 And D2, D1 x Td and D2 x Td exceed 20 mu m < 2 & gt ;.

본 발명의 일 실시 예에 따른 커패시터의 경우, 제1 및 제2 내부 전극은 유전층의 적층 방향을 따라 형성되는 제1 및 제2 연결 전극을 통해 제1 및 제2 외부 전극과 각각 전기적으로 접속되므로, 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시켜 유전층 및 내부 전극의 두께를 얇게 하면서 유전층의 적층 수를 증가시키거나 또는 유전율을 증가시키지 않고도 동일한 사이즈에서 제품의 용량을 증가시킬 수 있는 효과가 있다. In the case of the capacitor according to an embodiment of the present invention, the first and second internal electrodes are electrically connected to the first and second external electrodes through the first and second connection electrodes formed along the stacking direction of the dielectric layers, respectively , It is possible to increase the stacking area of the internal electrodes having different polarities so as to reduce the thickness of the dielectric layer and the internal electrode, increase the number of stacked dielectric layers, or increase the capacity of the product in the same size without increasing the dielectric constant have.

동시에, 본 발명의 일 실시 예에 따른 커패시터는 유전층의 두께를 Td라 하고, 제1 및 제2 절연 영역의 폭을 각각 D1 및 D2라 할 때, D1×Td 및 D2×Td가 20 ㎛2 초과인 것을 만족하여 제1 및 제2 연결 전극 형성시 발생하는 크랙으로 인한 단락 및 절연 파괴의 발생을 방지하여 커패시터의 신뢰성을 향상시킬 수 있다.At the same time, the capacitor according to an embodiment of the present invention is referred to Td the thickness of the dielectric, and the first and when the width d of each of D1 and D2 of the second insulating region, D1 × Td and D2 × Td is 20 ㎛ 2 exceeds It is possible to prevent the occurrence of short-circuit and insulation breakdown due to cracks occurring when forming the first and second connection electrodes, thereby improving the reliability of the capacitor.

또한, 바디의 실장 면에만 외부 전극이 배치되므로, 기판에 실장시 솔더의 접촉 면적이 작아 실장 면적을 감소시킬 수 있다.In addition, since the external electrodes are disposed only on the mounting surface of the body, the contact area of the solder on the substrate is small, so that the mounting area can be reduced.

도 1은 본 발명의 제1 실시예에 따른 커패시터의 절개 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.
도 3a 및 도 3b는 도 1의 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 4는 본 발명의 제2 실시예에 따른 커패시터의 단면도를 개략적으로 도시한 것이다.
도 5a 및 도 5b는 도 4의 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 6a 및 도 6b는 도 4의 커패시터에서 제1 및 제2 내부 전극의 다른 실시형태를 각각 나타낸 평면도이다.
도 7은 본 발명의 제3 실시예에 따른 커패시터를 개략적으로도 도시한 분리 사시도이다.
도 8a 및 도 8b는 도 7의 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 9는 도 7의 바디의 일 측면도이다.
도 10은 본 발명의 제4 실시예에 따른 커패시터의 단면도를 개략적으로 도시한 것이다.
도 11은 도 1의 커패시터가 기판에 실장된 상태를 도시한 단면도이다. FIG. 1 schematically shows an exploded perspective view of a capacitor according to a first embodiment of the present invention. FIG.
Fig. 2 schematically shows a cross-sectional view taken along II 'of Fig.
FIGS. 3A and 3B are plan views showing first and second internal electrodes in the capacitor of FIG. 1, respectively.
4 schematically shows a cross-sectional view of a capacitor according to a second embodiment of the present invention.
5A and 5B are plan views showing first and second internal electrodes in the capacitor of FIG. 4, respectively.
6A and 6B are plan views each showing another embodiment of the first and second internal electrodes in the capacitor of FIG.
7 is an exploded perspective view schematically illustrating a capacitor according to a third embodiment of the present invention.
8A and 8B are plan views showing first and second internal electrodes in the capacitor of FIG. 7, respectively.
Figure 9 is a side view of the body of Figure 7;
10 schematically shows a cross-sectional view of a capacitor according to a fourth embodiment of the present invention.
11 is a cross-sectional view showing a state where the capacitor of FIG. 1 is mounted on a substrate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the following embodiments. Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.The shape and size of elements in the drawings may be exaggerated for clarity. In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.

본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 길이방향은 제1 방향, 폭 방향은 제2 방향, 두께 방향은 제3 방향으로 정의될 수 있다. 여기서, 두께 방향은 유전층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.When the direction of the capacitor body is defined to clearly explain the embodiments of the present invention, X, Y and Z denoted on the drawing represent the longitudinal direction, the width direction and the thickness direction, respectively. The longitudinal direction may be defined as a first direction, the width direction as a second direction, and the thickness direction as a third direction. Here, the thickness direction can be used in the same concept as the lamination direction of the dielectric layer and the internal electrode.

또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z 방향으로 대향되는 양면을 제1 및 제2 면(S1, S2)으로 설정하고, X 방향으로 대향되며 제1 및 제2 면(S1, S2)의 선단을 연결하는 양면을 제3 및 제4 면(S3, S4)으로 설정하고, Y 방향으로 대향되며 제1 및 제2 면(S1, S2)과 제3 및 제4 면(S3, S4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(S5, S6)으로 설정하여 함께 설명하기로 한다. 여기서, 제2 면(S2)은 실장 면과 동일한 개념으로 사용될 수 있다.In this embodiment, both sides of the capacitor body 110 opposed to each other in the Z direction are set as the first and second surfaces S1 and S2 for convenience of explanation, and the first and second surfaces S1 and S2, The first and second surfaces S1 and S2 and the third and fourth surfaces S3 and S4 are set as the third and fourth surfaces S3 and S4, Both surfaces connecting the tips of the first and second surfaces S3 and S4 are set as the fifth and sixth surfaces S5 and S6, respectively. Here, the second surface S2 can be used in the same concept as the mounting surface.

도 1은 본 발명의 제1 실시예에 따른 커패시터(100)의 절개 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이고, 도 3a 및 도 3b는 도 1의 커패시터(100)에서 제1 및 제2 내부 전극(121, 122)을 각각 나타낸 평면도이다.1 schematically shows an exploded perspective view of a capacitor 100 according to a first embodiment of the present invention. Fig. 2 schematically shows a cross-sectional view taken along II 'of Fig. 1, and Figs. 3a and 3b 1 is a plan view showing the first and second internal electrodes 121 and 122 respectively in the capacitor 100 of FIG.

도 1 내지 3을 참조하면, 본 발명의 제1 실시 예에 따른 커패시터(100)는 바디(110)와 바디(110)의 외측에 배치되는 제1 및 제2 외부 전극(131, 132)을 포함한다.1 to 3, the capacitor 100 according to the first embodiment of the present invention includes a body 110 and first and second external electrodes 131 and 132 disposed outside the body 110 do.

바디(110)는 복수의 유전체층(111)을 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다. 이때, 바디(110)의 형상, 치수 및 유전층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.The body 110 is formed by laminating a plurality of dielectric layers 111, and is not particularly limited, but may have a roughly hexahedral shape as shown in the figure. At this time, the shape and dimensions of the body 110 and the number of laminated layers of the dielectric layer 111 are not limited to those shown in the drawings.

또한, 유전층(111)은 소결된 상태로서, 인접하는 유전층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.In addition, the dielectric layer 111 is in a sintered state, and the boundaries between the adjacent dielectric layers 111 can be integrated so as to be difficult to confirm without using a scanning electron microscope (SEM).

이러한 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 용량 형성에 기여하지 않으며 액티브 영역의 주변에 배치되는 마진부를 포함한다. The body 110 includes an active region including the first and second internal electrodes 121 and 122 as a portion contributing to capacity formation of the capacitor and a margin portion not contributing to the formation of the capacitor and disposed around the active region do.

액티브 영역은 유전층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다. 이때, 유전층(111)의 두께(Td)는 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.The active region may be formed by repeatedly laminating a plurality of first and second inner electrodes 121 and 122 with a dielectric layer 111 interposed therebetween. At this time, the thickness Td of the dielectric layer 111 can be arbitrarily changed according to the capacity design of the capacitor 100. [

또한, 유전층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 유전층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.The dielectric layer 111 may include a ceramic powder having a high dielectric constant, for example, a barium titanate (BaTiO 3) -based or a strontium titanate (SrTiO 3) -based powder, and the present invention is not limited thereto. If necessary, at least one or more ceramic additives, organic solvents, plasticizers, binders and dispersants may be added to the dielectric layer 111 together with the ceramic powder.

마진부는 바디(110)의 내부 전극을 포함하지 않는 것을 제외하고는 유전층(111)과 동일한 재질 및 구성을 가질 수 있다.The margin portion may have the same material and configuration as the dielectric layer 111 except that it does not include the internal electrode of the body 110. [

이러한 마진부는 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.Such a margin can prevent damage to the first and second internal electrodes 121 and 122 due to physical or chemical stress.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.The first and second internal electrodes 121 and 122 are electrodes having different polarities.

제1 및 제2 내부 전극(121, 122)은 바디(110) 내에서 유전층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 유전층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 are alternately arranged along the Z direction with the dielectric layer 111 interposed therebetween in the body 110. The first and second internal electrodes 121 and 122 are formed on the dielectric layer 111, They may be formed by printing a conductive paste, and they may be electrically insulated from each other by a dielectric layer 111 arranged in the middle.

상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal included in the conductive paste may be, for example, nickel (Ni), copper (Cu), palladium (Pd) or an alloy thereof, but the present invention is not limited thereto. The conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.

제1 및 제2 내부 전극(121, 122)이 Z방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.The area where the first and second internal electrodes 121 and 122 overlap with each other in the Z direction is related to the capacity formation of the capacitor.

서로 인접하는 제1 내부 전극(121)은 제2 연결 전극(142)을 통해 서로 전기적으로 연결되며, 서로 인접하는 제2 내부 전극(122)은 제1 연결 전극(141)을 통해 서로 전기적으로 연결된다.The first inner electrodes 121 adjacent to each other are electrically connected to each other through the second connection electrodes 142 and the second inner electrodes 122 adjacent to each other are electrically connected to each other through the first connection electrodes 141. [ do.

제1 및 제2 연결 전극(141, 142)는 바디(110)를 전부 또는 적어도 일부를 관통하도록 배치될 수 있다. The first and second connection electrodes 141 and 142 may be disposed to penetrate all or at least a part of the body 110.

또한, 제1 및 제2 내부 전극(121)은 제1 및 제2 절연 영역(151)을 포함한다. In addition, the first and second internal electrodes 121 include first and second insulation regions 151.

제1 절연 영역(151)은 제1 연결 전극(141)과 제1 내부 전극(121)이 서로 전기적으로 연결되는 것을 방지하고, 제2 절연 영역(152)은 제2 연결 전극(142)과 제2 내부 전극(122)이 서로 전기적으로 연결되는 것을 방지하는 역할을 한다.The first insulating region 151 prevents the first connecting electrode 141 and the first internal electrode 121 from being electrically connected to each other while the second insulating region 152 prevents the second connecting electrode 142 and 2 internal electrodes 122 from being electrically connected to each other.

즉, 제1 절연 영역(151)의 내측, 즉 중심부에 제1 연결 전극(141)이 위치하도록 하여 제1 연결 전극(141)과 제1 내부 전극(121)이 서로 이격되도록 배치한다.That is, the first connection electrode 141 and the first internal electrode 121 are disposed so that the first connection electrode 141 is located inside the first insulation region 151, that is, the central portion.

또한, 제2 절연 영역(152)의 내측, 즉 중심부에 제2 연결 전극(142)이 위치하도록 하여 제2 연결 전극(141)과 제2 내부 전극(122)이 서로 이격되도록 배치한다.The second connection electrode 141 and the second internal electrode 122 are disposed so that the second connection electrode 142 is positioned inside the second insulation region 152, that is, the center portion.

이에, 제1 연결 전극(141)은 제2 내부 전극(122)과 접촉되지만, 제2 연결 전극(142)은 제2 절연 영역(152)에 의해 제2 내부 전극(122)과 이격된 상태가 되므로, 제1 연결 전극(141)은 복수의 제2 내부 전극(122)에만 전기적으로 연결되고 제1 내부 전극(121)에는 접속되지 않는다. The first connection electrode 141 is in contact with the second internal electrode 122 while the second connection electrode 142 is in a state of being separated from the second internal electrode 122 by the second insulation region 152 The first connection electrode 141 is electrically connected to only a plurality of the second internal electrodes 122 and is not connected to the first internal electrodes 121.

제2 연결 전극(142)은 제1 내부 전극(121)과 접촉되지만, 제1 연결 전극(141)은 제1 절연 영역(151)에 의해 제1 내부 전극(121)과 이격된 상태가 되므로, 제2 연결 전극(142)은 복수의 제1 내부 전극(121)에만 전기적으로 연결되고 제2 내부 전극(122)에는 접속되지 않는다. The second connection electrode 142 is in contact with the first internal electrode 121 and the first connection electrode 141 is separated from the first internal electrode 121 by the first insulation region 151, The second connection electrode 142 is electrically connected only to the plurality of first inner electrodes 121 and is not connected to the second inner electrodes 122.

그리고, 바디(110)의 제2 면(S2)에는 X방향으로 이격되게 제1 및 제2 외부 전극(131, 132)이 배치될 수 있다. 제1 외부 전극(131)은 제2 연결 전극(142)에서 바디(110)의 제2 면(S2)으로 노출된 부분과 접촉되어 접속된다. 제2 외부 전극(132)은 제1 연결 전극(141)에서 바디(110)의 제2 면(S2)으로 노출된 부분과 접촉되어 접속된다.The first and second external electrodes 131 and 132 may be disposed on the second surface S2 of the body 110 in the X direction. The first external electrode 131 is connected to the second connection electrode 142 in contact with the second surface S2 of the body 110. The second external electrode 132 is connected to the portion exposed from the first connection electrode 141 to the second surface S2 of the body 110 and is connected thereto.

본 발명의 제1 실시예에 따른 커패시터(100)는 내부 전극(121, 122)이 각각 연결 전극(141, 142)을 통해 외부 전극(131, 132)과 연결되고, 단락은 절연 영역(151, 152)을 통해 방지하기 때문에 제1 및 제2 내부 전극(121, 122)이 오버랩 되는 면적을 최대한 크게 할 수 있다. The capacitor 100 according to the first embodiment of the present invention has the internal electrodes 121 and 122 connected to the external electrodes 131 and 132 through the connection electrodes 141 and 142, 152, it is possible to maximize the area where the first and second internal electrodes 121, 122 overlap each other.

이에, 기존의 유전층(111)과 내부 전극의 두께를 얇게 하여 내부 전극의 적층 수를 증가시키는 등의 방법을 적용하지 않고도 커패시터의 용량을 증가시킬 수 있다. 또한, 연결 전극(141, 142)을 통해 같은 종류의 내부 전극(121, 122)이 서로 전기적으로 연결되기 때문에 바디의 두께가 80 ㎛ 이하의 초박막 제품의 경우에도 내부 전극의 연결성을 향상시킬 수 있다.Therefore, the capacitance of the capacitor can be increased without thinning the thickness of the conventional dielectric layer 111 and the internal electrode and increasing the number of stacked internal electrodes. Since the internal electrodes 121 and 122 of the same kind are electrically connected to each other through the connection electrodes 141 and 142, the connectivity of the internal electrodes can be improved even in the case of an ultra-thin product having a thickness of 80 μm or less .

하기의 표 1은 내부 전극이 절연 영역을 포함하는 경우의 오버랩되는 면적의 증가를 측정한 것으로, 종래의 일반적인 내부 전극 구조를 가지는 경우의 오버랩되는 면적을 1이라 가정할 때에 그 증가량을 측정한 것이다.Table 1 below shows an increase in overlapping area in the case where the internal electrode includes an insulating region, and the increase amount is measured when assuming that the overlapping area of the conventional internal electrode structure is 1 .

커패시터의 사이즈Capacitor Size 실시예Example 0603(L×W=0.6mm×0.3mm)0603 (L x W = 0.6 mm x 0.3 mm) 105 ~ 130 % 105 to 130% 1005(L×W=1.0mm×0.5mm)1005 (L x W = 1.0 mm x 0.5 mm) 115 ~ 130 % 115 to 130%

제1 연결 전극(141)은 비아에 도전성 물질을 채워 형성할 수 있다. 제1 연결 전극(141)은 제2 내부 전극(122)에 접촉되어 Z방향으로 적층된 복수의 제2 내부 전극(122)을 전기적으로 연결한다. 이때, 제1 연결 전극(141)의 Z방향의 일단은 바디(110)의 제2 면(S2)을 통해 노출된다.제2 연결 전극(142)은 비아에 도전성 물질을 채워 형성할 수 있다. 제2 연결 전극(142)은 제1 내부 전극(121)에 접촉되어 Z방향으로 적층된 복수의 제1 내부 전극(121)을 전기적으로 연결한다. 이때, 제2 연결 전극(142)의 Z방향의 일단은 바디(110)의 제2 면(S2)을 통해 노출된다.The first connection electrode 141 may be formed by filling a via with a conductive material. The first connection electrode 141 is in contact with the second internal electrode 122 and electrically connects the plurality of second internal electrodes 122 stacked in the Z direction. At this time, one end of the first connection electrode 141 in the Z direction is exposed through the second surface S2 of the body 110. The second connection electrode 142 may be formed by filling a conductive material into the via. The second connection electrode 142 contacts the first internal electrode 121 and electrically connects the plurality of first internal electrodes 121 stacked in the Z direction. At this time, one end of the second connection electrode 142 in the Z direction is exposed through the second surface S2 of the body 110.

이러한 제1 및 제2 연결 전극(141, 142)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다. 또한, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second connection electrodes 141 and 142 may be formed of a conductive paste containing a conductive metal. The conductive metal may be, for example, nickel (Ni), copper (Cu), palladium (Pd), gold (Au), or an alloy thereof.

본 실시 예에서는 제1 및 제2 절연 영역(151, 152)의 형상이 원형으로 이루어진 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 제1 및 제2 절연 영역(151, 152)의 형상은 필요시 반원형, 사각형 및 삼각형 등 다양하게 변경될 수 있다.Although the first and second insulating regions 151 and 152 are shown as being circular in the present embodiment, the present invention is not limited to this, and the first and second insulating regions 151 and 152 may be formed as a single- May be varied in various forms, such as semicircular, square, and triangular shapes.

전술한 바와 같이, 제1 및 제2 연결 전극(141, 142)은 비아에 도전성 물질을 채워서 형성된다. As described above, the first and second connection electrodes 141 and 142 are formed by filling the via with a conductive material.

이 때, 비아는 세라믹 그린시트에 레이저 공법 또는 펀칭 등을 이용하여 형성되거나, 내부 전극이 형성된 세라믹 그린시트를 적층한 후 적층체를 가공하여 형성될 수 있다. In this case, the via may be formed by using a laser technique or punching on a ceramic green sheet, or by laminating a ceramic green sheet on which internal electrodes are formed, and then processing the laminate.

이와 같은, 비아의 가공시에 물리적 충격에 의해 비아의 표면으로부터 크랙(crack)이 발생하거나, 비아에 도전성 물질을 충전한 후에 소결 등의 열처리를 수행하는 과정에서 유전층(111)과 비아에 충전된 도전성 물질의 열팽창 계수의 차이로 인해 제1 및 제2 연결 전극(141, 142)의 주변에 크랙이 발생할 수 있다.In the process of cracking from the surface of the via due to physical impact during the processing of the via, or the heat treatment such as sintering after filling the via with the conductive material, the dielectric layer 111 and the via- A crack may be generated around the first and second connection electrodes 141 and 142 due to the difference in thermal expansion coefficient of the conductive material.

제1 및 제2 연결 전극(141, 142)의 주변에 크랙이 발생한 경우, 제1 내부 전극(121)이 크랙을 통해 제1 연결 전극(141)과 전기적으로 연결되거나 제2 내부 전극(122)이 크랙을 통해 제2 연결 전극(142)과 전기적으로 연결되거나 절연파괴가 발생할 수 있다.The first internal electrode 121 is electrically connected to the first connection electrode 141 through the crack or the second internal electrode 122 is electrically connected to the first connection electrode 141. [ The second connection electrode 142 may be electrically connected to the second connection electrode 142 or an insulation breakdown may occur.

이러한 크랙이 발생하여 전파되는 거리는 유전층(111)의 두께(Td)에 에 반비례하는 것을 알 수 있다. 특히, 커패시터의 용량을 향상시키기 위하여 유전층(111)의 두께를 1 ㎛ 이하로 형성하는 경우, 크랙으로 인한 단락 및 절연 파괴 문제가 증가하게 된다.It can be seen that the distance that the cracks are generated and propagated is inversely proportional to the thickness Td of the dielectric layer 111. [ Particularly, when the thickness of the dielectric layer 111 is set to 1 占 퐉 or less in order to improve the capacity of the capacitor, the problem of short circuit and dielectric breakdown due to cracks increases.

따라서, 본 발명의 제1 실시예에 따른 커패시터(100)는 유전층(111)의 두께(Td)에 대한 제1 및 제2 절연 영역(151, 152)의 폭(D1, D2)을 20 초과로 하여 제1 및 제2 연결 전극(141, 142)의 주변에 크랙이 발생하더라도 단락이 발생하지 않도록 하여 커패시터(100)의 신뢰성을 향상시킬 수 있다.The capacitor 100 according to the first embodiment of the present invention has a width D1 and a width D2 of the first and second insulation regions 151 and 152 with respect to the thickness Td of the dielectric layer 111, Short-circuiting does not occur even if a crack occurs around the first and second connection electrodes 141 and 142, thereby improving the reliability of the capacitor 100. [

제1 및 제2 절연 영역(151, 152)의 폭(D1, D2)이란 제1 또는 제2 절연 영역(151, 152)의 내측에 배치된 제1 또는 제2 연결 전극(141,142)의 최외곽부로부터 제1 또는 제2 절연 영역(151, 152)까지의 최소 거리를 의미한다.The widths D1 and D2 of the first and second insulation regions 151 and 152 are the widths of the first and second connection electrodes 141 and 142 disposed inside the first or second insulation regions 151 and 152, Means the minimum distance from the first or second insulation region 151, 152 to the first or second insulation region 151, 152.

하기의 표 2은 유전층(111)의 두께(Td)가 1 ㎛일 때, 제1 및 제2 절연 영역(151, 152)의 폭(D1, D2)에 따른 단락 발생, 절연 파괴 및 정전 용량을 측정한 것이며, 하기의 표 3은 유전층(111)의 두께(Td)가 0.8 ㎛일 때, 제1 및 제2 절연 영역(151, 152)의 폭(D1, D2)에 따른 단락 발생, 절연 파괴 및 정전 용량을 측정한 것이고, 하기의 표 4는 유전층(111)의 두께(Td)가 0.6 ㎛일 때, 제1 및 제2 절연 영역(151, 152)의 폭(D1, D2)에 따른 단락 발생, 절연 파괴 및 정전 용량을 측정한 것이다.The following Table 2 shows the results of the occurrence of short circuit, dielectric breakdown and capacitance according to the widths D1 and D2 of the first and second insulating regions 151 and 152 when the thickness Td of the dielectric layer 111 is 1 占 퐉. And the following Table 3 shows that when the thickness Td of the dielectric layer 111 is 0.8 占 퐉, a short circuit occurs due to the widths D1 and D2 of the first and second insulating regions 151 and 152, Table 4 below shows the relationship between the widths D1 and D2 of the first and second insulating regions 151 and 152 when the thickness Td of the dielectric layer 111 is 0.6 mu m. Generation, insulation breakdown, and capacitance.

실시예Example D1, D2(㎛)D1, D2 (占 퐉) D1×Td,
D2×Td
(㎛2)D1 x Td,
D2 x Td
(탆 2 ) 단락paragraph 절연파괴전압Dielectric breakdown voltage 정전 용량capacitance 1One 1010 1010 ×× ×× ◎◎ 22 1515 1515 ×× ×× ◎◎ 33 2020 2020 ○○ ×× ◎◎ 44 2525 2525 ○○ ○○ ○○ 55 3030 3030 ○○ ○○ ○○ 66 3535 3535 ○○ ○○ ○○ 77 4040 4040 ○○ ○○ ○○ 88 4545 4545 ○○ ○○ ○○ 99 5050 5050 ○○ ○○ ○○ 1010 5555 5555 ○○ ○○ ○○ 1111 6060 6060 ○○ ○○ ○○ 1212 6565 6565 ○○ ○○ ×× 1313 7070 7070 ○○ ○○ ×× 1414 7575 7575 ○○ ○○ ×× 1515 8080 8080 ○○ ○○ ××

실시예Example D1, D2(㎛)D1, D2 (占 퐉) D1×Td,
D2×Td
(㎛2)D1 x Td,
D2 x Td
(탆 2 ) 단락paragraph 절연파괴전압Dielectric breakdown voltage 정전 용량capacitance 1616 1010 88 ×× ×× ◎◎ 1717 1515 1212 ×× ×× ◎◎ 1818 2020 1616 ○○ ×× ◎◎ 1919 2525 2020 ○○ ×× ◎◎ 2020 3030 2424 ○○ ○○ ○○ 2121 3535 2828 ○○ ○○ ○○ 2222 4040 3232 ○○ ○○ ○○ 2323 4545 3636 ○○ ○○ ○○ 2424 5050 4040 ○○ ○○ ○○ 2525 5555 4444 ○○ ○○ ○○ 2626 6060 4848 ○○ ○○ ○○ 2727 6565 5252 ○○ ○○ ○○ 2828 7070 5656 ○○ ○○ ○○ 2929 7575 6060 ○○ ○○ ○○ 3030 8080 6464 ○○ ○○ ××

실시예Example D1, D2(㎛)D1, D2 (占 퐉) D1×Td,
D2×Td
(㎛2)D1 x Td,
D2 x Td
(탆 2 ) 단락paragraph 절연파괴전압Dielectric breakdown voltage 정전 용량capacitance 3131 1010 66 ×× ×× ◎◎ 3232 1515 99 ×× ×× ◎◎ 3333 2020 1212 ×× ×× ◎◎ 3434 2525 1515 ×× ×× ◎◎ 3535 3030 1818 ○○ ×× ◎◎ 3636 3535 2121 ○○ ○○ ○○ 3737 4040 2424 ○○ ○○ ○○ 3838 4545 2727 ○○ ○○ ○○ 3939 5050 3030 ○○ ○○ ○○ 4040 5555 3333 ○○ ○○ ○○ 4141 6060 3636 ○○ ○○ ○○ 4242 6565 3939 ○○ ○○ ○○ 4343 7070 4242 ○○ ○○ ○○ 4444 7575 4545 ○○ ○○ ○○ 4545 8080 4848 ○○ ○○ ○○

단락 발생 여부는 100개의 커패시터에서 단락이 1개 이상 발생한 경우에는 ×로, 발생하지 않은 경우에는 ○로 나타내었다.절연 파괴 전압(breakdown voltage, BDV) 특성은 10V/sec의 속도로 DC 전압을 인가하면서 평가하여, 1㎛의 경우 절연 파괴 전압 70V 미만인 경우에는 ×로, 70V 이상인 경우에는 ○로 나타내었다. 단, 0.8㎛는 40V, 0.6um는 15V를 기준으로 표시하였다.A breakdown voltage (BDV) characteristic is defined as a voltage at which the DC voltage is applied at a rate of 10 V / sec. . When the insulation breakdown voltage was less than 70 V, it was evaluated as " x ", and when it was 70 V or more, the evaluation was " However, 0.8 占 퐉 is indicated by 40V and 0.6um is represented by 15V.

정전 용량은 같은 층수를 가지는 일반적인 구조의 커패시터의 용량을 1이라 할 때, 제1 실시예의 커패시터의 용량이 일반적인 구조의 커패시터의 용량에 비해 100% 이하인 경우에는 ×로, 100% 초과인 경우에는 ○로, 115% 이상인 경우에는 ◎로 나타내었다.When the capacity of the capacitor of the first embodiment is 100% or less of the capacity of the capacitor of the general structure, when the capacity of the capacitor of the general structure having the same number of layers is 1, , And when it is 115% or more, it is indicated as?.

표 2 내지 4를 참조하면, D1 × Td 및 D2 × Td가 20 ㎛2 이하인 경우에 절연 파괴 전압이 기준 전압 미만으로 떨어지는 문제가 있다. Referring to Tables 2 to 4, there is a problem that the insulation breakdown voltage falls below the reference voltage when D1 × Td and D2 × Td are 20 μm 2 or less.

따라서, 본 발명의 제1 실시예에 따른 커패시터(100)는 D1 × Td 및 D2 × Td가 20 ㎛2을 초과되도록 하여 단락 및 절연 파괴 문제를 방지하여 커패시터(100)의 신뢰성을 향상시킬 수 있다. Therefore, the capacitor 100 according to the first embodiment of the present invention can improve the reliability of the capacitor 100 by preventing the short circuit and the insulation breakdown problem by making D1 × Td and D2 × Td exceed 20 μm 2 .

또한, D1 × Td 및 D2 × Td가 60 ㎛2 을 초과하는 경우에는 커패시터의 용량이 일반적인 구조의 커패시터와 동등 또는 그 이하의 정전 용량을 가진다는 문제가 발생한다. When D1 占 Td and D2 占 Td are more than 60 占 퐉 2 , there arises a problem that the capacitance of the capacitor has the capacitance equal to or less than that of the capacitor of the general structure.

따라서, 본 발명의 제1 실시예에 따른 커패시터(100)는 D1 × Td 및 D2 × Td가 60 ㎛2 이하가 되도록 하여 높은 정전 용량을 가질 수 있다.Therefore, the capacitor 100 according to the first embodiment of the present invention can have a high capacitance so that D1 x Td and D2 x Td become 60 mu m 2 or less.

유전층(111)의 두께(Td)를 얇게 할수록 높은 정전 용량을 가질 수 있으나, 제1 및 제2 연결 전극(141, 142)의 주변에 배치되는 크랙이 전파되는 길이가 길어진다. The thinner the thickness Td of the dielectric layer 111, the higher the capacitance, but the longer the length of propagation of cracks disposed around the first and second connection electrodes 141 and 142 is.

그러므로, 본 발명의 제1 실시예의 커패시터(100)와 같이, D1 × Td 및 D2 × Td가 20 ㎛2 초과, 60 ㎛2 이하인 경우에 높은 정전 용량을 가지는 것과 동시에 단락 또는 절연 파괴를 방지하여 커패시터의 신뢰성을 향상시킬 수 있다.Therefore, as in the first embodiment, the capacitor 100 of the present invention, D1 × Td and D2 × Td is that at the same time prevents a short or dielectric breakdown capacitor having a high electrostatic capacity in the case 2 or less 20 ㎛ 2 exceeds, 60 ㎛ It is possible to improve the reliability.

제1 및 제2 연결 전극(141, 142) 사이의 거리(D3)는 바디(110)의 L 방향의 길이의 85%이하로 할 수 있다.The distance D3 between the first and second connection electrodes 141 and 142 may be 85% or less of the length of the body 110 in the L direction.

전술한 바와 같이, 제1 및 제2 연결 전극(141, 142)은 각각 서로 다른 극성의 전류가 흐르게 된다. As described above, the first and second connection electrodes 141 and 142 have different polarities of current, respectively.

본 발명의 제1 실시예에 따른 커패시터(100)는 제1 및 제2 연결 전극(141, 142)의 거리(D3)를 바디(110)의 L 방향의 길이의 85%이하로 하여 제1 및 제2 연결 전극(141, 142)을 통해 흐르는 전류로 인한 자기장을 서로 상쇄하여 ESL(등가직렬 인덕턴스: Equivalent Serial Inductance)을 낮출 수 있다. The capacitor 100 according to the first embodiment of the present invention has a structure in which the distance D3 between the first and second connection electrodes 141 and 142 is 85% or less of the length of the body 110 in the L direction, The ESL (Equivalent Serial Inductance) can be lowered by canceling the magnetic fields due to the current flowing through the second connection electrodes 141 and 142.

다만, 제1 및 제2 연결 전극(141, 142) 사이의 단락 방지 및 제1 및 제2 외부 전극(131, 132)의 형성에 필요한 면적을 확보하기 위하여 제1 및 제2 연결 전극(141,142)의 거리(D3)를 제1 및 제2 연결 전극(141, 142)의 반지름, 제1 및 제2 절연성 비아의 폭(D1, D2) 및 절연성 비아 사이의 최소 간격인 20 ㎛의 합보다 크도록 할 수 있다. The first and second connection electrodes 141 and 142 are formed in order to prevent short-circuiting between the first and second connection electrodes 141 and 142 and to secure an area required for forming the first and second external electrodes 131 and 132, The distance D3 between the first and second connection electrodes 141 and 142 is greater than the sum of the radii of the first and second connection electrodes 141 and 142, the widths D1 and D2 of the first and second insulation via, can do.

위와 같이 구성된 커패시터(100)는 외부 전극의 부피와 커패시터 전체의 높이가 최소화되어 상대적으로 내부 전극의 크기를 증가시킬 수 있는 부피와 높이를 더 확보할 수 있으므로 커패시터의 용량을 그만큼 더 향상시킬 수 있다. 또한, 커패시터의 두께가 크게 낮아지므로 100㎛ 이하의 박막 적층형 커패시터를 제조할 수 있다.Since the volume of the external electrode and the height of the entire capacitor are minimized, it is possible to secure a volume and a height that can relatively increase the size of the internal electrode, thereby further improving the capacitance of the capacitor 100 . In addition, since the thickness of the capacitor is greatly reduced, a thin film multilayer capacitor of 100 탆 or less can be manufactured.

도 4는 본 발명의 제2 실시예에 따른 커패시터(200)의 단면도를 개략적으로 도시한 것이며, 도 5a 및 도 5b는 도 4의 커패시터(200)에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.FIG. 4 schematically shows a cross-sectional view of a capacitor 200 according to a second embodiment of the present invention, and FIGS. 5A and 5B are plan views showing first and second internal electrodes in the capacitor 200 of FIG. to be.

전술한 제1 실시예에 따른 커패시터(100)와 동일한 사항에 대해서는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.The same elements as those of the capacitor 100 according to the first embodiment described above are similar to those of the above-described embodiment, so a detailed description thereof will be omitted in order to avoid duplication.

도 4 및 도 5를 참조하면, 제1 및 제2 내부 전극(221, 222)의 적어도 일부는 바디(210)의 측면으로 노출될 수 있다.Referring to FIGS. 4 and 5, at least a portion of the first and second internal electrodes 221 and 222 may be exposed to the side of the body 210.

예를 들어, 제1 및 제2 내부 전극(221, 222)는 바디(210)의 제3면(S3) 및 제4면(S4)으로 노출될 수 있다.For example, the first and second internal electrodes 221 and 222 may be exposed to the third surface S3 and the fourth surface S4 of the body 210, respectively.

도 4 및 5에서는 제1 및 제2 내부 전극(221, 222)이 바디(210)의 제3면(S3) 및 제4면(S4)으로만 노출되는 것을 도시하였으나, 이에 제한되는 것은 아니다.4 and 5, the first and second internal electrodes 221 and 222 are exposed only to the third surface S3 and the fourth surface S4 of the body 210. However, the present invention is not limited thereto.

예를 들어, 제1 및 제2 내부 전극(221, 222)이 바디(210)의 측면, 즉 제3면 내지 제6면(S3 ~ S6)으로 노출되도록 배치될 수 있다.For example, the first and second internal electrodes 221 and 222 may be exposed to the side of the body 210, that is, the third to sixth surfaces S3 to S6.

본 발명의 제2 실시예에 따른 커패시터(200)는 제1 및 제2 내부 전극(221, 222)이 바디(210)의 측면으로 노출되도록 형성하여 제1 및 제2 내부 전극(221, 222)이 오버랩되는 면적을 극대화할 수 있다.The capacitor 200 according to the second embodiment of the present invention is formed such that the first and second internal electrodes 221 and 222 are exposed at the sides of the body 210 to form the first and second internal electrodes 221 and 222, The overlapping area can be maximized.

본 발명의 제2 실시예에 따른 커패시터(200)도 제1 실시예에 따른 커패시터(100)와 마찬가지로, D1×Td 및 D2×Td가 20 ㎛2 을 초과하도록 형성하여 단락 및 절연 파괴가 발생하는 것을 방지할 수 있다.The capacitor 200 according to the second embodiment of the present invention is formed so that D1 × Td and D2 × Td exceed 20 μm 2 in the same manner as the capacitor 100 according to the first embodiment, Can be prevented.

본 발명의 제2 실시예에 따른 커패시터(200)는 제1 및 제2 내부 전극(221, 222)이 바디(210)의 측면으로 노출되기 때문에, 제1 및 제2 내부 전극(221, 222) 중 바디(210)의 측면으로 노출된 부분을 덮는 절연층(271, 272)을 더 포함할 수 있다.Since the capacitor 200 according to the second embodiment of the present invention has the first and second internal electrodes 221 and 222 exposed at the sides of the body 210, And an insulating layer 271 and 272 covering the exposed portion of the side surface of the body 210.

즉, 도 4 및 5에서 알 수 있듯이, 바디(210)의 제3 및 제4 면(S3, S4)에는 제1 및 제2 절연층(271, 272)이 형성된다. 제1 및 제2 절연층(271, 272)은 바디(210)의 제3 및 제4 면(S3, S4)을 비전도성 물질로 몰드하거나 또는 별도의 세라믹 시트 등을 필요한 개수만큼 부착하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.4 and 5, the first and second insulating layers 271 and 272 are formed on the third and fourth surfaces S3 and S4 of the body 210, respectively. The first and second insulating layers 271 and 272 may be formed by molding the third and fourth surfaces S3 and S4 of the body 210 with a nonconductive material or by attaching a required number of separate ceramic sheets or the like And the present invention is not limited thereto.

이때, 제1 및 제2 절연층(271, 272)은 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중 선택된 적어도 1종 이상의 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.At this time, the first and second insulating layers 271 and 272 may be made of at least one material selected from insulating resin, insulating ceramic, insulating resin and filler, but the present invention is not limited thereto.

이러한 제1 및 제2 절연층(271, 272)은 제1 및 제2 내부 전극(221, 222)에서 바디(210)의 제3 및 제4 면(S3, S4)을 통해 노출된 부분을 커버하는 역할을 한다. 또한, 제1 및 제2 절연층(271, 272)은 바디(210)의 내구성을 높이고 소정 두께의 마진을 더 확보하여 커패시터의 신뢰성을 향상시키는 역할을 할 수 있다.The first and second insulating layers 271 and 272 are formed by covering the portions exposed through the third and fourth surfaces S3 and S4 of the body 210 from the first and second inner electrodes 221 and 222, . In addition, the first and second insulating layers 271 and 272 can improve the durability of the body 210 and secure a margin of a predetermined thickness to improve the reliability of the capacitor.

한편, 제1 및 제2 절연층(271, 272)은 바디(210)를 형성한 이후에 형성되므로, 절연성, 커패시터 바디의 내구성 및 커패시터의 신뢰성이 일정 수준으로 유지되는 한도 내에서 그 두께를 최소화하면 제품의 크기를 최소화할 수 있다.Since the first and second insulating layers 271 and 272 are formed after the body 210 is formed, the thickness of the first and second insulating layers 271 and 272 is minimized as long as the insulating property, the durability of the capacitor body, and the reliability of the capacitor are kept constant. The size of the product can be minimized.

도 6a 및 도 6b는 도 4의 커패시터(200)에서 제1 및 제2 내부 전극의 다른 실시형태를 각각 나타낸 평면도이다.6A and 6B are plan views showing another embodiment of the first and second internal electrodes in the capacitor 200 of FIG.

도 6a 및 도 6b를 참조하면, 제1 및 제2 연결 전극(241a, 241b, 242a, 242b)는 제1 및 제2 내부 전극(221, 222)의 가장자리에 배치될 수 있다. Referring to FIGS. 6A and 6B, the first and second connection electrodes 241a, 241b, 242a, and 242b may be disposed at the edges of the first and second internal electrodes 221 and 222, respectively.

제1 및 제2 연결 전극이 제1 및 제2 내부 전극(221, 222)의 내측에 배치되는 경우, 제1 및 제2 절연 영역도 제1 및 제2 내부 전극(221, 222)의 내측에 배치될 수 밖에 없다.When the first and second connection electrodes are disposed inside the first and second internal electrodes 221 and 222, the first and second insulation regions are also formed inside the first and second internal electrodes 221 and 222 It has to be deployed.

따라서, 제1 및 제2 내부 전극(221, 222)의 오버랩되는 면적이 제1 및 제2 절연 영역에 의해 감소될 수 밖에 없다.Therefore, the overlapping area of the first and second internal electrodes 221 and 222 can not be reduced by the first and second insulating regions.

하지만, 도 6a 및 도 6b와 같이, 제1 및 제2 연결 전극(241a, 241b, 242a, 242b)는 제1 및 제2 내부 전극(221, 222)의 가장자리에 배치하면 제1 및 제2 절연 영역(251a, 251b, 252a, 252b)도 제1 및 제2 내부 전극(221, 222)의 가장자리에 배치되어 제1 및 제2 내부 전극(221, 222)이 오버랩되는 면적을 향상시킬 수 있다.However, if the first and second connection electrodes 241a, 241b, 242a, and 242b are disposed at the edges of the first and second internal electrodes 221 and 222 as shown in FIGS. 6A and 6B, The areas 251a, 251b, 252a and 252b are also disposed at the edges of the first and second internal electrodes 221 and 222 to improve the area where the first and second internal electrodes 221 and 222 overlap.

또한, 제1 및 제2 연결 전극(241a, 241b, 242a, 242b)과 제1 및 제2 절연 영역(251a, 251b, 252a, 252b)을 각각 2개 이상 포함하는 것도 가능하다.It is also possible to include two or more first and second connection electrodes 241a, 241b, 242a and 242b and first and second insulation regions 251a, 251b, 252a and 252b respectively.

제1 및 제2 연결 전극(241a, 241b, 242a, 242b)과 제1 및 제2 절연 영역(251a, 251b, 252a, 252b)을 각각 2개 이상 포함하여, 내부 전극 사이에 연결성을 향상시킬 수 있다. It is preferable that at least two first and second connection electrodes 241a, 241b, 242a and 242b and first and second insulation regions 251a, 251b, 252a and 252b are provided, have.

제1 및 제2 연결 전극(241a, 241b, 242a, 242b)과 제1 및 제2 절연 영역(251a, 251b, 252a, 252b)을 각각 2개 이상 포함 것과 동시에 제1 및 제2 연결 전극(241a, 241b, 242a, 242b)는 제1 및 제2 내부 전극(221, 222)의 가장자리에 배치하면 제1 및 제2 내부 전극(221, 222)이 오버랩되는 면적의 감소를 막으면서 내부 전극 사이에 연결성을 향상시킬 수 있다. The first and second connecting electrodes 241a, 241b, 242a, and 242b and the first and second insulating regions 251a, 251b, 252a, and 252b, The first and second internal electrodes 221 and 222 may be disposed at the edges of the first and second internal electrodes 221 and 222 so as to prevent the first and second internal electrodes 221 and 222 from overlapping with each other, The connectivity can be improved.

위와 같이 구성된 커패시터(200)는 외부 전극의 부피와 커패시터 전체의 높이가 최소화되어 상대적으로 내부 전극의 크기를 증가시킬 수 있는 부피와 높이를 더 확보할 수 있으므로 커패시터의 용량을 그만큼 더 향상시킬 수 있다. 또한, 커패시터의 두께가 크게 낮아지므로 100㎛ 이하의 박막 적층형 커패시터를 제조할 수 있다.Since the volume of the external electrode and the height of the entire capacitor are minimized, it is possible to further secure the volume and the height that can increase the size of the internal electrode relatively, thereby further improving the capacity of the capacitor 200 . In addition, since the thickness of the capacitor is greatly reduced, a thin film multilayer capacitor of 100 탆 or less can be manufactured.

도 7은 본 발명의 제3 실시예에 따른 커패시터(300)를 개략적으로도 도시한 분리 사시도이며, 도 8a 및 도 8b는 도 7의 커패시터(300)에서 제1 및 제2 내부 전극(321, 322)을 각각 나타낸 평면도이고, 도 9는 도 7의 바디(310)의 일 측면도이다.7A and 7B are exploded perspective views schematically illustrating a capacitor 300 according to a third embodiment of the present invention. FIGS. 8A and 8B are cross-sectional views illustrating the first and second internal electrodes 321 and 322 in the capacitor 300 of FIG. 322, respectively, and FIG. 9 is a side view of the body 310 of FIG.

전술한 제1 및 제2 실시예에 따른 커패시터(100, 200)와 동일한 사항에 대해서는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.The same elements as those of the capacitors 100 and 200 according to the first and second embodiments are similar to those of the above-described embodiment, so a detailed description thereof will be omitted in order to avoid redundancy.

도 7 내지 9를 참조하면, 제1 및 제2 연결 전극(341, 342)는 바디(310)의 제3면(S3) 및 제4면(S4)에 Z 방향을 따라 길게 연장되게 형성된다. 다만, 이에 제한되는 것은 아니며, 제1 및 제2 연결 전극(341, 342)는 바디(310)의 측면, 즉 제3면 내지 제6면(S3 ~ S6) 중 어느 하나 이상에 Z 방향을 따라 길게 연장되게 형성될 수 있다. Referring to FIGS. 7 to 9, the first and second connection electrodes 341 and 342 are formed to extend along the Z direction on the third surface S3 and the fourth surface S4 of the body 310, respectively. The first and second connection electrodes 341 and 342 may be formed on at least one of the side surfaces of the body 310, that is, the third to sixth surfaces S3 to S6 along the Z direction. It can be formed to extend long.

이때, 제1 및 제2 연결 전극(341, 342)는 일단이 바디(310)의 제1면(S1) 또는 제2면(S2)로 노출되도록 배치될 수 있다.The first and second connection electrodes 341 and 342 may be disposed such that one end of the first and second connection electrodes 341 and 342 is exposed to the first surface S1 or the second surface S2 of the body 310. [

그리고, 바디(310)의 제3 및 제4 면(S3, S4)에는 제1 및 제2 절연층(371, 372)이 형성된다. 제1 및 제2 절연층(371, 372)은 바디(310)의 제3 및 제4 면(S3, S4)을 비전도성 물질로 몰드하거나 또는 별도의 세라믹 시트 등을 필요한 개수만큼 부착하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second insulating layers 371 and 372 are formed on the third and fourth surfaces S3 and S4 of the body 310, respectively. The first and second insulating layers 371 and 372 are formed by molding the third and fourth surfaces S3 and S4 of the body 310 with a nonconductive material or attaching a required number of separate ceramic sheets or the like And the present invention is not limited thereto.

이때, 제1 및 제2 절연층(371, 372)은 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중 선택된 적어도 1종 이상의 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.At this time, the first and second insulating layers 371 and 372 may be made of at least one material selected from insulating resin, insulating ceramic, insulating resin and filler, but the present invention is not limited thereto.

이러한 제1 및 제2 절연층(371, 372)은 제1 및 제2 내부 전극(321, 322)에서 바디(310)의 제3 및 제4 면(S3, S4)을 통해 노출된 부분과 제1 및 제2 연결 전극(341, 342)에서 바디(310)의 제3 및 제4 면(S3, S4)을 통해 노출된 부분을 커버하는 역할을 한다. 또한, 제1 및 제2 절연층(371, 372)은 바디(310)의 내구성을 높이고 소정 두께의 마진을 더 확보하여 커패시터의 신뢰성을 향상시키는 역할을 할 수 있다.The first and second insulating layers 371 and 372 are formed on the first and second inner electrodes 321 and 322 and are exposed through the third and fourth surfaces S3 and S4 of the body 310, And covers the portions exposed through the third and fourth surfaces S3 and S4 of the body 310 from the first and second connection electrodes 341 and 342. Also, the first and second insulating layers 371 and 372 can enhance the durability of the body 310 and secure a margin of a predetermined thickness to improve the reliability of the capacitor.

한편, 제1 및 제2 절연층(371, 372)은 바디(310)를 형성한 이후에 형성되므로, 절연성, 커패시터 바디의 내구성 및 커패시터의 신뢰성이 일정 수준으로 유지되는 한도 내에서 그 두께를 최소화하면 제품의 크기를 최소화할 수 있다.Since the first and second insulating layers 371 and 372 are formed after the body 310 is formed, the thickness of the first and second insulating layers 371 and 372 is minimized as long as the insulating property, the durability of the capacitor body, and the reliability of the capacitor are maintained at a certain level The size of the product can be minimized.

위와 같이 구성된 커패시터(300)는 외부 전극의 부피와 커패시터 전체의 높이가 최소화되어 상대적으로 내부 전극의 크기를 증가시킬 수 있는 부피와 높이를 더 확보할 수 있으므로 커패시터의 용량을 그만큼 더 향상시킬 수 있다. 또한, 커패시터의 두께가 크게 낮아지므로 100㎛ 이하의 박막 적층형 커패시터를 제조할 수 있다.Since the volume of the external electrode and the height of the entire capacitor are minimized, it is possible to further secure the volume and the height that can increase the size of the internal electrode relatively, thereby further improving the capacity of the capacitor 300 . In addition, since the thickness of the capacitor is greatly reduced, a thin film multilayer capacitor of 100 탆 or less can be manufactured.

도 10은 본 발명의 제4 실시예에 따른 커패시터(400)의 단면도를 개략적으로 도시한 것이다.10 schematically shows a cross-sectional view of a capacitor 400 according to a fourth embodiment of the present invention.

전술한 제1 내지 제3 실시예에 따른 커패시터(100, 200, 300)와 동일한 사항에 대해서는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.The same elements as those of the capacitors 100, 200, and 300 according to the first to third embodiments are similar to the previously described embodiments, so a detailed description will be omitted in order to avoid redundancy.

도 10을 참조하면, 제4 실시예에 따른 커패시터(400)는 바디(410)의 상부에 배치되는 커버층(460)을 더 포함할 수 있다.Referring to FIG. 10, the capacitor 400 according to the fourth embodiment may further include a cover layer 460 disposed on the body 410.

제4 실시예에 따른 커패시터(400)는 바디(410)의 상부에 배치되어, 제1 및 제2 연결 전극(441, 442)이 바디(410)의 제1면(S1)으로 노출되는 것을 방지할 수 있다. The capacitor 400 according to the fourth embodiment is disposed above the body 410 to prevent the first and second connection electrodes 441 and 442 from being exposed to the first surface S1 of the body 410 can do.

제1 및 제2 외부 전극(431, 432)이 실장면에 대향하는 면인 바디(410)의 제1면(S1)에 형성되지 않는 경우, 커버층(460)이 제1 및 제2 연결 전극(441, 442)이 바디(410)의 제1면(S1)으로 노출되는 것을 방지하여 전도성 이물질 등이 제1 및 제2 연결 전극(441, 442)를 통해 바디(410)의 내측으로 유입되는 것을 방지할 수 있다.When the first and second external electrodes 431 and 432 are not formed on the first surface S1 of the body 410 which is the surface facing the mounting surface, the cover layer 460 is electrically connected to the first and second connection electrodes 441 and 442 are prevented from being exposed to the first surface S1 of the body 410 so that a conductive foreign matter or the like flows into the inside of the body 410 through the first and second connection electrodes 441 and 442 .

도 11은 도 1의 커패시터가 기판에 실장된 상태를 도시한 단면도이다. 11 is a cross-sectional view showing a state where the capacitor of FIG. 1 is mounted on a substrate.

도 18을 참조하면, 본 실시 예에 따른 커패시터의 실장 기판(1000)은 커패시터(100)가 실장되는 기판(1311)과 기판(1311)의 상면에 서로 이격되게 배치되는 제1 및 제2 전극 패드(1321, 1322)를 포함한다.18, a mounting board 1000 of a capacitor according to the present embodiment includes a substrate 1311 on which a capacitor 100 is mounted and first and second electrode pads (1321, 1322).

커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(1321, 1322) 상에 각각 접촉되게 위치한 상태에서 솔더(1331, 1332)에 의해 고정되어 기판(1311)과 전기적으로 연결될 수 있다.The capacitor 100 is fixed by solders 1331 and 1332 while the first and second external electrodes 131 and 132 are placed in contact with the first and second electrode pads 1321 and 1322, 1311, respectively.

위와 같이 구성되는 커패시터의 실장 기판은, 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 바디(110)의 실장 면으로만 노출되므로 기판(1311)에 실장시 솔더(1331, 1332)가 형성되는 면적(a)을 최소화할 수 있다.Since the first and second external electrodes 131 and 132 of the capacitor 100 are exposed only to the mounting surface of the body 110, the solder 1331, 1332 can be minimized.

이렇게 솔더(1331, 1332)의 형성 면적(a)이 작아지면 어쿠스틱 노이즈를 감소시킬 수 있고, 더불어 실장 면적이 동일하다고 가정할 때 종래 커패시터에 비해 (b) 만큼의 크기를 더 확보하여 칩 사이즈를 크게 함으로써 커패시터의 용량을 상대적으로 더 증가시킬 수 있다.Assuming that the acoustic noise can be reduced if the formation area a of the solders 1331 and 1332 is small and the mounting area is the same, it is possible to secure a size of (b) The capacity of the capacitor can be further increased.

한편, 도 11은 제1 실시예의 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며 다른 실시예의 커패시터도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.On the other hand, FIG. 11 illustrates the capacitor of the first embodiment mounted on the board, but the present invention is not limited thereto. The capacitors of other embodiments may be mounted on the board in a similar structure to form a mounting board.

본 발명의 범위는 전술한 실시예에 한정되는 것은 아니며, 이상에서 설명한 각 실시예는 서로 결합하여 실시하는 것도 가능하다. 또한, 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The scope of the present invention is not limited to the above-described embodiments, and the embodiments described above may be combined with each other. Furthermore, the present invention is not limited by the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

100: 커패시터
110: 바디
111: 유전층
121, 122: 내부 전극
131, 132: 외부 전극
141, 142: 연결 전극
151, 152: 절연 영역100: Capacitor
110: Body
111: Dielectric layer
121, 122: internal electrodes
131, 132: external electrode
141, 142: connecting electrode
151, 152: insulating region

Claims (14)

복수의 유전층을 포함하는 바디;
상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극;
상기 제1 내부 전극에 배치되며, 내측에 제1 연결 전극을 포함하는 제1 절연 영역; 및
상기 제2 내부 전극에 배치되며, 내측에 제2 연결 전극을 포함하는 제2 절연 영역;을 포함하고,
상기 유전층의 두께를 Td라하고, 상기 제1 및 제2 절연 영역의 폭을 각각 D1 및 D2라 할 때,
D1×Td 및 D2×Td는 20 ㎛2 초과인 커패시터.
A body comprising a plurality of dielectric layers;
First and second internal electrodes arranged alternately with the dielectric layer interposed therebetween;
A first insulating region disposed on the first internal electrode and including a first connecting electrode on an inner side; And
And a second insulating region disposed on the second internal electrode and including a second connecting electrode on the inside,
The thickness of the dielectric layer is Td, and the widths of the first and second insulation regions are D1 and D2, respectively,
D1 x Td and D2 x Td are greater than 20 mu m < 2 & gt ;.
제1항에 있어서,
상기 D1×Td 및 D2×Td는 60 ㎛2 이하인 커패시터.
The method according to claim 1,
Wherein D1 * Td and D2 * Td are 60 [mu] m < 2 >
제1항에 있어서,
상기 제1 및 제2 절연 영역 및 상기 제1 및 제2 연결 전극은 각각 상기 제1 및 제2 내부 전극의 가장자리에 배치되는 커패시터.
The method according to claim 1,
Wherein the first and second insulation regions and the first and second connection electrodes are disposed at the edges of the first and second internal electrodes, respectively.
제1항에 있어서,
상기 제1 및 제2 절연 영역과 상기 제1 및 제2 연결 전극을 각각 2개 이상 포함하는 커패시터.
The method according to claim 1,
And at least two of the first and second insulation regions and the first and second connection electrodes, respectively.
제1항에 있어서,
상기 바디의 외측에 배치되는 제1 및 제2 외부 전극을 더 포함하고,
상기 제1 외부 전극은 상기 제2 연결 전극을 통해 상기 제1 내부 전극과 전기적으로 연결되고,
상기 제2 외부 전극은 상기 제1 연결 전극을 통해 상기 제2 내부 전극과 전기적으로 연결되는 커패시터.
The method according to claim 1,
Further comprising first and second external electrodes disposed on the outside of the body,
The first external electrode is electrically connected to the first internal electrode through the second connection electrode,
And the second external electrode is electrically connected to the second internal electrode through the first connection electrode.
제1항에 있어서,
상기 제1 및 제2 연결 전극 사이의 거리는 상기 바디의 길이의 85% 이하인 커패시터.
The method according to claim 1,
Wherein the distance between the first and second connection electrodes is 85% or less of the length of the body.
제1항에 있어서,
상기 제1 및 제2 내부 전극은 상기 바디의 측면으로 적어도 일부가 노출되는 커패시터.
The method according to claim 1,
Wherein the first and second internal electrodes are at least partially exposed to the sides of the body.
제7항에 있어서,
상기 제1 및 제2 내부 전극 중 상기 바디의 측면으로 노출된 부분을 덮는 절연층을 더 포함하는 커패시터.
8. The method of claim 7,
And an insulating layer covering a portion of the first and second internal electrodes exposed to the side of the body.
제1항에 있어서,
상기 제1 및 제2 연결 전극은 상기 바디의 측면으로 노출되며,
상기 제1 및 제2 연결 전극을 덮도록 상기 바디의 외측에 배치되는 절연층을 더 포함하는 커패시터.
The method according to claim 1,
The first and second connection electrodes are exposed to the sides of the body,
And an insulating layer disposed outside the body to cover the first and second connection electrodes.
제9항에 있어서,
상기 바디의 하면에 배치되는 제1 및 제2 외부 전극을 더 포함하는 커패시터.
10. The method of claim 9,
And first and second external electrodes disposed on a bottom surface of the body.
제9항에 있어서,
상기 절연층은 고분자 수지 또는 세라믹 시트인 커패시터.
10. The method of claim 9,
Wherein the insulating layer is a polymer resin or a ceramic sheet.
제1항에 있어서,
상기 바디의 상부에 배치되는 커버층을 더 포함하는 커패시터.
The method according to claim 1,
And a cover layer disposed on top of the body.
제1항에 있어서,
상기 Td는 1㎛ 이하인 커패시터.
The method according to claim 1,
And the Td is 1 占 퐉 or less.
상면에 제1 및 제2 전극 패드를 가지는 기판; 및
상기 기판 상에 실장되는 제1 내지 제13항 중 어느 한 항의 커패시터; 를 포함하는 커패시터의 실장 기판.A substrate having first and second electrode pads on an upper surface thereof; And
A capacitor according to any one of claims 1 to 13 mounted on the substrate; And a capacitor connected to the capacitor.
KR1020180065947A 2016-07-20 2018-06-08 Capacitor and board having the same mounted thereon KR102386974B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180065947A KR102386974B1 (en) 2016-07-20 2018-06-08 Capacitor and board having the same mounted thereon

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160092030A KR101867982B1 (en) 2016-07-20 2016-07-20 Capacitor and board having the same mounted thereon
KR1020180065947A KR102386974B1 (en) 2016-07-20 2018-06-08 Capacitor and board having the same mounted thereon

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020160092030A Division KR101867982B1 (en) 2016-07-20 2016-07-20 Capacitor and board having the same mounted thereon

Publications (2)

Publication Number Publication Date
KR20180068911A true KR20180068911A (en) 2018-06-22
KR102386974B1 KR102386974B1 (en) 2022-04-15

Family

ID=81211841

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180065947A KR102386974B1 (en) 2016-07-20 2018-06-08 Capacitor and board having the same mounted thereon

Country Status (1)

Country Link
KR (1) KR102386974B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190116151A (en) * 2019-08-19 2019-10-14 삼성전기주식회사 Multi-layered ceramic capacitor
KR20190116152A (en) * 2019-08-19 2019-10-14 삼성전기주식회사 Multi-layered ceramic capacitor
CN112185704A (en) * 2019-07-04 2021-01-05 三星电机株式会社 Multilayer ceramic capacitor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270282A (en) * 1997-03-21 1998-10-09 Taiyo Yuden Co Ltd Multilayer ceramic capacitor
KR20020066135A (en) 2001-02-09 2002-08-14 전자부품연구원 Laminated ceramic capacitor
JP2006222441A (en) * 2002-09-27 2006-08-24 Kyocera Corp Capacitor, wiring board, decoupling circuit, and high-frequency circuit
KR20060098771A (en) 2005-03-07 2006-09-19 삼성전기주식회사 Embedded multilayer chip capacitor and print circuit board having the same
JP2007173651A (en) * 2005-12-23 2007-07-05 Kyocera Corp Laminated ceramic capacitor, multilayer wiring board with built-in capacitor and laminated electronic device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270282A (en) * 1997-03-21 1998-10-09 Taiyo Yuden Co Ltd Multilayer ceramic capacitor
KR20020066135A (en) 2001-02-09 2002-08-14 전자부품연구원 Laminated ceramic capacitor
JP2006222441A (en) * 2002-09-27 2006-08-24 Kyocera Corp Capacitor, wiring board, decoupling circuit, and high-frequency circuit
KR20060098771A (en) 2005-03-07 2006-09-19 삼성전기주식회사 Embedded multilayer chip capacitor and print circuit board having the same
JP2007173651A (en) * 2005-12-23 2007-07-05 Kyocera Corp Laminated ceramic capacitor, multilayer wiring board with built-in capacitor and laminated electronic device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112185704A (en) * 2019-07-04 2021-01-05 三星电机株式会社 Multilayer ceramic capacitor
CN112185704B (en) * 2019-07-04 2023-02-17 三星电机株式会社 Multilayer ceramic capacitor
KR20190116151A (en) * 2019-08-19 2019-10-14 삼성전기주식회사 Multi-layered ceramic capacitor
KR20190116152A (en) * 2019-08-19 2019-10-14 삼성전기주식회사 Multi-layered ceramic capacitor
CN112397307A (en) * 2019-08-19 2021-02-23 三星电机株式会社 Multilayer ceramic capacitor
KR20210071908A (en) * 2019-08-19 2021-06-16 삼성전기주식회사 Multi-layered ceramic capacitor
US11380487B2 (en) 2019-08-19 2022-07-05 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor
US11410815B2 (en) 2019-08-19 2022-08-09 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor
US11646158B2 (en) 2019-08-19 2023-05-09 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor
US11955290B2 (en) 2019-08-19 2024-04-09 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor

Also Published As

Publication number Publication date
KR102386974B1 (en) 2022-04-15

Similar Documents

Publication Publication Date Title
KR101867982B1 (en) Capacitor and board having the same mounted thereon
KR101548813B1 (en) Multi-layered ceramic capacitor
KR101792385B1 (en) Multi-layered ceramic capacitor and board for mounting the same
KR20230093188A (en) Multi-layered capacitor, board having the same mounted thereon and manufacturing method for the same
KR102319596B1 (en) Multilayered capacitor and board having the same mounted thereon
US10076036B2 (en) Multilayer capacitor with via electrodes interconnecting internal electrodes and board having the same
KR101792282B1 (en) Multi-layered ceramic capacitor and circuit board for mounting the same
CN108417391B (en) Capacitor assembly
KR20150127965A (en) Multi-layered ceramic capacitor, array-type multi-layered ceramic capacitor, manufacturing method for the same and board having the same mounted thereon
JP2014165489A (en) Multilayer ceramic capacitor and method of manufacturing the same
KR102059443B1 (en) Multilayered capacitor and board having the same mounted thereon
KR20140081360A (en) Multi-layered ceramic capacitor, manufacturing method of the same and circuit board for mounting the same
US11031186B2 (en) Capacitor component
KR20190053692A (en) 3-termibal multi-layered capacitor
KR102122927B1 (en) Multilayered capacitor
KR101422945B1 (en) Multi-layered ceramic capacitor and method of manufacturing the same
KR101452070B1 (en) Multi-layered ceramic capacitor and method of manufacturing the same
KR102386974B1 (en) Capacitor and board having the same mounted thereon
KR101843269B1 (en) Multi-layered capacitor and board having the same mounted thereon
KR20150007595A (en) Multi-layered ceramic capacitor
KR20190023594A (en) Multi layered capacitor and board for mounting the same
KR102505446B1 (en) Multi-layered capacitor and board having the same mounted thereon
US11222748B2 (en) Multi-layered ceramic electronic component
KR101462785B1 (en) Multi-layered ceramic electronic component and method of manufacturing the same
KR102584975B1 (en) Multilayer capacitor and board having the same

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant