JPH10270282A - Multilayer ceramic capacitor - Google Patents

Multilayer ceramic capacitor

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Publication number
JPH10270282A
JPH10270282A JP9087485A JP8748597A JPH10270282A JP H10270282 A JPH10270282 A JP H10270282A JP 9087485 A JP9087485 A JP 9087485A JP 8748597 A JP8748597 A JP 8748597A JP H10270282 A JPH10270282 A JP H10270282A
Authority
JP
Japan
Prior art keywords
internal electrode
electrode layer
electrode
ceramic capacitor
multilayer ceramic
Prior art date
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Withdrawn
Application number
JP9087485A
Other languages
Japanese (ja)
Inventor
Katsuyuki Horie
克之 堀江
Koichiro Tsujiku
浩一郎 都竹
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Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
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Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
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Publication of JPH10270282A publication Critical patent/JPH10270282A/en
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Abstract

PROBLEM TO BE SOLVED: To provide a multilayer ceramic capacitor with a simple formation of an outer electrode. SOLUTION: A dielectrics layer 311 , an inner electrode layer 321 , a dielectrics layer 312 , inner electrode layers 322 ,..., a dielectrics layer 318 , an inner electrode layer 328 , a dielectric layer 319 , a trimming electrode layer 39 are laminated in this order and collectively formed in an unified body, and then a laminated member 33 is formed. A first and a second outer electrodes 36, 37 are formed on the lower surface 34 of the unified laminated member 33. The respective inner electrode layers 321 , 323 , 325 , 327 constituting a first inner electrode group, and the trimming electrode layer 39 are commonly connected with the first outer electrode 36 through a via hole 41, formed in the laminated member 33. The respective inner electrode layers 322 , 324 , 326 , 328 constituting a second inner electrode group are commonly connected with the section outer electrode 37, through a via hole 42 formed in the laminated member 33.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は積層セラミックコン
デンサに係り、とくに誘電体層と内部電極層を交互に上
下に積層した積層体を有し、内部電極層を積層体の底面
側から数えて奇数番目と偶数番目の2群に分けた第1内
部電極層群と第2内部電極層群を各々、第1外部電極と
第2外部電極に接続するようにした積層セラミックコン
デンサに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer ceramic capacitor, and more particularly, to a multilayer ceramic capacitor having a laminated body in which dielectric layers and internal electrode layers are alternately stacked on top of each other, wherein the internal electrode layers are counted from the bottom side of the laminated body and are odd numbers. The present invention relates to a multilayer ceramic capacitor in which a first internal electrode layer group and a second internal electrode layer group, which are divided into a second group and an even-number group, are respectively connected to a first external electrode and a second external electrode.

【0002】[0002]

【従来の技術】積層セラミックコンデンサは小型で信頼
性、安定性が高く、大容量化も容易であることから、携
帯電話、PHS、携帯情報端末などに大量に使用されて
いる。この積層セラミックコンデンサは、図18〜図2
0に示す如く、セラミックグリーンシートから成る誘電
体層11 、12 、13 、・・、18 と、Ag、Ag−P
d等の電極ペーストを印刷、乾燥させて形成した内部電
極層21 、22 、23 、・・、28 を交互に上下に積層
し、加熱圧着後、焼成により一体化した積層体3が設け
られている。内部電極層21 、22 、23 、・・、28
は同じ幅W1 と長さL1 を有するが、積層体3の下面か
ら見て偶数番位置の内部電極層22 、24、・・、28
は図18の左端が積層体3の左端面4の手前までしか延
びていないが右端は積層体3の右端面5まで延設されて
いる。また、積層体3の下面から見て奇数番位置の内部
電極層21 、23 、・・、27 は図18の右端が積層体
3の右端面5の手前までしか延びていないが左端は積層
体3の左端面4まで延設されている。
2. Description of the Related Art Multilayer ceramic capacitors have been used in large quantities in portable telephones, PHSs, portable information terminals, and the like because of their small size, high reliability, high stability, and large capacity. This multilayer ceramic capacitor is shown in FIGS.
As shown in 0, the dielectric layer 1 1 made of a ceramic green sheet, 1 2, 1 3, ..., and 1 8, Ag, Ag-P
Print electrode paste d like, dried internal electrode layers 2 1 formed by, 2 2, 2 3, ..., 2 8 stacked vertically alternately, after thermocompression bonding, the laminate 3 was integrated by firing Is provided. The internal electrode layer 2 1, 2 2, 2 3, ..., 2 8
Has the same width W 1 and length L 1, the internal electrode layers 2 2 even-numbered position when viewed from the lower surface of the laminate 3, 2 4, ..., 2 8
The left end of FIG. 18 extends only up to the left end face 4 of the laminate 3, but the right end extends to the right end face 5 of the laminate 3. The internal electrode layer 2 1 of the odd-numbered position when viewed from the lower surface of the laminate 3, 2 3, ..., 2 7 is the right end of FIG. 18 does not extend only to the front of the right end face 5 of the laminate 3 left Extends to the left end face 4 of the laminate 3.

【0003】積層体3の左右端部にはAg、Ag−Pd
等の電極ペーストを塗布し、焼付けた第1、第2外部電
極6、7が被嵌されている。第1外部電極6は積層体3
の図18の左端面にて第1内部電極層群を成す内部電極
層21 、23 、・・、27 と接続され、第2外部電極7
は積層体3の図18の右端面にて第2内部電極層群を成
す内部電極層22 、24 、・・、28 と接続されること
で、第1、第2外部電極6、7の間に大きな容量を持つ
積層セラミックコンデンサ8が形成されている。なお、
誘電体層19 の上に予め、Ag、Ag−Pd等の電極ペ
ーストを印刷、乾燥させてトリミング電極層9を形成す
ることでトリマブルな積層セラミックコンデンサ8とす
ることもできる。トリミング電極層9は内部電極層28
と同じ幅W1 を有するが、長さL2 はL1 より短く形成
されており、図18の右端が積層体3の右端面5の手前
(第2外部電極7の手前)までしか延びていないが、左
端は積層体3の左端面4まで延設されており、第1外部
電極6に被嵌されて、該第1外部電極6と接続される。
The left and right ends of the laminate 3 are made of Ag, Ag-Pd
The first and second external electrodes 6 and 7 which have been coated and baked with an electrode paste such as those described above are fitted. The first external electrode 6 is a laminate 3
Internal electrode layers 2 1 forming a first inner electrode layer group at the left end surface of FIG. 18, 2 3, ..., are connected to the 2 7, the second external electrode 7
The internal electrode layer 2 2, 2 4, ..., that is connected to the 2 8, first, second external electrodes 6 forming the second inner electrode layer group at the right end surface of the laminated body 3 in FIG. 18, 7, a multilayer ceramic capacitor 8 having a large capacitance is formed. In addition,
An electrode paste such as Ag, Ag-Pd or the like is printed and dried on the dielectric layer 19 in advance to form the trimming electrode layer 9, whereby the trimmable multilayer ceramic capacitor 8 can be obtained. The trimming electrode layer 9 is the internal electrode layer 2 8
18 has the same width W 1 , but the length L 2 is shorter than L 1 , and the right end in FIG. 18 extends only up to the front of the right end face 5 of the multilayer body 3 (before the second external electrode 7). Although not provided, the left end extends to the left end surface 4 of the multilayer body 3, is fitted to the first external electrode 6, and is connected to the first external electrode 6.

【0004】このように構成された積層セラミックコン
デンサ8は第1、第2外部電極6、7を印刷配線板(P
WB)10の上に形成されたランド11、12の上に載
置し、ハンダ13、14でハンダ付けして表面実装され
る。トリマブルの積層セラミックコンデンサ8の場合、
第1、第2外部電極6、7の間の容量を測りながらトリ
ミング電極層9をレーザビーム15で削ることで(図1
9の一点鎖線A参照)、所望容量に調整できる。積層セ
ラミックコンデンサ8の長さ方向に見て、内部電極層2
1 〜28 の内、容量形成に実際に役立っている有効領域
は図18のD1 の範囲であり、内部電極層21 、23
5 、27 の内、D1 以外は第1外部電極6まで引き出
す引き出し領域D2 であり、内部電極層22 、24 、2
6 、28 の内、D1 以外は第2外部電極7まで引き出す
引き出し領域D3 である。
In the multilayer ceramic capacitor 8 having the above-described structure, the first and second external electrodes 6 and 7 are connected to a printed wiring board (P).
WB) are placed on lands 11 and 12 formed on 10 and soldered with solders 13 and 14 to be surface-mounted. In the case of a trimmable multilayer ceramic capacitor 8,
By trimming the trimming electrode layer 9 with a laser beam 15 while measuring the capacitance between the first and second external electrodes 6 and 7 (FIG. 1).
9, dash-dot line A), and the desired capacity can be adjusted. When viewed in the length direction of the multilayer ceramic capacitor 8, the internal electrode layer 2
Of 21 to 8, the effective area which actually helped capacitor formation is in the range of D 1 of the FIG. 18, the internal electrode layer 2 1, 2 3,
Of 2 5, 2 7, except D 1 is the lead-out area D 2 to draw up the first external electrode 6, the internal electrode layer 2 2, 2 4, 2
6, of the two 8, except D 1 is a lead-out area D 3 to draw up the second external electrode 7.

【0005】図21〜図23にトリマブルの積層セラミ
ックコンデンサ8の積層体3の製造方法を示す。セラミ
ックス粒子,ガラス粒子,添加剤を含む粉末、バインダ
ー、溶剤、分散剤を混合してスラリー(泥奨)を作り、
ドクターブレード法によりポリエステルフィルム等のキ
ャリアフィルム(PET)上に所定の厚み(十μm〜数
百μm程度)に延ばし、乾燥させてセラミック誘電体の
グリーンシートを形成する。このグリーンシートを、積
層体3が縦m個×横n個並ぶ一定の大きさに切断して誘
電体シート201 〜209 とする。図21、図22に示
す如く、誘電体シート202i-1(但し、i=1、2、
3、4)の上には、Ag、Ag−Pd等の電極ペースト
を印刷、乾燥させて幅が内部電極層22i-1と同じW
1 で、長さが内部電極層22i-1を2つ分合わせた2×L
1 を持ち、一定間隔置きに配置された電極層212i-1
212i-1、・・、212i-1を形成する。誘電体シート2
2iの上には、Ag、Ag−Pd等の電極ペーストを印
刷、乾燥させて内部電極層22iの2つ分の長さを持ち、
一定間隔置きに配置された電極層212i、212i、・
・、212iを形成する。
FIGS. 21 to 23 show a method of manufacturing the laminated body 3 of the trimmable multilayer ceramic capacitor 8. A slurry (mud recommended) is made by mixing ceramic particles, glass particles, powder containing additives, binder, solvent, and dispersant.
It is spread to a predetermined thickness (about 10 μm to several hundred μm) on a carrier film (PET) such as a polyester film by a doctor blade method, and dried to form a ceramic dielectric green sheet. The green sheet, the stacked body 3 longitudinally of m × lateral n pieces lined constant was cut into a size and a dielectric sheet 20 1 to 20 9. As shown in FIGS. 21 and 22, the dielectric sheet 20 2i-1 (where i = 1, 2,
An electrode paste such as Ag, Ag-Pd or the like is printed and dried on 3) and 4) to form a W having the same width as the internal electrode layer 22i-1.
1 × 2 × L which is the length of two internal electrode layers 2 2i-1
1 , electrode layers 21 2i-1 arranged at regular intervals,
21 2i-1 ,..., 21 2i-1 are formed. Dielectric sheet 2
An electrode paste such as Ag or Ag-Pd is printed and dried on O 2i to have a length corresponding to two internal electrode layers 22 i .
The electrode layers 21 2i , 21 2i,.
., 21 2i are formed.

【0006】また、誘電体シート209 の上には、A
g、Ag−Pd等の電極ペーストを印刷、乾燥させてト
リミング電極層9と同じ幅W1 で、2つ分の長さ2×L
2 を持ち、一定間隔置きに配置された電極層22、2
2、・・、22を形成する。そして、図21に示す如
く、電極層付の誘電体シート201 〜209 を順に下か
ら上に積み重ねる。この際、電極層211 、213 、2
5 、217 は互いに平面的に見て同じ位置に重なるよ
うにする。電極層22は平面的に見て電極層211 から
はみ出ないように、かつ中心が電極層211 の中心と平
面的に同じ位置に重なるようにする。電極層212 、2
4 、216 、218 も互いに平面的に同じ位置に重な
るようにする。そして、平面的に見て図23の上下方向
が電極層211 、213 、215 、217 からはみ出な
いように、かつ中心が図23の左右方向に電極層2
1 、213 、215 、217 の中心から積層体3の長
さL3 の分だけ離れるようにする。
[0006] In addition, on top of the dielectric sheet 20 9, A
g, printed electrode paste such as Ag-Pd, and dried in the same width W 1 and the trimming electrode layer 9, two partial length 2 × L
2 , electrode layers 22, 2 arranged at regular intervals.
2,... 22 are formed. Then, as shown in FIG. 21, sequentially stacked from bottom to top of the dielectric sheet 20 1 to 20 9 dated electrode layer. At this time, the electrode layers 21 1 , 21 3 , 2
1 5, 21 7 to overlap at the same position in plan view one another. Electrode layer 22 so as not to protrude from the electrode layer 21 1 in a plan view, and the center is to overlap with the center plane at the same position of the electrode layer 21 1. Electrode layer 21 2 , 2
1 4, 21 6, 21 8 also overlaps in plan view the same positions. 23 so that the vertical direction of FIG. 23 does not protrude from the electrode layers 21 1 , 21 3 , 21 5 , and 21 7 in plan view, and the center of the electrode layer 2
The distance from the center of 11 , 21 3 , 21 5 , 21 7 is equal to the length L 3 of the laminate 3.

【0007】このようにして、電極層212i-1、2
2i、22の形成された誘電体シート201 〜209
重ね合わせたあと、熱と圧力を加えて圧着する(圧着物
をバーという。図22、図23参照)。そして、図2
2、図23の二点鎖線Vに沿ってカットし、焼成して多
数の積層体3(図18参照)を得る。積層体3の図18
における左右端部にAg、Ag−Pd等の電極ペースト
を塗布し、焼付けることで第1、第2外部電極6、7を
形成すれば、積層セラミックコンデンサ8が完成する。
Thus, the electrode layers 21 2i-1 , 2
After superposition of 1 2i, 22 dielectric sheet 20 1 to 20 9 formed of, for crimping by applying heat and pressure (. The crimp was of a bar 22, see FIG. 23). And FIG.
2. Cut along the alternate long and two short dashes line V in FIG. 23 and fire to obtain a large number of laminates 3 (see FIG. 18). FIG. 18 of the laminate 3
The first and second external electrodes 6 and 7 are formed by applying and baking an electrode paste such as Ag or Ag-Pd on the left and right end portions of the multilayer ceramic capacitor 8.

【0008】ところが、上記した従来の積層セラミック
コンデンサ8では、誘電体シート201 〜209 を重ね
合わせ、熱圧着して形成したバーをカットしたあとでな
いと第1、第2外部電極6、7を形成することかできな
い。カット後の積層体3の左右端部に電極ペーストを塗
布するためには、カットされた個々の積層体3の左右端
面を一定方向を向くにように揃え、左右端部を電極ペー
ストに浸漬するという面倒な工程を実行しなければなら
ないという問題があった。
[0008] However, in the conventional multilayer ceramic capacitor 8 described above, the dielectric sheet superposed 20 1 to 20 9, first if not after cutting the bar formed by thermocompression bonding, the second external electrodes 6 and 7 Can not be formed. In order to apply the electrode paste to the left and right ends of the cut laminate 3, the left and right end faces of the cut individual laminates 3 are aligned so as to face a certain direction, and the left and right ends are immersed in the electrode paste. There is a problem that such a troublesome process must be performed.

【0009】また、印刷配線板10にハンダ付けする
際、積層体3の端部に設けた第1、第2外部電極6、7
の外側にハンダ13、14を付けるため、長さがL
4 (図18参照)で幅がW2 (図20参照)の広い実装
面積が必要である。また、ハンダ13、14が固まるま
での間に溶融ハンダの表面張力に基づく回転モーメント
(図18のM1 、M2 参照)が発生するが、この回転モ
ーメントM1 、M2 の発生に時間差が生じ、マンハッタ
ン現象と呼ばれるチップ立ち現象が発生することがある
(図24参照)。更に、ハンダ13、14が固まった後
の残留応力の合力(図14のF1 、F2 参照)が第1、
第2外部電極6、7の上端部を積層体3から引き剥がす
方向に掛かるため、第1、第2外部電極6、7の上端部
と積層体3との界面近傍が剥離したり(図18の破線B
1 、B2 参照)、ひび割れ(クラック)が発生し、内部
電極層21 〜28 が積層体3の左端面4または右端面5
まで延設されていることから、水分が内部電極層21
8 まで侵入して腐食、イオンマイグレーションによる
特性劣化を生じたり、絶縁破壊を起こしたりすることが
ある。
When the printed wiring board 10 is soldered, the first and second external electrodes 6 and 7 provided at the ends of the laminate 3 are formed.
The length is L to attach the solders 13 and 14
4 (see FIG. 18) and a wide mounting area with a width of W 2 (see FIG. 20) is required. Further, a rotational moment (see M 1 and M 2 in FIG. 18) is generated based on the surface tension of the molten solder until the solders 13 and 14 are solidified, but there is a time difference between the generation of the rotational moments M 1 and M 2. This may cause a chip standing phenomenon called the Manhattan phenomenon (see FIG. 24). Further, the resultant force of the residual stress after the solders 13 and 14 are solidified (see F 1 and F 2 in FIG. 14) is the first,
Since the upper ends of the second external electrodes 6 and 7 are hung in a direction in which the upper ends of the second external electrodes 6 and 7 are peeled off from the laminate 3, the vicinity of the interface between the upper ends of the first and second external electrodes 6 and 7 and the laminate 3 may be separated (FIG. 18). Broken line B
1, reference B 2), cracking (cracking) occurs, the left end surface 4 or a right end face 5 of the internal electrode layers 2 1 to 2 8 is laminate 3
Since it was extended to the water the internal electrode layers 2 1 -
Intrusion to corrosion up to 2 8, or resulting characteristic deterioration due to ion migration, which may or cause dielectric breakdown.

【0010】また、トリミング電極層9を設けていない
タイプでは、印刷配線板10にハンダ付けする際に積層
セラミックコンデンサ8を一定の向きに揃えることは困
難であり、同一製品用の印刷配線板10に表面実装備さ
せた場合に、図18〜図20に示す如く内部電極層21
〜28 が印刷配線板10と平行にハンダ付けされる場合
と、図25の積層セラミックコンデンサ8に示す如く、
内部電極層21 〜28が印刷配線板10に対し垂直にハ
ンダ付けされている場合が有り、積層セラミックコンデ
ンサ8と印刷配線板10との間の浮遊容量を一定にする
ことができないという問題があった。また、図18に示
す如くトリマブルタイプでは、右側の第2外部電極7が
積層体3の上面16の一部を覆っているため、トリミン
グ電極層9を長く設けることができず、容量の調整可能
範囲が図14のL5 に示す如く狭くなってしまってい
た。
On the other hand, in the case where the trimming electrode layer 9 is not provided, it is difficult to align the multilayer ceramic capacitors 8 in a certain direction when soldering the printed wiring board 10. when obtained by surface- mounted on, the internal electrode layer 2 1 as shown in FIGS. 18 to 20
And if to 2 8 are parallel to soldering the printed wiring board 10, as shown in the multilayer ceramic capacitor 8 in FIG. 25,
There is a case where the internal electrode layer 2 1 to 2 8 are soldered perpendicularly to the printed circuit board 10, the problem can not be fixed stray capacitance between the multilayer ceramic capacitor 8 and the printed circuit board 10 was there. In the trimmable type as shown in FIG. 18, since the right second external electrode 7 covers a part of the upper surface 16 of the multilayer body 3, the trimming electrode layer 9 cannot be provided long, and the capacitance can be adjusted. range has fallen narrowed as shown in L 5 in FIG. 14.

【0011】積層セラミックコンデンサの実装面積を小
さくし、かつ、印刷配線板10との間の浮遊容量を一定
化できるようにした図26、図27の如く、積層セラミ
ックコンデンサが考案されている。この積層セラミック
コンデンサ20は、セラミックグリーンシートから成る
誘電体層211 〜219 の各々の上側に、Ag、Ag−
Pd等の電極ペーストを印刷、乾燥させて形成した内部
電極層221 〜229を設けたのち上下に積層し、一番
上に更にセラミックグリーンシートから成る誘電体層2
10を1枚積層し、加熱圧着後、焼成により一体化した
積層体23を有する。内部電極層221 〜229 は略長
方形状に形成されているが、この内、内部電極層2
2 、224 、226 、228 は図22の左下が積層体
23の端面24まで延設されており、内部電極層2
1 、223 、225 、227 、229は図26の右下
が積層体23の端面24まで延設されている。
A multilayer ceramic capacitor has been devised as shown in FIGS. 26 and 27 in which the mounting area of the multilayer ceramic capacitor is reduced and the stray capacitance between the multilayer ceramic capacitor and the printed wiring board 10 can be stabilized. The multilayer ceramic capacitor 20, on the upper side of each of the dielectric layers 21 1 to 21 9 made of ceramic green sheets, Ag, Ag-
Printing an electrode paste such as Pd, dried stacked vertically after having a internal electrode layers 22 1 to 22 9, which is formed by, the top further comprises a ceramic green sheet dielectric layer 2
1 10 were laminated one has after thermocompression bonding, the laminate 23 was integrated by firing. While the internal electrode layers 22 1 to 22 9 are formed in a substantially rectangular shape, among the internal electrode layers 2
2 2, 22 4, 22 6, 22 8 is the bottom left of Figure 22 are extended to the end surface 24 of the laminate 23, the internal electrode layer 2
2 1, 22 3, 22 5, 22 7, 22 9 is the bottom right of Figure 26 is extended to the end face 24 of the stack 23.

【0012】積層体23の端面24の図26における左
右端部にはAg、Ag−Pd等の電極ペーストを塗布
し、焼付けた第1、第2外部電極26、27が形成され
ている。第1、第2外部電極26、27は図26の紙面
前後方向に延設されており、第1外部電極26は積層体
23の端面24の図26における左端部において第1内
部電極層群を成す内部電極層222 、224 、226
228 と接続され、第2外部電極27は積層体23の端
面24の図26における右端部において第2内部電極層
群を成す内部電極層221 、223 、225 、227
229 と接続されることで、第1、第2外部電極26、
27の間に大きな容量を持つ積層セラミックコンデンサ
20が形成されている。印刷配線板(PBW)30に
は、第1、第2外部電極26、27に対応する大きさの
ランド31、32を形成しておく。積層セラミックコン
デンサ20は図27に示す如く、積層方向を印刷配線板
30と平行な横向きにした状態で(端面24を下向
き)、第1、第2外部電極26、27をハンダ33、3
4によりランド31、32にハンダ付けすることで表面
実装される。
First and second external electrodes 26 and 27 are formed by applying and baking an electrode paste such as Ag or Ag-Pd on the left and right ends of the end face 24 of the laminate 23 in FIG. 26. The first and second external electrodes 26 and 27 extend in the front-rear direction of FIG. 26. The first external electrode 26 is a first internal electrode layer group at the left end of the end face 24 of the laminate 23 in FIG. The internal electrode layers 22 2 , 22 4 , 22 6 to be formed ,
22 8 and is connected, the internal electrode layers 22 1 second external electrode 27 constituting the second inner electrode layer group at the right end portion in FIG. 26 of the end face 24 of the stack 23, 22 3, 22 5, 22 7,
By being connected to the 22 9, first, second external electrodes 26,
The multilayer ceramic capacitor 20 having a large capacitance is formed between the capacitors 27. Lands 31 and 32 having a size corresponding to the first and second external electrodes 26 and 27 are formed on the printed wiring board (PBW) 30. As shown in FIG. 27, the multilayer ceramic capacitor 20 is configured such that the first and second external electrodes 26 and 27 are connected to the solders 33 and 3 in a state where the stacking direction is parallel to the printed wiring board 30 (the end face 24 is downward).
4 and soldered to the lands 31 and 32 to perform surface mounting.

【0013】積層セラミックコンデンサ20によれば、
第1、第2外部電極26、27がともに積層体23の1
つの端面24に形成されており、印刷配線板30に形成
するランド31、32は第1、第2外部電極26、27
より少し広い大きさとすれば済むので、積層セラミック
コンデンサ20を表面実装するに要するスペースは狭く
て済む。また、第1、第2外部電極26、27を下向き
にして印刷配線板30にハンダ付けすることから、各内
部電極層221 〜229 は常に印刷配線板30に対し垂
直向きとなり、積層チップコンデンサ20と印刷配線板
30の間の浮遊容量が一定となるため、所望特性を得る
ための回路設計が容易となる。
According to the multilayer ceramic capacitor 20,
The first and second external electrodes 26 and 27 are both
Lands 31 and 32 formed on one end face 24 and formed on printed wiring board 30 are first and second external electrodes 26 and 27
Since the size is required to be slightly larger, the space required for surface mounting the multilayer ceramic capacitor 20 is small. The first, since the soldered to printed circuit board 30 to the second external electrodes 26 and 27 downward, the inner electrode layers 22 1 to 22 9 is always oriented vertically with respect to the printed wiring board 30, stacked chips Since the stray capacitance between the capacitor 20 and the printed wiring board 30 is constant, circuit design for obtaining desired characteristics is facilitated.

【0014】また、ハンダ33、34は、積層セラミッ
クコンデンサ20の下側だけにハンダ付けされるので、
ハンダ33、34が固まるまでの溶融状態において、表
面張力は主に積層セラミックコンデンサ20に対し水平
方向に働くだけであり、積層セラミックコンデンサ20
を回転させるような回転モーメントは殆ど生じない。よ
って、チップ立ち現象が発生することはない。更に、ハ
ンダ33、34が固まった後の残留応力の合力は単に積
層セラミックコンデンサ20を下方に引っ張るだけであ
り、外部電極26、27に剥離や割れ(クラック)を生
じさせることもない。
Further, since the solders 33 and 34 are soldered only to the lower side of the multilayer ceramic capacitor 20,
In the molten state until the solders 33 and 34 are solidified, the surface tension only acts mainly on the multilayer ceramic capacitor 20 in the horizontal direction.
There is hardly any rotational moment to rotate. Therefore, the chip standing phenomenon does not occur. Furthermore, the resultant of the residual stress after the solders 33 and 34 are solidified simply pulls the multilayer ceramic capacitor 20 downward, and does not cause peeling or cracking of the external electrodes 26 and 27.

【0015】[0015]

【発明が解決しようとする課題】けれども、図26、図
27の積層セラミックコンデンサ20においても、図2
3と同様に形成したバー(電極層22は不要)を積層体
単位にカットしたあとでないと第1、第2外部電極2
6、27を形成することができない。カット後の積層体
23の端面24に電極ペーストを塗布するためには、カ
ットされた個々の積層体3の左右端面を一定方向を向く
にように揃え、端面24の両端に電極ペーストを塗布す
るという面倒な工程を実行しなければならないという問
題があった。また、積層セラミックコンデンサ20は印
刷配線板30に表面実装されたとき、積層方向が印刷配
線板30と平行な横方向となるので、表面実装後の上面
(図26、27の符号25参照)にはトリミング電極層
を形成することができず、トリマブルタイプとすること
ができないという問題があった。
However, the multilayer ceramic capacitor 20 shown in FIGS.
The first and second external electrodes 2 must be cut after the bar (the electrode layer 22 is unnecessary) formed in the same manner as in FIG.
6, 27 cannot be formed. In order to apply the electrode paste to the end face 24 of the laminated body 23 after the cut, the left and right end faces of the cut individual laminated bodies 3 are aligned so as to face a certain direction, and the electrode paste is applied to both ends of the end face 24. There is a problem that such a troublesome process must be performed. Further, when the multilayer ceramic capacitor 20 is surface-mounted on the printed wiring board 30, the lamination direction is a horizontal direction parallel to the printed wiring board 30, so that the upper surface after surface mounting (see reference numeral 25 in FIGS. 26 and 27). Has a problem that a trimming electrode layer cannot be formed and a trimmable type cannot be obtained.

【0016】本発明は上記した従来技術の問題に鑑みな
されたもので、外部電極の形成が簡単な積層セラミック
コンデンサを提供することを、その目的とする。また、
トリマブルな積層セラミックコンデンサを提供すること
を、その目的とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and has as its object to provide a multilayer ceramic capacitor in which external electrodes can be easily formed. Also,
It is an object of the present invention to provide a trimmable multilayer ceramic capacitor.

【0017】[0017]

【課題を解決するための手段】本発明の請求項1記載の
積層セラミックコンデンサでは、誘電体層と内部電極層
を交互に上下に積層した積層体を有し、内部電極層を積
層体の下面側から数えて奇数番目と偶数番目の2群に分
けた第1内部電極層群と第2内部電極層群を各々、第1
外部電極と第2外部電極に接続した積層セラミックコン
デンサにおいて、第1、第2外部電極を積層体の下面に
形成し、第1内部電極層群を成す各内部電極層間及び第
1外部電極を積層体内に設けた層間貫通導体により共通
接続し、第2内部電極層群を成す各内部電極層間及び第
2外部電極を積層体内に設けた層間貫通導体により共通
接続したこと、を特徴としている。
According to a first aspect of the present invention, there is provided a multilayer ceramic capacitor comprising a laminated body in which dielectric layers and internal electrode layers are alternately laminated on top and bottom, and the internal electrode layers are formed on the lower surface of the laminated body. A first internal electrode layer group and a second internal electrode layer group, which are divided into two groups, odd-numbered and even-numbered from the side,
In a multilayer ceramic capacitor connected to an external electrode and a second external electrode, the first and second external electrodes are formed on the lower surface of the multilayer body, and the internal electrode layers and the first external electrode forming a first internal electrode layer group are laminated. It is characterized in that common connection is made by an interlayer through conductor provided in the body, and each internal electrode layer and the second external electrode forming the second internal electrode layer group are commonly connected by an interlayer through conductor provided in the laminate.

【0018】これにより、積層体を積層方向に見たとき
の底面側に第1、第2外部電極を設ければ良いので、多
数の積層体を一体にしたバーを形成し、1つづつ積層体
をカットして積層セラミックコンデンサを製造する場
合、各積層体にカットする前に第1、第2外部電極を形
成しておくことができ、バラバラにカットした後、積層
体を一定の向きに揃え、第1、第2外部電極を形成する
という面倒な作業をしなくて済む。
Thus, the first and second external electrodes may be provided on the bottom side when the laminated body is viewed in the laminating direction, so that a bar in which a large number of laminated bodies are integrated is formed, and the bars are laminated one by one. When manufacturing the multilayer ceramic capacitor by cutting the body, the first and second external electrodes can be formed before cutting into the respective laminates, and after cutting into pieces, the laminate is oriented in a certain direction. There is no need to perform the complicated work of aligning and forming the first and second external electrodes.

【0019】なお、積層体はAg、Ag−Pd等の電極
ペーストを印刷して形成した電極層付のセラミック誘電
体シート(グリーンシート)を多数枚積層し、熱圧着
後、焼成して形成するのが一般的であるが(グリーンシ
ート積層法)、ポリエステルフィルム等のベーステープ
上に、電極層用のWまたはAgまたはAg−Pdなどの
電極ペーストの厚膜印刷と、アルミナ、ガラスセラミッ
クス、チタン酸バリウム等の誘電体粉末を主原料とする
誘電体層の厚膜印刷とを交互に繰り返し、焼成すること
で形成しても良い(多層印刷法)。そして、例えば、グ
リーンシート積層法では、グリーンシートにビアホール
用の穴加工をし、電極層の印刷時に一緒に穴埋めを行う
か、または、電極層の印刷とは別に穴埋め印刷をするこ
とで、層間貫通導体の一例としてのビアホールを形成す
ることができる。多層印刷法では、誘電体層を印刷する
際にビアホール用の所定の空き領域を設けておき、誘電
体層の上に電極層を印刷する際に当該空き領域を一緒に
埋めることで、ビアホールを形成することができる。但
し、ベーステープに対しては、ビアホール用の穴加工を
し、電極層の印刷時に一緒に穴埋めを行うか、または、
電極層の印刷とは別に穴埋め印刷をする。
The laminate is formed by laminating a large number of ceramic dielectric sheets (green sheets) with electrode layers formed by printing an electrode paste such as Ag or Ag-Pd, thermocompression bonding, and firing. (Green sheet laminating method), but a thick film printing of an electrode paste such as W or Ag or Ag-Pd for an electrode layer on a base tape such as a polyester film, alumina, glass ceramic, titanium It may be formed by alternately repeating thick film printing of a dielectric layer using a dielectric powder such as barium acid as a main raw material, followed by firing (multilayer printing method). Then, for example, in the green sheet laminating method, a hole is formed in the green sheet for a via hole, and the hole is filled together when the electrode layer is printed, or the hole filling printing is performed separately from the printing of the electrode layer, so that the interlayer is printed. A via hole as an example of a through conductor can be formed. In the multi-layer printing method, a predetermined empty area for a via hole is provided when printing a dielectric layer, and the empty area is filled together when an electrode layer is printed on the dielectric layer. Can be formed. However, for the base tape, make holes for via holes and fill them together when printing the electrode layer, or
Fill-in printing is performed separately from the printing of the electrode layer.

【0020】本発明の請求項2記載の積層セラミックコ
ンデンサでは、請求項1において、積層体の上面にトリ
ミング電極層を形成し、積層体の上面側から数えて2番
目の内部電極層とトリミング電極層を層間貫通導体によ
り共通接続したこと、を特徴としている。これにより、
印刷配線板に実装したとき、積層方向が印刷配線板と垂
直になるので、積層セラミックコンデンサの上面にトリ
ミング電極層が位置することになり、レーザトリミング
等で簡単にトリミングが可能となる。
According to a second aspect of the present invention, there is provided a multilayer ceramic capacitor according to the first aspect, wherein a trimming electrode layer is formed on an upper surface of the multilayer body, and a second internal electrode layer counted from the upper surface side of the multilayer body and the trimming electrode layer. The layers are commonly connected by an interlayer through conductor. This allows
When mounted on a printed wiring board, the lamination direction is perpendicular to the printed wiring board, so that the trimming electrode layer is located on the upper surface of the multilayer ceramic capacitor, so that trimming can be easily performed by laser trimming or the like.

【0021】本発明の請求項3記載の積層セラミックコ
ンデンサでは、請求項1または2において、積層体の下
面に第1外部電極と接続した第1引き出し電極を設け、
下面から数えて1番目の内部電極層と下面との間の層間
貫通導体は、第1引き出し電極の内、第1外部電極の外
部に接続するようにし、積層体の下面に第2外部電極と
接続した第2引き出し電極を設け、下面側から数えて2
番目の内部電極層と下面との間の層間貫通導体は、第2
引き出し電極の内、第2外部電極の外部に接続するよう
にしたこと、を特徴としている。これにより、第1、第
2外部電極は各々、第1、第2引き出し電極を介して間
接的に積層体の一番下面寄りの層間貫通導体と結合され
るので、積層体の下面の内、当該層間貫通導体の形成箇
所に凹みが生じても、第1、第2外部電極には凹みが生
じないようにでき、印刷配線板に対するハンダ付け不良
の発生を防ぐことができる。
According to a third aspect of the present invention, in the multilayer ceramic capacitor according to the first or second aspect, a first lead electrode connected to a first external electrode is provided on a lower surface of the multilayer body.
The interlayer through conductor between the first internal electrode layer counted from the lower surface and the lower surface is connected to the outside of the first external electrode among the first extraction electrodes, and the second external electrode is connected to the lower surface of the laminate. A second extraction electrode connected is provided, and counted from the lower surface side.
The through-hole conductor between the second internal electrode layer and the lower surface is
It is characterized in that it is connected to the outside of the second external electrode among the extraction electrodes. Accordingly, the first and second external electrodes are indirectly coupled to the through-hole conductor near the lowermost surface of the multilayer body via the first and second lead electrodes, respectively. Even if a dent is formed at the formation location of the interlayer through conductor, the dent can be prevented from forming in the first and second external electrodes, and the occurrence of soldering failure to the printed wiring board can be prevented.

【0022】本発明の請求項4記載の積層セラミックコ
ンデンサでは、誘電体層と内部電極層を交互に上下に積
層した積層体を有し、内部電極層を積層体の下面側から
数えて奇数番目と偶数番目の2群に分けた第1内部電極
層群と第2内部電極層群を各々、第1外部電極と第2外
部電極に接続した積層セラミックコンデンサにおいて、
内部電極層を平面的に複数組設けるとともに、積層体の
下面に各内部電極層組毎に第1、第2外部電極を形成
し、各内部電極組毎に第1内部電極層群を成す各内部電
極層間及び対応する第1外部電極を積層体内に設けた層
間貫通導体により共通接続し、各内部電極組毎に第2内
部電極層群を成す各内部電極層間及び対応する第2外部
電極を積層体内に設けた層間貫通導体により共通接続し
たこと、を特徴としている。
The multilayer ceramic capacitor according to a fourth aspect of the present invention has a laminated body in which dielectric layers and internal electrode layers are alternately laminated on top and bottom, and the odd numbered internal electrode layers are counted from the lower surface side of the laminated body. And a multilayer ceramic capacitor in which the first internal electrode layer group and the second internal electrode layer group divided into even two groups are respectively connected to the first external electrode and the second external electrode.
A plurality of internal electrode layers are provided in a plane, and first and second external electrodes are formed on the lower surface of the laminate for each internal electrode layer set, and a first internal electrode layer group is formed for each internal electrode set. The internal electrode layers and the corresponding first external electrodes are commonly connected by an interlayer through conductor provided in the laminate, and each internal electrode layer and the corresponding second external electrode forming a second internal electrode layer group for each internal electrode set are connected. It is characterized in that they are connected in common by interlayer through conductors provided in the laminate.

【0023】これにより、1つの積層セラミックコンデ
ンサの中に、複数のコンデンサ素子を内蔵可能となり、
印刷配線板に1つの積層セラミックコンデンサを表面実
装するだけで複数のコンデンサ素子を取り付けることが
でき、実装効率の飛躍的な向上を図ることができる。そ
して、各コンデンサ素子は、積層体を積層方向に見たと
きの下面側に第1、第2外部電極を設ければ良いので、
多数の積層体を一体にしたバーを形成し、1つづつ積層
体をカットして積層セラミックコンデンサを製造する場
合、各積層体にカットする前に第1、第2外部電極を形
成しておくことができ、バラバラにカットした後、積層
体を一定の向きに揃え、第1、第2外部電極を形成する
という面倒な作業をしなくて済む。
This makes it possible to incorporate a plurality of capacitor elements in one multilayer ceramic capacitor.
A plurality of capacitor elements can be mounted simply by surface mounting one multilayer ceramic capacitor on a printed wiring board, so that the mounting efficiency can be dramatically improved. Each of the capacitor elements may be provided with the first and second external electrodes on the lower surface side when the laminate is viewed in the lamination direction.
When a multilayer ceramic capacitor is manufactured by forming a bar in which a large number of laminates are integrated and cutting the laminates one by one, first and second external electrodes are formed before cutting the laminates. This makes it possible to eliminate the troublesome work of forming the first and second external electrodes by aligning the stacked body in a fixed direction after the cutting is performed separately.

【0024】本発明の請求項5記載の積層セラミックコ
ンデンサでは、請求項4において、各内部電極組毎に、
積層体の上面にトリミング電極層を形成し、積層体の上
面側から数えて2番目の内部電極層とトリミング電極層
を層間貫通導体により共通接続したこと、を特徴として
いる。これにより、印刷配線板に実装したとき、積層方
向が印刷配線板と垂直になるので、積層セラミックコン
デンサの上面に各コンデンサ素子のトリミング電極層が
位置することになり、レーザトリミング等で簡単にトリ
ミングが可能となる。
In the multilayer ceramic capacitor according to a fifth aspect of the present invention, in the fourth aspect, for each of the internal electrode sets,
A trimming electrode layer is formed on the upper surface of the multilayer body, and the second internal electrode layer and the trimming electrode layer counted from the upper surface side of the multilayer body are commonly connected by an interlayer through conductor. As a result, when mounted on a printed wiring board, the laminating direction is perpendicular to the printed wiring board, so that the trimming electrode layer of each capacitor element is located on the upper surface of the multilayer ceramic capacitor, and can be easily trimmed by laser trimming or the like. Becomes possible.

【0025】本発明の請求項6記載の積層セラミックコ
ンデンサでは、各内部電極組毎に、積層体の下面に第1
外部電極と接続した第1引き出し電極を設け、下面から
数えて1番目の内部電極層と底面との間の層間貫通導体
は、第1引き出し電極の内、第1外部電極の外部に接続
するようにし、各内部電極組毎に、積層体の下面に第2
外部電極と接続した第2引き出し電極を設け、下面側か
ら数えて2番目の内部電極層と下面との間の層間貫通導
体は、第2引き出し電極の内、第2外部電極の外部に接
続するようにしたこと、を特徴としている。これによ
り、各コンデンサ素子の第1、第2外部電極は各々、第
1、第2引き出し電極を介して間接的に積層体の一番下
面寄りの層間貫通導体と結合されるので、積層体の下面
の内、当該層間貫通導体の形成箇所に凹みが生じても、
第1、第2外部電極には凹みが生じないようにでき、印
刷配線板に対するハンダ付け不良の発生を防ぐことがで
きる。
In the multilayer ceramic capacitor according to a sixth aspect of the present invention, the first electrode is provided on the lower surface of the multilayer body for each internal electrode set.
A first extraction electrode connected to the external electrode is provided, and an interlayer through conductor between the first internal electrode layer and the bottom surface counted from the lower surface is connected to the outside of the first external electrode among the first extraction electrodes. And for each internal electrode set, a second
A second extraction electrode connected to the external electrode is provided, and an interlayer through conductor between the second internal electrode layer and the lower surface counted from the lower surface side is connected to the outside of the second external electrode among the second extraction electrodes. That is, it is characterized. Accordingly, the first and second external electrodes of each capacitor element are indirectly coupled to the interlayer through conductor near the lowermost surface of the multilayer body via the first and second lead electrodes, respectively. Even if a dent occurs at the formation location of the interlayer through conductor on the lower surface,
It is possible to prevent the first and second external electrodes from being dented, and it is possible to prevent the occurrence of soldering failure on the printed wiring board.

【0026】[0026]

【実施例】以下、図1〜図5を参照して本発明の第1実
施例を説明する。図1は本発明に係る積層セラミックコ
ンデンサの縦断面図、図2は図1のII−II´線に沿
った縦断面図、図3は図1の積層セラミックコンデンサ
の平面図、図4は図1のIV−IV´線に沿った横断面
図、図4は図1のV−V´線に沿った横断面図である。
図1、図2において、セラミックグリーンシートから成
る誘電体層311 、312 、313 、・・、319 と、
Ag、Ag−Pd等の電極ペーストを印刷、乾燥させて
形成した内部電極層321 、322 、323 、・・、3
8 及びトリミング電極層39を交互に上下に積層し、
加熱圧着後、焼成により一体化した積層体33が設けら
れている。内部電極層321 〜328 とトリミング電極
層39は同じ幅 W2 と長さL6 を有する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 1 is a longitudinal sectional view of the multilayer ceramic capacitor according to the present invention, FIG. 2 is a longitudinal sectional view taken along the line II-II ′ of FIG. 1, FIG. 3 is a plan view of the multilayer ceramic capacitor of FIG. 1 is a cross-sectional view along the line IV-IV ', and FIG. 4 is a cross-sectional view along the line VV' in FIG.
1 and 2, the dielectric layer 31 1 made of ceramic green sheets, 31 2, 31 3, ..., and 31 9,
Internal electrode layers 32 1 , 32 2 , 32 3 ,..., 3 formed by printing and drying an electrode paste such as Ag or Ag-Pd.
2 8 and the trimming electrode layer 39 are alternately stacked up and down,
After thermocompression bonding, a laminated body 33 integrated by firing is provided. The internal electrode layers 32 1 to 32 8 and the trimming electrode layer 39 have the same width W 2 and length L 6 .

【0027】積層体33の下面34から見て偶数番目の
内部電極層322 、324 、326、328 の図1にお
ける左端部の中央には、小形の空き領域402 、4
4 、406 、408 が設けられている。そして、各空
き領域402 〜408 の中心を通りながら、積層体33
の下面34を起点に、該下面34から見て奇数番目の内
部電極層321 、323 、325 、327 を貫通し、ト
リミング電極層39まで達するビアホール41が設けら
れている。また、積層体33の下面34から見て奇数番
目の内部電極層321 、323 、325 、327 の図1
における右端部の中央には、小形の空き領域401 、4
3 、405 、407 が設けられている。そして、各空
き領域401 〜407 の中心を通りながら、積層体33
の下面34を起点に、該下面34から見て偶数番目の内
部電極層322 、324 、326 を貫通し、内部電極層
328 まで達するビアホール42が設けられている(図
3、図4、図5参照)。
The internal electrode layer 32 2 from the lower surface 34 seen even-numbered and in stack 33, 32 4, 32 6, 32 to the center of the left end portion 8 in FIG. 1, free space of small 40 2, 4
0 4, 40 6, 40 8 is provided. Then, while passing the center of each free space 40 2-40 8, the laminate 33
The lower surface 34 as the starting point of, viewed from the lower surface 34 through the odd-numbered internal electrode layers 32 1, 32 3, 32 5, 32 7, a via hole 41 reaching is provided to the trimming electrode layer 39. In addition, the odd-numbered internal electrode layers 32 1 , 32 3 , 32 5 , and 32 7 seen from the lower surface 34 of the multilayer body 33 in FIG.
In the center of the right end of the small free space 40 1 , 4
0 3, 40 5, 40 7 are provided. Then, while passing the center of each free space 40 1-40 7, stack 33
Of the lower surface 34 to the origin, the even-numbered internal electrode layers 32 2 as viewed from the lower surface 34, 32 4, 32 6 and a through via hole 42 reaching the internal electrode layer 32 8 is provided (FIG. 3, FIG. 4, see FIG. 5).

【0028】積層体33の下面34の図1における左右
端部には、Ag、Ag−Pd等の電極ペーストを塗布
し、焼き付けて形成した第1外部電極36と第2外部電
極37が設けられている。第1外部電極36は積層体3
3の下面34でビアホール41と固着さており、該ビア
ホール41を介して第1内部電極層群を成す内部電極層
321 、323 、325 、327 及びトリミング電極層
39と電気的に接続されている。また、第2外部電極3
7は積層体33の下面34でビアホール42と固着さて
おり、該ビアホール42を介して第2内部電極層群を成
す内部電極層322 、324 、326 、328 と電気的
に接続されている。これにより、第1、第2外部電極3
6、37の間に大きな容量を持つ積層セラミックコンデ
ンサ38が形成されている。
A first external electrode 36 and a second external electrode 37 formed by applying and baking an electrode paste such as Ag or Ag-Pd are provided on the left and right ends of the lower surface 34 of the laminate 33 in FIG. ing. The first external electrode 36 is a laminate 3
3 is fixed to the via hole 41 at the lower surface 34 and is electrically connected to the internal electrode layers 32 1 , 32 3 , 32 5 , 32 7 and the trimming electrode layer 39 forming the first internal electrode layer group via the via hole 41. Have been. Also, the second external electrode 3
Reference numeral 7 denotes a lower surface 34 of the laminate 33, which is fixed to a via hole 42, and is electrically connected to the internal electrode layers 32 2 , 32 4 , 32 6 , and 32 8 forming a second internal electrode layer group via the via hole 42. ing. Thereby, the first and second external electrodes 3
A multilayer ceramic capacitor 38 having a large capacitance is formed between 6 and 37.

【0029】このように構成された積層セラミックコン
デンサ38は、第1、第2外部電極36、37を下向き
にして、印刷配線板(PWB)50の上に第1、第2外
部電極36、37に対応する大きさで形成されたランド
51、52の上に、ハンダ53、54でハンダ付けして
表面実装される。この際、積層体33の積層方向は印刷
配線板50に対し常に垂直な方向となるので、積層セラ
ミックコンデンサ38と印刷配線板50との間の浮遊容
量は一定となり、所望特性を得るための回路設計が容易
となる。また、第1、第2外部電極36、37がともに
積層体33の下面34に形成されており、印刷配線板5
0に形成するランド51、52は第1、第2外部電極3
6、37より少し広い大きさとすれば済むので、積層セ
ラミックコンデンサ38を表面実装するに要するスペー
スは狭くて済む。
In the multilayer ceramic capacitor 38 thus configured, the first and second external electrodes 36 and 37 are placed on a printed wiring board (PWB) 50 with the first and second external electrodes 36 and 37 facing downward. Are soldered with solders 53 and 54 on lands 51 and 52 formed in a size corresponding to. At this time, since the stacking direction of the multilayer body 33 is always perpendicular to the printed wiring board 50, the stray capacitance between the multilayer ceramic capacitor 38 and the printed wiring board 50 becomes constant, and a circuit for obtaining desired characteristics is obtained. Design becomes easy. In addition, the first and second external electrodes 36 and 37 are both formed on the lower surface 34 of the multilayer body 33, and the printed wiring board 5
The lands 51 and 52 formed on the first and second external electrodes 3
Since it is sufficient to make the size slightly wider than 6, 37, the space required for surface mounting the multilayer ceramic capacitor 38 can be small.

【0030】また、ハンダ53、54は、積層セラミッ
クコンデンサ38の下側だけにハンダ付けされるので、
ハンダ53、54が固まるまでの溶融状態において、表
面張力は主に積層セラミックコンデンサ38に対し水平
方向に働くだけであり、積層セラミックコンデンサ38
を回転させるような回転モーメントは殆ど生じない。よ
って、チップ立ち現象が発生することはない。更に、ハ
ンダ53、54が固まった後の残留応力の合力は単に積
層セラミックコンデンサ38を下方に引っ張るだけであ
り、第1、第2外部電極36、37に剥離や割れ(クラ
ック)を生じさせることもない。加えて、内部電極層3
1 〜328 と第1、第2外部電極36、37とを接続
するビアホール41、42は直径が小さく、第1、第2
外部電極36、37の中央部分で繋がっているだけなの
で、第1、第2外部電極36、37と積層体33の界面
とビアホール41、42を介して内部電極層321 〜3
8 まで水分が侵入する可能性は殆どなく、内部電極層
321 〜328 の腐食、イオンマイグレーションによる
特性劣化や絶縁破壊を起こす恐れはない。
Since the solders 53 and 54 are soldered only to the lower side of the multilayer ceramic capacitor 38,
In the molten state until the solders 53 and 54 solidify, the surface tension mainly acts only on the multilayer ceramic capacitor 38 in the horizontal direction.
There is hardly any rotational moment to rotate. Therefore, the chip standing phenomenon does not occur. Furthermore, the resultant force of the residual stress after the solders 53 and 54 are solidified simply pulls the multilayer ceramic capacitor 38 downward, and causes the first and second external electrodes 36 and 37 to peel or crack. Nor. In addition, the internal electrode layer 3
2 1-32 8 and the first via holes 41 and 42 for connecting the second external electrodes 36 and 37 has a small diameter, first, second
Since the connection is made only at the center of the external electrodes 36 and 37, the internal electrode layers 32 1 to 32 3 are connected to the interfaces between the first and second external electrodes 36 and 37 and the stacked body 33 and via holes 41 and 42.
Almost no possibility of water entering to 2 8, corrosion of the internal electrode layers 321 to 323 8, there is no possibility of causing damage or breakdown due to ion migration.

【0031】また、積層体33の積層方向が印刷配線板
50に対し垂直であることから、表面実装したときの積
層体33の上面35にトリミング電極層39が位置する
ため、上方からレーザビームを当てて、トリミング電極
層39を削ることで簡単に容量調整をすることができ
る。しかも、トリミング電極層39は積層体33の上面
35の全体に設けることができるので、調整可能な容量
を大きくすることができる。この点、図20に示した従
来の積層セラミックコンデンサ8では、積層体3の上面
5の両端部を外部電極6、7が覆っているため、トリミ
ング電極層9は積層体3の上面5の全体に設けることが
できず、よって、調整可能な容量も小さい。
Further, since the stacking direction of the stack 33 is perpendicular to the printed wiring board 50, the trimming electrode layer 39 is located on the upper surface 35 of the stack 33 when the surface is mounted. In addition, by trimming the trimming electrode layer 39, the capacitance can be easily adjusted. Moreover, since the trimming electrode layer 39 can be provided on the entire upper surface 35 of the multilayer body 33, the adjustable capacitance can be increased. In this regard, in the conventional multilayer ceramic capacitor 8 shown in FIG. 20, since the external electrodes 6 and 7 cover both ends of the upper surface 5 of the multilayer body 3, the trimming electrode layer 9 covers the entire upper surface 5 of the multilayer body 3. Cannot be provided, and the adjustable capacity is also small.

【0032】図6〜図9に積層セラミックコンデンサ3
8の製造方法を示す。図6〜図9では、図1の積層セラ
ミックコンデンサ38の上側から下側に製造していく工
程を示す。セラミックス粒子,ガラス粒子,添加剤を含
む粉末、バインダー、溶剤、分散剤を混合してスラリー
(泥奨)を作り、ドクターブレード法によりポリエステ
ルフィルム等のキャリアフィルム(PET)上に所定の
厚み(十μm〜数百μm程度)に延ばし、乾燥させてセ
ラミック誘電体のグリーンシートを形成する。このグリ
ーンシートを、積層体33が縦m個×横n個並ぶ一定の
大きさに切断して誘電体シート601 〜609 とする。
誘電体シート601 〜609 は誘電体層311 〜319
に対応する。
FIGS. 6 to 9 show the multilayer ceramic capacitor 3.
8 is shown. 6 to 9 show a process of manufacturing the multilayer ceramic capacitor 38 of FIG. 1 from the upper side to the lower side. A slurry (mud) is prepared by mixing ceramic particles, glass particles, a powder containing an additive, a binder, a solvent, and a dispersant, and is formed on a carrier film (PET) such as a polyester film by a doctor blade method. (about μm to several hundred μm) and dried to form a ceramic dielectric green sheet. The green sheet laminate 33 is vertical the m × lateral n pieces lined constant was cut into a size and a dielectric sheet 60 1 to 60 9.
Dielectric sheet 60 1 to 60 9 dielectric layer 31 1-31 9
Corresponding to

【0033】図6、図8(1)、(2)に示す如く、ま
ず、誘電体シート609 を縦m個×横n個の仮想の誘電
体層319 の区画(図6の一点鎖線U9 で囲まれた区
画)に区切ったときの各仮想区画の内、ビアホール41
に相当する箇所に、ビアホール用の穴61を穿設し、A
g、Ag−Pd、W、Cu、Ag−Cu等の導体ペース
トを穴61の中に印刷により埋め込み、乾燥させて層間
貫通導体層62を形成する。次に、誘電体シート609
の下面の各仮想区画内に、Ag、Ag−Pd等の電極ペ
ーストを印刷し、乾燥させてトリミング電極層39を形
成し、続いて、誘電体シート609 の上面の各仮想区画
内に、Ag、Ag−Pd等の電極ペーストを印刷し、乾
燥させて内部電極層328 を形成する。この際、内部電
極層328 の内、層間貫通導体層62の回りには、円形
の空き領域408 を設ける。
FIG. 6, FIG. 8 (1), as shown in (2), first, a dielectric sheet 60 9 Vertical of m × n horizontal pieces of sections of virtual dielectric layer 31 9 (one-dot chain line in FIG. 6 among the virtual partition when divided into compartments) surrounded by U 9, a via hole 41
A hole 61 for a via hole is formed at a position corresponding to
A conductive paste such as g, Ag-Pd, W, Cu, Ag-Cu or the like is embedded in the hole 61 by printing and dried to form an interlayer penetrating conductive layer 62. Next, the dielectric sheet 60 9
Of the lower surface in each virtual lane, Ag, prints the electrode paste such as Ag-Pd, and dried to form a trimming electrode layer 39, followed by the dielectric sheet 60 9 in each virtual lane of the upper surface of, Ag, printed electrode paste such as Ag-Pd, and dried to form the internal electrode layer 32 8. At this time, in the internal electrode layer 32 8, Around the interlayer through conductor layer 62, providing a circular free space 40 8.

【0034】次に、図6、図8(3)、(4)に示す如
く、誘電体シート608 を縦m個×横n個の仮想の誘電
体層318 の区画(図6の一点鎖線U8 で囲まれた区
画)に区切ったときの各仮想区画の内、ビアホール4
1、42に相当する箇所に、ビアホール用の穴61、6
3を穿設し、Ag、Ag−Pd、W、Cu、Ag−Cu
等の導体ペーストを穴61、63の中に印刷により埋め
込み、乾燥させて層間貫通導体層62、64を形成す
る。続いて、誘電体シート608 の上面の各仮想区画内
に、Ag、Ag−Pd等の電極ペーストを印刷し、乾燥
させて内部電極層327 を形成する。この際、内部電極
層327 の内、層間貫通導体層64の回りには、円形の
空き領域407 を設ける。そして、図6、図8(5)に
示す如く、誘電体層318 の仮想区画が誘電体層319
の仮想区画と一致するようにして、誘電体シート609
の上に608 を重ね合わせる。
Next, FIG. 6, FIG. 8 (3), (4) as shown, sections of the dielectric sheet 60 8 vertical of m × horizontal n virtual dielectric layer 31 8 (one point in FIG. 6 among the virtual partition when divided into compartments) surrounded by a chain line U 8, via holes 4
Holes 61, 6 for via holes are provided at locations corresponding to 1, 42.
3, Ag, Ag-Pd, W, Cu, Ag-Cu
The conductor paste such as is embedded in the holes 61 and 63 by printing and dried to form the interlayer penetrating conductor layers 62 and 64. Then, the dielectric sheet 60 8 in each virtual lane of the upper surface of, Ag, prints the electrode paste such as Ag-Pd, and dried to form the internal electrode layers 32 7. At this time, in the internal electrode layers 32 7, Around the interlayer through conductor layer 64, providing a circular free space 40 7. Then, 6, as shown in FIG. 8 (5), a virtual partition dielectric layer 31 of dielectric layer 31 8 9
The dielectric sheet 60 9
To superimpose 60 8 on top of the.

【0035】次に、図8(6)に示す如く、誘電体シー
ト607 を縦m個×横n個の仮想の誘電体層317 の区
画に区切ったときの各仮想区画の内、ビアホール41、
42に相当する箇所に、ビアホール用の穴61、63を
穿設し、Ag、Ag−Pd、W、Cu、Ag−Cu等の
導体ペーストを穴61、63の中に印刷により埋め込
み、乾燥させて層間貫通導体層62、64を形成する。
続いて、誘電体シート607 の上面の各仮想区画内に、
Ag、Ag−Pd等の電極ペーストを印刷し、乾燥させ
て内部電極層326 を形成する。この際、内部電極層3
6 の内、層間貫通導体層62の回りには、円形の空き
領域406 を設ける。そして、誘電体層317 の仮想区
画が誘電体層318 の仮想区画と一致するようにして、
誘電体シート608 の上に607 を重ね合わせる。
Next, as shown in FIG. 8 (6), among the virtual partition when separated dielectric sheet 60 7 to partition the vertical of m × horizontal n virtual dielectric layer 31 7, via hole 41,
Holes 61 and 63 for via holes are drilled at locations corresponding to 42, and conductive paste such as Ag, Ag-Pd, W, Cu, and Ag-Cu is embedded in the holes 61 and 63 by printing and dried. The interlayer penetrating conductor layers 62 and 64 are formed.
Followed by a dielectric sheet 60 7 in each virtual lane of the upper surface of,
Ag, printed electrode paste such as Ag-Pd, and dried to form the internal electrode layer 32 6. At this time, the internal electrode layer 3
Of 2 6, Around the interlayer through conductor layer 62, providing a circular free space 40 6. Then, as the virtual lane of the dielectric layer 31 7 coincides with the virtual lane of the dielectric layer 31 8,
Superimposing the 60 7 on the dielectric sheet 60 8.

【0036】以下、図6、図8(6)、図9(1)の如
く、誘電体シート606 、604 、602 は誘電体シー
ト608 の場合と全く同様にして、穴61、63を穿設
し、層間貫通導体層62、64と内部電極層325 、3
3 、321 を形成し、この際、層間貫通導体層64の
回りには、円形の空き領域405 、403 、401 を設
ける。また、誘電体シート605 、603 は、誘電体シ
ート607 の場合と全く同様にして、穴61、63を穿
設し、層間貫通導体層62、64と内部電極層324
322 を形成し、この際、層間貫通導体層62の回りに
は、円形の空き領域404 、402 を設け、誘電体シー
ト601 は穴61、63と層間貫通導体層62、64を
誘電体シート607 の場合と同様に形成する。そして、
図8(6)に示す如く、誘電体シート607 の上に、6
6 、605、604 、603 、602 、601 を順に
重ね合わせ、加熱圧着してバー65を形成する(図7
(1)、図9(1)参照)。
[0036] Hereinafter, FIG. 6, FIG. 8 (6), as FIG. 9 (1), the dielectric sheet 60 6, 60 4, 60 2 in the same manner as the case of the dielectric sheet 60 8, holes 61, 63, and the interlayer through conductor layers 62, 64 and the internal electrode layers 32 5 , 3
2 3 , 32 1 are formed, and at this time, circular empty areas 40 5 , 40 3 , 40 1 are provided around the interlayer penetrating conductor layer 64. The dielectric sheets 60 5, 60 3, in the same manner as the case of the dielectric sheet 60 7, drilled holes 61 and 63, the interlayer through conductor layers 62 and 64 and the internal electrode layer 32 4,
32 2 is formed, this time, the rotation of the interlayer through conductor layer 62, a circular free space 40 4, 40 2 provided, the dielectric sheet 60 1 is a hole 61, 63 and the interlayer through conductor layers 62 and 64 likewise form in the case of the dielectric sheet 60 7. And
As shown in FIG. 8 (6), on the dielectric sheet 60 7, 6
0 6, 60 5, 60 4, 60 3, 60 2, 60 1 superposed in this order, and heating and pressure bonding to form a bar 65 (FIG. 7
(1), see FIG. 9 (1)).

【0037】次に、バー65の上面を縦m個×横n個の
仮想の積層体33の区画(図7(1)の一点鎖線X1
区切られた区画)の内、第1、第2外部電極36、37
に相当する箇所に、Ag、Ag−Pd等の電極ペースト
を印刷し、乾燥させて電極66を形成する(図7
(2)、図9(2)参照)。電極66は隣接する仮想区
画の第1、第2外部電極36、37に相当する部分が一
体化している。なお、電極66はAg、W等の金属の蒸
着により形成するようにしても良い。また、内部電極層
321 〜328 の印刷とは別個に、ビアホール用の穴6
1、62の埋め込みを行うようにしたが、内部電極層3
1 〜328 の印刷と一緒にビアホール用の穴61、6
2を埋め込み、層間貫通導体62、64を形成するよう
にしても良い。図7(2)、図9(2)の一点鎖線X2
に沿ってカットし、焼成すれば多数の積層セラミックコ
ンデンサ38が完成する(図9(3)参照)。
Next, among the upper surface of bar 65 compartments lengthwise of m × n horizontal pieces of virtual stack 33 of (compartments separated by one-dot chain line X 1 in FIG. 7 (1)), first, second 2 external electrodes 36, 37
Is printed with an electrode paste such as Ag, Ag-Pd or the like, and dried to form the electrode 66 (FIG. 7).
(2), see FIG. 9 (2)). In the electrode 66, portions corresponding to the first and second external electrodes 36 and 37 of the adjacent virtual section are integrated. The electrode 66 may be formed by vapor deposition of a metal such as Ag or W. Further, separately from the printing of the internal electrode layers 321 to 323 8, the holes 6 for the via hole
1 and 62 are buried, but the internal electrode layer 3
2 1-32 8 Printing with holes for via holes with the 61,6
2 may be buried to form the interlayer through conductors 62 and 64. 7 (2) and 9 (2) dashed line X 2
Then, a large number of multilayer ceramic capacitors 38 are completed by firing and firing (see FIG. 9C).

【0038】このように、上記した実施例によれば、誘
電体シート601 〜609 を重ね合わせ、熱圧着して形
成したバー65の状態で第1、第2外部電極36、37
の元になる電極66を形成しておくことができる。よっ
て、バー65をカットしたあと外部電極を形成するため
に積層体33の向きを揃えるという面倒な工程が不要と
なる。
[0038] Thus, according to the embodiments described above, the overlay dielectric sheets 60 through 603 9, first in the state of the bar 65 which is formed by thermocompression bonding, the second external electrodes 36 and 37
Can be formed in advance. Therefore, a complicated step of aligning the orientation of the stacked body 33 to form the external electrodes after cutting the bar 65 becomes unnecessary.

【0039】なお、図6〜図9では、各誘電体シート6
9 〜602 の上面に各々、Ag、Ag−Pd等の電極
ペーストを印刷し、乾燥させることで内部電極層328
〜321 を形成するようにしたが、これと異なり、各誘
電体シート601 〜608の上面に各々、Ag、Ag−
Pd等の電極ペーストを印刷し、乾燥させることで内部
電極層321 〜328 を形成するようにしても良い。ま
た、トリミング電極層39は省略しても良い。
6 to 9, each dielectric sheet 6
An electrode paste such as Ag or Ag-Pd is printed on the upper surface of each of the electrodes 9 9 to 60 2 and dried to form an internal electrode layer 32 8.
To 32 it was to form a 1, unlike this, each upper surface of each dielectric sheet 60 1 to 60 8, Ag, Ag-
Print the electrode paste such as Pd, may be formed internal electrode layers 32 1-32 8 by drying. Further, the trimming electrode layer 39 may be omitted.

【0040】図10は本発明の第2実施例を示す積層セ
ラミックコンデンサの縦断面図、図11は図10の底面
図である。図1に示した第1実施例の積層セラミックコ
ンデンサ38は、1つのチップ内にコンデンサ素子を1
つ有するタイプであるのに対し、第2実施例では1つの
チップに、2つのコンデンサ素子を設け、一層の省スペ
ース化を図るようにしている。すなわち、セラミックグ
リーンシートから成る誘電体層711 、712 、7
3 、・・、719 と、Ag、Ag−Pd等の電極ペー
ストを印刷、乾燥させて形成し、互いに平面的に一定距
離離して設けた内部電極層72−11 と72−21 、7
2−12 と72−22 、72−13 と72−23 、・
・、72−18 と72−28 、及びトリミング電極層7
9−1と79−2を交互に上下に積層し、加熱圧着後、
焼成により一体化した積層体73を有する。内部電極層
72−11と72−21 、72−12 と72−22 、7
2−13 と72−23 、・・、72−18 と72−
8 、及びトリミング電極層79−1と79−2は図1
の積層体33の内部電極層321 〜328 及びトリミン
グ電極層39と同じ幅(図10のW2 )と長さ(図11
のL6 )を有する。
FIG. 10 is a longitudinal sectional view of a multilayer ceramic capacitor showing a second embodiment of the present invention, and FIG. 11 is a bottom view of FIG. The multilayer ceramic capacitor 38 of the first embodiment shown in FIG. 1 has one capacitor element in one chip.
In the second embodiment, two capacitor elements are provided on one chip to further save space. That is, the dielectric layers 71 1 , 71 2 , 7 made of ceramic green sheets
1 3, ..., and 71 9, Ag, printing an electrode paste such as Ag-Pd, dried formed, the internal electrode layer 72-1 1 72-2 1 provided with planar apart a predetermined distance from each other , 7
2-1 2 and 72-2 2, 72-1 3 and 72 - 2 3, -
·, 72-1 8 and 72-2 8 and the trimming electrode layer 7
9-1 and 79-2 are alternately laminated on top and bottom, and after thermocompression bonding,
It has a laminated body 73 integrated by firing. Internal electrode layers 72-1 1 72-2 1, 72-1 2 72-2 2, 7
2-1 3 and 72 - 2 3, ..., 72-1 8 and 72-
2 8, and trimming the electrode layer 79-1 and 79-2 Figure 1
The length (W 2 in FIG. 10) internal electrode layers 321 to 323 8 and the same width as the trimming electrode layer 39 of the stack 33 (FIG. 11
L 6 ).

【0041】内部電極層72−11 〜72−18 とトリ
ミング電極層79−1は平面的に見て重なり合うように
配置されており、積層体73の下面54の内、内部電極
層72−11 の下側には、図11の上下端部にAg、A
g−Pd等の電極ペーストを印刷し、乾燥させて形成し
た第1、第2外部電極76−1、77−1が設けられて
いる。内部電極層72−11 〜72−18 により1組の
内部電極層が構成されており、この内、第1内部電極層
群を成す内部電極層72−11 、72−13、72−1
5 、72−17 と、トリミング電極層79−1は図11
の左上部において、積層体73の中を上下に設けたビア
ホール81−1により第1外部電極76−1と接続され
ている。また、第2内部電極層群を成す内部電極層72
−12 、72−14 、72−16 、72−18 は図11
の右下部において、積層体73の中を上下に設けたビア
ホール82−1により第2外部電極77−1と接続され
ている。これにより、第1、第2外部電極76−1、7
7−1の間に大きな容量を持つ1つのコンデンサ素子が
形成されている。
The internal electrode layers 72 - 1 ~72-1 8 and the trimming electrode layer 79-1 is arranged so as to overlap in plan view, of the lower surface 54 of the laminate 73, the internal electrode layers 72- 1 to 1 lower, Ag in the upper and lower ends of FIG. 11, a
First and second external electrodes 76-1 and 77-1 formed by printing and drying an electrode paste such as g-Pd are provided. The internal electrode layer 72 - 1 ~72-1 8 a pair of internal electrode layers are configured, among this, the internal electrode layer 72-1 1 constituting the first inner electrode layer group, 72-1 3, 72 -1
5 , 72-1 7 and the trimming electrode layer 79-1 are shown in FIG.
Is connected to the first external electrode 76-1 by via holes 81-1 provided vertically in the stacked body 73. In addition, the internal electrode layers 72 forming the second internal electrode layer group
-1 2, 72-1 4, 72-1 6, 72-1 8 11
Is connected to the second external electrode 77-1 by via holes 82-1 provided above and below the stacked body 73. As a result, the first and second external electrodes 76-1 and 76-1
One capacitor element having a large capacitance is formed between 7-1.

【0042】一方、内部電極層72−21 〜72−28
とトリミング電極層79−2も平面的に見て重なり合う
ように配置されており、積層体73の下面54の内、内
部電極層72−21 の下側には、図11の上下端部にA
g、Ag−Pd等の電極ペーストを印刷し、乾燥させて
形成した第1、第2外部電極76−2、77−2が設け
られている。内部電極層72−21 〜72−28 により
1組の内部電極層が構成されており、この内、第1内部
電極層群を成す内部電極層72−21 、72−23 、7
2−25 、72−27 と、トリミング電極層79−2は
図11の右上部において、積層体73の中を上下に設け
たビアホール80−2により第1外部電極56−2と接
続されている。また、第2内部電極層群を成す内部電極
層72−22 、72−24 、72−26 、72−28
図11の右下部において、積層体73の中を上下に設け
たビアホール81−2により第2外部電極57−2と接
続されている。このように構成された積層セラミックコ
ンデンサ78によれば、第1、第2外部電極76−1と
77−1の側と、第1、第2外部電極76−2と77−
2の側に、2組の独立したコンデンサ素子82、83が
形成される。
On the other hand, the internal electrode layer 72-2 1 ~72-2 8
A trimming electrode layer 79-2 are also arranged to overlap in plan view, of the lower surface 54 of the stack 73, on the lower side of the internal electrode layers 72-2 1, the upper and lower ends of FIG. 11 A
First and second external electrodes 76-2 and 77-2 formed by printing and drying an electrode paste such as g, Ag-Pd or the like are provided. The internal electrode layers 72-2 1 ~72-2 8 one set of which the internal electrode layer is formed, among the internal electrode layers 72-2 1 constituting the first inner electrode layer group, 72-2 3, 7
2-2 5, and 72-2 7, the trimming electrode layer 79-2 in the upper right portion of FIG. 11, the via hole 80-2 provided through the laminate 73 in the vertical is connected to the first external electrode 56-2 ing. The internal electrode layers 72-2 2 constituting the second inner electrode layer group, 72-2 4, 72-2 6, 72-2 8 in the lower right portion of FIG. 11, provided in the laminated body 73 in the vertical The via hole 81-2 connects to the second external electrode 57-2. According to the multilayer ceramic capacitor 78 configured as described above, the first and second external electrodes 76-1 and 77-1 and the first and second external electrodes 76-2 and 77-
On the second side, two sets of independent capacitor elements 82, 83 are formed.

【0043】積層セラミックコンデンサ78は、2組の
第1、第2外部電極76−1、77−1、第1、第2外
部電極76−2、77−2を下向きにして、印刷配線板
(PWB)90の上に第1、第2外部電極76−1、7
7−1、第1、第2外部電極76−2、77−2に対応
する大きさで形成されたランド84−1、85−1、8
4−2、85−2の上に、ハンダ86−1、87−1、
86−2、87−2でハンダ付けして表面実装される。
コンデンサ素子82と83は、各々、トリミング電極層
79−1、79−2をレーザビームで削り、トリミング
することで、独立して容量調整できる。
The multilayer ceramic capacitor 78 has a printed wiring board (2) in which two sets of first and second external electrodes 76-1 and 77-1, and first and second external electrodes 76-2 and 77-2 face downward. PWB) 90, the first and second external electrodes 76-1, 7
7-1, lands 84-1, 85-1, 8 formed with sizes corresponding to the first and second external electrodes 76-2, 77-2.
4-2, 85-2, solder 86-1, 87-1,
Solder at 86-2 and 87-2 and surface mount.
The capacitances of the capacitor elements 82 and 83 can be independently adjusted by trimming and trimming the trimming electrode layers 79-1 and 79-2 with a laser beam.

【0044】この際、積層体83の積層方向は印刷配線
板90に対し常に垂直な方向となるので、積層セラミッ
クコンデンサ78と印刷配線板80との間の浮遊容量は
一定となり、所望特性を得るための回路設計が容易とな
る。また、第1、第2外部電極76−1、77−1、第
1、第2外部電極76−2、77−2がともに積層体8
3の下面88に形成されており、印刷配線板90に形成
するランド84−1、85−1、84−2、85−2は
第1、第2外部電極76−1、77−1、第1、第2外
部電極76−2、77−2より少し広い大きさとすれば
済むので、積層セラミックコンデンサ78を表面実装す
るに要するスペースは狭くて済む。
At this time, since the stacking direction of the multilayer body 83 is always perpendicular to the printed wiring board 90, the stray capacitance between the multilayer ceramic capacitor 78 and the printed wiring board 80 becomes constant, and desired characteristics are obtained. Circuit design is facilitated. In addition, the first and second external electrodes 76-1 and 77-1, and the first and second external electrodes 76-2 and 77-2 are both stacked bodies 8
3 and the lands 84-1, 85-1, 84-2, and 85-2 formed on the printed wiring board 90 are first and second external electrodes 76-1, 77-1, and Since the size may be slightly wider than the first and second external electrodes 76-2 and 77-2, the space required for surface mounting the multilayer ceramic capacitor 78 may be small.

【0045】図12に積層セラミックコンデンサ78の
製造方法を示す。図6、図7(1)で示したバー65
(図7参照)と同じ工程によりバー89を製造する。図
12(1)参照)。そして、バー89の上面を仮想の積
層体83の区画(図12(1)の一点鎖線Y1 で区切ら
れた区画)の内、第1、第2外部電極86−1、86−
2、第1、第2外部電極87−1、87−2に相当する
箇所に、Ag、Ag−Pd等の電極ペーストを印刷し、
乾燥させて電極91を形成する(図12(2)参照)。
電極91は左右に隣接する仮想区画の第1外部電極86
−1と第2外部電極87−1、第1外部電極86−2と
第2外部電極87−2に相当する部分が一体化してい
る。図12(2)の一点鎖線Y2 に沿ってカットし、焼
成すれば多数の積層セラミックコンデンサ78(図1
0、図11参照)が完成する。
FIG. 12 shows a method of manufacturing the multilayer ceramic capacitor 78. The bar 65 shown in FIGS.
The bar 89 is manufactured by the same process as that shown in FIG. FIG. 12 (1)). Then, the upper surface of the bar 89 is formed of the first and second external electrodes 86-1 and 86-in the sections of the virtual laminated body 83 (the sections sectioned by the dashed line Y 1 in FIG. 12A).
2. Printing an electrode paste such as Ag, Ag-Pd, etc. on portions corresponding to the first and second external electrodes 87-1 and 87-2,
The electrode 91 is formed by drying (see FIG. 12B).
The electrode 91 is a first external electrode 86 of a virtual section adjacent to the left and right.
-1 and a portion corresponding to the second external electrode 87-1, and portions corresponding to the first external electrode 86-2 and the second external electrode 87-2 are integrated. 12 (2) is cut along one-dot chain line Y 2 of, if firing a number of multilayer ceramic capacitor 78 (FIG. 1
0, see FIG. 11) is completed.

【0046】上記した第2実施例によれば、バー89の
状態で第1、第2外部電極86−1、87−1、第1、
第2外部電極86−2、87−2の元になる電極91を
形成しておくことができる。よって、バー89をカット
したあと外部電極を形成するために積層体83の向きを
揃えるという面倒な工程が不要となる。また、1つのチ
ップ内に2つの独立したコンデンサ素子82、83が内
蔵されているので、1つのチップをPWBに実装するだ
けで、2つのコンデンサ素子の実装を済ますことができ
る。更に、PWB90の上に2つのコンデンサ素子を表
面実装する場合、図1に示した積層セラミックコンデン
サ38を2つ実装することにすると、2つの積層セラミ
ックコンデンサ38を或る程度距離を離して取り付ける
す必要が有るのに対し、積層セラミックコンデンサ78
であれば1つで済むので省スペース化を図ることができ
る。
According to the second embodiment described above, the first and second external electrodes 86-1, 87-1, the first,
The electrode 91 serving as a source of the second external electrodes 86-2 and 87-2 can be formed. Therefore, a troublesome process of aligning the orientation of the stacked body 83 to form the external electrodes after cutting the bar 89 is not required. Further, since two independent capacitor elements 82 and 83 are built in one chip, the mounting of two capacitor elements can be completed only by mounting one chip on the PWB. Further, when two capacitor elements are surface-mounted on the PWB 90, if the two multilayer ceramic capacitors 38 shown in FIG. 1 are mounted, the two multilayer ceramic capacitors 38 are mounted with a certain distance therebetween. It is necessary to use a monolithic ceramic capacitor 78
In this case, only one is required, so that space can be saved.

【0047】なお、上記した第2実施例では、1つのチ
ップ内に2つのコンデンサ素子を内蔵させる場合につ
き、説明したが、1つのチップ内に3つ以上のコンデン
サ素子を内蔵した積層セラミックコンデンサも同様に形
成することができる。また、トリミング電極層79−
1、79−2は省略しても良い。
In the above-described second embodiment, the case where two capacitor elements are built in one chip has been described. However, a multilayer ceramic capacitor having three or more capacitor elements built in one chip is also described. It can be formed similarly. Also, the trimming electrode layer 79-
1, 79-2 may be omitted.

【0048】図13は本発明の第3実施例を示す積層セ
ラミックコンデンサの縦断面図、図14は図13の底面
図である。図1に示した第1実施例の積層セラミックコ
ンデンサ38では、ビアホール41、42を積層体33
の上下方向に直線的に設け、ビアホール41、42の下
端を第1、第2外部電極の上面の中央部分に直接接続す
るようにしたが、第3実施例では、積層体の下面に設け
た引き出し電極層を介して間接的に接続するようにして
ある。
FIG. 13 is a longitudinal sectional view of a multilayer ceramic capacitor showing a third embodiment of the present invention, and FIG. 14 is a bottom view of FIG. In the multilayer ceramic capacitor 38 of the first embodiment shown in FIG.
In the third embodiment, the lower ends of the via holes 41 and 42 are directly connected to the central portions of the upper surfaces of the first and second external electrodes, but in the third embodiment, they are provided on the lower surface of the laminate. The connection is made indirectly via the extraction electrode layer.

【0049】すなわち、セラミックグリーンシートから
成る誘電体層1011 、1012 、1013 、・・、1
019 と、Ag、Ag−Pd等の電極ペーストを印刷、
乾燥させて形成した内部電極層1021 、1022 、1
023 、・・、1028 、及びトリミング電極層109
を交互に上下に積層し、加熱圧着後、焼成により一体化
した積層体103が設けられている。内部電極層102
1 〜1028 及びトリミング電極層109は図1の積層
体33の内部電極層321 〜328 及びトリミング電極
層39と同じ幅(図13のW2 )と長さ(図14の
6 )を有する。積層体103の下面104の左右端部
の中央部分には、Ag、Ag−Pd等の電極ペーストを
印刷、乾燥させて形成した細長い第1、第2引き出し電
極層120、121が設けられている。そして、積層体
103の下面104の左右端部には、第1、第2引き出
し電極層120、121の内、外側の半分を被うように
して、Ag、Ag−Pd等の電極ペーストを印刷し、乾
燥させて形成した第1、第2外部電極106、107が
設けられている。
That is, the dielectric layers 101 1 , 101 2 , 101 3 ,.
And 01 9, Ag, an electrode paste such as Ag-Pd printing,
The internal electrode layers 102 1 , 102 2 , 1 formed by drying
02 3, ..., 102 8, and trimming the electrode layer 109
Are alternately stacked one on top of the other, and a laminated body 103 integrated by heating and pressing and then firing is provided. Internal electrode layer 102
1-102 8 and trimming the electrode layer 109 and the length (W 2 in FIG. 13) internal electrode layers 321 to 323 8 and the same width as the trimming electrode layer 39 of the laminate 33 of FIG. 1 (L 6 in FIG. 14) Having. At the center of the left and right ends of the lower surface 104 of the laminate 103, elongated first and second extraction electrode layers 120 and 121 formed by printing and drying an electrode paste such as Ag or Ag-Pd are provided. . An electrode paste such as Ag or Ag-Pd is printed on the left and right ends of the lower surface 104 of the stacked body 103 so as to cover the outer half of the first and second lead electrode layers 120 and 121. Then, first and second external electrodes 106 and 107 formed by drying are provided.

【0050】内部電極層1012 〜1018 は、図1の
内部電極層322 〜328 と全く同様に形成されてお
り、この内、内部電極層1022 、1024 、102
6 、1028 には第13図の左端近くに空き領域110
2 、1104 、1106 、1108 が設けられており、
内部電極層1023 、1025 、1027 には第13図
の右端近くに空き領域1101 、1103 、1105
1107 が設けられている。内部電極層1021 にも空
き領域1101 が設けられているが、図1の内部電極層
321 の空き領域401 より内側に配置されている。
The internal electrode layers 101 2-101 8 is exactly the same form as the internal electrode layer 32 2-32 8 in FIG. 1, among the internal electrode layers 102 2, 102 4, 102
6, the 102 8 free space 110 near the left end of FIG. 13
2 , 110 4 , 110 6 , 110 8 are provided,
The internal electrode layer 102 3, 102 5, 102 7 empty area 110 1 near the right end of FIG. 13 to, 110 3, 110 5,
110 7 is provided. Although the free region 110 1 in the internal electrode layer 102 1 is provided, it is disposed inside the inner electrode layer 32 1 of the free space 40 1 in FIG. 1.

【0051】内部電極層1021 、1023 、102
5 、1027 は第1内部電極層群を成す。空き領域11
1 、1103 、1105 、1107 の中心を通して上
下方向に形成されたビアホール111Aにより、内部電
極層1021 、1023 、1025 、1027 とトリミ
ング電極層109が共通接続されている。そして、第1
引き出し電極層120の内、積層体103の下面104
の中心寄りの部分(第1外部電極106から内側にはみ
出した部分)がビアホール111Bにより、内部電極層
1021 と接続されており、これにより、第1外部電極
106が第1引き出し電極層120を介して間接的に内
部電極層1021 、1023 、1025 、1027 及び
トリミング電極層109と接続されている。
The internal electrode layers 102 1 , 102 3 , 102
5, 102 7 forms a first inner electrode layer group. Free space 11
The 0 1, 110 3, 110 5, 110 7 via hole 111A formed in the vertical direction through the center of the inner electrode layers 102 1, 102 3, 102 5, 102 7 and a trimming electrode layer 109 are connected in common. And the first
Outer electrode layer 120, lower surface 104 of laminate 103
(The portion protruding inward from the first external electrode 106) is connected to the internal electrode layer 102 1 by a via hole 111B, whereby the first external electrode 106 connects the first extraction electrode layer 120 to the internal electrode layer 102 1. through and are indirectly connected to the internal electrode layers 102 1, 102 3, 102 5, 102 7 and trimming the electrode layer 109.

【0052】一方、内部電極層1022 、1024 、1
026 、1028 は第2内部電極層群を成す。空き領域
1102 、1104 、1106 の中心を通して上下方向
に形成されたビアホール112Aにより、内部電極層1
022 、1024 、1026、1028 が共通接続され
ている。そして、第2引き出し電極層121の内、積層
体103の下面104の中心寄りの部分(第2外部電極
107から内側にはみ出した部分)が空き領域1011
の中心を通して上下に形成されたビアホール112Bに
より、内部電極層1022 と接続されており、これによ
り、第2外部電極107が第2引き出し電極層121を
介して間接的に内部電極層1022 、1024 、102
6 、1028 と接続されている。これにより、第1、第
2外部電極106、107の間に大きな容量を持つ積層
セラミックコンデンサ108が形成されている。
On the other hand, the internal electrode layers 102 2 , 102 4 , 1
02 6, 102 8 forms a second inner electrode layer group. Via holes 112A formed vertically through the centers of the empty regions 110 2 , 110 4 , and 110 6 allow the internal electrode layer 1
02 2, 102 4, 102 6, 102 8 are commonly connected. In the second extraction electrode layer 121, a portion near the center of the lower surface 104 of the multilayer body 103 (a portion protruding inward from the second external electrode 107) is a free space 101 1.
Are connected to the internal electrode layer 102 2 by via holes 112B formed vertically through the center of the internal electrode layer 102 2 , whereby the second external electrode 107 is indirectly connected to the internal electrode layer 102 2 via the second extraction electrode layer 121. 102 4 , 102
6, 102 8 to be connected. As a result, a multilayer ceramic capacitor 108 having a large capacitance is formed between the first and second external electrodes 106 and 107.

【0053】このように構成された積層セラミックコン
デンサ108は、第1、第2外部電極106、107を
下向きにして、印刷配線板(PWB)130の上に第
1、第2外部電極106、107に対応する大きさで形
成されたランド131、132の上に、ハンダ133、
134でハンダ付けして表面実装される。トリミング電
極層109をレーザビームで削り、トリミングすること
で、容量調整できる。
In the multilayer ceramic capacitor 108 thus configured, the first and second external electrodes 106 and 107 are placed on a printed wiring board (PWB) 130 with the first and second external electrodes 106 and 107 facing downward. On the lands 131 and 132 formed in a size corresponding to
Solder at 134 and surface mounted. By trimming and trimming the trimming electrode layer 109 with a laser beam, the capacitance can be adjusted.

【0054】この際、積層体103の積層方向は印刷配
線板130に対し常に垂直な方向となるので、積層セラ
ミックコンデンサ108と印刷配線板130との間の浮
遊容量は一定となり、所望特性を得るための回路設計が
容易となる。また、第1、第2外部電極106、107
が積層体103の下面104に形成されており、印刷配
線板130に形成するランド131、132は第1、第
2外部電極106、107より少し広い大きさとすれば
済むので、積層セラミックコンデンサ108を表面実装
するに要するスペースは狭くて済む。
At this time, since the stacking direction of the multilayer body 103 is always perpendicular to the printed wiring board 130, the stray capacitance between the multilayer ceramic capacitor 108 and the printed wiring board 130 becomes constant, and desired characteristics are obtained. Circuit design is facilitated. Also, the first and second external electrodes 106 and 107
Are formed on the lower surface 104 of the multilayer body 103, and the lands 131 and 132 formed on the printed wiring board 130 need only be slightly larger than the first and second external electrodes 106 and 107. The space required for surface mounting is small.

【0055】図15、図16に積層セラミックコンデン
サ103の製造方法を示す。セラミックグリーンシート
を、積層体103が縦m個×横n個並ぶ一定の大きさに
切断して誘電体シート1601 〜1609 とする。誘電
体シート1601 〜1609は誘電体層1021 〜10
9 に対応する。誘電体シート1601 〜1609 の各
々には図6、図8に示した誘電体シート601 〜609
におけるトリミング電極層39、内部電極層321 〜3
8 、空き領域401 〜408 、層間貫通導体62、6
4と同様にして、トリミング電極層109、内部電極層
1021 〜1028 、空き領域1101 〜1108 、層
間貫通導体162、164を形成する。
FIGS. 15 and 16 show a method of manufacturing the multilayer ceramic capacitor 103. FIGS. The ceramic green sheet laminate 103 is longitudinally of m × lateral n pieces lined constant was cut into a size and a dielectric sheet 160 1-160 9. Dielectric sheet 160 1-160 9 dielectric layer 102 1-10
Corresponding to 2 9. 6 to each of the dielectric sheet 160 1-160 9, the dielectric sheet 60 through 603 9 shown in FIG. 8
Of the trimming electrode layer 39 and the internal electrode layers 32 1 to 32
2 8, the free space 40 1-40 8, interlayer vias 62,6
4, the trimming electrode layer 109, the internal electrode layers 102 1 to 102 8 , the empty regions 110 1 to 110 8 , and the interlayer through conductors 162 and 164 are formed.

【0056】但し、誘電体シート1602 に形成する空
き領域1101 と層間貫通導体164は、図6、図8に
比べて少し内部電極層1021 の中心寄り(図15の右
寄り)とする。また、誘電体シート1601 に形成する
層間貫通導体164は誘電体シート1602 に形成する
層間貫通導体164の図15における真上に来るように
し、層間貫通導体162は誘電体シート1602 に形成
する層間貫通導体162より図15における少し左寄り
に来るようにする。誘電体シート1601 の上面には、
Ag、Ag−Pd等の電極ペーストを印刷し、乾燥させ
て第1、第2引き出し電極層120、121を形成す
る。そして、誘電体シート1609 〜1601 を下から
上に順に重ね合わせ、加熱圧着してバー165を形成す
る(図16(1)参照)。
[0056] However, the free space 110 1 and interlayer vias 164 formed on the dielectric sheet 160. 2, 6, and little internal electrode layer 102 1 of inboard (right side in FIG. 15) as compared to FIG. Further, the through-hole conductor 164 formed on the dielectric sheet 160 1 is positioned directly above the through-hole conductor 164 formed on the dielectric sheet 160 2 in FIG. 15, and the through-hole conductor 162 is formed on the dielectric sheet 160 2 . 15 slightly to the left of the inter-layer through conductor 162 in FIG. On the upper surface of the dielectric sheet 1601,
An electrode paste such as Ag or Ag-Pd is printed and dried to form first and second extraction electrode layers 120 and 121. Then, superimposed in this order on the dielectric sheet 160 9-160 1 from below, then heat-pressing to form a bar 165 (see FIG. 16 (1)).

【0057】次に、バー165の上面を縦m個×横n個
の仮想の積層体103の区画(図16(1)の一点鎖線
1 で区切られた区画)の内、第1、第2外部電極10
6、107に相当する箇所に、Ag、Ag−Pd等の電
極ペーストを印刷し、乾燥させるか、或いは。Ag、W
等の金属を蒸着するなどして電極166を形成する(図
16(2)参照)。電極166は隣接する仮想区画の第
1、第2外部電極106、107に相当する部分が一体
化している。図16(2)の一点鎖線Z2 に沿ってカッ
トし、焼成すれば多数の積層セラミックコンデンサ10
8が完成する(図13参照)。
Next, among the upper surface of the bar 165 longitudinally of m × horizontal n virtual compartments of the stack 103 of (compartments separated by one-dot chain line Z 1 in FIG. 16 (1)), first, second 2 external electrodes 10
Print electrode paste such as Ag, Ag-Pd, etc. on portions corresponding to 6, 107, and dry; or Ag, W
The electrode 166 is formed by evaporating a metal such as (see FIG. 16B). In the electrode 166, portions corresponding to the first and second external electrodes 106 and 107 of the adjacent virtual section are integrated. Cut along one-dot chain line Z 2 in FIG. 16 (2), a number of the laminated ceramic capacitor 10 if firing
8 is completed (see FIG. 13).

【0058】このように、上記した第3実施例によれ
ば、第1実施例と同様の効果を奏することができ、誘電
体シート1601 〜1609 を重ね合わせ、熱圧着して
形成したバー165の状態で第1、第2外部電極10
6、107の元になる電極166を形成しておくことが
できる。よって、バー165をカットしたあと外部電極
を形成するために積層体103の向きを揃えるという面
倒な工程が不要となる。また、表面実装したときの積層
セラミックコンデンサ108と印刷配線板130との間
の浮遊容量を一定とでき、表面実装に要するスペースも
狭くて済む。また、チップ立ち現象が発生せず、ハンダ
133、134が固まった後の残留応力で第1、第2外
部電極106、107に剥離や割れ(クラック)を生じ
させることもない。また、ビアホール111B、112
Bは直径が小さく、第1、第2引き出し電極120、1
21の中央部分で繋がっているだけであり、しかも、第
1、第2引き出し電極120、121にはとくに残留応
力が働かず、剥離や割れ(クラック)が生じることがな
いので、積層体133との界面とビアホール111B、
111A、112B、112Aを介して内部電極層10
1 〜1028 まで水分が侵入する可能性は殆どなく、
内部電極層1021 〜1028 の腐食、イオンマイグレ
ーションによる特性劣化や絶縁破壊を起こす恐れはな
い。
[0058] Thus, according to the third embodiment described above, it is possible to achieve the same effect as the first embodiment, the overlay dielectric sheet 160 1-160 9 was formed by thermocompression bonding bar In the state of 165, the first and second external electrodes 10
An electrode 166 serving as a base for the elements 6 and 107 can be formed in advance. Therefore, a complicated step of aligning the orientation of the stacked body 103 to form the external electrodes after cutting the bar 165 is not required. Further, the stray capacitance between the multilayer ceramic capacitor 108 and the printed wiring board 130 when mounted on the surface can be kept constant, and the space required for surface mounting can be reduced. In addition, the chip standing phenomenon does not occur, and the first and second external electrodes 106 and 107 do not peel or crack due to residual stress after the solders 133 and 134 are solidified. Also, via holes 111B, 112B
B has a small diameter, and the first and second extraction electrodes 120, 1
Since the first and second extraction electrodes 120 and 121 are not connected to each other at all only at the central portion of the first and second extraction electrodes 21 and 121, and no peeling or cracking occurs, the first and second extraction electrodes 120 and 121 are not connected to each other. Interface and via hole 111B,
Internal electrode layer 10 via 111A, 112B, 112A
2 1-102 possibility of moisture penetrating to 8 little,
There is no risk of corrosion of the internal electrode layers 102 1 to 102 8 , deterioration of characteristics due to ion migration, or dielectric breakdown.

【0059】また、表面実装したときの積層体103の
上面105にトリミング電極層109が位置するため、
上方からレーザビームを当てて、トリミング電極層10
9を削ることで簡単に容量調整をすることができる。し
かも、トリミング電極層109は積層体103の上面1
05の全体に設けることができるので、調整可能な容量
を大きくすることができる。また、ビアホール111
B、112Bは、ペースト乾燥時に溶剤が分解、蒸発し
たり、焼成時に誘電体層の部分より早く収縮したりし
て、図17(1)、(2)に示す如く、積層体103の
下面104の内、当該ビアホール111B、112Bの
形成箇所に凹み170、171が生じても、第1、第2
外部電極106、107は各々、第1、第2引き出し電
極層120、121を介して間接的に積層体103の一
番下面寄りのビアホール111B、112Bと結合され
るので、第1、第2外部電極106、107には凹みが
生じないようにでき、印刷配線板130に対するハンダ
付け不良の発生を防ぐことができる。この点、図1の例
では、積層体33の下面34の内、ビアホール41の形
成箇所に凹み90が生じると、第1外部電極36にも凹
み91が生じ、印刷配線板50に対するハンダ付け不良
が発生する恐れがある。
Further, since the trimming electrode layer 109 is located on the upper surface 105 of the laminate 103 when the surface is mounted,
A trimming electrode layer 10 is irradiated with a laser beam from above.
It is possible to easily adjust the capacity by cutting 9. Moreover, the trimming electrode layer 109 is formed on the upper surface 1 of the stacked body 103.
05, it is possible to increase the adjustable capacity. Also, via holes 111
B and 112B decompose and evaporate the solvent when the paste is dried, and shrink faster than the dielectric layer during the firing, and as shown in FIGS. Of the via holes 111B and 112B, the first and second recesses 170 and 171 may be formed.
The external electrodes 106 and 107 are indirectly coupled to the via holes 111B and 112B on the lowermost side of the stacked body 103 via the first and second lead electrode layers 120 and 121, respectively, so that the first and second external electrodes are formed. The electrodes 106 and 107 can be prevented from being dented, so that the occurrence of soldering failure to the printed wiring board 130 can be prevented. In this regard, in the example of FIG. 1, when the recess 90 is formed at the formation position of the via hole 41 in the lower surface 34 of the stacked body 33, the recess 91 is also formed in the first external electrode 36, and the soldering failure to the printed wiring board 50 occurs. May occur.

【0060】なお、上記した第3実施例では、トリミン
グ電極層を設ける場合につき説明したが、省略するよう
にしても良い。また、1つのチップ内に1つのコンデン
サ素子を内蔵させる場合につき説明したが、第2実施例
の場合と同様にして、1つのチップ内に2以上のコンデ
ンサ素子を内蔵した積層セラミックコンデンサとするこ
ともできる。すなわち、第2実施例の図12(2)にお
いて、バー88を図16(1)のバー165に置き換え
た上で電極89と同じ形の電極を形成し、隣接するn個
(nは2以上の整数)のコンデンサ素子が一体となるよ
うに切断することで任意数のコンデンサ素子を内蔵した
積層セラミックコンデンサを簡単に実現できる。
In the third embodiment, the case where the trimming electrode layer is provided has been described, but it may be omitted. Also, the case where one capacitor element is built in one chip has been described, but a multilayer ceramic capacitor having two or more capacitor elements built in one chip in the same manner as in the second embodiment. Can also. That is, in FIG. 12B of the second embodiment, the bar 88 is replaced with the bar 165 of FIG. 16A, and an electrode having the same shape as the electrode 89 is formed. (Integer) can be easily realized as a multilayer ceramic capacitor having an arbitrary number of built-in capacitor elements.

【0061】この複合積層セラミックコンデンサは、1
つのチップ内に、図13と同様の内部電極層とトリミン
グ電極層と第1、第2引き出し電極層及び図12(2)
と同様の第1、第2外部電極の全てを含むコンデンサ素
子を複数組有するものとなる。そして、各内部電極層組
毎に、第1内部電極層群を成す各内部電極層間及び対応
する第1外部電極を積層体内に設けた層間貫通導体及び
第1引き出し電極により共通接続され、各内部電極組毎
に第2内部電極層群を成す各内部電極層間及び対応する
第2外部電極を積層体内に設けた層間貫通導体及び第2
引き出し電極により共通接続される。更に、各内部電極
層組毎に、積層体の上面側から数えて2番目の内部電極
層と対応するトリミング電極層が層間貫通導体により共
通接続される。
The composite multilayer ceramic capacitor has the following characteristics.
In one chip, the same internal electrode layer, trimming electrode layer, first and second extraction electrode layers as in FIG. 13 and FIG.
And a plurality of sets of capacitor elements including all of the first and second external electrodes. Then, for each internal electrode layer set, each internal electrode layer forming a first internal electrode layer group and a corresponding first external electrode are connected in common by an interlayer through conductor and a first lead electrode provided in a laminate, and each internal electrode layer A second through electrode provided between the internal electrode layers forming a second internal electrode layer group for each electrode set and a corresponding second external electrode in the laminate;
They are commonly connected by a lead electrode. Further, a trimming electrode layer corresponding to the second internal electrode layer counted from the upper surface side of the stacked body is commonly connected to each of the internal electrode layer sets by an interlayer through conductor.

【0062】[0062]

【発明の効果】本発明によれば、第1、第2外部電極を
積層体の下面に形成し、第1内部電極層群を成す各内部
電極層間及び第1外部電極を積層体内に設けた層間貫通
導体、または積層体内に設けた層間貫通導体と積層体の
下面に設けた第1引き出し電極により接続し、第2内部
電極層群を成す各内部電極層間及び第2外部電極を積層
体内に設けた層間貫通導体、または積層体内に設けた層
間貫通導体と積層体の下面に設けた第2引き出し電極に
より接続したことにより、積層体を積層方向に見たとき
の底面側に第1、第2外部電極を設ければ良いので、多
数の積層体を一体にしたバーを形成し、1つづつ積層体
をカットして積層セラミックコンデンサを製造する場
合、各積層体にカットする前に第1、第2外部電極を形
成しておくことができ、バラバラにカットした後、積層
体を一定の向きに揃え、第1、第2外部電極を形成する
という面倒な作業をしなくて済む。
According to the present invention, the first and second external electrodes are formed on the lower surface of the multilayer body, and the internal electrode layers and the first external electrodes forming the first internal electrode layer group are provided in the multilayer body. Each of the internal electrode layers and the second external electrode forming the second internal electrode layer group are connected to the interlayer through conductor or the interlayer through conductor provided in the laminate by the first lead electrode provided on the lower surface of the laminate. By connecting the provided through-layer conductor or the through-layer conductor provided in the laminate by the second lead electrode provided on the lower surface of the laminate, the first and second through-holes are provided on the bottom side when the laminate is viewed in the laminating direction. (2) Since it is sufficient to provide external electrodes, a bar in which a large number of laminated bodies are integrated is formed, and when a laminated ceramic capacitor is manufactured by cutting one laminated body at a time, first cutting is performed before cutting into each laminated body. , The second external electrode can be formed in advance. , After cutting into pieces, aligning the stack to the predetermined direction, first, it is not necessary to the tedious task of forming the second external electrode.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施例に係る積層セラミックコン
デンサの縦断面図である。
FIG. 1 is a longitudinal sectional view of a multilayer ceramic capacitor according to a first embodiment of the present invention.

【図2】図1のII−II´線に沿った縦断面図であ
る。
FIG. 2 is a longitudinal sectional view taken along line II-II ′ of FIG.

【図3】図1の積層セラミックコンデンサの平面図であ
る。
FIG. 3 is a plan view of the multilayer ceramic capacitor of FIG. 1;

【図4】図1のIV−IV´線に沿った横断面図であ
る。
FIG. 4 is a transverse sectional view taken along the line IV-IV ′ of FIG. 1;

【図5】図1のV−V´線に沿った横断面図である。FIG. 5 is a transverse sectional view taken along line VV ′ of FIG. 1;

【図6】図1の積層セラミックコンデンサの製造方法の
説明図である。
FIG. 6 is an explanatory diagram of a method of manufacturing the multilayer ceramic capacitor of FIG.

【図7】図1の積層セラミックコンデンサの製造方法の
説明図である。
FIG. 7 is an explanatory diagram of a method of manufacturing the multilayer ceramic capacitor of FIG.

【図8】図1の積層セラミックコンデンサの製造方法の
説明図である。
FIG. 8 is an explanatory diagram of a method of manufacturing the multilayer ceramic capacitor of FIG.

【図9】図1の積層セラミックコンデンサの製造方法の
説明図である。
FIG. 9 is an explanatory diagram of a method of manufacturing the multilayer ceramic capacitor of FIG.

【図10】本発明の第2実施例に係る積層セラミックコ
ンデンサの縦断面図である。
FIG. 10 is a longitudinal sectional view of a multilayer ceramic capacitor according to a second embodiment of the present invention.

【図11】図10の積層セラミックコンデンサの底面図
である。
11 is a bottom view of the multilayer ceramic capacitor of FIG.

【図12】図10の積層セラミックコンデンサの製造方
法の説明図である。
12 is an explanatory diagram of the method for manufacturing the multilayer ceramic capacitor of FIG.

【図13】本発明の第3実施例に係る積層セラミックコ
ンデンサの縦断面図である。
FIG. 13 is a longitudinal sectional view of a multilayer ceramic capacitor according to a third embodiment of the present invention.

【図14】図13の積層セラミックコンデンサの底面図
である。
14 is a bottom view of the multilayer ceramic capacitor of FIG.

【図15】図13の積層セラミックコンデンサの製造方
法の説明図である。
15 is an explanatory diagram of the method for manufacturing the multilayer ceramic capacitor of FIG.

【図16】図13の積層セラミックコンデンサの製造方
法の説明図である。
FIG. 16 is an explanatory diagram of the method for manufacturing the multilayer ceramic capacitor of FIG.

【図17】図13の積層セラミックコンデンサの利点を
従来例と対比して説明するための説明図である。
FIG. 17 is an explanatory diagram for explaining advantages of the multilayer ceramic capacitor of FIG. 13 in comparison with a conventional example.

【図18】従来の積層セラミックコンデンサの縦断面図
である。
FIG. 18 is a longitudinal sectional view of a conventional multilayer ceramic capacitor.

【図19】図18の積層セラミックコンデンサの平面図
である。
19 is a plan view of the multilayer ceramic capacitor of FIG.

【図20】図18のXX−XX´線に沿った横断面図で
ある。
20 is a transverse sectional view taken along the line XX-XX 'of FIG.

【図21】図18の積層セラミックコンデンサの製造方
法の説明図である。
21 is an explanatory diagram of the method for manufacturing the multilayer ceramic capacitor in FIG.

【図22】図18の積層セラミックコンデンサの製造方
法の説明図である。
FIG. 22 is an explanatory diagram of the method for manufacturing the multilayer ceramic capacitor of FIG.

【図23】図18の積層セラミックコンデンサの製造方
法の説明図である。
FIG. 23 is an explanatory diagram of the method for manufacturing the multilayer ceramic capacitor of FIG. 18.

【図24】図18の積層セラミックコンデンサの問題点
の説明図である。
FIG. 24 is an explanatory diagram of a problem of the multilayer ceramic capacitor of FIG. 18;

【図25】図18の積層セラミックコンデンサの他の問
題点の説明図である。
FIG. 25 is an explanatory diagram of another problem of the multilayer ceramic capacitor of FIG. 18;

【図26】従来の他の積層セラミックコンデンサの縦断
面図である。
FIG. 26 is a longitudinal sectional view of another conventional multilayer ceramic capacitor.

【図27】図26のXXVII−XXVII´線に沿っ
た縦断面図である。
FIG. 27 is a longitudinal sectional view taken along the line XXVII-XXVII ′ of FIG. 26;

【符号の説明】[Explanation of symbols]

311 〜319 、711 〜719 、1011 〜1018
誘電体層 321 〜328 、72−11 〜72−18 、72−21
〜72−28 、1021 〜1028 内部電極層 33、73、103 積層体 34、54、104 下面 35、105 上面 36、76−1、76−2、106 第1外部電極 37、77−1、77−2、107 第2外部電極 38、78、108 積層セラミックコンデンサ 39、79−1、79−2、109 トリミング電極層 401 〜408 、1101 〜1108 空き領域 41、42、81−1、81−2、82−1、82−
2、111A、111B 112A、112B ビアホール 50、90、130 印刷配線板 51、52、84−1、84−2、85−1、85−
2、131、132 ランド 53、54、86−1、86−2、87−1、87−
2、133、134 ハンダ 601 〜609 、1601 〜1609 誘電体シート 62、64、162、164 層間貫通導体 65、88、165 バー 66、89、166 電極 120 第1引き出し電極 121 第2引き出し電極
31 1 to 31 9 , 71 1 to 71 9 , 101 1 to 101 8
Dielectric layer 32 1-32 8, 72-1 1 ~72-1 8, 72-2 1
~72-2 8, 102 1 to 102 8 internal electrode layers 33,73,103 laminate 34,54,104 underside 35,105 top 36,76-1,76-2,106 first external electrode 37,77- 1,77-2,107 second external electrodes 38,78,108 multilayer ceramic capacitor 39,79-1,79-2,109 trimming electrode layer 40 1-40 8, 1101 8 free space 41, 81-1, 81-2, 82-1, 82-
2, 111A, 111B 112A, 112B Via holes 50, 90, 130 Printed wiring boards 51, 52, 84-1, 84-2, 85-1, 85-
2, 131, 132 lands 53, 54, 86-1, 86-2, 87-1, 87-
2, 133, 134 Solder 60 1 to 60 9 , 160 1 to 160 9 Dielectric sheet 62, 64, 162, 164 Interlayer through conductor 65, 88, 165 Bar 66, 89, 166 Electrode 120 First extraction electrode 121 Second Leader electrode

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 誘電体層と内部電極層を交互に上下に積
層した積層体を有し、内部電極層を積層体の下面側から
数えて奇数番目と偶数番目の2群に分けた第1内部電極
層群と第2内部電極層群を各々、第1外部電極と第2外
部電極に接続した積層セラミックコンデンサにおいて、 第1、第2外部電極を積層体の下面に形成し、 第1内部電極層群を成す各内部電極層間及び第1外部電
極を積層体内に設けた層間貫通導体により共通接続し、 第2内部電極層群を成す各内部電極層間及び第2外部電
極を積層体内に設けた層間貫通導体により共通接続した
こと、 を特徴とする積層セラミックコンデンサ。
1. A first laminate comprising a stacked body in which dielectric layers and internal electrode layers are alternately stacked up and down, and wherein the internal electrode layers are divided into two groups, odd-numbered and even-numbered, counted from the lower surface side of the stacked body. A multilayer ceramic capacitor in which an internal electrode layer group and a second internal electrode layer group are respectively connected to a first external electrode and a second external electrode, wherein first and second external electrodes are formed on a lower surface of the multilayer body; The internal electrode layers of the electrode layer group and the first external electrode are commonly connected by an interlayer through conductor provided in the laminate, and the internal electrode layers and the second external electrode of the second internal electrode layer group are provided in the laminate. Characterized in that they are commonly connected by inter-layer through conductors.
【請求項2】 積層体の上面にトリミング電極層を形成
し、積層体の上面側から数えて2番目の内部電極層とト
リミング電極層を層間貫通導体により共通接続したこ
と、 を特徴とする請求項1記載の積層セラミックコンデン
サ。
2. A trimming electrode layer is formed on an upper surface of the laminate, and a second internal electrode layer counted from the upper surface side of the laminate and the trimming electrode layer are commonly connected by an interlayer through conductor. Item 8. The multilayer ceramic capacitor according to Item 1.
【請求項3】 積層体の下面に第1外部電極と接続した
第1引き出し電極を設け、下面から数えて1番目の内部
電極層と下面との間の層間貫通導体は、第1引き出し電
極の内、第1外部電極の外部に接続するようにし、 積層体の下面に第2外部電極と接続した第2引き出し電
極を設け、下面側から数えて2番目の内部電極層と下面
との間の層間貫通導体は、第2引き出し電極の内、第2
外部電極の外部に接続するようにしたこと、 を特徴とする請求項1または2記載の積層セラミックコ
ンデンサ。
3. A first extraction electrode connected to a first external electrode is provided on a lower surface of the multilayer body, and an interlayer through conductor between the first internal electrode layer and the lower surface counted from the lower surface is formed of the first extraction electrode. And a second extraction electrode connected to the second external electrode on the lower surface of the multilayer body, between the second internal electrode layer counted from the lower surface and the lower surface. The inter-layer through conductor is a second one of the second extraction electrodes.
The multilayer ceramic capacitor according to claim 1, wherein the multilayer ceramic capacitor is connected to the outside of the external electrode.
【請求項4】 誘電体層と内部電極層を交互に上下に積
層した積層体を有し、内部電極層を積層体の下面側から
数えて奇数番目と偶数番目の2群に分けた第1内部電極
層群と第2内部電極層群を各々、第1外部電極と第2外
部電極に接続した積層セラミックコンデンサにおいて、 内部電極層を平面的に複数組設けるとともに、積層体の
下面に各内部電極層組毎に第1、第2外部電極を形成
し、 各内部電極組毎に第1内部電極層群を成す各内部電極層
間及び対応する第1外部電極を積層体内に設けた層間貫
通導体により共通接続し、 各内部電極組毎に第2内部電極層群を成す各内部電極層
間及び対応する第2外部電極を積層体内に設けた層間貫
通導体により共通接続したこと、 を特徴とする積層セラミックコンデンサ。
4. A first laminate comprising a stacked body in which dielectric layers and internal electrode layers are alternately stacked up and down, wherein the internal electrode layers are divided into two groups, odd-numbered and even-numbered, counted from the lower surface side of the stacked body. In a multilayer ceramic capacitor in which an internal electrode layer group and a second internal electrode layer group are respectively connected to a first external electrode and a second external electrode, a plurality of internal electrode layers are provided in a plane and each internal electrode layer is provided on the lower surface of the laminate. A first and second external electrode is formed for each electrode layer set, and an interlayer through conductor in which a first internal electrode layer forming a first internal electrode layer group is formed for each internal electrode set and a corresponding first external electrode is provided in a laminate Wherein each of the internal electrode layers and the corresponding second external electrode forming a second internal electrode layer group for each internal electrode set are commonly connected by an interlayer through conductor provided in the laminate. Ceramic capacitors.
【請求項5】 各内部電極組毎に、積層体の上面にトリ
ミング電極層を形成し、積層体の上面側から数えて2番
目の内部電極層とトリミング電極層を層間貫通導体によ
り共通接続したこと、 を特徴とする請求項4記載の積層セラミックコンデン
サ。
5. A trimming electrode layer is formed on the upper surface of the laminate for each internal electrode set, and the second internal electrode layer counted from the upper surface side of the laminate and the trimming electrode layer are commonly connected by an interlayer through conductor. The multilayer ceramic capacitor according to claim 4, wherein:
【請求項6】 各内部電極組毎に、積層体の下面に第1
外部電極と接続した第1引き出し電極を設け、下面から
数えて1番目の内部電極層と底面との間の層間貫通導体
は、第1引き出し電極の内、第1外部電極の外部に接続
するようにし、 各内部電極組毎に、積層体の下面に第2外部電極と接続
した第2引き出し電極を設け、下面側から数えて2番目
の内部電極層と下面との間の層間貫通導体は、第2引き
出し電極の内、第2外部電極の外部に接続するようにし
たこと、 を特徴とする請求項4または5記載の積層セラミックコ
ンデンサ。
6. A first electrode is provided on the lower surface of the laminate for each internal electrode set.
A first extraction electrode connected to the external electrode is provided, and an interlayer through conductor between the first internal electrode layer and the bottom surface counted from the lower surface is connected to the outside of the first external electrode among the first extraction electrodes. For each internal electrode set, a second lead electrode connected to the second external electrode is provided on the lower surface of the laminate, and the interlayer through conductor between the second internal electrode layer and the lower surface counted from the lower surface side is: The multilayer ceramic capacitor according to claim 4, wherein the second lead electrode is connected to the outside of the second external electrode.
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