KR101496075B1 - 위상 시프트 디바이스 - Google Patents

위상 시프트 디바이스 Download PDF

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KR101496075B1
KR101496075B1 KR1020137024026A KR20137024026A KR101496075B1 KR 101496075 B1 KR101496075 B1 KR 101496075B1 KR 1020137024026 A KR1020137024026 A KR 1020137024026A KR 20137024026 A KR20137024026 A KR 20137024026A KR 101496075 B1 KR101496075 B1 KR 101496075B1
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세나드 불자
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알까뗄 루슨트
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    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/66—Phase shifters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
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Abstract

위상 시프트 디바이스가 개시된다. 위상 시프트 디바이스는 조절될 입력 신호를 수신하도록 동작가능한 입력부; 입력부를 출력부와 연결하는 커플링 디바이스; 및 입력 신호를 수신하기 위해 커플링 디바이스와 연결된 적어도 하나의 집중형 등가 임피던스 변환기 회로를 포함하고, 집중형 등가 임피던스 변환기 회로는 그에 인가된 바이어스 전압에 응답하여 입력 신호를 조절하고, 조절된 입력 신호를 커플링 디바이스에 출력 신호로서 제공하도록 동작가능한 액정 가변 커패시터들을 갖는다. 마이크로스트립 구조를 이용하지 않고, 집중형 요소 등가물이 대신 이용되며, 그에 의해 액정 구조의 이점을 활용하면서도 더 컴팩트한 형태로 되는 것이 가능해진다.

Description

위상 시프트 디바이스{PHASE SHIFTING DEVICE}
본 발명은 위상 시프트 디바이스에 관한 것이다.
위상 시프트 디바이스와 같은 신호 프로세싱 디바이스가 알려져 있다.
그러한 신호 프로세싱 디바이스는 전형적으로 그 신호 프로세싱 디바이스에 의해 프로세싱될 신호를 수신하고, 그 신호 프로세싱 디바이스에 의해 프로세싱된 신호를 제공한다. 신호 프로세싱은 전형적으로 수신된 신호를 소정의 방식으로 변경하여 앞으로의 전송에 적합하게 만든다. 그러한 신호 프로세싱 디바이스는 원거리 통신 시스템에서 이용될 수 있으며, 고주파수에서 동작할 것이 요구될 수 있다. 예를 들어, 위상 시프터와 같은 신호 프로세싱 디바이스는 기가헤르츠 영역에서 동작하는 신호를 프로세싱할 것이 요구된다.
특정 응용을 위한 위상 시프터의 선택은 많은 요인, 예를 들어 디바이스로부터 획득가능한 위상 시프트의 양, 디바이스에 의해 유발되는 삽입 손실(insertion losses), 및 디바이스의 전력 관리 능력(power handling capability)에 의해 영향을 받는다. 낮은 전력 관리 능력에 대해서는, 삽입 위상의 변동을 달성하기 위해 버랙터(varactor) 및 핀 다이오드(pin diode) 구성을 이용하여 위상 시프트에서의 변동이 획득된다. 그러한 위상 시프터가 저전력 동작에 대해 허용가능한 성능을 제공하긴 하지만, 그것은 부족한 점을 갖고 있고, 그러한 부족한 점은 각각의 무선 주파수 시스템이 통상적으로 매우 많은 개수의 그러한 위상 시프터를 필요로 하는 전형적인 원거리 통신 시스템에서 심각해진다.
따라서, 개선된 위상 시프트 디바이스를 제공할 것이 요구된다.
제1 양태에 따르면, 청구항 1에 청구된 것과 같은 위상 시프트 디바이스가 제공된다.
제1 양태는 액정의 유전 특성의 전압 동조성(voltage tunability)이 위상 시프트 디바이스에서 이용될 수 있으며, 액정에 기초하는 위상 시프트 디바이스는 편리하고 제어가능하며 정확한 저비용 디바이스를 제공할 수 있음을 인식한다. 원칙적으로, 액정은 이방성 유전 재료(anisotropic dielectric material)인데, 이는 그것이 인가되는 전기장 또는 자기장의 방향에 관하여 상이한 유전 특성들을 나타낸다는 것을 의미한다. 그러나, 제1 양태는 또한 낮은 기가헤르츠 영역에서 동작하는 위상 시프트 디바이스 내에서 액정 기술을 운영하는 것이 즉각적인 문제에 직면함을 인식한다. 일반적으로, 디바이스의 크기는 디바이스가 동작하는 파장에 필적하며, 주파수가 감소함에 따라 파장이 증가하고, 무선 주파수 디바이스의 크기도 그러하다. 예를 들어, 60 기가헤르츠(밀리미터파 주파수)에서의 자유 공간 파장은 5mm인 반면에, 2 기가헤르츠(S-대역)에서의 자유 공간 파장은 150mm이다. 직접적인 스케일링이 이용된다면, 이것은 2 기가헤르츠에서 동작하는 액정 기반 위상 시프트 디바이스가 60 기가헤르츠에서의 그것의 등가물보다 약 30배 큰 크기를 가진다는 것을 암시한다. 따라서, 도 1에 도시된 바와 같이, 반사형 위상 시프트의 설계에서 액정 구조를 이용할 때, 사실상 공진 마이크로스트립 라인인 액정 형성 전극(liquid crystal formed electrode)을 이용하여 반사 부하(reflective loads)가 실현된다. 마이크로스트립 라인이 액정 기판 상에 형성될 때, 60 기가헤르츠 주파수에서의 그것의 길이는 약 2mm이다. 그러나, 그러한 구조를 더 낮은 주파수(예를 들어 2 기가헤르츠)에서 구현할 때, 마이크로스트립 라인의 길이는 약 30배 더 길 필요가 있다. 이는 점점 더 긴 마이크로스트립 라인을 야기하며, 그것은 곧 엄청나게 긴 길이로 될 수 있다. 그러므로, 제1 양태는 성능 손상 없이 기존 디바이스들과 필적할만한 크기를 갖는 위상 시프트 디바이스를 제공하는 것이 바람직함을 인식한다.
제1 양태는 마이크로스트립 구조물을 이용하지 않고, 집중형 요소 등가물(lumped element equivalent)이 대신 이용된다면, 액정 구조의 이점을 활용하면서도 더 컴팩트한 형태로 되는 것이 가능하다는 것을 인식한다. 마이크로스트립 라인의 특징은 인덕터들 및 커패시터들의 네트워크로 이루어진 집중형 요소 등가물에 의해 표현될 수 있음을 알 것이다. 이것은 커패시터들만이 액정 기판을 이용하여 실현될 수 있게 하는 한편, 인덕터들은 예를 들어 표면 실장(surface mount)과 같은 표준 기술을 이용하여 실현될 수 있다. 이러한 방식으로, 디바이스의 등가 크기가 상당히 감소되고, 그것의 치수는 사실상 인덕터들의 길이에 의해 결정될 수 있다.
따라서, 위상 시프트 디바이스가 제공될 수 있다. 위상 시프트 디바이스는 위상 시프트 디바이스에 의해 조절될 입력 신호를 수신하는 입력부를 포함할 수 있다. 입력부를 출력부와 연결할 수 있는 커플링 디바이스가 제공될 수 있다. 커플링 디바이스는 또한 적어도 하나의 집중형 등가 임피던스 변환기 회로와 연결될 수 있다. 그러면, 입력 신호는 집중형 등가 임피던스 변환기 회로에 의해 수신될 수 있다. 액정 가변 커패시터들은 집중형 등가 임피던스 변환기 회로 내에 제공될 수 있다. 그러면, 액정 가변 커패시터들은 액정 가변 커패시터들에 인가되는 바이어스 전압에 응답하여 입력 신호를 조절하고, 조절된 입력 신호를 출력 신호로서 커플링 디바이스에 제공할 수 있다. 이러한 방식으로, 임피던스 변환기로서 마이크로스트립을 이용하지 않고서, 집중형 등가 회로가 대신 제공될 수 있음을 알 수 있다.
집중형 요소 등가 회로는 마이크로스트립 라인의 등가 특성을 제공하는 이산 리액티브 디바이스들의 네트워크를 포함할 수 있음을 알 것이다. 이들 리액티브 디바이스들 중 일부는 액정 가변 커패시터들에 의해 제공될 수 있는데, 그들의 리액턴스는 그 가변 커패시터들에 인가되는 바이어스 신호에 응답하여 변화가능하다. 집중형 등가 임피던스 변환기 회로는 입력 신호가 조절될 수 있게 하는 가변성을 제공하는 한편, 컴팩트한 회로 구성도 제공될 수 있게 한다.
일 실시예에서, 집중형 등가 임피던스 변환기 회로는 바이어스 전압에 응답하여 조절된 위상 입력 신호를 출력 신호로서 제공하기 위해 하이브리드 커플러에 가변 임피던스 및 가변 유효 전기 길이 둘 다를 제공하도록 동작할 수 있는 제1, 제2 및 제3 액정 가변 커패시터와 그 단부에서 직렬로 연결된 한 쌍의 인덕터를 포함하는 반파장 집중형 등가 임피던스 변환기 회로를 포함한다. 따라서, 집중형 등가 임피던스 변환기 회로는 반파장 마이크로스트립 라인에 등가인 이산 컴포넌트들의 등가 회로를 제공하기 위해, 2개의 인덕터와 연결된 3개의 액정 가변 커패시터의 네트워크를 포함할 수 있다. 반파장 마이크로스트립 라인에 등가인 집중형 등가 회로를 제공함으로써, 가변 커패시터들을 바이어싱하여 그들의 커패시턴스를 변경하는 것에 의해 입력 신호의 위상을 쉽게 조절하는 것이 가능하다. 반파장 마이크로스트립 라인을 집중형 등가 회로로서 구현하는 것은, 회로의 크기와 그것의 동작 주파수 간의 임의의 직접적인 스케일링 관계를 분리하는 데에 도움이 된다. 즉, 동작 주파수에 있어서의 배수 감소가 더 이상은 회로의 컴포넌트들의 길이에 있어서의 대응하는 배수 증가를 필연적으로 야기하지 않는다.
일 실시예에서, 제1 액정 가변 커패시터 및 제2 액정 가변 커패시터는 정합하는 커패시턴스들을 갖는다.
일 실시예에서, 제1 및 제2 액정 가변 커패시터의 리액턴스의 절대값은 한 쌍의 인덕터 각각의 리액턴스의 절대값과 정합한다.
일 실시예에서, 제2 액정 가변 커패시터는 제1 액정 가변 커패시터와 제3 액정 가변 커패시터 각각의 커패시턴스의 2배인 커패시턴스를 갖는다.
일 실시예에서, 집중형 등가 임피던스 변환기 회로는 정수 배수(integer multiples)의 반파장 집중형 등가 임피던스 변환기 회로를 포함한다.
일 실시예에서, 집중형 등가 임피던스 변환기 회로는 바이어스 전압에 응답하여 조절된 위상 입력 신호를 출력 신호로서 제공하기 위해 하이브리드 커플러에 가변 임피던스 및 가변 유효 전기 길이 둘 다를 제공하도록 동작할 수 있는 제1, 제2 및 제3 인덕터와 그 단부에서 직렬로 연결된 한 쌍의 액정 가변 커패시터를 포함하는 반파장 집중형 등가 임피던스 변환기 회로를 포함한다.
일 실시예에서, 한 쌍의 액정 가변 커패시터는 정합하는 커패시턴스들을 갖는다.
일 실시예에서, 제1 및 제2 인덕터의 리액턴스의 절대값은 한 쌍의 액정 가변 커패시터 각각의 절대값과 일치한다.
일 실시예에서, 제2 인덕터는 제1 및 제3 인덕터 각각의 인덕턴스의 절반인 인덕턴스를 갖는다.
일 실시예에서, 집중형 등가 임피던스 변환기 회로는 정수 배수의 반파장 집중형 등가 임피던스 변환기 회로를 포함한다.
일 실시예에서, 집중형 등가 임피던스 변환기 회로는 적어도 한 쌍의 반파장 집중형 등가 임피던스 변환기 회로를 포함한다. 따라서, 디바이스 구현에 따라, 커플링 디바이스가 올바르게 동작하게 하고 입력 신호로부터 요구되는 출력 신호를 제공할 수 있게 하기 위해서는, 한 쌍의 반파장 집중형 등가 임피던스 변환기 회로를 제공할 필요가 있을 수 있다.
일 실시예에서, 집중형 등가 임피던스 변환기 회로는 둘 다 하이브리드 커플러와 병렬로 연결된 적어도 한 쌍의 반파장 집중형 등가 임피던스 변환기 회로를 포함한다.
일 실시예에서, 집중형 등가 임피던스 변환기 회로는 1/4파(quarter wave) 임피던스 변환기에 의해 연결된 적어도 한 쌍의 반파장 집중형 등가 임피던스 변환기 회로를 포함한다. 따라서, 각각의 집중형 등가 임피던스 변환기 회로는 1/4파 임피던스 변환기에 의해 함께 연결된 둘 이상의 반파장 집중형 등가 임피던스 변환기 회로를 포함할 수 있다. 추가의 반파장 집중형 등가 임피던스 변환기 회로를 제공함으로써 디바이스의 대역폭이 개선됨을 알 수 있다. 또한, 증가된 위상 시프트가 가능하다. 그러나, 이것은 삽입 손실의 증가를 야기할 수 있다. 이것은 각각의 반파장 집중형 등가 임피던스 변환기 회로에 의해 제공되는 위상 시프트의 양을 감소시키되, 그 쌍을 위한 전체 위상 시프트가 최대한 넓은 대역폭에 걸쳐서 미리 결정된 양(예를 들어, 90°)보다 클 것을 보장함으로써 해결될 수 있다. 각각의 반파장 등가 임피던스 변환기 회로에 의해 제공되는 위상 시프트의 감소는 액정 가변 커패시터들의 길이의 감소라는 결과를 가지며, 이는 디바이스 크기를 감소시킬 수 있다.
일 실시예에서, 집중형 등가 임피던스 변환기 회로는 1/4파 임피던스 변환기에 의해 연결된 적어도 제1 쌍의 반파장 집중형 등가 임피던스 변환기 회로, 및 1/4파 임피던스 변환기에 의해 연결된 적어도 제2 쌍의 반파장 집중형 등가 임피던스 변환기 회로를 포함하고, 제1 쌍 및 제2 쌍은 둘 다 하이브리드 커플러와 병렬로 연결된다. 따라서, 제1 및 제2 쌍의 반파장 집중형 등가 임피던스 변환기 회로는 모두 적절한 신호를 수신하고 출력하기 위해 하이브리드 커플러와 연결될 수 있다.
일 실시예에서, 액정 가변 커패시터들은 평행판 액정 가변 커패시터들을 포함한다.
일 실시예에서, 인덕터들은 마이크로스트립 라인들을 포함한다.
본 발명의 다른 구체적이고 바람직한 양태들은 첨부된 독립 청구항 및 종속 청구항에 제시된다. 종속 청구항들의 특징들은 적절한 대로 독립 청구항들의 특징과 함께, 그리고 청구항들에 명시적으로 제시된 것들 이외의 조합으로 결합될 수 있다.
이하에서는, 본 발명의 실시예들이 도면들을 참조하여 더 설명될 것이다.
도 1은 반사형 위상 시프터를 도시한다.
도 2는 액정 구조를 도시한다.
도 3은 반파장 공진 마이크로스트립 라인에 대응하는 집중형 등가 회로를 도시한다.
도 4 내지 6은 반파장 공진 마이크로스트립 라인에 대응하는 대안적인 집중형 등가 회로를 도시한다.
도 7은 제1 위상 시프터를 도시한다.
도 8a 내지 8c는 도 7의 위상 시프터를 위한 빌딩 블록으로서 이용되는 등가 집중형 회로의 예시적인 구현을 보여준다.
도 9는 도 7의 위상 시프터의 예시적인 구현을 보여준다.
도 10은 도 7의 위상 시프터의 차동 위상 시프트를 보여준다.
도 11은 도 7의 위상 시프터(100)의 삽입 손실을 보여준다.
도 12는 도 7의 위상 시프터(100)의 리턴 손실을 보여준다.
도 13a 및 13b는 제2 위상 시프터를 제공하기 위한 빌딩 블록으로서 이용되는 1/4 파장 마이크로스트립 라인 변환기에 의해 연결되는 한 쌍의 등가 집중형 회로의 예시적인 구현을 보여준다.
도 14는 제2 위상 시프터의 예시적인 구현을 보여준다.
도 15는 도 14의 위상 시프터의 차동 위상 시프트를 보여준다.
도 16은 도 14의 위상 시프터(100)의 삽입 손실을 보여준다.
도 17는 도 14의 위상 시프터(100)의 리턴 손실을 보여준다.
개요
실시예들을 더 상세하게 논의하기 전에, 이하에서는 실시예들에 따른 위상 시프트 디바이스의 개요가 설명될 것이다. 위에서 언급된 바와 같이, 실시예들은 위상 시프트 디바이스들, 특히 (무선 원거리 장비에 의해 이용되는 기가헤르츠 주파수와 같은) 고주파수에서 동작하는 것들이 요구되는 신호 프로세싱을 수행하기 위해 공진 마이크로스트립 라인으로서 공진 액정 전극을 이용할 수 있음을 인식한다. 그러나, 위에서 언급된 바와 같이, 이러한 방식으로 액정 구조를 이용하는 것의 문제점은 디바이스의 동작 주파수가 감소함에 따라 공진 액정 전극의 길이가 증가될 필요가 있다는 것이다.
위에서 언급된 바와 같이, 도 1은 마이크로스트립 라인을 이용하여 구현된 위상 시프터를 도시한다. 위상 시프터는 하이브리드 커플러의 한 입력부에서 입력을 수신하고, 하이브리드 커플러의 출력부로부터 위상 시프트된 출력 신호를 출력한다. 입력 신호는 분할되고, 위상 시프트와 함께 공진 액정 전극 마이크로스트립 라인들 둘 다에 제공된다. 공진 액정 전극 마이크로스트립 라인의 길이는 프로세싱될 입력 신호의 주파수에 의존할 것이다. 2 기가헤르츠 신호에 대하여, 공전 액정 전극 마이크로스트립 라인의 길이는 약 60mm일 필요가 있을 것이다. 이 길이는 주파수가 감소함에 따라 증가한다. 바이어스 전압을 공진 액정 전극 마이크로스트립 라인들에 인가하면 출력 신호 내의 위상 시프트가 야기될 것이다.
실시예들은 공진 전극들로서 액정 디바이스들을 이용하지 않고, 대신에 공진 마이크로스트립 라인과 동일한 특성을 갖는 이산 리액티브 컴포넌트들로 이루어진 집중형 요소 등가 회로를 제공한다. 그러므로, 집중형 등가 회로, 및 이산 컴포넌트들의 특성들을 조절함으로써 조절된 그 회로의 특성들을 이용하여, 마이크로스트립 라인과 동일한 효과가 제공될 수 있다. 특히, 그러한 집중형 등가 회로들은 인덕터들 및 커패시터들의 네트워크를 포함하며, 커패시터들은 액정 구조에 바이어스 전압을 인가함으로써 변경될 수 있는 특성을 갖는 가변 커패시터를 제공하기 위해 액정 구조로 형성된다.
이러한 방식으로, 적어도 하나의 공진 마이크로스트립 라인을 이용하여 신호 프로세싱을 수행하는 위상 시프트 디바이스는, 단순히 집중형 등가 회로 내의 이산 컴포넌트들 중 적어도 하나로서 제공된 액정 가변 커패시터들에 인가되는 바이어스를 변경함으로써 입력 신호에 대한 변경이 이루어질 수 있게 하는 집중형 등가 회로를 형성하는 이산 디바이스들을 대신 이용하여 구현될 수 있다. 실제 공진 마이크로스트립 라인들의 이용을 회피함으로써, 디바이스의 치수들은 입력 신호의 주파수에 의해 지시되는 그것의 동작 주파수의 영향을 덜 받는다. 그러한 접근법이 컴팩트하고 스케일가능한 위상 시프트 디바이스를 제공함을 알 것이다.
위상 시프트 디바이스 구성들을 더 상세하게 논의하기 전에, 이하에서는 액정 디바이스의 개요가 주어질 것이다. 가장 흔하게 이용되는 액정 위상의 분자인 네마틱(nematic)은 인가된 전기장 또는 자기장의 방향에 나란하게 배향되는 긴 막대(elongated rod)로서 취급될 수 있다. 인가되는 장에 대한 이러한 긴 분자의 배향은 도 2에 도시된 바와 같이 유전 이방성(dielectric anisotropy)을 야기한다. 여기에서, 네마틱 액정의 분자들은 편리하게 기판 상에 퇴적된 2 전극의 시스템 내에 포함된다. 이러한 예시적인 구성에서, 전극들은 폴리이미드로 처리되는데, 그것은 인가되는 장이 없을 때 액정 분자들이 미리 정의된 방향으로 배향될 것을 보장하는 데에 필요한 정렬층의 역할을 한다. 이것은 사실상, 액정층의 비유전율
Figure 112013083070129-pct00001
에 의해 거시적으로 특징지어지는 액정 분자들의 "그라운드" 또는 "제로" 상태를 정의하며, 여기에서
Figure 112013083070129-pct00002
는 RF 전기장의 방향이 액정 분자들의 방향에 수직함을 나타낸다. 바이어스 전압(DC 또는 저주파수 전압)이 증가됨에 따라, 액정 분자들은 인가된 장의 방향으로 배향되어, 액정층의 다른 유전율
Figure 112013083070129-pct00003
를 야기하며, 여기에서 P는 액정 분자들과 RF 전기장이 서로에 평행함을 나타낸다. 이러한 방식으로 볼 때, 액정의 유전율은 전압 동조가능하며(voltage tuneable), 동조성(tunability)의 정도는 유전 이방성
Figure 112013083070129-pct00004
으로서 지칭되는 2개의 비유전율 간의 차에 의해 결정된다. RF 주파수들에서,
Figure 112013083070129-pct00005
: 2.7 및
Figure 112013083070129-pct00006
: 3.2이지만, 그것은 이용되는 액정의 유형에 따라 달라질 수 있다. 도 2에 도시된 2-전극 액정 시스템은 사실상 이하에 의해 주어지는 커패시턴스 비를 갖는 전압 동조가능한 평행판 커패시터이다:
Figure 112013083070129-pct00007
집중형 등가 회로
신호 프로세서를 위한 빌딩 블록들은 다양한 구성에서 이용되는 반파장 공진 마이크로스트립 라인들을 대체하는 액정 가변 커패시터들을 포함하는 집중형 등가 회로들이다. 이하에서는 4가지의 예시적인 집중형 등가 회로가 설명될 것이다.
예시 1
도 3은 반파장 공진 마이크로스트립 라인(20)에 대응하는 집중형 등가 회로(10)를 도시한다. 집중형 등가 요소 회로(10)는 리액티브 이산 디바이스들의 네트워크이다. 본 예에서, 네트워크(10) 상에 도시된 포인트 A는 반파장 마이크로스트립 디바이스(20) 상에 도시된 포인트 A에 대응하며, 포인트 B도 마찬가지이다.
네트워크(10)는 2개의 인덕터 및 3개의 액정 가변 커패시터를 포함한다. 인덕터들은 포인트 A와 포인트 B 사이에 직렬로 배열된다. 제1 커패시터는 포인트 A에 대하여 병렬로 인덕터들 중 하나를 제공받는다. 마찬가지로, 포인트 B에 대하여 제2 인덕터와 병렬로 커패시터가 제공된다. 제1 인덕터와 제2 인덕터 사이의 노드에 연결된 제3 커패시터가 제공된다. 인덕터들은 정합하는 인덕턴스들을 갖는다. 제1 및 제2 커패시터는 정합하는 커패시턴스들을 갖는다. 제3 커패시터의 커패시턴스는 제1 또는 제2 커패시턴스의 2배이다. 제1 및 제2 커패시터의 리액턴스의 절대값은 제1 또는 제2 인덕터의 리액턴스의 절대값과 정합한다.
커패시터들은 액정 기판 상에 구현된다. 인덕터들은 마이크로스트립 라인 또는 표준 표면 실장 기술(standard surface mount technology)을 이용하여 구현될 수 있다. 이것은 등가 집중형 회로(10)의 크기가 도 1에 도시된 공진 액정 전극 마이크로스트립 라인에 비교하여 상당히 감소될 수 있게 하며, 등가 집중형 회로(10)의 길이는 사실상 인덕터들의 길이에 의해 결정된다.
등가 집중형 회로(10)의 위상 시프트는 액정 가변 커패시터들이 형성되어 있는 액정 기판에 인가되는 바이어스 전압을 변경함으로써 달성될 수 있다.
이러한 등가 집중형 회로(10)는 그것의 정수 배수(즉,
Figure 112013083070129-pct00008
, n=1, 2, 3...)와 함께 액정 기반 위상 시프터 내에서 이용될 수 있다.
예시 2
마이크로스트립 라인(20)의 반파장 근사를 획득하는 대안적인 방식이, 등가 집중형 회로(10A)를 보여주는 도 4에 도시되어 있다. 이러한 구성에서, 짧은 길이의 마이크로스트립 라인은 도 3의 집중형 인덕터들을 표현하기 위해 이용된다.
이러한 등가 집중형 회로(10A)는 그것의 정수 배수(즉,
Figure 112013083070129-pct00009
, n=1, 2, 3...)와 함께 액정 기반 위상 시프터 내에서 이용될 수 있다.
예시 3
마이크로스트립 라인(20)의 반파장 근사를 획득하는 대안적인 방식이, 등가 집중형 회로(10B)를 보여주는 도 5에 도시되어 있다.
본 예에서, 등가 집중형 회로(10B)는 반파장 마이크로스트립 라인의 제3 정수 배수, 즉
Figure 112013083070129-pct00010
와 등가이다(이것은 도 3의 집중형 등가 회로(10)와 유사하지만 n=3임).
이러한 등가 집중형 회로(10B)는 그것의 정수 배수(즉,
Figure 112013083070129-pct00011
, n=1, 2, 3...)와 함께 액정 기반 위상 시프터 내에서 이용될 수 있다.
예시 4
마이크로스트립 라인(20)의 반파장 근사를 획득하는 대안적인 방식이, 등가 집중형 회로(10C)를 보여주는 도 6에 도시되어 있다. 이러한 구성에서, 짧은 길이의 마이크로스트립 라인은 도 5의 집중형 인덕터들을 표현하기 위해 이용된다.
이러한 등가 집중형 회로(10C)는 그것의 정수 배수(즉,
Figure 112013083070129-pct00012
, n=1, 2, 3...)와 함께 액정 기반 위상 시프터 내에서 이용될 수 있다.
위상 시프터
예시 1 - 단일 부하
도 7은 위상 시프터(100)로서 동작하는 전압 동조가능한 반사 회로를 도시한 것으로, 여기에서는 도 3에 도시된 한 쌍의 집중형 등가 회로(10)가 도 1에 도시된 공진 액정 전극 마이크로스트립 라인들을 대체하기 위해 하이브리드 커플러(110)에 연결된다. 도 3의 집중형 등가 회로가 이러한 위상 시프터(100)를 위한 빌딩 블록으로서 이용되지만, 다른 집중형 등가 회로들이 이용될 수 있음을 알 것이다.
도 8a 내지 8c는 위상 시프터(100)를 위한 빌딩 블록으로서 이용되는 등가 집중형 회로(10)의 예시적인 구현을 보여준다.
도 8a 내지 8c에서 볼 수 있는 바와 같이, 스페이서 층(110)에 의해 분리되고 그라운드 평면(120) 상에 퇴적된 2-층 기판 상에 반사 부하들이 제공된다. 액정이 주입되는 공동(130)은 길이 Lh 및 Le인 2개의 스트립과 상단 액정층 커버(140)에 의해 형성된다. 스페이서 층(110)의 높이 H2는 약 101 ㎛이지만(Rogers 사의 duroid 재료를 이 두께에서 이용할 수 있기 때문임), 액정 분자의 거동에 심각한 영향을 주지 않고서 약 200 ㎛까지 증가될 수 있다.
반사 부하는 상단 액정층 커버(140)의 바닥 표면 상에 인쇄되고, 그것의 높이는 가능한 한 작아야 한다. 본 예에서의 그것의 높이 H1은 50 ㎛이다(Rogers사의 duroid 재료를 이 두께에서 이용할 수 있기 때문임). 반사 부하의 높이는 영향(implication)을 가질 수 있다. 액정층 커버(140)가 액정 공동(130) 바로 위에 놓이므로, 반사 부하용 재료의 선택이 중요해진다. 거시적으로 볼 때, 액정은 동조가능한 유전체이므로, 그것의 동조성은 액정 커버층(140)의 존재에 의해 감소된다. 이 효과는 액정 커버층(140)에 대해 낮은 프로파일 및 낮은 유전율의 재료를 선택함으로써 최소화되는데, 이 경우에서
Figure 112013083070129-pct00013
=3.48이고, H2는 50 ㎛이다.
도 9는 위상 시프터(100)의 예시적인 구현을 보여준다. 볼 수 있는 바와 같이, 동조가능한 가변 커패시터들이 액정 기판 상에 실현된다. 그들의 치수는 LC=7.25mm, L2C=14.5mm, W=1.5mm이다. 이 치수들은
Figure 112013083070129-pct00014
=2.72를 갖는 접지된 액정 기판 상에서 마이크로스트립 라인의 등가 특성 임피던스 ZC가 약 20옴이도록 선택된다. 선택된 특성 임피던스 ZC는 위상 시프트의 양과 삽입 손실 간에 절충을 제공한다. 커패시터들 간의 간격 LS는 표면 실장 인덕터들의 길이 L에 의해 결정되며, 반사 부하의 실제 실현을 허용하고 이웃하는 커패시터들 간의 커플링을 방지하기 위해, 약 1mm 이상이어야 한다. 길이 Lh는 커플러의 크기에 의해 결정되며, 본 예시에서는 Lh는 2.5mm이다. 길이 Le는 임계적이지 않으며, 본 설계에서는 1mm이다. 따라서, 약 11mm×34mm의 전체 크기를 갖는 디바이스가 제공된다.
위상 시프터(100)의 시뮬레이션된 성능이 도 10 내지 12에 도시되어 있다. 시뮬레이션에서 이용되는 표면 실장 인덕터들은 가능한 한 현실적인 디바이스의 성능을 제공하기 위해 AVX 제조사의 데이터로부터 입수가능한 .S2P 파일에 나타나 있다.
위상 시프터(100)의 성능은 2가지 경우, 즉 인가되는 바이어스 전압이 0 볼트인 경우와 인가되는 바이어스 전압이 11 볼트인 경우에 대하여 시뮬레이션되었다. 각각의 전압 바이어스 상태는 액정의 유전 속성들, 유전율 및 손실 탄젠트(loss tangent)의 집합에 의해 특징지어진다. 시뮬레이션에서 이용되는 특정 액정(흔히 E7이라고 지칭됨)에 있어서, 0 및 11의 전압 바이어스 및 2 기가헤르츠에서의 비유전율의 값은 알려져 있지만, 손실 탄젠트의 값은 알려져 있지 않다. 그러나, 더 높은 주파수들(30 내지 60 기가헤르츠의 영역)에서의 손실 탄젠트 값들이 알려져 있으므로, 2 기가헤르츠에서의 손실 탄젠트를 대신하여 그것들이 이용되었다. 결과적으로, 이것은 실제로 발생할 것보다 더 높은 예측 손실을 가질 수 있으며, 디바이스의 성능의 과소평가를 야기할 수 있다. 그러나, 2 기가헤르츠에서의 손실 탄젠트가 30 기가헤르츠에서의 값으로부터 상당히 감소되지 않는다면, 이것은 또한 삽입 손실 성능의 최악의 경우의 시나리오를 형성한다. 이러한 특정한 경우에서, 30 기가헤르츠에서의 손실 탄젠트는
Figure 112013083070129-pct00015
(0V) 및
Figure 112013083070129-pct00016
(11V)이다.
도 10은 위상 시프터(100)의 0V
Figure 112013083070129-pct00017
에 대한 11V(
Figure 112013083070129-pct00018
)에서의 차동 위상 시프트를 보여준다.
도 11은 a) 0V 및 b)11V의 바이어스 전압을 위한 위상 시프터(100)의 삽입 손실을 보여준다.
도 12는 a) 0V 및 b)11V의 바이어스 전압을 위한 위상 시프터(100)의 리턴 손실을 보여준다.
볼 수 있는 바와 같이, 이 도면들은 위상 시프터(100)가 170 메가헤르츠의 대역폭에 걸쳐서, 5.7dB의 최대 삽입 손실을 갖고서, 90° 위상 시프트를 달성함을 나타낸다.
예시 2 - 이중 부하
도 13a 및 도 13b는 증가된 대역폭을 제공하는 위상 시프터(100A)를 제공하기 위한 빌딩 블록으로서 이용되는 1/4 파장 마이크로스트립 라인 변환기(15)에 의해 연결되는 한 쌍의 등가 집중형 회로(10')의 예시적인 구현을 보여준다. 도 3의 집중형 등가 회로가 이러한 위상 시프터(100A)를 위한 빌딩 블록으로서 이용되지만, 다른 집중형 등가 회로들이 이용될 수 있음을 알 것이다.
이러한 이중 부하 구성의 이점은 이전 구성에 대한 소정의 수정 후에, 그것이 위에서 설명된 단일 부하 구성에서와 유사한 삽입 손실 및 광대역 위상 시프트 동작을 허용할 수 있다는 것이다. 또한, 이러한 구성에서, 획득되는 위상 시프트는 위에서 언급된 것과 동일한 반사 부하가 이용되는 경우에 두 배로 된다. 그러나, 이것은 획득되는 삽입 손실도 두 배로 한다.
따라서, 손실 증가를 극복하기 위해, 이중 부하의 각각의 반파장 등가 집중형 회로에 의해 제공되는 위상 시프트의 양이 감소된다. 그러나, 이중 부하에 의해 제공되는 전체 위상 시프트는 최대한 넓은 대역폭에 대하여 90°가 넘도록 선택된다. 각각의 등가 집중형 회로(10')에 의해 제공되는 위상 시프트의 감소는 액정 형성 가변 커패시터들의 길이 감소라는 결과를 갖는데, 이제는 근사되는 반파장 마이크로스트립 라인 ZC의 특성 임피던스가 약 75옴으로 설정되기 때문이다.
도 14는 위상 시프터(100A)의 예시적인 구현을 보여준다. 분산된 커패시터들의 길이는 LC=2.3mm, L2C=4.6mm인 한편, 폭 W는 1.5mm로 유지된다. 부하들 간의 간격은 LSP=1.9mm이다. 2개의 부하는 광대역의 고 위상 시프트 동작에 필요한 약 100옴의 특성 임피던스 ZC를 갖는 1/4 파장 변환기 마이크로스트립(15)에 의해 분리된다. 1/4 파장 변환기 마이크로스트립(15)은 도 13a, 도 13b 및 도 14에 나타난 바와 같이, 기판 상에 사행된다(meandered). 본 예에서의 위상 시프터(100A)의 전체적인 치수는 약 32×11mm이다. 그 외에, 모든 다른 치수는 위에서 언급된 실시예와 동일하다.
위상 시프터(100A)의 시뮬레이션된 성능이 도 15 내지 17에 도시되어 있다. 위에서 언급된 실시예에서와 같이, 2 기가헤르츠에서 이용되는 액정에 대하여, 더 높은 손실 탄젠트가 가정된다.
도 15는 위상 시프터(100A)의 0V
Figure 112013083070129-pct00019
에 대한 11V(
Figure 112013083070129-pct00020
)에서의 차동 위상 시프트를 보여준다.
도 16은 a) 0V 및 b)11V의 바이어스 전압을 위한 위상 시프터(100A)의 삽입 손실을 보여준다.
도 17은 a) 0V 및 b)11V의 바이어스 전압을 위한 위상 시프터(100A)의 리턴 손실을 보여준다.
볼 수 있는 바와 같이, 이 시뮬레이션들은 디바이스가 약 370 메가헤르츠의 대역폭에 걸쳐서, 6.4dB의 최대 삽입 손실을 갖고서, 90° 위상 시프트를 달성함을 나타낸다.
반사 부하는 셋 이상의 부하를 갖도록 만들어질 수 있으며, 대역폭이 훨씬 더 증가될 수 있음을 알 것이다. 또한, 액정 기반 디바이스의 전력 관리 능력을 증가시키기 위해 4-웨이 하이브리드 커플러가 이용될 수 있고, 이는 전력 관리를 3dB 증가시킬 것이다. 또한, 디바이스의 전력 관리는 각각의 등가 회로 내의 인덕터들 및 커패시터들의 개수를 확장함으로써 증가될 수 있다.
"프로세서" 또는 "로직"으로 표시된 임의의 기능 블록들을 포함하여, 도면들에 도시된 다양한 요소들의 기능은 전용 하드웨어는 물론, 적절한 소프트웨어와 연합하여 소프트웨어를 실행할 수 있는 하드웨어를 이용하여 제공될 수 있다. 프로세서에 의해 제공될 때, 기능은 단일의 전용 프로세서에 의해, 단일의 공유 프로세서에 의해, 또는 일부가 공유될 수 있는 복수의 개별 프로세서에 의해 제공될 수 있다. 또한, "프로세서" 또는 "제어기" 또는 "로직"이라는 용어의 명시적인 사용은 소프트웨어를 실행할 수 있는 하드웨어를 배타적으로 지칭하는 것으로 해석되어서는 안되며, 디지털 신호 프로세서(DSP) 하드웨어, 네트워크 프로세서, 응용 특정 집적 회로(ASIC: application specific integrated circuit), 필드 프로그래머블 게이트 어레이(FPGA: field programmable gate array), 소프트웨어를 저장하기 위한 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM) 및 비휘발성 저장소를 암시적으로 포함할 수 있지만, 이에 한정되지는 않는다. 통상의 및/또는 주문형의 다른 하드웨어도 포함될 수 있다. 마찬가지로, 도면들에 도시된 임의의 스위치들은 개념 상의 것에 지나지 않는다. 그들의 기능은 프로그램 로직의 동작을 통해, 전용 로직을 통해, 프로그램 제어 및 전용 로직의 상호작용을 통해, 또는 심지어는 수동으로 수행될 수 있으며, 맥락으로부터 더 명확하게 이해되는 대로 특정 기법이 구현자에 의해 선택될 수 있다.
본 기술분야의 숙련된 자들은 여기에서의 임의의 블록도가 본 발명의 원리를 구현하는 예시적인 회로망의 개념도를 나타냄을 알 것이다. 마찬가지로, 임의의 플로우차트, 흐름도, 상태 천이도, 의사 코드 등은 컴퓨터 판독가능한 매체 내에 실질적으로 표현되어 컴퓨터 또는 프로세서에 의해 실행될 수 있는(그러한 컴퓨터 또는 프로세서가 명시적으로 도시되어 있는지의 여부에는 상관없음) 다양한 프로세스를 나타낸다는 것을 알 것이다.
설명 및 도면들은 본 발명의 원리를 예시한 것에 지나지 않는다. 따라서, 본 기술분야의 숙련된 자들은 여기에 명시적으로 설명되거나 도시되지 않았더라도 본 발명의 원리를 구현하고 그것의 취지 및 범위 내에 표현될 수 있는 다양한 구성을 생각해낼 수 있음을 알 것이다. 또한, 여기에 기재된 모든 예시들은 주로 명백히, 독자가 본 발명의 원리 및 본 기술분야를 발전시키는 데에 본 발명자가 기여한 개념을 이해하는 데에 도움을 주기 위한 교시의 목적으로만 의도되었으며, 그러한 구체적으로 기재된 예시들 및 조건들로 한정하는 것이 아님을 이해해야 한다. 또한, 본 발명의 원리, 양태 및 실시예들을 기재한 모든 진술과 그들의 구체적인 예들은 그들의 등가물을 포괄하도록 의도된다.

Claims (15)

  1. 위상 시프트 디바이스(100; 100A)로서,
    조절될 입력 신호를 수신하도록 동작가능한 입력부;
    상기 입력부를 출력부와 연결하는 하이브리드 커플러(110); 및
    상기 입력 신호를 수신하기 위해 상기 하이브리드 커플러와 또한 연결된 집중형 등가 임피던스 변환기 회로(lumped equivalent impedance transformer circuit)를 포함하는 적어도 하나의 반사 부하(reflective load)(10; 10A-10C; 10') - 상기 집중형 등가 임피던스 변환기 회로는 액정 가변 커패시터들을 갖고, 상기 액정 가변 커패시터들은, 상기 액정 가변 커패시터들에 인가된 바이어스 전압에 응답하여 상기 입력 신호를 조절하며, 상기 조절된 입력 신호를 출력 신호로서 상기 하이브리드 커플러에 제공하도록 동작가능함 -
    를 포함하고,
    상기 집중형 등가 임피던스 변환기 회로는,
    조절된 위상 입력 신호를 상기 출력 신호로서 제공하기 위해 상기 바이어스 전압에 응답하여 상기 하이브리드 커플러에 가변 임피던스 및 가변 유효 전기 길이(variable effective electrical length) 둘 다를 제시하도록 동작가능한 제1 액정 가변 커패시터, 제2 액정 가변 커패시터 및 제3 액정 가변 커패시터와, 단부에서 직렬로 연결된 한 쌍의 인덕터를 포함하는 반파장 집중형 등가 임피던스 변환기 회로; 및
    조절된 위상 입력 신호를 상기 출력 신호로서 제공하기 위해 상기 바이어스 전압에 응답하여 상기 하이브리드 커플러에 가변 임피던스 및 가변 유효 전기 길이 둘 다를 제시하도록 동작가능한 제1 인덕터, 제2 인덕터 및 제3 인덕터와, 단부에서 직렬로 연결된 한 쌍의 액정 가변 커패시터를 포함하는 반파장 집중형 등가 임피던스 변환기 회로
    중 하나를 포함하며,
    상기 집중형 등가 임피던스 변환기 회로는 1/4파 임피던스 변환기(quarter wave impedance transformer)(15)에 의해 연결되는 적어도 한 쌍의 상기 반파장 집중형 등가 임피던스 변환기 회로를 포함하는,
    위상 시프트 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 액정 가변 커패시터 및 상기 제2 액정 가변 커패시터는 정합하는 커패시턴스들을 갖는 위상 시프트 디바이스.
  4. 제1항 또는 제3항에 있어서, 상기 제1 액정 가변 커패시터 및 상기 제2 액정 가변 커패시터의 리액턴스의 절대값은 상기 한 쌍의 인덕터 각각의 리액턴스의 절대값과 정합하는 위상 시프트 디바이스.
  5. 제1항 또는 제3항에 있어서, 상기 제2 액정 가변 커패시터는, 상기 제1 액정 가변 커패시터 및 상기 제3 액정 가변 커패시터 각각의 상기 커패시턴스의 2배인 커패시턴스를 갖는 위상 시프트 디바이스.
  6. 삭제
  7. 제1항에 있어서, 상기 한 쌍의 액정 가변 커패시터는 정합하는 커패시턴스들을 갖는 위상 시프트 디바이스.
  8. 제1항 또는 제7항에 있어서, 상기 제1 인덕터 및 상기 제2 인덕터의 리액턴스의 절대값은 상기 한 쌍의 액정 가변 커패시터 각각의 절대값과 정합하는 위상 시프트 디바이스.
  9. 제1항 또는 제7항에 있어서, 상기 제2 인덕터는, 상기 제1 인덕터 및 상기 제3 인덕터 각각의 인덕턴스의 절반인 인덕턴스를 갖는 위상 시프트 디바이스.
  10. 제1항, 제3항 및 제7항 중 어느 한 항에 있어서, 상기 집중형 등가 임피던스 변환기 회로는 적어도 한 쌍의 상기 반파장 집중형 등가 임피던스 변환기 회로를 포함하는 위상 시프트 디바이스.
  11. 제1항, 제3항 및 제7항 중 어느 한 항에 있어서, 상기 집중형 등가 임피던스 변환기 회로는 적어도 한 쌍의 상기 반파장 집중형 등가 임피던스 변환기 회로를 포함하며, 상기 한 쌍의 반파장 집중형 등가 임피던스 변환기 회로 둘 다는 상기 하이브리드 커플러와 병렬로 연결되는 위상 시프트 디바이스.
  12. 삭제
  13. 제1항, 제3항, 및 제7항 중 어느 한 항에 있어서, 상기 집중형 등가 임피던스 변환기 회로는 1/4파 임피던스 변환기(15)에 의해 연결되는 적어도 제1 쌍의 상기 반파장 집중형 등가 임피던스 변환기 회로, 및 1/4파 임피던스 변환기에 의해 연결되는 적어도 제2 쌍의 상기 반파장 집중형 등가 임피던스 변환기 회로를 포함하고, 상기 제1 쌍 및 상기 제2 쌍은 둘 다 상기 하이브리드 커플러와 병렬로 연결되는 위상 시프트 디바이스.
  14. 제1항, 제3항, 및 제7항 중 어느 한 항에 있어서, 상기 액정 가변 커패시터들은 평행판 액정 가변 커패시터들을 포함하는 위상 시프트 디바이스.
  15. 삭제
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