KR101481387B1 - 실리콘 나노와이어 대량 생산 방법 - Google Patents

실리콘 나노와이어 대량 생산 방법 Download PDF

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Abstract

본 발명에 따라서, 본 발명에 따라서, Si 기판을 준비하는 단계; 상기 Si 기판 상에 소정 재료의 제1 막을 형성하는 단계; 급속 열처리(rapid thermal annealing)를 수행하여, 열적 응집(thermal aggregation)에 의해 상기 Si 기판 상에 상기 재료로 구성되는 복수의 나노입자를 형성하는 단계; 1차 무전해 식각(MCE)을 수행하여, 상기 Si 기판 표면에 80 nm 이하 크기의 나노홀을 형성하는 단계; 상기 나노홀이 형성된 상기 Si 기판 표면에 소정 재료의 제2 막을 형성하는 단계; 2차 무전해 식각을 수행하여, 직경 80 nm 이하의 Si 나노와이어를 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법이 제공된다.

Description

실리콘 나노와이어 대량 생산 방법{MASS PRODUCTION METHOD OF SILICON NANOWIRES}
본 발명은 실리콘 나노와이어 제조 방법에 관한 것으로서, 보다 구체적으로는 80 nm 이하 직경의 실리콘 나노와이어를 저비용으로 대량 생산하는 방법에 관한 것이다.
실리콘 나노와이어는, FET, 열전기 셀, 태양 전지, Li 이온 배터리, 포토센서, 바이오 센서, 발광 다이오드 등과 같은 여러 기능 소자에 있어서 나노스케일의 물리적 또는 화학적 특성에서 비롯되는 우수한 성질로 인하여, 향후 전자소자에서 유일한 빌딩 블록으로서 큰 관심을 받아오고 있다. 지난 수 십년 동안, 실리콘 나노와이어를 합성하는 방법에 대하여 많은 연구가 수행되어 왔다(예컨대, 등록특허 제10-1254947호).
전통적으로, 귀금속으로 이루어진 초박막을 열적으로 응집하여 형성한 나노촉매를 이용하여 실리콘 나노와이어를 합성하기 위하여, 증기-액체-고체 프로세스에 기반한 화학적 증착(CVD) 방법이 이용되고 있다. 그러나, 화학적 조성의 재현성이 떨어지고, 생산 수율이 낮으며, 비용이 비싸며, 내부 오염 문제 등의 단점이 부각되고 있다.
최근, 금속-보조 화학적 엣칭(metal-assisted chemical etching(MCE))이 소개되어 여러 애플리케이션에서 활용되고 있다. 즉 이 방법은 높은 수율로 실리콘 나노와이어를 합성할 수 있고, 비용이 적게 소요되며, 진공 장비 없이 쉽게 접근 가능하다. 그러나, MCE 방법을 이용하여 합성한 실리콘 나노와이어의 단면 형태 및 직경이 불균일하며, 금속 이온과 실리콘 사이의 마이크로-전자화학 반응에 의해 불규칙한 금속 촉매 나노패턴이 자발적으로 형성되는 등의 문제점이 있다.
이러한 약점을 해결하기 위하여, 나노스피어 리쏘그래피(nanosphere lithography), 레이저 간섭 리쏘그래피, 블록 코폴리머 패터닝, 애노딕 알루미늄 산화물 템플릿(anodic aluminum oxide template)과 같은 복잡한 나노패터닝 기법을 채용하는 몇몇 전략이 제안되어, 규칙적으로 패터닝된 금속 촉매를 형성하고 결국 실리콘 나노와이어의 크기 및 형태를 제어하도록 원래의 MCE 프로세스를 변형하고자 하였다. 실리콘 나노와이어 균일성은 이들 패터닝 기법을 채용하여 확보할 수는 있었지만, 나노패터닝 기법의 어려움과 복잡성, 리쏘그래피나 membrane과 같은 추가적인 구성 요소를 이용해야 하는 문제점, 작은 면적에 한해서만 가능하다는 문제점 등으로 인하여, 여러 연구 분야에서 실리콘 나노와이어를 합성하는 보편적인 방법으로서 그 변형된 MCE를 사용할 수는 없다는 근본적인 한계를 갖고 있다.
본 발명은 상기한 종래 기술에서 나타나는 문제점을 해결하기 위한 것으로서, 그 한 가지 목적은 고비용의 진공 조건을 이용하지 않고도 나노와이어를 대량 생산할 수 있는 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 80 nm 이하(바람직하게는, 50 nm 이하) 직경의 실리콘 나노와이어를 저비용으로 대량 생산할 수 있는 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 단면 형태 및 직경이 실질적으로 균일한 실리콘 나노와이어를 대량 생산할 수 있는 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따라서, Si 기판을 준비하는 단계; 상기 Si 기판 상에 소정 재료의 제1 막을 형성하는 단계; 급속 열처리(rapid thermal annealing)를 수행하여, 열적 응집(thermal aggregation)에 의해 상기 Si 기판 상에 상기 재료로 구성되는 복수의 나노입자를 형성하는 단계; 1차 무전해 식각(MCE)을 수행하여, 상기 Si 기판 표면에 80 nm 이하 크기의 나노홀을 형성하는 단계; 상기 나노홀이 형성된 상기 Si 기판 표면에 소정 재료의 제2 막을 형성하는 단계; 2차 무전해 식각을 수행하여, 직경 80 nm 이하의 Si 나노와이어를 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법이 제공된다.
한 가지 실시예에 있어서, 상기 소정 재료로서, Ag, Ag 합금, Pt 또는 Au 재료를 이용할 수 있다.
한 가지 실시예에 있어서, 상기 소정 재료로서 Ag 재료를 이용할 수 있다.
한 가지 실시예에 있어서, 상기 방법은 상기 Ag로 이루어진 제2 막 상에 Pt 또는 Au로 이루어지는 제3의 막을 형성하는 단계를 더 포함할 수 있다.
한 가지 실시예에 있어서, 상기 제3의 막은 Au로 구성될 수 있다.
한 가지 실시예에 있어서, 상기 제1 막은 스퍼터링, 증착 또는 증발 방법에 의해 형성할 수 있다.
한 가지 실시예에 있어서, 상기 제2 막은 스퍼터링에 의해 형성할 수 있다.
한 가지 실시예에 있어서, 상기 스퍼터링을 수행하는 시간은 나노홀들이 상기 제2 막에 의해 덮이지 않고 또 제2 막이 연속적으로 형성되도록 제어될 수 있다.
한 가지 실시예에 있어서, 상기 제3 막은 스퍼터링에 의해 형성할 수 있다.
한 가지 실시예에 있어서, 상기 제1 막을 형성하기 전에 상기 기판을 친수성 표면으로 하는 표면 처리 단계를 더 포함할 수 있다.
한 가지 실시예에 있어서, 상기 급속 열처리를 수행하여 나노입자를 형성하는 단계에서, 700℃ 이상의 온도로 가열한 후 바로 실온으로 냉각할 수 있다.
한 가지 실시예에 있어서, 상기 급속 열처리를 수행하여 나노입자를 형성하는 단계에서, 700℃~800℃의 온도로 가열한 후 바로 실온으로 냉각할 수 있다.
한 가지 실시예에 있어서, 상기 급속 열처리를 수행하여 나노입자를 형성하는 단계는 수소 분위기 중에서 수행할 수 있다.
한 가지 실시예에 있어서, 상기 제1 막의 두께를 제어하여 상기 나노입자의 크기를 제어할 수 있다.
한 가지 실시예에 있어서, 상기 제1 막의 두께를 작게할수록, 상기 형성되는 나노입자의 크기가 작아지는 것을 특징으로 한다.
한 가지 실시예에 있어서, 상기 형성되는 실리콘 나노와이어의 직경은 약 20 nm 내지 약 80 nm 사이의 범위에서 정규 분포를 형성할 수 있다.
본 발명의 다른 양태에 따라서, 소스 전극과 드레인 전극 사이에 하나 이상의 실리콘 나노와이어가 채널로서 제공되어 있는 전계 효과 트랜지스터가 제공되는데, 상기 실리콘 나노와이어는 상기 방법에 따라 합성된 것을 특징으로 한다.
한 가지 실시예에 있어서, 상기 전계 효과 트랜지스터의 온-전류 레벨이 상기 실리콘 나노와이어의 개수의 증가에 따라 선형적으로 증가하는 것을 특징으로 한다.
본 발명에 따르면, 박막 증착 및 급속 열적 어닐링(rapid thermal annealing; RTA)을 포함하고 또 MCE 프로세스를 이용하여, 직경 80 nm 이하의 실리콘 나노와이어를 저비용으로 대량 생산할 수 있다.
도 1은 본 발명의 프로세스를 모식적으로 보여주는 도면이다.
도 2는 상기 프로세스의 각 단계에 따른 실험 결과를 요약하여 보여주는 도면이다.
도 3은 Ag 박막을 열적 응집한 결과를 보여주는 도면이다.
도 4는 급속 열처리의 여러 조건에서의 나노입자 형성 양태를 보여주는 실험 결과이다.
도 5는 1차 무전해 엣칭(MCE 프로세스)에 의해 형성한 Si 나노홀을 보여주는 도면이다.
도 6은 Ag 증착 시간에 따른 나노홀의 양태를 보여주는 도면이다.
도 7은 2차 MCE 프로세스에 의해 형성한 실리콘 나노와이어를 보여주는 도면이다.
도 8은 본 발명에 따라 형성한 나노와이어의 TEM 이미지이다.
도 9는 본 발명의 일실시예에 따라 형성한 FET의 특성을 보여주는 도면이다.
이하에서는, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다. 이하의 설명에 있어서, 이미 관련 기술 분야에서 널리 알려진 기술적 구성, 용어 등에 대한 설명은 생략한다. 이러한 설명을 생략하더라도, 당업자라면 이하의 설명을 통해 본 발명의 특징적 구성을 쉽게 이해할 수 있을 것이다.
본 발명에서는 CVD 방법에서 전통적으로 이용된 금속 나노입자들의 자기 조립을 채용하여, 80 nm 이하의 실리콘 나노와이어를 획득하는 MCE(metal-assisted chemical etching) 기반의 용이하고도 고수율인 제조 방법을 제공한다. 여기서, MCE라 함은 Ag/Pt/Au 등과 같은 귀금속을 촉매로 하여 예컨대, HF와 H2O2 용액으로 예컨대, 실리콘을 식각하는 방법으로서, 그 프로세스 자체는 당업계에 이미 널리 알려진 것이므로, 그 세부적인 구성에 대한 설명은 생략한다. 복잡한 나노패터닝 기법 없이 박막 증착 및 급속 열적 어닐링(rapid thermal annealing; RTA)을 포함하는 두 가지의 보편적인 프로세스에 기반하고 있어, 본 발명은 실리콘 나노와이어를 연구하는 기술분야에서 일반적으로 이용될 수 있다. 후술하는 바와 같이, 본 발명이 전자 소자용의 균일한 실리콘 나노와이어를 합성할 수 있는지 여부를 확인하기 위하여, 바닥 게이트형 FET들을 제작하였다. 나노와이어의 개수에 따른 트랜지스터의 온-전류 레벨의 선형성을 확인하였다. 또한, 이하에서 설명하는 바와 같이, 본 발명은 80 nm 이하(실질상 50 nm 이하)의 실리콘 나노와이어를 고수율로 생산할 수 있도록 해주는데, 이는 실리콘 나노와이어를 현재 및 미래 산업에서 실용적으로 활용할 수 있도록 해준다고 평가할 수 있다. 이하, 본 발명을 실시예를 참조하여, 좀 더 구체적으로 설명한다.
실리콘 나노와이어 합성을 위한 MCE 기법에서 실리콘 웨이퍼 상에 별개의 나노홀들로 구성되는 Ag 나노메시(일종의 마스크 역할 수행, 도 1 참조)를 형성하는 것이 중요한데, Ag 나노홀의 크기가 추후 형성되는 실리콘 나노와이어의 단면적과 폭을 결정한다. Ag 나노메시를 형성하기 위하여, Ag 박막을 형성한 다음에, 그 박막에 대해 급속 열적 어닐링 처리를 수행하여, Ag 나노입자들로 구성되는 자가-조직된(self-organized) 모노층(별개의 Ag 나노입자들)을 생성한 다음에, 이들 나노입자를 짧은 MCE 프로세스를 통해 실리콘 나노홀로 바꾸었다. 이어서, 질산을 이용하여 Ag 촉매(나노입자)를 제거하고, 스퍼터링에 의해 Ag 박막을 증착한 후에(이때, Ag 박막은 평탄한 영역에만 형성되고, 나노홀에는 형성되지 않는다), Au/Ag 나노메시를 형성한다. 마지막으로, 상기 나노메시를 이용하여 제2 MCE 프로세스를 수행하여, 수직 정렬된 실리콘 나노와이어를 얻는다. 이 전체 프로세스가 도 1에 개략적으로 도시되어 있고, 각 스텝에서의 실험 결과를 도 2에 요약하여 나타내었다. 한편, 본 실시예에서, Ag 박막을 형성하지만, 본 발명이 이에 제한되는 것은 아니다. 즉 Ag 박막 외에 Ag 합금을 이용하여 박막을 형성할 수도 있다. 또한, Pt 또는 Au와 같은 귀금속을 이용할 수도 있다. 한편, 이러한 박막을 열적으로 응집시켜 나노홀을 형성하는 과정은 응집시키는 물질과 기판의 계면에너지의 영향을 받는다. 본 발명에 따르면, Ag의 경우가 가장 우수한 결과를 나타내므로, Ag 또는 Ag 합금을 이용하는 것이 바람직하다.
Ag 박막을 열적으로 응집시키기 위하여, 순수 p-type (100) Si 웨이퍼 기판(1.5 cm×1.5 cm)을 piranha 용액(98% H2SO4: 60% H2O2 =3:1, v:v)에 15분간 침지하여, 세정하여, 그 표면을 친수성으로 하였다. 상기한 바와 같이, 열적 응집 과정에서 물질과 기판 사이의 계면에너지가 큰 영향을 미치는데, 이를 조절하기 위해, 본 발명의 일실시예에서는 기판 표면을 친수성으로 한다. 다음에, 상기 기판을 초음파처리기(sonicator) 내에서 탈이온수로 2번 린스 처리하였고(매번 10분 동안), 순수 질소 가스 스트림 하에서 건조시켰다. e-빔 증발기를 이용하여 상기 기판들 상에 다양한 두께(6~10 nm)의 Ag 박막을 형성하였다(그 형성 방법은 특별히 제한되지 않는다). Ag 박막이 형성된 기판들을 RTA 시스템 내에서 700℃에서 바로 어닐링하여 Ag 나노입자들을 형성하였다. 한편, 700℃ 미만의 온도에서도 열적 응집(thermal aggregation)이 일어날수도 있지만, Ag 나노입자들의 형태가 원형이 아니고, 불충분한 열에너지 때문에 나노입자들 사이의 거리가 너무 짧았다(도 3 참조). 따라서, 본 발명에서는, RTA 프로세스를 위한 최적의 온도로서 700℃ 이상의 온도가 바람직하다. 한편, 800℃ 이상의 고온에서는 에너지 과잉으로 인하여, 나노파티클들이 서로 결합하는 현상이 관찰되었다. 따라서, RTA 프로세스는 700℃~800℃의 온도 범위에서 수행하는 것이 바람직하다.
미세하고 뚜렷한 반구형 Ag 나노입자를 얻기 위하여, RTA 프로세스 중에, 기판 상에서의 Ag 나노입자들의 형성 및 이동의 동역학(kinetics)을 제어하여야 하는데, 왜냐하면 과잉의 키네틱 에너지는 형성된 Ag 나노입자들이 서로 엉키게 하기 때문이다. 도 4a에 나타낸 바와 같이, 700℃까지의 온도 증가 속도 및 그 온도에서의 유지 시간은 Ag 박막의 열적 응집의 동역학과 관련된 변수이다. 8 nm 두께의 Ag 박막의 경우, 고품질의 Ag 나노입자를 얻기 위한 최적의 조건은 11.67℃/s 및 1분이었다. 사실, 이들 조건은 RTA 시스템의 사양 제한에 의존한다. 그러나, 고품질의 Ag 나노입자를 얻기 위해서는, Ag 박막은 700℃까지 빨리 가열된 후에 실온으로 냉각되어야 한다. 즉 열적 응집을 위해서는 필수적으로 도달해야 하는 온도가 있다( 본 발명의 실시예에서는 약 700℃ 이상, 바람직하게는 700℃~800℃). 그런데, 가열 시간이 너무 길어지면, 가해지는 에너지가 과잉으로 되고, 이는 형성된 나노입자들을 좌우로 이동시키는 구동력으로 작용하여, 나노입자들이 상호 결합하게 된다. 따라서, RTA 프로세스를 진행한 후, 바로 냉각하여 이러한 나노입자 결합을 방지하는 것이 바람직하다.
동역학 외에, 실리콘 기판의 표면 에너지는 Ag 나노입자의 크기에 영향을 미치는 동역학적으로 중요한 인자이다. 즉 기판의 표면 에너지가 낮을수록, Ag 나노입자의 젖음 각도(wetting angle)는 더 커지고 나노입자의 크기는 더 작아진다. 수소-종결된(H-terminated) 실리콘 기판의 표면 에너지가 보통 순수 산화물로 덮인 기판의 표면 에너지보다 낮음에 따라, 반구형 Ag 나노입자의 평형 젖음 각도는 H2 분위기에서 RTA 프로세스 중에 상승되어야 한다. 실험적으로, H2 분위기에서 Ag 나노입자의 크기는 Ar 분위기 중의 것보다 20 nm 더 작았다(도 4b 참조). 더욱이, 주변 가스의 종류에 관계 없이, Ag 박막의 두께가 증가함에 따라, Ag 나노입자의 크기가 선형적으로 증가하였다. 이러한 경향에 기초하여, Ag 나노입자의 크기는 실리콘 나노와이어의 직경을 제어하는 수단으로서 조절된다. H2 분위기에서 11.67℃/s의 속도로, 1분 동안 700℃에서 열적으로 응집하여 8 nm 두께 Ag 박막으로부터 생성된 Ag 나노입자의 SEM 이미지를 도 4c에 나타내었다. 평균 직경 및 표준 편차는 49.8 nm 및 9.15 nm 이었다.
본 발명에서 가장 민감하고 두드러진 단계는 짧은 MCE 프로세스를 통해 Si 나노홀을 형성하는 것인데, MCE 프로세스에서 주요 단계는 Ag 나노입자의 형태와 유사한 실리콘 나노홀을 얻는 것이다. 일반적으로, MCE 중에 Si+6HF+H2O →H2SiF6+2H2O+H2의 마이크로-전자화학 반응이 일어난다. 이 반응중에, Si은 산화되고, Ag 나노입자와 실리콘 웨이퍼 사이의 경계에서 가스상 H2가 생성됨에 따라, 실리콘 기판 상에서의 Ag 나노입자의 점착(adhesion)이 불안정해지고 약해진다. 따라서, 주변 열 에너지에 의해 구동된 Ag 나노입자는 MCE 프로세스 중에 기판 상에서 측방향으로 쉽게 이동할 수 있고, 그 결과 왜곡된 Si 나노홀이 형성된다.
짧은 MCE 프로세스 중에 Ag 나노입자의 측방향 이동을 최소화하기 위하여, RTA에서 H2 분위기가 바람직하였는데, 왜냐하면 수소-종결된 실리콘 기판은 순수 산화물층이 있는 Si 기판보다 더 낮은 표면 에너지를 갖고 있기 때문이다. 이는 도 5a에 도시한 바와 같이, Ar 분위기와 비교하여, H2 분위기에서의 RTA 후에, 실리콘 기판 상에 적하된 물 액적의 비교적 큰 접촉각에 의해 입증되었다. Ag 나노입자의 측방향 이동을 방해할 때 표면 에너지를 낮추는 효과는 도 5a의 결과를 통해 확인할 수 있다. H2 분위기에서 RTA에 의해 형성한 Ag 나노입자로부터 많은 직선의 Si 나노홀이 얻어졌지만, Ar 분위기에서는 왜곡된 Si 나노홀이 관찰되었다.
Ag 나노입자의 측방향 이동을 제한하는 다른 방법으로서, 측방향 이동의 구동력인 주변 열 에너지를 감소시키기 위하여 엣칭 용액을 냉각하였다. Si 나노홀의 형성시 엣칭 용액의 온도의 효과를 결정하기 위하여, 여러 온도(25℃, 0℃, -10℃, -20℃)에서 엣칭 용액(10% HF 및 0.12% H2O2)으로 MCE를 수행하였다. 도 5b에 도시한 바와 같이, 낮은 온도에서 수직의 Si 나노홀이 우선적으로 형성되었다.
최적화된 엣칭 조건 하에서, 여러 크기의 Ag 나노입자로 40초 동안 MCE에 의해 Si 나노홀들을 형성하였다. 나노입자와 나노홀 사이의 통계적 크기 비교의 결과를 도 5c에 나타내었다. 최적화의 효과를 그 결과로부터 볼 수 있는데, 짧은 MCE 프로세스 전후 나노입자와 나노홀의 크기 분포가 거의 동일하였다. 8 nm 두께의 Ag 박막으로부터 열적으로 응집시킨 Ag 나노입자를 이용하여 MCE에 의해 형성한 전형적인 Si 나노홀의 평면 및 단면 SEM 이미지를 도 5d에 나타내었다. 홀의 깊이는 삽입 이미지로부터 약 80 nm인 것으로 결정되었다.
나노홀이 있는 실리콘 기판 상에서, 직류 스퍼터링 시스템을 이용하여 Ag 박막을 증착하였다. Ag 나노메시를 얻기 위하여 실리콘 기판의 비다공성 영역에만 Ag 원자들이 적층될 수 있게 증발기 대신에 스퍼터링 시스템을 이용하였다. 즉 증발시킨 Ag 원자들은 직선으로 날아가 Si 나노홀 속으로 들어갈 수 있지만, 스퍼터링된 Ag 원자들은 그 소스로부터 랜덤한 방향으로 흩어지고, 나노스케일의 홀 내로 좀처럼 들어갈 수 없다. 스퍼터링 동안 Ag 증착 시간은 적절히 조정하였는데, 왜냐하면 증착 시간이 매우 길면, 작은 홀들이 전체적으로 Ag 막에 의해 덮이고, 증착 시간이 너무 짧으면, Ag 막이 비연속적으로 되기 때문이다(도 6 참조). 또한, Au 박막을 Ag 나노메시의 평탄 영역에 스퍼터링하여 Ag의 약한 점착(cohesion)을 보강하는 것이 바람직하다. 8 nm 두께의 Ag 박막으로부터 열적으로 응집시킨 Ag 나노입자를 이용하여 MCE에 의해, 부분 엣칭된 Si 기판 상에 증착한 전형적인 다공성 Au(10 nm)/Ag(20 nm) 박막의 평면 SEM 이미지를 도 5e에 나타내었다. 한편, Au 외에도 Pt 등의 다른 귀금속을 이용할 수도 있다. 그러나, 재료의 물성 측면에서 Au가 Pt와 비교하여, Ag의 점착력을 더 우수하게 보강해주므로, Au를 사용하는 것이 바람직하다.
마지막으로, 상기 Au/Ag 나노메시를 이용하여 제2 MCE를 수행함으로써, 실리콘 나노와이어를 생성하였다. 본 단계에서 이용한 조건은, H2O2의 농도 및 엣칭 용액의 온도를 제외하고는 이전의 엣칭 단계에서의 조건과 동일하였다. 즉 제2 MCE는 실온에서 10% HF 및 0.6% H2O2의 용액을 이용하여 수행하였다. 엣칭 농도는 보통 H2O2의 농도에 비례한다. 그리고, 직선의 실리콘 나노와이어를 얻기 위하여 고농도의 H2O2를 사용하는 것이 유리하다. 그러나, Ag 단일층의 경우, 엣칭 속도가 증가함에 따라, Ag 나노메시가 H2 버블에 의해 물리적으로 벗겨졌다. 0.3%를 초과하는 H2O2 농도에서, H2 버블의 체적 성장 속도는 Ag/Si 층 계면으로부터 버블이 탈출하는 속도보다 높아, Ag 나노메시는 실리콘 기판으로부터 분리되었다. 그러나, 강한 점착 특성을 갖고 있는 Au가 추가로 다공성 Ag 층에 스퍼터링됨에 따라, Ag 촉매는 상기 손상을 견뎌낼 수 있었는데, Au 스퍼터링 덕분에, 0.6% H2O2에서 엣칭 중에 나노메시가 벗겨지지 않았고 프로세스가 종료될 때까지 그 초기 형태를 유지할 수 있었다.
도 7a는 초기 Ag 박막의 여러 두께에 대하여, Ag 나노입자, Si 나노홀 및 짧게 엣칭된 Si 나노와이어의 통계적 크기 비교를 나타낸다. 짧은 Si 나노와이어의 직경 분포는 Ag 나노입자, Si 나노홀의 직경 분포와 유사하였다. 합성된 짧은 Si 나노와이어의 최소 직경은 30 nm±5 nm이었고, 최대 직경은 68 nm± 10 nm 이었다. 초기 Ag 박막 두께가 6 nm, 8 nm인 Ag 박막에 대하여 Si 나노홀에 의해 패터닝된 다공성 Au/Ag 박막을 이용하여 40초 동안 제2 MCE에 의해 형성한 전형적인 짧은 실리콘 나노와이어의 40°기울어진 SEM 이미지를 도 7b 내지 7c에 나타내었다.
종횡비(aspect ratio)가 큰 Si 나노와이어를 얻기 위하여, 초기 Ag 박막 두께가 8 nm인 Ag 박막에 대하여 Si 나노홀에 의해 패터닝된 다공성 Au/Ag 박막을 이용하여 3시간 동안 제2 MCE를 수행하였다. 그 결과, 도 7d, 7e에 도시한 바와 같이, 약 40 ㎛길이 및 50 nm 직경의 실리콘 나노와이어를 고수율로 얻었다. 나노와이어들은 그 나노와이어를 건조시킴으로써, 모세관힘 때문에 마치 머리카락처럼 엉켰다. 또한, 나노와이어들의 직경은 도 7e의 고배율 SEM 이미지에 나타낸 바와 같이, 엣칭 프로세스가 끝날 때까지 완벽하게 유지되었다. 본 프로세스에서 실리콘 나노와이어들의 직경의 통계적 분포를 나타내기 위하여, 본 발명자는 150개의 실리콘 나노와이어를 취하여 그 직경 분포를 도 7f에 나타내었다. 평균 직경 및 표준 편차는 51.42 nm, 9,38 nm 이었는데, 이는 Ag 나노입자의 것과 정확히 매치되었다(도 4d 참조). 절취하여 그리드 상에 놓은 실리콘 나노와이어의 전형적인 TEM 이미지를 도 8에 나타내었다. 도 8a의 밝은 영역의 이미지로부터, 실리콘 나노와이어의 정확한 직경은 52.02 nm인 것으로 측정되었다. 선택 영역 전자 회절(SAED) 패턴(도 8a) 및 고해상도 TEM 이미지(도 8b)에 기초하여, 나노와이어의 길이 방향은 <100>인 것으로 확인되었다.
본 발명의 프로세스가 전자 소자용 실리콘 나노와이어를 합성할 수 있는지 여부를 확인하기 위하여, 본 발명자는 바닥 게이트형 FET을 제작하였다. 기판에서 실리콘 나노와이어를 절단하여 99.9% C2H5OH에 분산시킨 후에, 그 실리콘 나노와이어 용액을 30°기울어진 열산화된 실리콘 기판 상에서 흘려보냈다. 5 ㎛ 스텐실 마스크를 이용하여 Au 전극을 형성하여 소자를 완성하였다. 이 소자의 평면 SEM 이미지로부터, 모든 샘플의 액티브 채널 폭 및 길이를 확인하였다. 프로브 스테이션(Desert Cryogenics, model TTP4)을 이용하여 소자에 접촉시킨 채 Agilent 반도체 파라미터 분석기(model 4145B)를 이용하여 전류-전압(I-V) 특성을 측정하였다. 도 9a는 8개의 실리콘 나노와이어를 구비한 FET의 전형적인 SEM 이미지이다. 드레인 전압이 -0.5V에서 -3V로 변하는 경우 p-type 증대 모드 트랜스퍼 특성(p-type enhanced mode transfer characteristic)을 도 9b에 나타내었다. 출력 특성(Ids-Vds) 역시 게이트 전압의 함수로서 도 9c에 나타내었다. 출력 특성은 양호한 Ohmic 전기 접속을 보여주고 있다.
본 발명에 따른 수많은 실리콘 나노와이어가 구비된 트랜지스터의 온-전류 레벨의 선형성을 결정하였다. 이러한 목적을 위해 6개의 트랜지스터를 비교 시험하였고, 103.05±0.15의 평균 온/오프 비를 얻었으며, 임계 전압(Vth)은 -16.35±0.35V이었다. 도 9a로부터 알 수 있는 바와 같이, 각 실리콘 나노와이어의 채널 길이는 전극 사이의 간격 길이보다 길었다. 각 소자의 전기적 수송 특성을 계산하기 위하여, 나노와이어들의 상이한 길이들을 고려하여 실리콘 나노와이어의 총수를 추정하였다. 유효 나노와이어 갯수는
Figure 112013082984942-pat00001
로 정의하였는데, 여기서 cosθi는 전극 사이의 수직선으로부터 i번째 실리콘 나노와이어의 기울어진 각도를 나타낸다. 각 소자의 p-type 선형 장-효과 이동도(μth)는 μth = L/(W×Cd×Vds)×gm에 의해 계산하였고, 여기서 W는 소자의 채널 폭(=나노와이어들의 평균 직경×나노와이어의 유효 갯수)이고, Cd는 게이트 유전체의 단위 면적당 cpacitance이며, gm은 transconductance이고, Cd는 12 nF/cm2인 것으로 측정되었다. 이동도μth는 46.129±4.562 cm2/Vs이었다. 마지막으로, -3V 및 -30V의 고정된 드레인 전압 및 게이트 전압에서 실리콘 나노와이어의 유효 갯수에 따른 온-전류 레벨의 선형적인 증가를 도 9d에 나타내었다. 이러한 선형성은 본 발명에 따라 합성한 실리콘 나노와이어가 균일한 직경 및 표면 특성을 갖고 있다는 것을 나타낸다.
정리하면, RTA 및 박막 증착을 채용하여, 80 nm 이하의 균일한 실리콘 나노와이어들을 합성하는 MCE-기반의 용이하고도 고수율의 방법을 개발하였다. 다양한 두께의 2차원 Ag 초박막을 e-빔 증발기를 이용하여 실리콘 기판 상에 적층한 후에, 각 박막을 수소 분위기에서 11.67℃/s의 속도로, 1분 동안 700℃에서 RTA 중에 열적 응집에 의해 무차원 Ag 나노입자들로 변화시켰다. -20℃에서 40초 동안 짧은 MCE 프로세스 후에, 실리콘 기판 상의 Ag 나노입자들은 동일한 직경의 많은 실리콘 나노홀(깊이: 80 nm)을 형성하였다. 40초 및 105초 동안의 스퍼터링 증착에 의해, 나노홀이 형성된 실리콘 기판 상에 에칭 마스크 역할을 하는 Au/Ag 나노메시를 형성하였다. 마지막으로, Au/Ag 나노메시를 이용하여, 실온에서 제2 MCE를 수행하여, 다양한 크기의 실리콘 나노와이어를 합성하였다. 이 나노메시의 홀의 크기는 초기 Ag 박막의 두께를 변화시켜 조절할 수 있는데, 왜냐하면, Ag 나노입자의 크기가 초가 Ag 박막의 두께에 따라 선형적으로 증가하기 때문이다. 또한, 실리콘 나노홀의 단면은 Ag 나노입자의 것과 동일한 방식으로 형성하였다. 합성된 실리콘 나노와이어의 최소 직경은 30 nm±5 nm이었고, 최대 직경은 68 nm± 10 nm 이었다. 본 발명의 합성 방법을 검증하기 위하여, 3시간 MCE 프로세스를 통해 종횡비가 큰(약 800) 수직 정렬된 40㎛ 길이의 실리콘 나노와이어를 합성하여, 그 분산도, 결정화도, 길이방향을 결정하였다. 또한, 합성한 실리콘 나노와이어의 균일한 품질을 여러 실리콘 나노와이어가 구비된 트랜지스터의 온-전류 레벨의 선형성에 의해 입증하였다. 이와 같이 본 발명이 제안한 바에 따르면, 간단한 전통적인 프로세스에 의해 균일하고 직경이 제어된 실리콘 나노와이어를 고수율로 합성할 수 있다. 본 발명에서, MCE는 동일한 결정 방향 및 화학적 조성을 갖는 80 nm 이하의 많은 실리콘 나노와이어를 필요로 하는 여러 애플리케이션에 대하여 고품질의 실리콘 나노와이어를 얻는 보편적인 방법으로서 이용될 수 있다.
- 실험 상세
·기판의 준비: 본 실시예의 기판을 준비하기 위해, 1.5 cm×1.5 cm로 절단한 실리콘 웨이퍼(p-type, 1-10Ω (100))를 piranha 용액(98% H2SO4: 60% H2O2 =3:1, v:v)으로 15분간 세정한 다음에, 100 ml의 탈이온수로 2번 초음파 처리하였고(매번 10분 동안), 순수 질소 가스 스트림 하에서 건조시켰다. piranha 세정에 의해 형성한 표면 특성을 유지하기 위하여, 가능한한 빨리 샘플을 증발기 내에 적재하였고, 3×10-6 torr 미만으로 챔버를 소개하였다(evacuate).
·Ag 막의 적층 및 열적 응집: 샘플이 부착된 홀더를 e-빔 증발 동안에 회전시켰고, 예비-증발을 10분 동안 수행하였다. 다음에, 0.3Å/s의 속도로 샘플 상에 Ag를 적층하였다. 적층을 완료한 후에, 샘플을 챔버 중에서 1시간 동안 유지하여, Ag 층을 안정화하였다. 또한, 샘플을 바로 RTA 내에 적재하여, 분위기 중의 H2O에 의한 손상을 최소화하였다. 다음에, 흡입 밸브를 개방하여, H2 가스를 분당 6 cc (6cc/min) 15분 동안 공급하여, 환경이 안정되도록 하였다. 온도를 11.46℃/s의 속도로 700℃까지 상승시킨 다음에, 1분 동안 유지하여 Ag 층이 열적으로 응집되도록 하였다. RTA를 종료한 후에, H2 가스를 1시간 동안 공급하면서 RTA 중에 샘플을 유지하여, 형성된 Ag 나노입자들을 안정화시켰다. 이러한 안정화 처리가 없다면, RTA 후 샘플 표면에서 관찰되는 반사 색상은 균일하지 않은데, 이는 기판 상의 나노입자들이 불규칙하다는 것을 의미한다.
·Si 나노홀의 형성: 원심 분리 튜브(50 ㎖) 내에 10% HF, 0.12% H2O2를 이용하여 제1 MCE 프로세스를 위한 엣칭액 50 ㎖을 준비한 다음에, 등온 수조에 의해 -20℃로 냉각하였다. 수조가 이미 -20℃로 설정된 경우에는, 급속 냉각에 의해 엣칭 용액을 결빙시켰다. 제1 MCE 프로세스는 40초 동안 수행하여, 80 nm 깊이의 나노홀을 만들었고, 샘플을 탈이온수로 린스 처리한 다음에, 60% HNO3 100 ㎖에 넣어 Ag를 제거하였다. 60% HNO3에 1시간 동안 넣은 후, 샘플을 탈이온수로 린스처리한 다음에 H2 가스로 건조시켰다.
·Au/Ag 나노메시의 형성: 완전히 건조시킨 샘플을 스퍼터에 적재하였고, 진공도는 2×10-6 torr 미만으로 유지하였다. Ar 가스를 5 sccm 공급하였고, 작업 압력은 게이트 밸브를 제어하여 3 mTorr에서 유지하였다. Ag 예비-스퍼터를 10분 동안 22W(DC 파워)로 수행하였고, Ag 스퍼터링은 40초 동안 수행하여, 20 nm 두께의 Ag 층을 형성하였다. 5분 동안 안정화 처리 후에, Au를 105초 동안 Ag 나노메시 상에서 10W(DC 파워)로 스퍼터링하였다.
·Si 나노와이어의 형성: Si 나노와이어 합성을 위한 제2 엣칭 용액을 10% HF, 0.6% H2O2를 이용하여 준비하였고, 그 양은 원심분리 튜브 내에서 50 ㎖이었다. 이 용액을 실온에서 유지하였다. Si 나노와이어의 의도한 길이에 따라, 엣칭 시간을 조정하였다. 화학 반응 후에 샘플을 탈이온수로 린스 처리한 후 1시간 동안 왕수(aqua regia)에서 유지하여 Au, Ag를 제거하였다.
이상 본 발명의 여러 실시예를 참조하여 설명하였지만, 본 발명이 이들 실시예에 제한되지 않는다는 점을 이해하여야 한다. 즉 후술하는 특허청구범위 내에서 상기 실시예를 다양하게 변형 및 수정할 수 있으며, 이들은 모두 본 발명의 범위 내에 속하는 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.

Claims (18)

  1. Si 기판을 준비하는 단계;
    상기 Si 기판 상에 소정 재료의 제1 막을 형성하는 단계;
    급속 열처리(rapid thermal annealing)를 수행하여, 열적 응집(thermal aggregation)에 의해 상기 Si 기판 상에 상기 재료로 구성되는 복수의 나노입자를 형성하는 단계;
    1차 무전해 식각(MCE)을 수행하여, 상기 Si 기판 표면에 20 nm 내지 80 nm 크기의 나노홀을 형성하는 단계;
    상기 나노홀이 형성된 상기 Si 기판 표면에 소정 재료의 제2 막을 형성하는 단계;
    2차 무전해 식각을 수행하여, 20 nm 내지 80 nm 직경의 Si 나노와이어를 형성하는 단계
    를 포함하고,
    상기 제1 막의 두께를 제어하여 상기 나노입자의 크기를 제어하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  2. 청구항 1에 있어서, 상기 소정 재료로서, Ag, Ag 합금, Pt 또는 Au 재료를 이용하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  3. 청구항 2에 있어서, 상기 소정 재료로서 Ag 재료를 이용하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  4. 청구항 3에 있어서, 상기 Ag로 이루어진 제2 막 상에 Pt 또는 Au로 이루어지는 제3의 막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  5. 청구항 4에 있어서, 상기 제3의 막은 Au로 구성되는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  6. 청구항 1에 있어서, 상기 제1 막은 스퍼터링, 증착 또는 증발 방법에 의해 형성하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  7. 청구항 1에 있어서, 상기 제2 막은 스퍼터링에 의해 형성하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  8. 청구항 7에 있어서, 상기 스퍼터링을 수행하는 시간은 나노홀들이 상기 제2 막에 의해 덮이지 않고 또 제2 막이 연속적으로 형성되도록 제어되는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  9. 청구항 4에 있어서, 상기 제3 막은 스퍼터링에 의해 형성하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  10. 청구항 1에 있어서, 상기 제1 막을 형성하기 전에 상기 기판을 친수성 표면으로 하는 표면 처리 단계를 더 포함하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  11. 청구항 1에 있어서, 상기 급속 열처리를 수행하여 나노입자를 형성하는 단계에서, 700℃ 이상의 온도로 가열한 후 바로 실온으로 냉각하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  12. 청구항 11에 있어서, 상기 급속 열처리를 수행하여 나노입자를 형성하는 단계에서, 700℃~800℃의 온도로 가열한 후 바로 실온으로 냉각하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  13. 청구항 1에 있어서, 상기 급속 열처리를 수행하여 나노입자를 형성하는 단계는 수소 분위기 중에서 수행하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  14. 삭제
  15. 청구항 1에 있어서, 상기 제1 막의 두께를 작게할수록, 상기 형성되는 나노입자의 크기가 작아지는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  16. 청구항 1에 있어서, 상기 형성되는 실리콘 나노와이어의 직경은 20 nm 내지 80 nm 사이의 범위에서 정규 분포를 형성하는 것을 특징으로 하는 실리콘 나노와이어 합성 방법.
  17. 소스 전극과 드레인 전극 사이에 하나 이상의 실리콘 나노와이어가 채널로서 제공되어 있는 전계 효과 트랜지스터에 있어서,
    상기 실리콘 나노와이어는 청구항 1 내지 청구항 13, 청구항 15 및 청구항 16 중 어느 한 항의 방법에 따라 합성된 것을 특징으로 하는 전계 효과 트랜지스터.
  18. 청구항 17에 있어서, 상기 전계 효과 트랜지스터의 온-전류 레벨이 상기 실리콘 나노와이어의 개수의 증가에 따라 선형적으로 증가하는 것을 특징으로 하는 전계 효과 트랜지스터.

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10070515B2 (en) 2015-08-10 2018-09-04 Samsung Electronics Co., Ltd. Transparent electrode using amorphous alloy and method of manufacturing the same
KR20200079929A (ko) * 2018-12-26 2020-07-06 한국전기연구원 실리콘 나노선을 구비한 이차전지용 음극 활물질 및 그 제조 방법
KR20220040855A (ko) * 2020-09-24 2022-03-31 한국과학기술연구원 이온주입용 마스크 형성방법 및 이를 이용한 점결함 센터 형성 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Ho-Jin Choi, et al., Optimization of metal-assisted chemical etching process in fabrication of p-type silicon wire arrays, Current Applied Physics, 2011, Vol. 11, pp.S25-S29. *
Ho-Jin Choi, et al., Optimization of metal-assisted chemical etching process in fabrication of p-type silicon wire arrays, Current Applied Physics, 2011, Vol. 11, pp.S25-S29.*

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10070515B2 (en) 2015-08-10 2018-09-04 Samsung Electronics Co., Ltd. Transparent electrode using amorphous alloy and method of manufacturing the same
KR20200079929A (ko) * 2018-12-26 2020-07-06 한국전기연구원 실리콘 나노선을 구비한 이차전지용 음극 활물질 및 그 제조 방법
KR102582119B1 (ko) 2018-12-26 2023-09-25 한국전기연구원 실리콘 나노선을 구비한 이차전지용 음극 활물질 및 그 제조 방법
KR20220040855A (ko) * 2020-09-24 2022-03-31 한국과학기술연구원 이온주입용 마스크 형성방법 및 이를 이용한 점결함 센터 형성 방법
KR102458001B1 (ko) 2020-09-24 2022-10-25 한국과학기술연구원 이온주입용 마스크 형성방법 및 이를 이용한 점결함 센터 형성 방법

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