KR101479472B1

KR101479472B1 - 전원 제어기 형성 방법 및 그 구조

Info

Publication number: KR101479472B1
Application number: KR20070104463A
Authority: KR
Inventors: 안토닌 로즈시펠; 로먼 스터렐; 카렐 프타섹
Original assignee: 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Priority date: 2006-12-05
Filing date: 2007-10-17
Publication date: 2015-01-06
Also published as: TW200826457A; US20080129269A1; US7564704B2; TWI392211B; CN101197541B; CN101197541A; HK1119842A1; KR20080052358A

Abstract

일 실시예에서, 전원 제어기는 스위치 양단의 전압이 최소값에 있을 때 전원의 파워 스위치를 스위칭하도록 구성된다.

감지 회로, 하프-브리지 회로, 전원 시스템, 피드백 네트워크

Description

전원 제어기 형성 방법 및 그 구조{METHOD OF FORMING A POWER SUPPLY CONTROLLER AND STRUCTURE THEREFOR}

본 발명은 일반적으로는 전자 장치, 더 구체적으로는 반도체 장치 및 구조의 형성 방법에 관한 것이다.

과거, 반도체 산업은 출력 전압을 필요한 값으로 조절하는 것을 돕는 전원 제어기를 형성하는 다양한 방법과 구조를 사용했다. 일부 전원 구성에 있어서, 두 개의 트랜지스터들은 인덕터를 구동하고 출력 전압을 형성하기 위해서 적층 구조 또는 하프-브리지(half-bridge) 회로 구성으로 연결되어 있었다. 그러한 전원 구성의 일부 예들은 LLC 공진 파워 컨버터(LLC resonant power converters) 및 다른 공진 형태의 파워 컨버터들이었다. 하프-브리지 회로 내의 두 트랜지스터 각각은 분리된 트랜지스터 드라이버에 의해 구동되었다. 보통, 두 트랜지스터들은 두 트랜지스터가 동시에 디스에이블하도록 동시에 스위칭되었다. 다음 트랜지스터가 턴온 되기 전에 하나의 트랜지스터가 턴 오프 되었는지를 보장하기 위해서, 지연 회로 또는 로직 회로가 하나의 트랜지스터를 턴 오프하는 것과 다른 트랜지스터를 턴온하는 것 사이에 데드 타임(dead time)을 제공하는데 사용되었다. 이런 데드 타 임은 단락 전류(shoot-through current)가 양 트랜지스터의 동시의 전도에 의해 형성된 것이 아님을 보장한다. 데드 타임의 지속은 고정된 시간이며 일반적으로 단락 전류의 제거를 보장하기 위해서 가장 가벼운 부하 조건을 위해 선택되었다. 공진 형태의 파워 컨버터의 경우, 데드 타임은 하프-브리지의 중심에서 공진 LC 탱크 회로의 전압 스윙이 전압을 변화시키도록 허용하게 연장된다. 이 데드 타임은 회로를 사용하는 시스템의 효율을 감소시키는 하프-브리지 회로 내의 에너지 손실을 유발했다.

따라서, 전원 제어기가 더 효율적으로 단락 전류를 감소시키고 고정된 데드-타임을 강요하지 않고 단락 전류 및 공진 스위칭을 제어하도록 하는 것이 바람직하다.

설명의 편의와 명확성을 위해서, 도면의 구성요소들은 반드시 일정한 치수로 도시될 필요가 없으며, 다른 도면에서의 동일한 참조 번호는 동일할 구성요소를 나타낸다. 게다가, 공지된 단계와 구성요소들의 설명과 세부사항들은 설명의 편의를 위해 생략된다. 본 명세서에 사용된 바와 같이, 전류를 전달하는 전극은 MOS 트랜지스터의 소스나 드레인 또는 바이폴라(bipolar) 트랜지스터의 에미터나 콜렉터 또는 다이오드의 캐소드이나 애노드 등의 디바이스를 통해서 전류를 흐르게 하는 디바이스의 구성요소를 의미하고, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스 등의 디바이스를 통해서 전류를 제어하는 디바이스의 구성요소를 의미한다. 디바이스들은 본 명세서에서 특정 N-채널 또는 P-채널 디바이스로서 설명되지만, 또한 당업자라면 상보적인 디바이스(complementary device)가 본 발명에 따라서 가능하다는 것을 이해할 것이다. 당업자라면 본 명세서에서 사용된 단어 during, while, 및 when은 개시 액션이 있자마자 즉시 액션이 발생함을 의미하는 정확한 용어들은 아니지만, 개시 액션(initiating action)에 의해 시작되는 반응 사이의 전파 지연(propagation delay) 같은 작지만 논리적인 지연이 있을 수 있다는 것을 이해할 것이다. 도면의 명확성을 위해서, 디바이스 구조의 도핑 영역이 일반적으로 직선 에지 및 정확한 각 코너부(angular corners)를 갖도록 도시된다. 그러나, 당업자라면 도펀트의 확산 및 활성화 때문에, 도핑 영역의 에지가 일반적으로 직선이 아닐 수 있고 그 코너들은 정확한 각이 아닐 수 있다는 것을 이해한다.

도 1은 시스템(10)에 의해 형성된 출력 전압을 생성하는데 사용되는 전원 제어기(35) 일부의 전형적인 실시예를 포함하는 전원 시스템(10)의 일부의 일 실시예를 개략적으로 도시한다. 이하에서 더 나타나는 바와 같이, 스위치를 가로지르는 전압이 최소값이며 바람직하게는 거의 영인 경우 제어기(35)는 시스템(10)의 파워 스위치가 스위칭하는 것을 제어하도록 구성되어 있다.

시스템(10)은 파워 입력 단자(11)와 파워 리턴 단자(12) 사이에서 정류된 ac 전압과 같은 파워을 수신하고 전압 출력(14)과 전압 리턴(15) 사이에 출력 전압을 형성한다. 단자들(11 및 12) 사이의 전압은 종종 벌크 전압으로서 언급된다. 도 1에 도시된 시스템(10)은 시스템(10)을 1차 측과 2차 측으로 분리하는 트랜스포머(17)를 포함하는 공진 전원 시스템이다. 1차 측은 트랜스포머(17)의 1차 권선에 연결되어 있고 2차 측은 트랜스포머(17)의 2차 권선에 연결되어 있다. 2차 측은 일반적으로 정류자 다이오드(rectifier diodes)(20 및 21), 인덕터(22), 필터 커패시터(23) 및 피드백 네트워크(26)를 포함한다. 당업계에 공지된 바와 같이, 피드백 네트워크(26)는 출력 전압을 수신하고 출력(14)과 리턴(15) 사이의 출력 전압 값을 나타내는 피드백 신호를 형성한다. 피드백 네트워크(26)는 광 커플 러(optical coupler) 또는 다른 형태의 공지된 피드백 네트워크일 수 있다. 일반적으로, 공진 인덕터(18) 및 공진 커패시터(19)는 트랜스포머(17)의 1차 권선에 연결되어 있다. MOS 트랜지스터(28) 같은 제1 파워 스위치 및 MOS 트랜지스터(29) 같은 제2 파워 스위치는 단자들(11과 12) 사이에 적층 구성 또는 하프-브리지 구성으로 연결되어 있다. 트랜지스터(28 및 29)와 병렬된 다이오드들은 트랜지스터의 보디 다이오드들(body diodes)을 나타낸다. 트랜지스터들(28 및 29)은 인덕터(18)에도 연결되는 하프-브리지 구성의 공통 노드(27)에 함께 연결되어 있다. 트랜지스터들(28 및 29)이 도 1의 실시예에 제어기(35)의 외부에 도시되어 있지만, 당업자라면 트랜지스터들(28 및 29)이 다른 실시예에서 제어기(35) 내에 있을 수 있다는 것을 인식할 것이다.

대부분의 실시예에서, 단자들(11 및 12) 사이의 전압은 정류된 하우스홀드 메인(household mains)으로부터 수신된다. 다양한 국가에서의 작동을 위해서, 시스템(10)은 단자들(11 및 12)에 전압을 제공하는 국가에 따라서 높게는 600 볼트(600 V) 또는 낮게는 250 볼트(250 V)일 수 있는 단자들(11 및 12) 사이의 전압을 수신하도록 구성되어 있다. 따라서, 시스템(10)은 일반적으로 제어기(35)의 파워 입력(36)과 파워 리턴(37) 사이에서 제어기(35)에 인가되는 입력(33)에 대한 낮은 전압을 수신한다. 입력(33)에서 수신되는 전압은 시스템(10)의 2차 측으로부터 얻어질 수 있거나 또는 다른 소스로부터 이용가능하다. 다이오드(30) 및 부스트 커패시터(boost capacitor)(31)를 포함하는 부스트 네트워크는 하프-브리지의 입력(33)과 공통 노드(27) 사이에 연결되어 있다. 다이오드(30) 및 커패시터(31)의 부스트 네트워크는 트랜지스터(28)를 위한 구동 신호를 형성하는데 사용되는 공급 전압을 형성하는데 사용된다. 제어기(35)는 부스트 입력(39)에 대한 부스트 전압을 수신한다. 그러한 부스트 네트워크들은 당업자에게 잘 알려져 있다.

제어기(35)는 보통 제어기(35)의 피드백 입력(44)을 통해서 네트워크(26)로부터 피드백 신호를 수신하는 PFM(pulse frequency modulated) 제어기(66) 같은 스위칭 전원 회로를 포함하고, 이에 응답하여 트랜지스터(28 및 29)를 위한 구동 신호를 형성하는데 사용되는 PFM 제어 신호들을 형성한다. PFM 제어기(66)는 위상 시프트된 PWM 제어기를 포함하는 임의의 다양한 잘 알려진 PFM 제어기일 수 있다. 제어기(35)는 트랜지스터(28)를 제어하기 위한 제1 구동 신호를 형성하는데 사용되는 상측(high-side) 제어 회로(46) 및 트랜지스터(29)를 제어하기 위한 제2 구동 신호를 형성하는데 사용되는 하측(low-side) 제어 회로(28)를 포함한다. 드라이버(61)의 출력은 제어기(35)의 출력(43)을 통해서 트랜지스터(29)에 커플링되어 있다. 또한 제어기(35)는 입력(36)과 리턴(37) 사이에 입력 전압을 수신하도록 연결되어 있는 내부 조정기(an internal regulator)(71)를 포함할 수 있고, PFM 제어기(66) 및 하측 회로(60) 같은 제어기(35)의 소자를 작동하기 위한 출력(72)에 대한 동작 전압을 형성할 수 있다. 하측 제어 회로(60)는 드라이버 회로 또는 드라이버(61), AND 게이트(62) 같은 제어 로직, 및 하측 감지 회로 또는 L-감지(63)를 포함한다. 상측 제어 회로(46)는 드라이버 회로 또는 드라이버(57), 로직 회로 또는 로직(51), 상측 감지 회로(a High-side sense circuit) 또는 H-감지(H-sense)(52), 및 레벨 시프터 회로 또는 레벨 트랜슬레이터(level translator) 회 로(47 및 48)를 포함한다. 이하에서 알 수 있는 바와 같이, 상측 제어 회로(46)의 소자들은 입력(39)과 스위치 입력(42) 사이에서 수신되는 부스트 전압으로부터 작동한다. 트랜지스터(28)가 인에이블하도록 하는데 충분한 전압에서 드라이버(57)로부터의 구동 신호를 형성하기 위해서, 상측 제어 회로(46)는 부스트 전압으로부터 작동한다. 부스트 전압은 트랜지스터(28)의 스위칭의 결과로서 커패시터(31) 상에 저장된 전하에 의해서 형성되고 입력들(39 및 42) 사이의 차등(differential value)이다. 부스트 전압의 평균값은 입력(36) 상에서 수신된 전압에서 다이오드(30)에 걸리는 전압 강하를 뺀 값과 대략 같다. 단자(12)를 기준으로 하는 경우, 부스트 전압 값은 보통 진동하며, 그 최대값은 단자(11) 상에서 수신된 입력 전압보다 크다.

이하에서 더 알 수 있는 바와 같이, 상측 제어 회로(46)는 일반적으로 제어기(35)가 회로(46)를 동작시키는데 사용되는 부스트 전압으로부터 제어기(35)의 나머지를 분리시키기 위해서 형성되는 반도체 다이(die)의 분리된 또는 플로팅(floating) 영역 내에 형성된다. 회로(46)가 제어기(35)의 다른 부분을 손상시키지 않는 낮은 전압에서부터 동작하는 실시예의 경우, 회로(46)는 그러한 플로팅 또는 분리된 영역 내에 형성되지 않을 수 있다. 회로들(46 및 47)은 PFM 제어기(66)로부터 신호를 수신하고, 신호의 전압 값을 출력(72) 전압을 기준으로 하는 전압으로부터 회로(46)를 동작하기 위해 사용되는 부스트 전압과 호환가능한 더 높은 전압 값으로 시프트하거나 트랜슬레이트하도록 구성되어 있다. 또한 이하에서 더 알 수 있는 바와 같이, 회로(47 및 48)의 일부는 플로팅 영역 내에 형성되어 있 다.

동작하는 동안, 제어기(66)는 출력(40)에 대한 제1 구동 신호를 어써트하고 트랜지스터(28)가 인에이블하며 회로(46)에 의해 사용되는 제어 신호(67)를 형성한다. 그 결과, PFM 제어기(66)는 회로(46)에 의해 트랜지스터(28)를 디스에이블하게 하는데 사용되는 제2 제어 신호(68)를 일반적으로 형성한다. 트랜지스터(28)가 인에이블한 시간 기간 동안, 트랜지스터(28)는 입력 단자(11)로부터의 전압을 공통 노드(27)에 결합한다. 연속해서, PFM 제어기(66)는 회로(60)에 의해서 트랜지스터(29)를 인에이블하게 하는데 사용되는 제어 신호(69)를 어써트한다. 취소(negating) 신호(69)는 트랜지스터(29)를 디스에이블하게 하는데 사용된다.

하프-브리지의 스위칭은 스위치 입력(42) 상에서 제어기(35)에 의해 수신되는 노드(27) 상의 브리지 전압을 형성한다. 각 트랜지스터에 걸리는 전압 강하가 영인 경우, PFM 제어 신호에 응답해서 트랜지스터(28 및 29)를 인에이블하게 하는 것이 바람직하다. 각각의 트랜지스터(28 및 29)에 걸리는 전압 강하가 최소값에 도달할 때까지 H-감지(52) 및 L-감지(63)는 PFM 제어 신호에 응답해서 각 트랜지스터(28 및 29)가 인에이블하도록 하는 것을 막는데 사용되는 제어 신호를 형성하도록 구성된다. 최소값은 바람직하게는 영 볼트이지만, 감지 루프(sense loop)에서의 감지(sensing)의 부정확 및 시간 지연으로 인해 트랜지스터에 걸리는 일부 전압은 강하할 수 있다. 게다가, 정확하게 영에서의 스위칭을 방지하는 H-감지(52) 또는 L-감지(63) 내의 일부 마이너(minor) 오프셋 전압이 있을 수 있으므로, 스위칭은 일반적으로 영에 가까운 최소값에서 발생한다. H-감지(52) 및 L-감지(63)는 브리지 전압을 수신하고 브리지 전압이 각각 트랜지스터(28)의 드레인 상의 전압 또는 트랜지스터(29)의 소스와 거의 동일할 때까지 각 트랜지스터들(28 및 29)이 인에이블하도록 하는 것을 막도록 구성되어 있다.

도 2는 L-감지(63) 일부의 대표적인 실시예를 개략적으로 도시한다. 이 설명은 도 1 및 도 2를 참조로 한다. L-감지(63)의 대표적인 실시예는 고전압 JEET 트랜지스터 또는 JEET(81), 쇼트키(Schottky) 다이오드(79), 바이폴라 트랜지스터(76), 클램프 쇼트키 다이오드(77), 풀업(pull-up) 저항(74), 인버터(82), 및 트랜지스터(76)가 인에이블하게 하는데 충분한 전압에서 트랜지스터(76)를 바이어스되게(bias) 하는데 사용되는 바이어스 전압을 형성하는 바이어스 전압 생성기 또는 바이어스(78)를 포함한다. 이하에서 알 수 있는 바와 같이, JEET(81)는 JEET(81)가 형성된 반도체 다이의 기판을 통해서 제어기(35)의 가장 낮은 전압에 연결된 게이트를 갖는다. 입력(42) 상의 브리지 전압 값이 JEET(81)의 핀치-오프(pinch-off) 전압보다 큰 경우, JEET(81)의 채널 영역은 JEET(81)가 JEET(81)의 구조에 걸리는 브리지 전압 값의 대부분이 강하하도록 하고 다이오드(79)에 인가된 전압 값을 다이오드(79)의 절연파괴 전압(breakdown voltage)보다 작은 값으로 제한하는 충분히 열화된 캐리어이다. 그러한 고전압 JEET의 일례가 2005년 9월 13일 발행된, Josef Halamik 등에 의한 미국 특허 제 6,943,069호에 기술되며, 이는 본 명세서에 참조로서 통합되어 있다. 예를 들면, 브리지 전압의 최대값은 약 600볼트(600 V) 만큼 높을 수 있고 JEET(81)는 다이오드(79)에 적용되는 전압이 약 30볼트(30 V) 미만인 전압으로 제한하는 약 25볼트(25 V)의 핀치-오프 전압을 가질 수 있다. 트랜지스터(28)가 인에이블한 경우, 브리지 전압은 높은 값에 있고 JEET(81)는 상응하는 낮은 전압을 다이오드(79)에 적용한다. 이 전압은 쇼트키 다이오드(77)가 트랜지스터(76)가 디스에이블하게 유지할 수 있도록 하는 바이어스 다이오드(79)를 뒤집는다. 트랜지스터(76)를 디스에이블하게 하는 것은 AND 게이트(62)의 출력을 낮게 구동하는 인버터(82)의 출력을 낮추도록 강제한다. 당업자라면 다이오드(77)가 쇼트키 다이오드일 필요는 없지만, P-N 접합 다이오드 같은 다른 형태의 다이오드일 수 있다는 것을 인식할 것이다.

몇몇 포인트에서는, PFM 제어기(66)는 PFM 제어 신호(68)를 어써트하여 트랜지스터(28)를 디스에이블하게 하고, 그 후 PFM 제어 신호(69)를 어써트하여 트랜지스터(29)를 인에이블하게 한다. 그러나, 인버터(82)로부터의 낮은 출력은 PFM 제어 신호(69)가 게이트(62)를 통해서 전파되는 것을 막음으로써 드라이버(61)가 트랜지스터(29)가 인에이블하도록 하는 구동 신호를 형성하는 것을 억제한다. 양 트랜지스터(28 및 29) 모두가 디스에이블한 동안, 브리지 전압은 인덕터(18) 및 커패시터(19)의 발진 액션으로 인해 감소한다. 브리지 전압 값이 대략 바이어스 전압 값에서 트랜지스터(76)의 베이스-에미터 전압(Vbe)을 빼고 다이오드(79)의 순방향 전압을 뺀 값까지 감소하는 경우, JEET(81)는 저항(74), 트랜지스터(76), 다이오드(79) 및 JEET(81)를 거쳐서 전류(83)가 입력(42)으로 흐르도록 하는 핀치-오프 영역 내에서 더 이상 동작하지 않는다. 전류의 흐름은 인버터(82)의 출력을 높게 강제하는 트랜지스터(76)를 인에이블하게 한다. 다이오드(79) 및 JEET(81)는 입력이 리턴(37)에 대해서 거의 영 볼트가 되도록 강제되는 조건 하에서 트랜지스 터(76)가 인에이블하도록 한다. 인버터(82)로부터의 높은 출력은 게이트(62)가 인에이블하도록 하고 PFM 제어 신호(69)가 게이트(62)를 통해서 전파되어 드라이버(61)가 구동 신호를 나타내고 트랜지스터(29)를 인에이블하게 할 수 있다. 브리지 전압이 단자(12) 상의 벌크 전압과 거의 동일한 값(트랜지스터(29)의 보디 다이오드에 걸리는 것 같이 트랜지스터(29)에 걸리는 임의의 전압 강하를 뺌)에 도달할 때까지 제어기(35)가 트랜지스터(29)를 인에이블하게 하는 것을 막는 것은 트랜지스터(29)에 걸리는 전압 강하가 최소값이므로 스위칭 손실을 감소시키고 시스템(10)에 의해 제공되는 효율을 제어기(35)에 의해 개선하는 결과를 가져온다.

도 3은 상측 제어 회로(46) 일부의 간략화된 실시예 및 H-감지(52)의 대표적인 실시예를 개략적으로 도시한다. 이 설명은 도 1 및 도 3을 참조한다. 도 3에 도시된 로직(51)의 대표적인 실시예는 기준 발전기 또는 기준(90), 비교기(91), 래치(92 및 98), AND 게이트(93), OR 게이트(94), 원-샷(99) 같은 펄스 생성기, 및 신호(67)를 나타내는 PFM 제어기(66)와 인에이블한 트랜지스터(28) 사이의 최대 시간 간격을 제한하는 최대 지연 회로 또는 최대 지연(97)을 포함한다. 도 3에 도시된 바와 같이, 드라이버(57), 래치들(92 및 98), 원-샷(99), 최대 지연(97), AND 게이트(93), OR 게이트(94), 비교기(91), 및 기준(90)은 입력 39와 입력 42 사이에 파워을 수신하도록 연결됨으로써 부스트 전압으로부터 파워을 수신하도록 연결되어 있다. H-감지(52)의 대표적인 실시예는 커패시터(86)로서 도시된 저장 소자, 방전 트랜지스터(87), 및 다이오드(85)로서 도시된 높은 절연파괴 전압 PN 커패시터를 포함한다. 이하에 나타난 바와 같이, H-감지(52)는 전하 축적을 통해서 반복적으 로 순환하고 트랜지스터(28)에 걸리는 전압 강하가 최소값인 때 트랜지스터(28)를 스위칭하는데 사용되는 주기를 전달하도록 구성되어 있다. 다이오드(85)의 고 전압 PN 접합 커패시터는 높은 절연파괴 전압 PN 접합 커패시터와 커패시터(86) 사이에 전하를 전달하는데 사용된다. 다이오드(86)의 절연파괴 전압은 일반적으로 디이오드(85)의 커패시턴스가 그 전압으로 충전될 수 있도록 적어도 브리지 전압의 최대값이다. 트랜지스터(28)가 디스에이블하고 브리지 전압이 거의 리턴(37) 값까지 감소한 후, 커패시터(86)는 벌크 전압과 거의 동일한 값에 달하는 브리지 전압을 나타내는 전하를 저장한다. 대체로, 트랜지스터(29)가 디스에이블한 경우 H-감지(52)는 커패시터(86)에 저장된 전하를 사용해서 브리지 전압이 다시 거의 벌크 전압 값에 도달하도록 결정하는데 사용하므로, 트랜지스터(28)에 걸리는 전압은 최소값이다. 트랜지스터(28)에 걸리는 전압 강하가 최소이며 스위칭 효율을 개선하는 경우 이 구성은 트랜지스터(28)를 인에이블하기 쉽게 한다. 트랜지스터(28)에 걸리는 전압은 바람직하게는 영 볼트이지만 선 전압의 변화 및 다른 변화가 전압이 정확하게 영이 되는 것을 막을 수 있다. 일반적으로, 전압 강하는 약 1 볼트보다 크지 않다.

비교기(91)의 출력이 하이(high)라고 가정하면, 트랜지스터(28)를 인에이블시키는 것을 개시하기 위해 신호(67)가 어써트(assert)될 때, 신호(67)가 래치(92)를 설정하고 Q 출력을 하이로 강제한다. 래치(92)로부터의 하이는 게이트(93, 94)를 통해 전파하며 래치(98)를 설정한다. 래치(98)로부터의 하이는 원샷(99)을 구동시켜 트랜지스터(87)를 인에이블시킨다. 트랜지스터(87)를 인에이블하게 하면 커패시터(86)가 방전된다. 또한, 래치(98)로부터의 하이는 트랜지스터(87)를 인에이블시키는 것을 개시하여, 입력(42) 상의 브리지 전압을 (트랜지스터(28) 양단의 전압 강하를 뺀) 단자(11) 상의 벌크 전압에 실질적으로 유지시킨다. 트랜지스터(87)가 인에이블되어 있기 때문에, 다이오드(85)는 역 바이어스되고 다이오드(85)의 커패시턴스는 벌크 전압과 실질적으로 동일한 전압 값을 저장한다. 원샷(99)의 시간 간격이 만료된 후, 트랜지스터(87)는 디스에이블되고 커패시터(86)는 다이오드(85)의 커패시턴스와 직렬로 접속되어, 용량성 디바이더(capacitive divider)를 형성한다. 트랜지스터(28)는 여전히 인에이블되어 있기 때문에, 커패시터(86) 상의 전압은 실질적으로 벌크 전압으로 남아 있고, 따라서 커패시터(86)의 전압은 실질적으로 0이 된다. 원샷(99)의 시간 간격은, 입력(42) 상의 전압이 실질적으로 벌크 전압에서 안정화될 때까지, 트랜지스터(87)가 변함없이 인에이블되어 있는 것을 보장하도록 선택된다. 통상, 시간 간격은 트랜지스터(28)가 인에이블되는 시간보다 작지만, 다이오드(85)가 충전할 시간을 가지기에는 충분히 길다. 따라서, 다이오드(85)의 커패시턴스는 주기의 전하 축적 부분(charge accumulation portion) 동안 충전된다.

트랜지스터(28)가 충분히 길게 인에이블된 후, PFM 제어기(66)는 후속하여 PFM 제어 신호(68)를 어써트해서 트랜지스터(28)를 디스에이블시키기 시작한다. 회로(48)는 어써트된 신호(68)를 수신하고 래치(98)를 리셋하고 트랜지스터(28)를 디스에이블시키는데 충분히 긴 기간을 갖는 펄스를 형성한다. 그런 다음, 제어기(66)는 트랜지스터(29)를 인에이블시키기 위해 제어 신호(69)를 어써트하지만, L-감지(63)가 전술한 바와 같이 트랜지스터(29) 양단의 전압이 대략 0이 될 때까지 트랜지스터(29)를 인에이블시키는 것을 막는다. 트랜지스터(28)가 디스에이블되는 경우, 인덕터(18)에 저장되는 에너지는 브리지 전압을 로우로 강제하기 시작한다. 브리지 전압의 값이 단자(11)의 벌크 전압으로부터 리턴 단자(12)의 전압으로 감소함에 따라, 전하는 다이오드(85)의 커패시턴스로부터 커패시터(86)로 전달되고, 그에 따라 다이오드(85)의 커패시턴스를 방전하기 시작한다. 브리지 전압이 (트랜지스터와 그 보디 다이오드 사이의 전압 강하를 뺀) 단자(12)의 전압 값까지 실제로 감소한 경우, 다이오드(85)의 커패시턴스에 저장되어 있던 전하는 실질적으로 고갈되고, 커패시터(86)는, 트랜지스터(28)가 인에이블되었던 이전 주기의 부분 동안의 벌크 전압 값을 나타내는 전압 값까지 충전된다. 따라서, 커패시터(86)의 전압은, 트랜지스터(28)가 인에이블되었던 때의 이전 벌크 전압 값을 나타낸다. 커패시터(86)와 다이오드(85)의 커패시턴스의 직렬 커패시턴스 조합은, 다음 등식에 의해 기술되는 바와 같이 그들의 커패시턴스 값에 역비례하여, 다이오드(85)의 커패시턴스에 저장되는 브리지 전압을 분배한다.

V86=Vbridge*(C85/(C86+C85))

여기서,

V86은 커패시터(86) 양단의 전압이고,

Vbridge는 입력(42)의 브리지 전압이며,

C86은 커패시터(86)의 커패시턴스이고,

C85는 다이오드(85)의 커패시턴스이다.

다이오드(85)의 설계 파라미터는, 다이오드(85)의 커패시턴스가 커패시터(86)의 커패시턴스보다 더 작도록 선택되어, 다이오드(85)의 커패시턴스가 커패시터(86)보다 더 큰 전압을 저장할 수 있는 것이 바람직하다. 결과적으로, 브리지 전압의 대부분은, 화살표(84)에 의해 표시되는 전압과 같이, 커패시터(86) 상에 저장되는 작은 부분만 남겨놓고 다이오드(85)의 커패시턴스 상에 저장된다. 커패시터(86)의 커패시턴스는 다이오드(85)의 커패시턴스보다 통상 10배 내지 100배 크게 선택되며, 다이오드(85)의 커패시턴스보다 약 30배 큰 것이 바람직하다. 결과적으로, 다이오드(85)의 커패시턴스가 (트랜지스터(28) 양단의 전압 강하를 뺀) 벌크 전압 값의 약 97%를 저장하고 커패시터(86)가 대략 3%를 저장한다. 또한, 커패시터(86)에 저장되는 전압 값은 트랜지스터(87)의 절연파괴 전압, 커패시터(86), 및 비교기(91) 입력보다 작은 것이 바람직하다.

이 전하 전달 시퀀스 동안, 기준(90)으로부터의 전압 값보다 큰 전압 값까지 커패시터(86)가 충전됨에 따라, 비교기(91)의 네거티브 입력(negative input)은 비교기(91)의 출력을 로우(low)로 강제하는 기준 전압 값보다 더 큰 값을 수신한다. 커패시터(91)로부터의 로우는 래치(92)로부터의 신호가 AND 게이트(93)를 통해 전파하는 것을 막는다. 결과적으로, PFM 제어기(66)가 PFM 제어 신호(67)를 어써트한다면, 래치(92)는 설정(set)되지만, 래치(92)로부터의 신호는 게이트(93)을 통해 전파하지 않을 것이며, 트랜지스터(28)는 인에이블되지 않을 것이다. 또한, L-감지(63)는 트랜지스터(29) 양단에서 실질적으로 0인 전압을 검출하고, 트랜지스터(29)가 인에이블되도록 게이트(62)를 조성한다.

트랜지스터(29)가 인에이블되어 있는 동안, 트랜지스터(29)는 입력(42) 상의 브리지 전압을 (트랜지스터(29) 양단의 전압 강하를 뺀) 실질적으로 단자(12)의 전압 값인 값에 유지시킨다. 이 시간 동안, 커패시터(86)는, 전술한 바와 같이, 비교기(91)의 출력을 로우로 강제한다. 동작 동안의 일부 포인트에서, PFM 제어기(66)는, 트랜지스터(29)를 디스에이블시키는 PFM 제어 신호(69)를 취소(negate)할 것이다. 트랜지스터(29)가 디스에이블되는 경우, 인덕터(18) 및 커패시터(19)(도 1)에 저장된 에너지는, 트랜지스터(28)의 보디 다이오드가 인에이블되어, 실질적으로 단자(11) 상의 벌크 전압 값에서 브리지 전압을 클램프(clamp)할 때까지, 브리지 전압이 증가하도록 할 것이다. PFM 제어 신호(69)를 취소한 후, PFM 제어기(66)는 PFM 제어 신호(67)를 하이로 강제하여, 회로(47)가 펄스를 생성하고 래치(92)를 설정하도록 한다. 그러나, 비교기(91)로부터의 로우는 래치(92)로부터의 하이가 게이트(93)를 통해 전파하는 것을 막는다. 또한, 브리지 전압의 상승값은 커패시터(86)를 통해 다이오드(85)를 역 바이어스시키고, 커패시터(86)로 하여금 전하를 다이오드(85)의 커패시턴스로 복귀시키도록 한다. 입력(42) 상의 브리지 전압 값은 실질적으로 벌크 전압과 동일한 값에 이를 때, 커패시터(86)의 전압의 값은 기준(90)으로부터 기준 전압 값(상기 전압은 입력(42)에 참조됨)을 지나 감소한다. 커패시터(86) 상의 전압이 대략 0이 되도록, 커패시터(86)가 충분한 전하를 다이오드(85)의 커패시턴스에 전달한 시점에서, 입력(42) 상의 전압 값은 실질적으로 트랜지스터(28)가 인에이블되었던 이전 시간 동안의 브리지 전압 값이다. 결과적으로, 트랜지스터(28) 양단의 전압 강하는 최소이고, 트랜지스터(28)를 인에 이블시켜 주기의 전하 축적 부분을 재개시하는데 적절한 시간이다. 실질적으로 기준 전압 값에 이르는 커패시터(86) 상의 전압의 값은, 비교기(91)의 출력을 하이로 강제한다. 비교기(91)로부터의 하이는 게이트(93)를 인에이블시키고, 래치(92)로부터의 하이가 OR 게이트(94)를 통해 전파하여 래치(98)를 설정하도록 한다. 래치(98)로부터의 하이는 트랜지스터(28)를 인에이블시키고, 또한 원샷(99)을 파이어(fire)시킨다. 원샷(99)으로부터의 하이 진행 펄스는 트랜지스터(87)를 인에이블시키고, 커패시터(86)로부터의 전하의 나머지를 방전시켜, 커패시터(86)가 주기의 다음 전하 전달 부분의 개시 시에 전하를 전혀 갖지 않도록 한다. 원샷(99)의 시간 간격이 만료된 후, 주기는 전술한 바와 같이 계속하여 다이오드(85)의 전하가 커패시터(86)와 다이오드(85) 사이에 다시 분배되고, 커패시터(86)는 트랜지스터(28)가 인에이블되는 시간 동안에 브리지 전압 값을 나타내는 전압까지 재충전된다.

결과적으로, H-감지(52)는, 트랜지스터(28)가 인에이블되었던 이전 시간 동안의 브리지 전압 값(트랜지스터(28)의 드레인-소스 저항의 양단과 같이 트랜지스터(28) 양단의 임의의 전압 강하를 뺀)과 실질적으로 동일한 값에 브리지 전압이 도달할 때까지, 제어기(35)가 트랜지스터(28)를 인에이블시키는 것을 막는다. 브리지 전압이 실질적으로 이전 브리지 전압 값에 도달할 때까지 제어기(35)가 트랜지스터(28)를 인에이블시키는 것을 막는 것은, 트랜지스터(28) 양단에서 강하된 전압이 최소값일 때, 트랜지스터(28)를 인에이블시키는 결과를 초래하고, 이에 따라 스위칭 손실을 줄이고 제어기(35)에 의해 시스템에 제공되는 효율을 향상시킨다. 접합 커패시턴스를 갖고 브리지 전압 값을 커패시터(86)와 공유하도록 다이오드(85)를 구성하는 것은, 비교기(91)가 작은 전압 값을 수신하도록 허용하여 트랜지스터(28)를 인에이블시키는데 적절한 시간을 결정하도록 한다. 다이오드(85) 및 커패시터(86)의 직렬 커패시턴스가 없다면, 비교기(91)는 큰 전압 값을 수신해야 하므로, 동일한 기판상에 로직(51)의 다른 소자와 함께 비교기(91)를 구축하는 것이 곤란할 것이다.

일 실시예에서, 벌크 전압 값은 약 600 V였고, 다이오드(85)는 커패시터(86)에 대한 커패시턴스 비가 약 1:30이 되도록 구성되었다. 결과적으로, 트랜지스터(87)가 인에이블되었던 시간 동안, 다이오드(85)의 커패시턴스에 전달 및 저장되는 전압은 약 600 V였다. 트랜지스터(87)가 디스에이블된 후, 그리고 트랜지스터(28)가 디스에이블되고 브리지 전압이 대략 리턴(37)의 값까지 감소한 후, 다이오드(85)의 커패시턴스 상에 저장된 전하는, 커패시터(86)가 약 20 V의 전압을 저장하고 다이오드(85)의 커패시턴스가 약 20 V를 저장하도록, 커패시터(86)와 공유되었다. 따라서, 커패시터(86)는 트랜지스터(28)가 인에이블되었던 시간 동안의 최대 브리지 전압 값을 나타내는 전압까지 충전된다. 이 예시적 실시예에서, 기준(90)으로부터의 기준 전압은, 트랜지스터(28)가 이미 인에이블되었던 때의 이전 벌크 전압 값에 실질적으로 도달한 브리지 전압을 나타내는, 실질적으로 대략 0 V까지 커패시터(86) 상에 저장된 전압이 방전될 때까지 비교기(91)가 상태를 변화시키지 못하도록, 대략 10 mV였다.

도 4는 회로(47, 48)로서 이용하기에 적합한 회로의 실시예의 구성도이다. 레벨 트랜슬레이터 회로(level translator circuit)(47)는 제어 신호(67)와 같은 제어 신호의 로직 레벨 전압을, 조정기(71)의 전압으로부터 입력(39) 상의 부스트 전압까지 시프트(shift) 또는 트랜슬레이트(translate)하는데 이용된다. 트랜슬레이터 회로(47)는 PFM 제어 신호(67)를 수신하고, 신호(67)의 상승 에지의 수신 시, 네거티브 진행 펄스를 형성한다. 신호(67)의 하이는 트랜지스터(101)를 인에이블시켜, 세트 바 입력을 로우로 풀링하고 래치(92)를 세트한다. 입력(39) 상의 부스트 전압은 트랜지스터(28)의 동작 동안 급격한 변화를 가질 수 있고, 트랜지스터(101)의 드레인이 커패시터(104)로서 표시된 기판에 대해 기생 커패시턴스를 가질 수도 있기 때문에, 회로(47)는 트랜지스터(103), 커패시터(107), 및 부스트 전압의 급격한 변화가 회로(47)의 출력을 변경하는 것을 막는 저항(106)을 포함할 수도 있다. 부스트 전압의 급격한 변화는 커패시터(104) 양단에 결합될 수 있고, 저항(102)을 도통하는 전류를 생성하여 커패시터(104)를 충전시키기 시작할 수 있다. 이는 래치(92)에 대해 원치 않는 기생 세트 펄스를 생성할 수 있다. 그러나, 급격한 전압 변화는 저항(106)을 통해 전류 변화를 형성하며, 결과적으로 그곳을 도통한 전류가, 커패시터(107)를 충전하기 시작한다. 커패시터(107)로의 전류 흐름은 트랜지스터(103)를 인에이블시키는 저항(106) 양단의 전압 강하를 형성한다. 트랜지스터(103)는 턴온(turn on)되어, 커패시터(104)를 충전하기 위한 전류를 도통하기 시작하며 래치(92)의 세트 바 입력상의 전압 값을 입력(39) 상의 부스트 전압 값과 실질적으로 동일한 전압까지 클램프한다. 트랜지스터(103)를 인에이블시키는 것은, 부스트 전압 값의 급격한 변화가 래치(92)의 상태를 허위로 변화시키는 것을 막는다.

제어기(35)에 대해 이 기능을 조성하기 위해, 입력(36)은 벌크 전압보다 보다 적은 전압을 수신하도록 구성되며, 리턴(37)은 단자(12)에 접속하도록 구성된다. 입력(39)은 부스트 전압을 수신하도록 구성된다. 조정기(71)는 입력(36)과 리턴(37) 사이에 접속되어, 조정기(71)의 출력(72) 상에 내부 동작 전압을 형성한다. PFM 제어기(66)는 출력(72)과 리턴(37) 사이에 접속되며, 또한 입력(44)에 접속되어 피드백 네트워크(26)로부터 피드백 신호를 수신하는 피드백 제어 입력을 갖는다. JFET(81)의 드레인은 입력(42)에 접속되고, 소스는 다이오드(79)의 캐소드에 접속된다. 다이오드(79)의 애노드는 통상 트랜지스터(76)의 에미터와 다이오드(77)의 애노드에 접속된다. 다이오드(77)의 캐소드는 통상 트랜지스터(76)의 베이스 및 바이어스(78)의 출력에 접속된다. 트랜지스터(76)의 컬렉터는 통상 인버터(82)의 입력 및 저항(74)의 제1 단자에 접속된다. 저항(74)의 제2 단자는 조정기(71)의 출력(72)에 접속된다. 인버터(82)의 출력은 드라이버(61)의 입력에 접속되는 출력을 갖는 게이트(62)의 제1 입력에 접속된다. 드라이버(61)의 출력은 트랜지스터(29)의 게이트에 접속되도록 구성되는 출력(43)에 접속된다. 게이트(62)의 제2 입력은 제어기(66)로부터 신호(69)를 수신하도록 접속된다. 회로(47)의 입력은 제어기(66)로부터 신호(67)를 수신하도록 접속되며, 출력은 래치(92)의 세트 바 입력에 접속된다. 회로(48)의 입력은 제어기(66)로부터 신호를 수신하도록 접속되고, 출력은 래치(98)의 리셋 바 입력에 접속된다. 다이오드(85)의 애노드는 리턴(37)에 접속되고, 캐소드는 통상 비교기(91)의 반전 입력, 커패시터(86)의 제1 단자, 트랜지스터(87)의 드레인에 접속된다. 트랜지스터(87)의 소스는 통상 커패시터(86)의 제2 단자 및 입력(42)에 접속된다. 비교기(91)의 비반전 입력은 기준(90)으로부터 기준 전압을 수신하도록 접속된다. 비교기(91)의 출력은 게이트(93)의 제1 입력에 접속된다. 게이트(93)의 제2 입력은 통상 지연(97)의 입력 및 래치(92)의 Q 출력에 접속된다. 게이트(93)의 출력은 래치(98)의 세트 입력에 접속되는 출력을 갖는 게이트(94)의 제1 입력에 접속된다. 게이트(94)의 제2 입력은 지연(97)의 출력에 접속된다. 래치(98)의 Q 출력은 통상 드라이버(57)의 입력과 원샷(99)의 입력에 접속된다. 드라이버(57)의 출력은 트랜지스터(28)의 게이트에 접속되도록 구성되는 출력(40)에 접속된다. 원샷(99)의 출력은 트랜지스터(87)의 게이트 및 래치(92)의 리셋 입력에 접속된다.

도 5는 제어기(35)가 형성되는 반도체 다이(110)의 확장된 단순 평면도를 나타낸다. 제어기(35)는 35로 표시되는 박스에 의해 일반적 방식으로 도시된다. 부분(112)은 적어도 도 4에 도시되어 있는 트랜슬레이터 회로(47)의 트랜지스터(101)를 포함한다. 부분(113)은 도 3에 도시된 회로(48) 부분을 포함한다. 부분(114)은 적어도 도 3에 도시된 다이오드(85)를 포함한다. 부분(115)은 적어도 도 2에 도시된 JFET(81)을 포함한다. 제어기(35)는 당업자에게 공지된 반도체 제조 기술에 의해 다이(110) 상에 형성된다.

도 6은 절단선 6-6을 따라 취해진 다이(110)의 확장된 단순 단면도를 나타낸다. 절단선 6-6은 도 4에 도시된 트랜지스터(101) 및 트랜지스터(102)를 통해 형성된다.

도 7은 절단선 7-7을 따라 취해진 다이(110)의 확장된 단순 단면부를 나타낸다. 절단선 7-7은 도 3에 도시된 다이오드(85)를 통해 취해진다. 이 설명은 도 1 및 도 5-7을 참조한다. 기판(118)의 표면에 형성되는 도핑 영역(111)은 래치(92, 98), 드라이버(57), 원샷(99), AND 게이트(93), 또는 게이트(94), 비교기(91), 기준(90), 트랜지스터(87), 및 트랜슬레이터 회로(47, 48) 부분을 포함하는 회로(46)의 엘리먼트가 형성되는 플로팅 영역이다. 전형적으로, 커패시터(107), 저항(106, 102), 및 트랜지스터(103)를 포함하는 회로(47, 48) 부분은 영역(111) 내에도 형성된다. 영역(111)은 기판(118)의 도전성과 반대인 도전형을 갖는다.

도 6을 참고하면, 다이(110)는 반도체 기판(118)상에 형성된다. 도핑 영역(120)은 기판(118)의 표면상에 형성되어 트랜지스터(101)로서 기능한다. 영역(120)은 기판(118)의 도전성과 상반된 도전성 타입을 가진다. 저항(102)을 형성하기 위하여, 영역(111)의 표면상에 도핑 영역이 존재하며, 이는 영역(111)의 도전성과 상반된 도전성 타입을 가진다. 도핑 영역(120)은 노드(105)에 접속을 제공하는 금속과 같은 도체에 의해 저항(102)에 접속된다. 회로의 일부를 다른 부분과 분리시키기 위해서 영역(111)과 같은 도핑 영역을 사용한 예는 미국특허 제 6,097,075호(2005.9.13자 Antonin Rozsypal et al)에 개시된다.

도 7을 참고하면, 다이오드(85)는 기판(118)의 표면상에 형성된 제1 도핑 영역(126)을 포함한다. 도핑 영역(126)은 다이오드(85)의 캐소드를 형성한다. 제2 도핑 영역(125)은 다이오드(85)의 드레인 영역 접점을 형성하기 위해 영역(126)의 일부 내에 형성된다. 다이오드(85)의 애노드는 기판(118)에 의해 형성된다. 영 역(125, 126)은 기판(118)의 도전성과 상반된 도전성 타입을 가진다.

도 8은 단면인 선 8-8에 따르는 다이(110)의 확대 개략 단면도를 도시한다. 도 2에 도시된 JFET(81) 및 다이오드(79)는 부분(115) 내에 형성된다. JFET(81)는 기판(118)의 표면상에 형성된 제1 도핑 영역(130)을 포함한다. 영역(130)은 기판(118)의 도전성 타입과 상반되는 도전성 타입을 가진다. 영역(130)의 에지를 따라 형성된 도핑 영역(129)은 영역(130)과 이에 접속된 도체 전극 간의 저 저항 접속을 제공하는 드레인 영역 접점을 형성한다. 영역(129)과 영역(130)의 대항 에지 사이의 영역(130)의 일부분은 JFET(81)의 드레인 영역을 나타낸다. 영역(130)의 극단 에지(131)는 JFET(81)의 소스를 형성한다. 다른 도핑 영역(134)은 쇼트키 다이오드(79)의 캐소드를 형성하고, 기판의 표면에 형성되고 영역(134)에 전기적으로 연결된 금속(135)은 다이오드(79)의 애노드를 형성한다. 다른 도핑 영역(132)은 기판(118)의 표면상에 형성되며, 영역(130, 134)으로 확장되어 JFET(81)의 소스와 다이오드(79)의 캐소드 사이의 전기 접속을 형성한다. 기판(118)은 기판(118)과 영역(130) 사이에 형성된 JFET의 게이트로서 작용한다. 핀치-오프 전압을 갖는 다른 JFET는 통상 영역(132)과 JFET(81)의 인터페이스에 형성된다. 이들 JFET들 모두는 JFET(81)의 일부로서 도시된다. 전술한 바와 같이, JFET(81)와 유사한 특징을 갖는 JFET의 예는 미국특허 제6,943,069호(2005.9.13, Josef Halamik et al)에 개시된다.

전술한 바와 같이, 신규 장치 및 방법이 개시되었다. 스위치 양단이 전압이 실제 0에 가까운 최소값에서 있는 경우 파워 스위치가 스위칭하도록 제어하는 제어 기(35)가 한 특징으로서 포함된다. 이런 스위칭은 제어기(35)에 의해 제어되는 시스템의 성능 효율을 개선시킨다. 제어기(35) 회로의 형성 부분은 일 반도체 다이에서 제어기(35)의 고전압과 저전압 부분들 모두를 형성하는 반도체 다이 설비의 분리 영역이다.

본 발명의 요지가 특정 바람직한 실시예로 기술된다 할지라도, 본 발명의 많은 수의 변형 및 변종은 반도체 기술 분야의 숙련자에게는 자명할 것이다. 예컨대, 스위칭 양단의 전압이 효율을 개선시키는 낮은 값에 있는 경우, 회로가 파워 스위치를 스위칭하도록 제어하는 한, 다른 회로가 L-감지(63) 및 H-감지(52)에 사용될 수 있다. 도면 번호 90은 비교기(91)의 오프셋으로서 설정될 수 있다. 또한, 다른 로직 회로는, 브리지 전압이 스위칭 양단의 전압을 최소화하는 값에 도달할 때까지, 대안의 회로가 L-감지(63) 및 H-감지(52)로 하여금 파워 스위치의 인에이블링을 금지하게 한다면, 게이트(62) 및 로직(51)에 사용될 수 있다. 제어기(35)가 공진 전원 시스템의 일부로서 기술된다 할지라도, 제어기(35)는 부스터 또는 벅(buck) 구성을 포함하는 다른 전원 구성에 사용될 수 있다. 또한, "연결된"이란 표현은 명세서에서 설명의 명료화를 위해 사용되었지만, "커플링된"과 동일한 의미를 갖는 것으로 여겨져야 한다. 또한, "연결된"은 직접적인 연결 또는 간접적인 연결을 포함하는 것으로 해석되어야 한다.

도 1은 본 발명에 따른 전원 제어기를 포함하는 전원 시스템 일부의 일 실시예를 개략도이다.

도 2는 본 발명에 따른 도 1의 전원 제어기의 감지 회로 일부의 일 실시예를 개략도이다.

도 3은 본 발명에 따른 도 1의 전원 제어기의 다른 감지 회로의 일 실시예를 개략도이다.

도 4는 본 발명에 따른 도 1의 전원 제어기의 시프터(shifter) 회로 일부의 일 실시예를 개략도이다.

도 5는 도 1의 전원 제어기가 본 발명에 따라 형성된 반도체 다이의 간략화된 확대 평면도이다.

도 6은 본 발명에 따른 도 5의 반도체 다이(die) 일부의 간략화된 확대 단면도이다.

도 7은 본 발명에 따른 도 5의 반도체 다이의 다른 일부의 간략화된 확대 단면도이다.

도 8은 본 발명에 따른 도 5의 반도체 다이의 다른 일부의 간략화된 확대 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

10 … 시스템

22 … 인덕터

23 … 필터 커패시터

26 … 피드백 네트워크

30 … 다이오드

46, 60 … 제어 회로

69 … 제어 신호

77 … 쇼트키 다이오드

Claims

전원 제어기에 있어서:

스위칭 제어기;

상기 스위칭 제어기에 응답하는 제 1 구동 신호를 형성하여 상기 전원 제어기에 의해 형성된 출력 전압의 값을 조정하기 위한 하프-브리지의 제 1 트랜지스터를 제어하는 제 1 회로;

상기 스위칭 제어기에 응답하는 제 2 구동 신호를 형성하여 상기 하프-브리지의 제 2 트랜지스터를 제어하는 제 2 회로;

상기 하프-브리지에 의해 형성된 브리지 전압을 수신하고, 제 1 값보다 작은 값을 갖는 상기 브리지 전압에 응답하여 상기 제1 트랜지스터의 구동을 금지시키는 제 1 감지 회로로서, 상기 브리지 전압을 수신하도록 접속되는 제 1 단자 및 제 2 단자를 갖는 커패시터, 상기 커패시터의 상기 제 2 단자에 접속되는 캐소드 및 공급 리턴에 접속되는 애노드를 갖는 다이오드, 상기 브리지 전압을 수신하도록 접속되는 제 1 전류 전달 전극, 상기 커패시터의 상기 제 2 단자에 접속되는 제 2 전류 전달 전극, 및 상기 제 1 구동 신호로부터 신호를 수신하도록 접속되는 제어 전극을 갖는 트랜지스터를 포함하는, 상기 제 1 감지 회로; 및

상기 브리지 전압을 수신하고, 제 2 값은 상기 제 1 값보다 작고, 상기 제 2 값보다 큰 값을 갖는 상기 브리지 전압에 응답하여 상기 제 2 트랜지스터의 구동을 금지시키는 제 2 감지 회로를 포함하는 전원 제어기.
제 1 항에 있어서,

상기 제1 감지 회로는 상기 브리지 전압을 나타내는 전하를 저장하며, 상기 저장된 전하를 이용하여 상기 제 1 값을 결정하는 전원 제어기.
제2항에 있어서,

상기 제 1 감지 회로는 이전 사이클 동안 상기 브리지 전압을 나타내는 값으로 상기 커패시터를 충전하며, 상기 커패시터에 저장된 전하를 이용하여 상기 제 1 값을 결정하는 전원 제어기.
전원 제어기를 형성하는 방법에 있어서:

상기 전원 제어기가, 출력 전압을 소정 값으로 조정하기 위해 하프-브리지 회로의 제 1 트랜지스터를 구동하는 제 1 구동 신호를 형성하고, 하프-브리지 회로의 제 2 트랜지스터를 구동하는 제 2 구동 신호를 형성하도록 구성하는 단계로서, 브리지 전압은 상기 하프-브리지 회로의 공통 접속에서 형성되는, 상기 단계;

상기 전원 제어기가, 제 1 사이클 동안 상기 제 1 트랜지스터를 인에이블링하는 것에 응답하여 상기 브리지 전압의 제 1 값을 나타내는 제 1 신호를 저장하도록 구성하는 단계;

상기 전원 제어기가, 상기 브리지 전압의 상기 제 1 값을 대표하는 제 2 신호를 저장하기 위해 상기 제 1 신호를 이용하도록 구성하는 단계로서, 상기 제 2 신호는 상기 제 1 사이클 동안 상기 제 1 트랜지스터를 디스에이블링한 후에 저장되는, 상기 제 1 신호를 이용하도록 구성하는 단계; 및

상기 전원 제어기가, 상기 저장된 제 2 신호를 유지하면서, 상기 브리지 전압이 상기 저장된 제 2 신호를 나타내는 값에 도달할 때까지 후속 사이클 동안 상기 제 1 구동 신호의 형성을 금지시키도록 구성하는 단계를 포함하는, 전원 제어기를 형성하는 방법.
전원 제어기를 형성하는 방법에 있어서:

상기 전원 제어기가, 스위칭 전원 회로에 응답하여 하프-브리지의 제 1 및 제 2 트랜지스터를 구동하는 제 1 및 제 2 구동 신호를 형성하도록 구성하는 단계로서, 브리지 전압은 상기 하프-브리지의 공통 접속에서 형성되는, 상기 제 1 및 제 2 구동 신호를 형성하도록 구성하는 단계;

상기 전원 제어기가, 제 1 사이클 동안 상기 제 1 트랜지스터를 인에이블링하는 것에 응답하여 상기 브리지 전압의 제 1 값을 나타내는 제 1 신호를 저장하도록 구성하는 단계; 및

상기 전원 제어기가, 상기 제 1 값을 대표하는 신호의 값을 유지하면서, 상기 브리지 전압이 상기 제 1 값을 대표하는 상기 신호의 값에 도달할 때까지 후속 사이클 동안 상기 제 1 구동 신호의 형성을 금지시키도록 구성하는 단계를 포함하는, 전원 제어기를 형성하는 방법.