KR101478841B1 - 소프트 출력 채널 검출기, ｍａｐ 검출기, 수신 신호 처리 방법 및 ｍａｐ 검출기를 사용한 수신 신호 처리 방법 - Google Patents

Abstract

고속, 저전력, 고성능 채널 검출을 위한 방법 및 장치가 제공된다. 1/N 레이트로 동작하고 1/N 레이트 클록 주기 당 N 비트를 검출하는 소프트 출력 채널 검출기가 제공된다. 채널 검출기는 병렬식으로 동작하는 복수(D)의 MAP 검출기를 포함하는데, MAP 검출기 각각은 1/N 레이트 클록 주기 당 N/D 로그 우도비 값을 생성하고, 상기 복수의 MAP 검출기 중 적어도 하나는 비트 각각을 제약한다. 로그 우도비 값은 합쳐져 출력 시퀀스를 형성할 수 있다. 포워드 상태 메트릭을 계산하는 포워드 검출기와, 백워드 상태 메트릭을 계산하는 백워드 검출기 및 현재의 브랜치 메트릭을 계산하는 현재의 브랜치 검출기를 포함하는 단일 MAP 검출기도 제공되는데, 포워드 검출기, 백워드 검출기 및 현재의 브랜치 검출기 중 적어도 2 개는 상이한 트렐리스 구조를 이용한다.

Description

소프트 출력 채널 검출기, ＭＡＰ 검출기, 수신 신호 처리 방법 및 ＭＡＰ 검출기를 사용한 수신 신호 처리 방법{METHOD AND APPARATUS FOR MAP DETECTION WITH REDUCED COMPLEXITY}

본 발명은 전반적으로 MAP(maximum-a-posteriori) 검출 기법을 사용하는 등화, 검출 및 디코딩에 관한 것이다.

디스크 드라이브는 마그네틱 기록 헤드로부터의 잡음 아날로그 신호를 호스트 컴퓨터에 의해 사용되는 이진 데이터 시퀀스로 전환하는, 통상 "판독 채널 칩(read channel chip)"이라 불리는, 신호 처리 칩을 포함한다. 판독 채널 칩의 주된 구성 요소는 채널 검출기이다. 초고속 판독 채널 칩은 약 3GHz의 데이터 속도로 동작할 것이 요구된다. 휴대용 랩탑 컴퓨터 및 다른 배터리 동작 사용자 전자 제품(battery-operated consumer electronics)에 사용되는 디스크 드라이브용의 판독 채널 칩은 저전력이어야 한다. 칩 영역 및 클럭 속도에 따라 전력 사용량도 증가하므로, 저전력 및 높은 작업 처리량을 달성하는 좋은 방법은 넓은 면적을 필 요로 하지 않는 복잡하지 않은 신호 처리로 한 번에 일 비트 이상을 처리하며 클럭 속도를 감소시키는 것이다. 불행하게도, 디스크 드라이브에 대한 비트 에러 레이트 필요 조건(bit-error rate requirement)을 달성하기 위해서는 매우 복잡한 영역 집적 신호 처리(very complex area intensive signal processing)가 일반적으로 요청된다.

아날로그 신호는 안티 얼라이어싱(anti-aliasing) 필터로 필터링되고, 비트당 하나의 샘플이 존재하도록 샘플링된다. 이 비트들은 마그네틱 디스크 상에 높은 저장 용량으로 저장되도록 매우 조밀하게 묶여지므로(packed very tightly), 수신 샘플은 매우 낮은 신호 대 잡음비를 가지며, 일반적으로 내부 심볼 간섭(inter-symbol-interference)에 의해 손상된다. 채널 검출기는 이진 간섭 심볼의 각각의 가능한 조합을 트렐리스 내의 상태로서 나타냄으로써 내부 심볼 간섭을 해명(unravel)한다. 일반적으로, 채널 검출기 내에서 충분한 성능을 제공하기 위해서는 4 개의 내부 심볼 간섭 심볼을 갖는 16 상태 트렐리스가 요구된다. 채널 검출기의 영역 및 전력은 트렐리스의 상태 개수에 따라 증가한다.

디스크 드라이브 상의 이진 시퀀스는 일반적으로 충분히 낮은 에러율로 시퀀스를 디코딩하기 위해 채널 검출기로부터의 연판정(soft-decisions)을 요구하는 에러 정정 코드 또는 패리티 코드로 인코딩된다. 소프트-출력(soft-output) 채널 검출기는 두 개의 주요한 타입이 있다. 가장 일반적인 타입은, 수신 샘플이 주어지면 트렐리스를 통하여 최대 확률을 갖는 경로를 검출하고, 경로에 따른 각각의 비트에 대한 소프트 출력을 산출하는 SOVA(soft-output Viterbi algorithm)를 사용하는 SOVA 검출기이다. SOVA 검출기는 포워드 상태 프로세서, 경로 메모리 및 소프트 출력 프로세서를 일반적으로 사용한다. 포워드 상태 프로세서, 백워드 상태 프로세서 및 소프트 출력 프로세서를 사용하는 MAP(maximum-a-posteriori) 검출기에 의해 개선된 성능을 얻을 수 있다. 백워드 프로세서는 MAP 검출기를 SOVA 검출기보다 복잡하게 하기 때문에 MAP 검출기는 일반적으로 사용되지 않는다. MAP 검출기는 SOVA 검출기에 비하여 단지 약간의 성능 향상을 제공하며, 일반적으로 더 큰 칩 영역 및 더 많은 전력을 요구한다. MAP 검출기는 수신 샘플, y가 주어지면 각각의 비트 위치에서 어느 이진 값이 최대 확률을 갖는지를 판정한다. 각각의 비트에 대해, MAP 검출기는, 수신 샘플이 주어지면, 다음과 같이, c_k가 이진 영(0)인 조건부 확률이 c_k가 이진 일(1)인 조건부 확률에 의해 나누어지는 로그-우도비를 계산한다.

LogㅡMAP 검출기에서, 연판정은 우도비(likelihood ratio)의 자연 로그이며, 경판정(hard-decision)은 연판정의 표시(sign)이다. MAX-Log_Map 검출기에서, 연판정은 c_k=0을 갖는 최대 확률 경로에 관련된 확률의 자연 로그에서 c_k=1을 갖는 최대 확률 경로에 관련된 확률의 자연 로그를 감산한 것이다. MAX-Log Map 알고리즘은 Log-Map 알고리즘을 간략화한 것이며, 성능에서의 차이는 일반적으로 작다.

MAP 검출기는 포워드 검출기, 전류 브렌치 메트릭 검출기(current branch metric detector) 및 백워드 검출기를 포함한다. 풀 레이트 포워드 검출기(full-rate forward detector)는 k-1 시점에서 각각의 상태로 이끄는(leading) 포워드 상태 메트릭(forward state metrics)을 산출한다. 대부분의 종래 설계에서는, 백워드 검출기는, k+Q 시점에서 상태 메트릭 0을 갖는 하나의 상태로부터 개시하며(Q는 백워드 검출 기간이다), 후방으로(in the backward), 시점(k)에서 각각의 상태로 이끄는 백워드 상태 메트릭을 산출한다. 다른 방법은 시점 k+Q에서 모든 상태가 0인 상태 메트릭을 갖게 하는 것이다. 풀 레이트 MAP 검출기에서, 현재 브렌치 단계는 시점 k-1에서 시점 k로의 상태 전이를 나타낸다. 종래의 설계에서, 시점 k 및 k-1에서의 상태 개수는 일반적으로 동일하다. 현재 비트 라벨(c_k)은, 검출기가 현재(currently) 소프트 출력을 산출하기 위한 비트이다. 시점 k에서 소프트 출력은 포워드 상태 메트릭, 백워드 상태 메트릭 및 현재 상태 메트릭을 서로 가산하여 산출되는 결합(combined) 메트릭으로부터 생성된다.

최신 마그네틱 디스크 드라이버의 작업 처리량을 유지하기 위하여, 고속, 저전력, 높은 작업 처리량 소프트 출력 채널 검출기가 필요하다. 고 초속으로 작동시에 SOVA 검출기보다 작으면서 더 나은 성능을 갖는 MAP 검출기가 이상적인 해결책이다.

전반적으로, 고속, 저전력, 고성능 채널 검출을 위한 방법 및 장치가 제공된다. 본 발명의 일 측면에 따르면, 수신 신호를 처리하고, 하나 이상의 검출 비트에 대한 로그 우도비(a log-likelihood ratio)를 생성하는 소프트 출력 채널 검출기가 제공된다. 채널 검출기는 1/N 레이트(rate)로 동작하며, 1/N 레이트 클럭 사이클 당 N 비트를 검출한다. 채널 검출기는 병렬로 동작하는 다수의 MAP 검출기(D)를 포함하되, 각각의 MAP 검출기는 1/N 레이트 클럭 사이클 당 N/D 로그 우도비 값을 생성하며, 다수의 MAP 검출기 중 적어도 하나는 각각의 비트를 제한한다(constrains). 로그 우도비 값은 출력 시퀀스를 형성하기 위하여 통합될 수 있다.

예시적인 일 실시예에서, N은 4, D는 2이고, 각각의 MAP 검출기는 1/4 레이트 클럭 사이클 당 두 개의 로그 우도비값을 생성한다. 하나의 MAP 검출기는 4개의 비트 중 두 개를 제한하며, 제 2 MAP 검출기는 4 개의 비트 중 부가적인 두 개를 제한한다. 또한, 제 1 MAP 검출기는 비트 값 및 4 개의 비트 중 두 개의 로그 우도비 값을 결정하고, 제 2 MAP 검출기는 비트 값 및 4 개의 비트 중 나머지 두개의 로그 우도비 값을 결정한다. 제 1 및 제 2 MAP 검출기 두개의 비트에 의해 오프 셋(offset)되고, 제 2 MAP 검출기에 대한 브렌치 메트릭 입력은 제 1 MAP 검출기로부터의 두 개의 비트에 의해 지연된다.

본 발명의 다른 측면에 따르면, 수신된 신호를 처리하고, 하나 이상의 검출 비트에 대한 로그 우도비를 생성하는 MAP 검출기가 제공된다. MAP 검출기는 포워드 상태 메트릭을 산출하는 포워드 검출기; 백워드 상태 메트릭을 산출하는 백워드 검출기; 현재 브렌치 메트릭을 산출하는 현재 브렌치 검출기를 포함하되, 포워드 검출기, 백워드 검출기 및 현재 브렌치 검출기 중 적어도 두 개는 상이한 트렐리스 구조를 채용한다. 포워드 및 백워드 검출기는 제한되지 않은 몇몇의 비트를 갖는 상이한 트렐리스 구조를 사용할 수 있으며, 현재 브렌치에 대해 라벨(label)을 산출하데 사용되는 각각의 비트들은 제한된다. 예시적인 일 실시예에서, 포워드 검출기는 4 개의 상태 트렐리스를 사용하며, 백워드 검출기는 4 또는 8 상태 트렐리스를 사용하고, 실질적으로, 모든 가능한 4 비트 현재 브렌치는 결합 트렐리스 구조(combinded trellis structure) 내에 제한된다.

본 발명의 다른 측면에 따르면, 채널 검출기의 복잡성은 하나 이상의 비트에 대한 의존성(dependency)을 제거함으로써 선택적으로 제거된다. 예컨대, 하나의 이상의 비트에 대한 의존성은 각각의 위치에서 이진값에 대한 최소값을 갖는 브렌치 메트릭을 선택함으로써 제거될 수 있다.

본 발명의 더 완벽한 이해 및 본 발명의 다른 특징 및 이점은 다음의 상세한 설명 및 도면을 참조하여 얻어진다.

본 발명은 고속 저전력 고성능 채널 검출기를 제공한다. 본 발명의 일 측면에 의하면, 병렬로 동작하는 하나 이상의 MAP 검출기를 포함하는 채널 검출기가 제공된다. 일 예의 MAP 검출기에서, 브랜치 상의 비트의 개수는 상태 내의 비트의 개수보다 더 크다. 한 상태에 의해 구속되지 않는 비트는 로컬 피드백에 기반하여 선택되거나 경로 메트릭(path metric)을 최소화하기 위해 선택된다. 비트가 구속되지 않을 때, 검출기 트렐리스 구조는 그 시간에 하나의 1을 갖는 생존 경로와 하나의 0을 갖는 생존 경로가 모두 존재할 것이라는 것을 보장하지 않는다. 따라서, 상기 검출기는 그 비트에 대한 소프트 출력(soft-output)을 계산할 수는 없다. 또한, 0이 최소 메트릭 경로 상의 값이라고 가정할 때, 그 위치에서 하나의 1을 갖는 생존 경로가 존재한다면, 그것이 하나의 1을 갖는 최소 메트릭 경로가 될 것이라는 것을 보장하지 않는다. 따라서, 구속되지 않는 비트에 대해 보장되는 소프트 출력의 크기는 너무 클 수 있다. 또한, NP FIR 필터는 그 비트를 적절하게 적응시킬 수가 없다.

일 예의 병렬 MAP 검출기에서, 상기 MAP 검출기들 중의 적어도 하나 내에서 모든 비트가 구속된다. 하나의 비트는 구속된 상기 비트를 갖는 검출기에 의해 "검출된다". MAP 검출기의 복수의 인스탄스화는 시간에 따라 시프트되어 모든 비트들이 MAP 검출기들 중의 적어도 하나 내에서 구속된다. 각각의 MAP 검출기는 검출기 트렐리스 내에 구속되는 비트들의 서브세트에 대한 소프트 출력을 계산한다. 그 후, 모든 검출기로부터의 출력은 통합되어 출력 시퀀스를 형성한다.

일 실시예에서, 두개의 병렬 4-상태 MAP 검출기는 1/4 레이트(quarter-rate)로 이용된다. 병렬 검출기들의 각각은 1/4 레이트 클럭 사이클 당 두 개의 소프트 출력을 생성하며, 그에 따라 1/4 레이트 클럭 사이클 당 4 개의 소프트 출력이 존재하게 된다. 각각의 브랜치는 4 개의 비트를 나타내며, 각각의 상태는 두 개의 비트를 나타낸다. 우수의 MAP 검출기는 4개의 사용가능한 비트들 중의 2개, 가령 비트 0과 비트 1을 묶는다. 기수의 검출기는 남아 있는 두 개의 비트, 가령 비트 2 및 3을 묶는다. 우수 및 기수의 표시는 1/4 레이트 클럭 사이클을 주시할 때 적용되며, 이는 4-비트 클럭 사이클에서 상기 제 1 두 개의 비트에 대해서는 하이이며, 최종 2 개의 비트에 대해서는 로우이다. 우수 및 기수 MAP 검출기는 제각기의 검출기에 의해 구속되는 비트들에 대한 비트 값 및 소프트 출력을 결정한다.

본 발명의 다른 실시예에서, 단일 MAP 검출기가 사용되며, 여기서 MAP 검출기 내의 포워드 및 백워드 검출기는 구속되지 않은 일부의 비트와 함께 상이한 트렐리스 구조를 사용하지만, 현재의 브랜치 상의 레이블을 계산하는 데 사용되는 각각의 비트는 구속된다. 현재의 비트 레이블 c_k는 검출기가 소프트 출력을 현재 계산하고 있는 비트이며, 현재의 브랜치는 그 비트 레이블을 포함하는 브랜치이다. 일 실시예에서, 단일 MAP 검출기는 각각의 브랜치 상에 나타나는 4 개의 비트와 함께 1/4 레이트에서 동작하며, 포워드 검출기는 4개의 상태 트렐리스를 사용하며, 백워드 검출기는 4개 또는 8개의 트렐리스를 사용하며, 사용가능한 모든 4-비트 현재의 브랜치는 조합 트렐리스 구조 내에서 구속된다. 4개의 소프트 출력은 현재의 브랜치 상의 4비트 레이블에 대해 생성된다.

채널 검출기는 종종 브랜치 당 2개의 비트와 각각의 상태에 대해 4개의 입력 브랜치가 존재하는 라딕스-2 트렐리스를 사용하여 하프 레이트(half rate)로 구현된다. 각각의 상태에 대해, 상태 메트릭은 4개의 출력 경로 메트릭을 획득하기 위 해 4개의 브랜치 메트릭에 부가된다. 4개의 입력 경로 메트릭은 6개의 비교기를 사용하여 병렬로 비교된다. 하프 레이트 SOVA는 전형적으로 하프 레이트 MAP 검출기보다 작다. 그러나, 하프 레이트에서, 우수한 성능의 SOVA 및 MAP의 공지된 이전의 모든 구현예는 전형적으로 너무 커서 고속 저전력 채널 검출기로 고려되지는 못하고 있다. 본 발명은 1/4 레이트 MAP 검출기의 복잡성을 크게 감소시키며, 그리고 속도를 하프 레이트 구현예에 대한 속도의 두 배에 근접하도록 증가시킨다.

도 1은 풀 레이트(full rate) 트렐리스(110) 및 1/4 레이트 트렐리스(120)를 도시한다. 1/4 레이트 트렐리스(120) 내의 각각의 상태는 16개의 입력 브랜치를 가지며, 이는 최상의 병렬 브랜치 메트릭과 비교 및 선택후 4개의 브렌치로 감소된다. 상태 [b_-1b_-2]에서 상태 [b₀b_-1]로의 풀 레이트 전이에 대한 브렌치 레이블 c₀는 통상적으로 c₀=b₀에 의해 제공되지만, 프리코딩(precoding)이 존재한다면 상이할 수도 있다. 예를 들어,

프리코더는 상기 검출기가 상기 프리코딩을 원상태로 되돌리기 위한

연산을 수행하기 때문에 브렌치 레이블이

이 되도록 한다.

상태 [b_-4b_-5]에서 상태 [b₀b_-1]로의 1/4 레이트 전이에 대한 브렌치 레이블 (c₀,c_-1,c_-2,c_-3)는 통상적으로 (c₀,c_-1,c_-2,c_-3)=(b₀,b_-1,b_-2,b_-3)에 의해 제공되지만, 프리코딩(precoding)이 존재한다면 상이할 수도 있다. 4개의 상태 트렐리스에서, 비트 b₀ 및 b_-1은 상태에 의해 구속되지만 비트 b_-2 및 b_-3은 구속되지 않는다.

4 상태 맥스 로그 MAP 알고리즘

전술한 바와 같이, 맥스 로그 MAP 검출기는 포워드 및 백워드 상태 메트릭을 조합하여 각각의 비트 레이블에 대한 소프트 결정을 계산한다. 도 2는 시간 k에서 상태 3을 통한 최상의 경로에 대한 조합된 상태 메트릭(200)의 계산을 도시하며, 조합된 메트릭(200)은 포워드 상태 메트릭(210) 및 백워드 상태 메트릭(220)의 합으로 제공된다. 도 2의 표시에서, 포워드 상태 메트릭(210)과 관련된 경로는 실선으로 표시되며, 백워드 상태 메트릭(220)과 관련된 경로는 파선으로 표시되며, 조합된 상태 메트릭(200)과 관련된 경로는 원의 파선으로 표시된다. 맥스 로그 MAP 검출기는 시간 k에서 1을 갖는 최소 조합 메트릭과 시간 k에서 0을 갖는 최소 조합 메트릭 간의 차이로서 시간 k에 대한 소프트 결정을 계산한다.

도 3은 시간 k에서 비트에 대한 소프트 결정의 계산을 도시한다. 도 3에 도시된 바와 같이, 시간 k에서 비트에 대한 소프트 결정은 시간 k에서 비트 결정 1을 갖는 최상 경로(310)에 대한 조합 메트릭(200)과 시간 k에서 비트 결정 0을 갖는 최상 경로(320)에 대한 조합 메트릭(200) 간의 차이로서 제공된다. 도 1에 도시된 4-상태 트렐리스에 대해, 소프트 결정은 상태 0 및 1에 대한 조합 메트릭의 최소보다 적은 상태 2 및 3에 대한 조합 메트릭의 최소로서 제공된다.

맥스 로그 MAP 알고리즘의 일 실시예에서, 포워드 상태 메트릭을 계산하는 데 사용되는 브렌치 메트릭은 포워드 방향에서 백워드 처리와 관련된 메트릭을 계산하기 위해 지연된다. 그러한 맥스 로그 MAP 검출기는 시간 K에서 비트 레이블 0을 갖는 최대 확률 경로와 시간 k에서 비트 레이블 1을 갖는 최대 확률 경로에 대 응하는 시간 k+Q에서 조합된 메트릭을 계산한다. 맥스 로그 MAP 검출기에서, 최대 확률 경로는 최소 메트릭 경로와 동일하다. 두 개의 조합 메트릭 간의 차이는 시간 k에서 비트 레이블에 대한 소프트 결정이다. 조합된 상태 메트릭(200)은 시간 k에서 각각의 상태를 통해 진행하는 최상의 경로에 대한 시간 k+Q에서의 경로 메트릭을 나타낸다. 다수의 애플리케이션에 대해, Q=8은 우수한 에러 레이트 성능을 위해 충분하다. 이러한 룩어헤드 방법(look-ahead method)은 전형적으로 이전의 백워드 검출기와 관련된 웜업 기간(warm-up period)을 제거한다. 백워드 검출기에서 계산된 모든 메트릭은 정확하다.

이러한 특정 실시예에서, 백워드 검출기는 포워드 검출기의 사이즈의 대략 2배이다. 백워드 검출기는 시간 k에서 각각의 상태와 관련된 4개의 독립 포워드 검출기가 존재하는 것처럼 포워드 방향에서 구현된다. 로컬 피드백 F=b_k-2를 갖는 상태 S=[b_kb_k-1]와 관련된 포워드 검출기는 [b_kb_k-1b_k-2]=[S, F]에 대해 0과 동일하고 다른 모든 상태에 대해 무한대와 동일한 상태 메트릭 M_k(b_kb_k-1b_k-2)로부터 시작한다. 상태 S에 대한 포워드 검출기는 시간 k에서의 상태 S를 벗어나는 시간 k+Q에서의 최상의 경로를 찾는다. 백워드 검출기에는 8개의 포워드 검출기가 존재하며, 하나는 상태 S 및 로컬 피드백 F 조합에 대한 것이다. 만약 브랜치 상의 비트의 개수가 크다면, 즉 4개라면, 룩어헤드 길이 Q는 작으며, 즉 8이며, 상태 및 로컬 피드백 비트의 개수는 작으며, 즉 4 또는 8이며, 각각의 상태와 관련한 포워드 검출기는 새로운 상태 메트릭을 생성하기 위해 피드백되는 상태 메트릭이 존재하지 않도록 해명될 수 있다. 상태 메트릭 피드백이 존재하지 않기 때문에, 백워드 검출기는 고속을 달성하도록 파이프라인될 수 있으며, 각각의 트렐리스 스텝을 나타내기 위해 단일 트렐리스 구조를 사용할 필요는 없다. 각각의 스텝은 상이한 개수의 상태 또는 로컬 피드백을 가질 수 있다.

종래의 디자인의 경우, 브랜치 상의 비트의 개수는 전형적으로 작으며, 즉 1 또는 2이며, 시간 k에서 상태의 개수는 크다. 즉 16개이다. 각각의 브랜치 상에서 오직 1 또는 2 개의 비트가 존재할 때, 브랜치 상의 비트의 개수에 의해 나누어지는, 정확한 백워드 검출 기간 Q는 크다. 하프 레이트 16-상태 MAP 검출기에 대해, 룩어헤드 기간 Q=8과 관련된 4개의 트렐리스 브랜치 스텝이 존재한다. 해명된 백워드 검출기의 사이즈는 대략 포워드 검출기의 사이즈의 4 배 정도이다. 비교하면, 단일 상태로부터 웜업하는 종래 기술의 백워드 검출기는 포워드 검출기와 대략 동일한 사이즈이다. 백워드 검출기가 포워드 검출기와 동일한 브랜치 메트릭을 사용할 때, 백워드 검출기는 포워드 검출기와 동일한 방식으로 로컬 피드백을 사용할 수는 없다. 로컬 피드백은 상태 비트로서 처리될 필요가 있다. 따라서, 하나의 로컬 피드백 비트는 상태의 개수를 두배로 증가시키며 두 개의 로컬 피드백 비트는 그것을 네 배로 증가시키다. 가장 용이한 것은 로컬 피드백을 저하시키고 포워드 검출기보다 나쁜 성능을 갖는 백워드 검출기를 사용하는 것이지만, 동일한 개수의 상태를 갖는다. 가장 통상적인 검출기에서, 우수한 성능은 로컬 피드백을 갖지 않는 16개의 상태를 필요로 하며, 이러한 경우 백워드 검출기는 포워드 검출기와 대략 동일한 사이즈일 수 있다. 종래의 포워드 및 백워드 검출기가 동일한 속도와 대략 동일한 사이즈를 가지기 때문에, 백워드 검출기를 더 고속으로 더 크게 만들기 위해 백워드 검출기를 해명하기 위한 인센티브를 존재하지 않는다. 그러나, 종래의 MAP 및 SOVA 검출기와 관련한 문제는 고속의 데이터 레이트를 달성할 수 없는 하프 레이트에서 모다 더 큰 1/4 레이트 구현이 필요하다는 것이다.

도 4는 시간 k에서 각각의 특정 상태를 통해 진행하는 최상의 경로 410, 420에 대한 시간 k+8에서 조합된 상태 메트릭의 계산을 도시한다. 도 4의 소프트 결정을 계산하기 위해, 종래의 기술은 각각의 상태에 대해 16개의 인바운드 경로와 16개의 아웃 바운드 경로를 갖는 16 상태 검출기를 사용한다. 본 발명은 보다 적은 개수의 상태를 사용하여 실질적으로 유사한 성능이 달성될 수 있다는 것을 인식하고 있다. 특히, 본 발명의 일 실시예는 포워드 검출기에서 고속으로 4개의 상태를 처리하며 백워드 검출기에서는 4개 이상의 상태를 처리하는 병렬 동작의 하나 이상의 검출기를 사용한다. 포워드 검출기는 하나의 1/4 레이트 클럭 사이즈에 계산되는 상태 메트릭과 다음의 1/4 레이트 사이클에서 사용하기 위한 피드백을 갖는다. 일 예의 개시된 MAP 검출기는 각각의 상태로 진입하는 4개의 브랜치와 도 1에 도시된 브랜치당 4개의 비트를 갖는 4-상태 트렐리스(120)를 고려하여 1/4 레이트로 동작한다. 전형적인 트랙킹 지연을 갖는 예비 결정이 달성된다.

개시된 MAP 검출기는 포워드 검출기에서 4-상태 트렐리스만을 사용하지만, 브랜치 메트릭의 계산을 위해 두개의 로컬 피드백 탭을 사용함으로써 16-상태 검출기와 유사한 성능을 달성한다. 그러나, 일 실시예에서, MAP 검출기는 하나의 로컬 피드백 탭을 최소화하며, 그에 따라 오직 하나의 피드백 탭만이 필요하다. 이러한 브랜치 메트릭 계산 기법은 두개의 로컬 피드백 탭을 갖는 것과 거의 동일한 성능을 달성한다는 것을 발견하였다.

후술되는 바와 같이, 일 예의 MAP 검출기는 1/4 레이트 사이클 마다 4개의 로그 라이클리후드 레이트(LLR)을 생성하기 위해 두 개의 비트에 의해 오프셋되는 2개의 4-상태 변형 맥스 로그 MAP 검출기를 구현한다. 기수 위상 검출기에 입력되는 브랜치 메트릭은 우수의 위상 검출기로부터 두 개만큼 지연된다. 우수 위상 검출기는 비트 b₀b₁ b₄b₅ b₈b₉......에 대해 LLR 값(및 예비 결정)을 계산한다. 기수 위상 검출기는 비트 b₂b₃ b₆b₇ b₁₀b₁₁....에 대해 LLR값을 계산한다.

16-상태 트렐리스에서, 각 상태는 4개의 비트를 갖는다. 16-상태 트렐리스의 성능의 근사치를 구하기 위해 4개의 상태 트렐리스를 사용하는 경우, 2개의 비트는 상태 라벨로부터 얻어지고 2개의 비트는 로컬 피드백으로부터 얻어져서 브랜치 메트릭을 선택한다. 각 상태는 16개의 인입 브랜치를 가지는데, 이들은 병렬 브랜치 메트릭을 비교하여 가장 우수한 것을 선택한 후에 4개의 브랜치로 감소시킨다. 예시적 피드백 루프는 상태 메트릭을 현재의 브랜치 메트릭, 4-방향 비교 및 4-방향 선택에 더하는 가산기를 포함한다. 예시적 실시예는 256개의 1/4 레이트 브랜치 메트릭 세트 2개(총 512개)를 계산한다. 우수 단계 검출기의 브랜치 메트릭은 BM ₀ (b ₀ b _-1 b _-2 b _-3 [b _-4 b _-5 b _-6 b _-7 ])로서 표현될 수 있고, 기수 단계 검출기의 브랜치 메트릭은 BM _-2 (b _-2 b _-3 b _-4 b _-5 [b _-6 b _-7 b _-8 b _-9 ])로서 표현될 수 있다. 하나의 변형에서, 256 개의 1/4 레이트 브랜치 메트릭만이 계산되어, 최종 비트(각각 b _-7 및 b _-9 )에 대한 의존성을 제거함으로써 복잡도를 감소시키고 속도를 증가시킨다. 후술할 바와 같이, 최종 비트에 대한 의존성은 각 위치에서 이진수 0 또는 1에 대한 최소 값을 사용하여 브랜치 메트릭을 선택함으로써 제거된다.

도 5는 본 발명의 특징을 포함하는 소프트 입력-소프트 출력 채널 검출기(500)의 개략적인 블록도이다. 도 5에 도시된 바와 같이, 소프트 입력-소프트 출력 채널 검출기(500)는 이퀄라이징된 샘플 y ₀ y _-1 y _-2 y _-3 을 프로세싱하여 4개의 로그-가능도 레이트 L ₀ L _-1 L _-2 L _-3 을 계산한다. 소프트 입력-소프트 출력 채널 검출기(500)는 신호 의존 노이즈 예측성(SDNP) 1/4 레이트 FIR 필터(510)를 포함한다. 디스크로부터 판독되는 파형은 비트당 1회 샘플링되고 FIR 필터를 사용하여 부분적 응답 타겟으로 이퀄라이징된다. 이퀄라이징된 샘플 y₀과 연관되는 노이즈는 신호 의존적이기 때문에, 32개의 신호 의존 노이즈 예측성(SDNP) FIR 필터(510) 세트가 사용되어, 각 5-비트 신호 의존 조건에 대해 하나씩 32개의 상이한 필터 값들 z₀(b ₀ b _-1 b _-2 b _-3 b _-4 )을 생성하는 데 사용된다. 전형적으로, 감소된 신호 의존 조건 세트가 사용되어 복잡도를 감소시킨다. 1/4 레이트를 연산할 때, 연관되는 필터링된 값에 대한 평균 값과 함께, 시간 t ₀ 에 대한 z₀(b ₀ b _-1 b _-2 b _-3 b _-4 )와 같은, 각 시간 간격 t ₀ 내지 t _-3 에 대한 32개의 상이한 필터링된 값들이 각각의 스테이지(520)의 제곱-차 연산자에 적용된다.

일반적으로, 스테이지(520)의 출력은 1/4 레이트를 연산할 때 4개의 전체 레이트 브랜치 메트릭 세트, B₀(b ₀ [b _-1 b _-2 b _-3 b _-4 ]), B_-1(b _-1 [b _-2 b _-3 b _-4 b _-5 ]), B_-2(b _-2 [b _-2 b _-3 b _-4 b _-5 ]), 및 B_-3(b _-3 [b _-4 b _-5 b _-6 b _-7 ])이다. 시간 t ₀ 와 연관되는 32 제곱 차 연산자의 출력은 제곱 에러 값, sqn ₀ (b ₀ b _-1 b _-2 b _-3 b _-4 )이다. 정확한 경로에 있어서, 제곱 에러는 이퀄라이징된 샘플 y₀와 연관되는 제곱 노이즈를 나타낸다. 부정확한 경로에 있어서, 제곱 에러는 노이즈와 신호 성분 모두를 포함한다. 제곱 차 연산자(520)는 제곱 노이즈 값 sqn ₀ (b ₀ b _-1 b _-2 b _-3 b _-4 )을 다음과 같이 계산한다.

sqn ₀ (b ₀ [b _-1 b _-2 b _-3 b _-4 ]) = (z₀(b ₀ b _-1 b _-2 b _-3 b _-4 ) - mean(b ₀ b _-1 b _-2 b _-3 b _-4 ))²

여기서 mean(b ₀ b _-1 b _-2 b _-3 b _-4 )은 b ₀ b _-1 b _-2 b _-3 b _-4 가 올바른 경로에 존재하는 경우에 z₀(b ₀ b _-1 b _-2 b _-3 b _-4 )의 평균 값을 나타낸다. mean(b ₀ b _-1 b _-2 b _-3 b _-4 )의 값은 유효 이퀄리제이션 타겟(FIR 타겟과 SDNP FIR 필터의 조합)에 대한 이상적(노이즈 없는) 출력과, b ₀ b _-1 b _-2 b _-3 b _-4 가 올바른 경로에 존재할 때 z₀(b ₀ b _-1 b _-2 b _-3 b _-4 )와 이상적(b ₀ b _-1 b _-2 b _-3 b _-4 ) 사이의 평균 에러에 대응하는 바이어스 값, bias(b ₀ b _-1 b _-2 b _-3 b _-4 )를 가산함으로써 계산된다.

mean(b ₀ b _-1 b _-2 b _-3 b _-4 ) = ideal(b ₀ b _-1 b _-2 b _-3 b _-4 )+ bias(b ₀ b _-1 b _-2 b _-3 ).

소프트-입력/소프트-출력 검출기에서, 소프트 입력 LI ₀ 가 제곱 에러에 더해져서

B₀(b₀b_-1b_-2b_-3b_-4) = sqn ₀(b₀b_-1b_-2b_-3b_-4) if c₀=b₀=0

= sqn ₀(b₀b_-1b_-2b_-3b_-4) + LI ₀ if c₀=b₀=1

에 따라 전체-레이트 브랜치 메트릭을 형성한다.

128개의 전체 레이트 브랜치 메트릭, B는, 128개의 전체-레이트 브랜치 메트릭 및 64개의 지연된 전체-레이트 브랜치 메트릭으로부터, 512개의 1/4 레이트 브랜치 메트릭, BM을 계산하는 브랜치 메트릭 유닛(530)에 더해지는데, 요소(530) 내에 도시된 식을 따른다. 본 명세서에서 사용되는 바와 같이, BM₀(0000[0000])의 표시에서, 밑줄 친 앞쪽의 0들은 각각 시간 t₀, t_-1, t_-2, t_-3에 대한 4개의 전체 레이트 브랜치 메트릭을 표시한다. 도 5에 도시된 바와 같이, 4개의 병렬 브랜치 BM₀(b₀b_-1..[b_-4b_-5b_-6b_-7])(500) 중 최소가 선택되어 소프트 출력 4-상태 MAP 검출기(540), 우수 검출기에 적용된다. 유사하게, 4개의 병렬 브랜치 BM_-2(b_-2b_-3..[b_-6b_-7b_-8b_-9])(500) 중 최소가 선택되어 소프트 출력 4-상태 MAP 검출기(550), 기수 검출기에 적용된다. 소프트-출력 맵 검출기(540, 550)는 로그-가능도 레이트, L을 생성하는데, 이는 도 7과 관련하여 후술하는 바와 같다.

도 6은 도 1의 예시적 1/4 레이트 트렐리스를 더 상세히 도시하고 있다. 예시적 1/4 레이트 트렐리스(120)는 4 상태 트렐리스이며, 각 상태로의 4개의 브랜치의 4개의 세트 및 4 비트를 갖는 각 브랜치를 갖는다는 것을 다시 유의하자. 따라서, 각 상태에 진입하는 16개의 경로(4개의 병렬 경로의 4 세트)가 존재한다. 각 피드백 조건에 대한 병렬 브랜치 메트릭이 비교되어 로컬 피드백과 일치하는 최소 병렬 브랜치 메트릭이 선택된다. 따라서, 트렐리스(120)는 단지 4개의 인입 경로로 감소된다. 이러한 방식으로, 중요한 경로는 하나의 1/4 레이트 클록 사이클의 (4-방향 선택 피드백)/가산/(4-방향 비교)/(4-방향 선택)이다.

도 6에 도시된 바와 같이, 제 1 상태[00s⁰ _-6s⁰ _-7]의 상태 라벨과 같은 각 상태와 연관되는 상태 라벨은 2개의 상태 비트 및 2개의 로컬 피드백 비트를 포함한다. 2개의 로컬 피드백 비트는 각 상태로 유도되는 최적의 경로에 의해 결정된다. 예를 들어, 제 1 로컬 피드백 비트, s⁰ _-6은 시간 t_-6에서 상태 0으로 유도되는 생존 경로상의 비트를 표시한다. 이하 더 상세히 설명되는 바와 같이, 본 발명의 일 실시예는 제 2 로컬 피드백 비트를 최소화함으로써 이를 제거하여 선택적으로 복잡도를 감소시킨다.

00b_-2b_-3과 같은 각 상태를 남겨두는 4개의 비트 라벨은 새로운 상태를 표시하는 2개의 비트(첫 번째 2개의 비트)와 상태에 의해 제한되지 않는 2개의 비트를 포함한다(그러므로, 4개의 가능한 상태 값들이 존재한다). 또한, 4개의 병렬 브랜치 중 최소 브랜치 메트릭을 나타내는 브랜치 메트릭은,

BM₀(00..[00s⁰ _-6s⁰ _-7] =

min{BM₀(0000[00s⁰ _-6s⁰ _-7], BM₀(0001[00s⁰ _-6s⁰ _-7],

BM₀(0010[00s⁰ _-6s⁰ _-7], BM₀(0011[00s⁰ _-6s⁰ _-7]}.

에 의해 표시된다.

최적의 병렬 경로(최소 값)가 선택되어 비트 b_-2b_-3에 대한 의존성을 제거한다. 제곱 괄호 내의 4개의 비트는 이전 상태 및 로컬 피드백의 이력 정보를 나타낸다.

도 7은 시간 k에서 각 상태로 유도되는 최적의 경로(710)(실선)을 사용하고, 시간 k에서 각 상태를 남겨두는 최적의 경로(720)(점선)를 사용하는 트렐리스(700)를 도시하고 있다(실시예에서 백워드 프로세싱은 8-비트 길이이다). 또한, 도 7은 본 발명의 특징을 포함하는 MAP 검출기(750)를 도시하고 있다. MAP 검출기(750)는 시간 k에서 각 상태를 통한 최적의 경로에 대한 시간 k+8에서의 메트릭, M_k+8을 프로세싱한다. 일반적으로, 감소된 복잡도 구현에 대해 도 8과 관련하여 더 상세히 후술할 바와 같이, 메트릭, M_k+8은 상태 k를 통해 시간 k+8에 이르는 최소 경로 메트릭을 갖는 최적의 경로상에 모든 1/4 레이트 브랜치 메트릭, BM의 합의 최소이다. 도 7의 표시에서, 첫 번째 메트릭 Mk(........00)은 시간 k에서의 0 및 k-1에서의 0의 확률의 음의(negative), 자연 로그, -ln{Pr(b_k=0 및 b_k-l=0)}를 나타내는데, 모든 실시예에서 브랜치 라벨 c _i = b _i 이다. 선두의 점은 최적의 경로를 얻기 위해 최소화되는 이진 값 k+8 내지 k+1을 표시하고, 후미의 0들은 제한되는 k 및 k-1에 대한 값을 표시한다.

비교기(760-1 내지 760-4)는 최소 메트릭을 선택한다. 비교기(760-1)는 시간 k-1에서의 0의 값을 갖는 최적의 경로를 선택한다. 비교기(760-2)는 시간 k-1에서 1의 값을 갖는 최적의 경로를 선택한다. 비교기(760-3)는 시간 k에서 0의 값을 갖는 최적의 경로를 선택한다. 비교기(760-4)는 시간 k에서 1의 값을 갖는 최적의 경로를 선택한다. 각 비교기(760-1 내지 760-4)는 -ln(Pr{b _i =x})와 동일한 C_i(x)를 선택한다. MAP 검출기(750)의 소프트-출력은 ln(Pr{b _i =0}/Pr{b _i =1})와 동일한 로그-가능도 레이트 L _i 를 나타낸다.

본 발명의 한 양태에 따르면, 백워드 프로세싱이 전개되고 포워드 프로세싱과 조합되어 이들 모두가 동일한 브랜치 메트릭 연산을 공유한다. 백워드 프로세싱은 상태를 남겨두는 최적의 경로를 발견하기 위해 예측기(a look-ahead)로서 구현된다. 예시적 MAP 검출기(750)를 max-log MAP 검출기로서 설명하였지만 임의의 종류의 MAP 알고리즘이 구현될 수 있으며, 이는 당업자에게 명백할 것이다.

감소된 복잡도 접근방안

본 발명의 변형례에서, 2개의 로컬 피드백 비트 중 하나만을 피드백하고 다른 비트에 대한 의존성을 최소화함으로써 복잡도는 감소되고 속도는 증가된다. 본 명세서에서 사용되는 바와 같이, "감소된 복잡도"는, 가장 오래된 비트(h)에 대한 의존성이 가장 오래된 전체-레이트 브랜치 메트릭을 최소화하는 h 값을 선택함으로써 제거된다는 것을 의미하는데, 다음과 같다.

BM₀(b ₀ b _-1 b _-2 b _-3 [b _-4 b _-5 b _-6 .])

여기서, 비트 b_-7에 대한 의존성이 최소화되었다. 성능을 일부 손실하는 대가로 복잡도를 감소시키도록 절충하여, 최소 값이 선택된다. 브랜치 메트릭 계산 블록의 복잡도가 절반으로 감소된다. 따라서, 도 5의 단계(530)에서 단지 356개의 1/4 레이트 브랜치 메트릭만이 미리 계산되며, 다음과 같다.

BM₀(b ₀ b _-1 b _-2 b _-3 [b _-4 b _-5 b _-6 .]) 및 BM_-2(b _-2 b _-3 b _-4 b _-5 [b _-6 b _-7 b _-8 .])

이제, 각 피드백 조건에 대한 병렬 브랜치 메트릭이 비교되고 로컬 피드백에 일치하는 최소 병렬 브랜치 메트릭이 선택되면, 단지 64개의 비교/선택이 존재하여,

BM₀(b ₀ b _-1.. [b _-4 b _-5 b _-6 .]) 및 BM_-2(b _-2 b _-3.. [b _-6 b _-7 b _-8 .])

를 얻는다.

최종적으로, 32개의 1/4 레이트 브랜치 메트릭이 선택되어 채널 검출기에 입력하도록 선택되는데, 다음과 같다.

BM₀(b ₀ b _-1.. [b _-4 b _-5.. ]) =

BM₀(b ₀ b _-1.. [b _-4 b _-5 1.]) if s^b-4b-5 _-6 = 1

BM₀(b ₀ b _-1.. [b _-4 b _-5 0.]) if s^b-4b-5 _-6 = 0

이고

BM_-2(b _-2 b _-3.. [b _-6 b _-7 ..]) =

BM_-2(b _-2 b _-3 ..[b _-6 b _-7 1.]) if s^b-6b-7 _-8 = 1

BM_-2(b _-2 b _-3 ..[b _-6 b _-7 0.]) if s^b-6b-7 _-8 = 0

BM₀(b ₀ b _-1 ..[b _-4 b _-5 ..])은 시간 -4에서의 상태로부터 상태 메트릭 M(b_-4b_-5)에 더해지는 시간 0에서의 상태로의 전이와 연관되는 브랜치 메트릭을 표시한다. 선택 신호, s, 는 도 8을 참조하여 더 상세히 후술할 대응 멀티플렉서를 제어한다. 예를 들어, 선택 신호, s_-6가 이진수 1이면, 멀티플렉서는 비트 위치 b_-6에서 1의 값을 선택할 것이며, 선택 신호, s_-6가 이진수 0이면, 멀티플렉서는 비트 위치 b_-6에서 0의 값을 선택할 것이다.

도 8은 도 5의 우수 검출기(540)의 예시적 상태 0에 대한 가산-비교 선택-예측자 블록(800)의 개략적인 블록도이다. 예시적 우수 및 기수 검출기(540, 550)의 각각에 4개의 상태가 존재하므로, 전체 8개의 블록(800)이 존재한다. 스테이지(810)의 4개의 상위 멀티플렉서는 시간 k-4에서 상태 0으로 유도되는 생존 경로상의 세 번째 가장 최근 비트를 나타내는 로컬 피드백 선택 신호, s⁰ _k-6에 의해 제어되는데, 최초 상태 S_I=[b_k-4b_k-5]에 대해 s^S _Ik-6=Sel _k-6(b_k-4b_k-5)로도 표시된다. 멀티플렉서의 출력은 미래 상태 S_F = [b_kb_k-1], σ^SF^,0 _k=Sel _k-6(b_k-4b_k-5...b_k-4b_k-5)을 사용하여 상태[b_k-4b_k-5]=0에 접속하는 최적의 경로상의 세 번째 가장 최근 비트이다. 멀티플렉서로의 입력은 특정 피드백 비트 값 F=b_k-6,X(^S _F ^,S _I ^,F) = Sel _k-2(b_kb_k-1..b_k-4b_k-5b_k-6)을 갖도록 역시 제한되는 미래 상태를 사용하여 상태 0에 접속하는 최적의 경로상의 세 번째 가장 최근 비트이다.

이미 나타낸 바와 같이, 단계(810)에서 4 개의 하위 다중화기는 선택 신호 s⁰ _k-6에 의해 제어되어 k-6 위치에서 적절한 값을 가진 브랜치 메트릭들 중 하나를 선택한다. 단계(810)에서 4 개의 하위 다중화기의 출력은 상태 0을 떠나는 4 개의 브랜치 메트릭이다. 단계(820)에서 가산기는 M_k-4(00) -시간 k-4에 상태 0으로 유도하는 최상의 경로- 와 상태 0을 떠나는 4 개의 브랜치 메트릭을 더한다. 총합은 경로 메트릭 M_k(00..00)이다. 추가 경로 메트릭(825)은 상태 1, 2, 3을 떠나는 브랜치 메트릭에 대한 다른 상태 블록에서 계산된다.

단계(830)에서, 가산기(820)에 의해 생성된 경로 메트릭 M_k(00..00), M_k(01..00), M_k(10..00) 및 M_k(11..00)은 4T 1/4 레이트의 2 배만큼 지연되어 백워드 프로세싱을 위한 M_k-8 값을 획득한다. 이러한 방식으로, 블록(800)은 회로가 포워드 및 백워드 프로세싱에 의해 공유 및 재사용되게 한다. 게다가, 단계(830)에서 다중화기는 상태 0을 떠나는 4 개의 브랜치 메트릭을 비교하고, 최상의 하나(최소 값)를 선택하며 이어서 4T만큼 지연시켜 BM_{k -4}(....[00]) -상태 0을 떠나는 최상 의 브랜치 메트릭- 을 획득한다. 표시 BM_{k -4}(....[00])에서, 각 괄호 내의 값은 시간 k-8 및 k-9에 제한된다.

단계(850)에서 가산기는 제한되는 시간 k-8 및 k-9에서의 값을 더한다. 또한, 단계(850)에서 다중화기(840)는 상태 0에 진입하고 (가산기(820)에 의해 생성된) 4 개의 경로 메트릭 M_k(00..00), M_k(01..00), M_k(10..00) 및 M_k(11..00)을 비교하고, 후에 지연(842)에서 4T 만큼 지연되는 최소값을 선택하여, 상태 메트릭 M_k-4(00)을 생성한다. 선택 신호 s⁰ _k-6는 선택된 상태 메트릭의 제어 하에서 다중화기(846)에 의해 선택되고 지연(848)에서 4T 만큼 지연된다. 단계(860)에서, 상태 0 8 개의 시구간 전 (k-8)을 통한 상태 0에 대한 최소 조합 메트릭 M_k-8(........00)이 다중화기에 의해 선택되고 이어서 4T만큼 지연된다. 시간 k-4에 대한 선택 신호 sel_{k -4}는 지연 및 다중화기 단계(870)에 의해 생성된다.

도 9는 소프트 출력(로그 우도비)을 생성하는 우수 및 기수 회로(900)를 도시한다. 도 9에 도시된 바와 같이, 제 1 조합 메트릭 M_k-8(........00)이 도 8의 검출기(800)로부터 획득되고, 나머지 7 개의 조합 메트릭은 유사한 검출기로부터 획득된다. 비교기(910-1 내지 910-4)는 최소 메트릭을 선택한다. 비교기(910-1)는 시간 k-16에서 값이 0인 최상의 경로를 선택한다. 비교기(910-2)는 시간 k-16에서 값이 1인 최상의 경로를 선택한다. 비교기(910-3)는 시간 k-17에서 값이 0인 최상의 경로를 선택한다. 비교기(910-4)는 시간 k-17에서 값이 1인 최상의 경로를 선택한다. 이어서 가산기의 출력은 4T만큼 지연되어 시간 k-16에 대한 로그 우도비를 제공한다.

단일 검출기 방안

본 발명의 다른 실시예는 포워드 검출기, 현재의 브랜치 메트릭 및 백워드 검출기와 같은 3 가지 부품을 가진 단일 MAP 검출기를 포함하는데, 3 가지 부품 전부는 상이한 트렐리스 구조(즉, 상이한 개수의 상태 및/또는 상이한 로컬 피드백)를 가질 수 있다. 이 실시예에서, 포워드 트렐리스 및 백워드 트렐리스 구조는 모든 비트를 제약하지 않으며, 현재의 브랜치는 모든 현재의 브랜치 비트를 제약한다. 현재의 브랜치 라벨에 대한 소프트 출력이 정확하게 계산됨을 보장하기 위해, 3 가지 부품의 조합은 현재의 브랜치 상의 라벨을 계산하는 데 필요한 모든 비트를 제약한다.

도 10은 포워드 및 백워드 검출기 내의 4 개의 상태 및 현재의 브랜치를 떠나는 16 개의 상태를 가진 단일 1/4 레이트 MAP 검출기에 대한 시간 k와 관련된 조합형 트렐리스 구조를 도시한다. 도 10은 시간 k에서의 16 개의 상태와 관련된 브랜치 접속부 중 일부만을 도시하려고 하는데, 각각 4 개의 인입 경로 및 4 개의 인출 경로를 갖는다. 시간 k+4에서의 상태는 16 개의 인입 경로 및 4 개의 인출 경로를 갖는다.

도 11은 도 10의 트렐리스 구조를 사용하는 검출기의 실시예를 도시한다. 포워드 검출기 내에 2 개의 로컬 피드백 비트를 가진 4 개의 상태가 존재한다. 포워드 검출기(1100)는 M_k(b_kb_{k -1}..b_{k -4}b_{k -5}) = BM_k(b_kb_{k -1}..[b_{k -4}b_{k -5}b_{k -6}b_{k -7}])+M_k-4(b_{k -4}b_{k -5})의 최소값을 선택함으로써 4 개의 포워드 상태 메트릭 M_k(b_kb_{k -1})(1110)을 갱신하는데, 여기서 로컬 피드백은 포워드 검출기 내의 생존 경로(survivor path)에 의해 선택된다 b_k-6=Sel_k-6[b_k-4b_k-5] 및 b_k-7=Sel_k-7[b_k-4b_k-5]. 현재의 브랜치 및 현재의 브랜치에 대한 미래 상태와 관련된 4 개의 비트(b_kb_{k -1}b_{k -2}b_{k -3})가 존재하고, 초기 상태 [b_k-4b_k-5] 및 로컬 피드백 [b_{k -6}b_{k -7}]과 관련된 4 개의 비트가 존재한다. 현재의 브랜치 검출기(1120)는 포워드 상태 메트릭 M_k-4(b_{k -4}b_{k -5})에 선택된 로컬 피드백 b_{k -6}=Sel_k-6[b_k-4b_k-5] 및 b_{k -7}=Sel_{k -7}[b_{k -4}b_{k -5}]을 가진 현재의 브랜치에 대한 브랜치 메트릭 BM_k(b_kb_k-1b_k-2b_k-3[b_k-4b_k-5b_k-6b_k-7])을 더하여, 현재 메트릭 M_k(b_kb_{k -1}b_{k -2}b_{k -3})(1130)을 생성한다. 이상적으로, 로컬 피드백 때문에, 백워드 검출기 내에 8 개 또는 16 개의 상태가 존재할 것이다. 그러나, 이러한 특정 실시예에서, 백워드 검출기는 성능 및 복잡도가 감소한다. 백워드 검출기는 현재의 브랜치에 접속된 상태에서를 제외하고 어디에도 로컬 피드백이 없는, 4 개의 상태 비트 [b_kb_k-1b_k-2b_k-3]를 가진 4 개의 상태를 갖는다. 로컬 피드백에 대한 의존은 브랜치 메트릭을 최소화하는 값을 선택함으로써 제거된다. 백워드 검출기(1140)는 상태 [b_kb_{k -1}b_{k -2}b_{k -3}]를 떠나는 최상의 8 비트 브랜치를 나타내는 미리보기(look-ahead) 브랜치 메트릭 B_k(........[b_kb_k-1b_k-2b_{k- 3}])(1150)을 계산한다. 미리보기 브랜치 메트릭은 상태 [b_k+4b_k+3]를 떠나는 최소 4 비트 미리보기 브랜치 메트릭을 선택하고, 그것을 상태 [b_kb_k-1b_k-2b_k-3]에서 상태 [b_{k +4}b_{k +3}]로의 전환과 관련된 최소 브랜치 메트릭에 더하며, 접속 상태 비트에 대한 의존을 최소화함으로써 계산된다.

B_k(........[b_kb_{k -1}b_{k -2}b_{k -3}]) = min over b_{k +4}b_{k +3} {B_{k +8}(...[b_{k +4}b_{k +3}]) + B_{k +4}(b_{k +4}b_{k +3}..[b_kb_{k -1}b_{k -2}b_{k -3}])}

이어서, 미리보기 브랜치 메트릭은 현재 메트릭의 지연 버전에 더해져 조합형 메트릭 M_k(........b_kb_k-1b_k-2b_k-3)(1160)을 획득한다. 도 12는 C_i(x)=-ln(Pr{b_i=x}) 및 소프트 출력 계산에서의 중간 단계로서 조합형 메트릭이 2 개의 메트릭 M_k(........b_kb_{k -1}) 및 M_k(........b_{k -3}b_{k -4})으로 분해되는 방법을 도시한다.

L_i = ln(Pr{b_i=x})-ln(Pr{b_i=x})

단일 MAP 검출기 실시예는, 상세히 설명된 예시 이상으로 높은 복잡도로 높은 성능을 달성하는 병렬식 MAP 검출기 실시예보다 융통성 있는 설계일 수 있다. 그러나, 모든 1/4 레이트 브랜치 메트릭 및 보다 복잡한 조합형 메트릭을 저장하는 것은 도 11 및 도 12에 의해 설명된 단일 검출기가 도 8 및 도 9에 설명된 2 개의 병렬식 MAP 검출기보다 약간 커지게 할 수 있다. 2 개의 상세한 실시예는 유사한 성능을 갖는다.

결론

본 발명의 예시적인 실시예는 당업자에게 자명한 디지털 로직 블록에 대하여 설명되었지만, 디지털 영역에서 소프트웨어 프로그램, 회로 소자 또는 상태 머신에 의한 하드웨어 또는 소프트웨어 및 하드웨어 양자의 조합으로의 프로세싱 단계로서 다양한 기능이 구현될 수 있다. 이러한 소프트웨어는 예컨대, 디지털 신호 프로세서, 마이크로제어기 또는 범용 컴퓨터에서 이용될 수 있다. 이러한 하드웨어 및 소프트웨어는 집적 회로 내에 구현된 회로 내에 구현될 수 있다.

따라서, 본 발명의 기능은 방법 및 이들 방법을 실행하는 장치의 형태로 구현될 수 있다. 본 발명의 하나 이상의 측면은 예컨대, 저장 매체에 저장, 머신으로 로딩 및/또는 머신에 의해 실행 또는 몇몇 전송 매체를 통해 전송되는지 어떤지 프로그램 코드의 형태로 구현될 수 있되, 프로그램 코드가 컴퓨터와 같은 머신으로 로딩되고 실행되는 경우에, 머신은 본 발명을 실행하는 장치가 된다. 범용 프로세서에서 구현되는 경우에, 프로그램 코드 세그먼트는 프로세서와 조합하여 특정 로직 회로와 유사하게 동작하는 장치를 제공한다. 본 발명은 또한 집적 회로, 디지털 신호 프로세서, 마이크로프로세서 및 마이크로제어기 중 하나 이상으로 구현될 수 있다.

본 명세서에 도시되고 설명된 실시예 및 변화가 단지 본 발명의 원리만을 예시하며, 본 발명의 범위 및 사상으로부터 벗어나지 않으면서 당업자에 의해 다양한 변경이 구현될 수 있음을 알아야 한다.

도 1은 풀 레이트 트렐리스 및 1/4 레이트 트렐리스를 도시한 도면,

도 2는 시점 k에서 상태 3을 통하는 최선의 경로에 대한 결합 상태 메트릭의 계산을 도시한 도면으로, 결합 메트릭은 포워드 상태 메트릭 및 백워드 상태 메트릭의 합계에 의하여 제공됨,

도 3은 시점 k에서 일 비트에 대한 연판정의 계산을 도시한 도면,

도 4는 시점 k에서 각각의 특정 상태를 통과하는 최선의 경로에 대한 시점 k+8에서의 결합 상태 메트릭의 계산을 도시한 도면,

도 5는 본 발명의 특징을 구현하는 소프트 입력-소프트 출력 채널 검출기의 개략적인 블럭도,

도 6은 도 1의 예시적인 1/4 레이트 트렐리스를 더 상세하게 도시한 도면,

도 7은 시점 k에서 각 상태로 이끄는 최선 경로(실선) 및 시점 k에서 각 상태를 출발하는(예시적 실시예에서 백워드 프로세싱은 8비트의 길이이다) 최선 경로(점선)을 갖는 트렐리스를 도시한 도면,

도 8은 도 5의 우수 검출기(even detector)내 예시적 상태 0 에 대한 가산 비교 선택 예견 블럭(add-compare select-look ahead block)(800)의 개략적인 블록도,

도 9는 소프트 출력(로그 우도비)을 생성하는 우수 및 기수 회로를 도시하는 도면,

도 10은 포워드 및 백워드 검출기 내의 4개의 상태 및 현재의 브렌치를 출발 하는 16개의 상태를 갖는 하나의 1/4레이트 MAP 검출기에 대한 시점 k와 관련된 결합 트렐리스 구조를 도시하는 도면,

도 11은 도 10의 트렐리스 구조를 사용하는 검출기의 실시예를 도시한 도면,

도 12는 소프트 출력(로그 우도비)의 계산을 도시한 도면이다.

도면의 주요 부분에 대한 부호의 설명

500 : 소프트 입력-소프트 출력 채널 검출기

510 : 신호 의존 노이즈 예측성(SDNP) 1/4 레이트 FIR 필터

520 : 각 스테이지

530 : 브랜치 메트릭 유닛

540, 550 : 소프트-출력 맵 검출기

Claims (10)

1. 복수의 데이터 샘플로 구성된 수신된 신호를 처리하고 클록 주기 당 N 개의 연속적인 비트와 연관된 상기 데이터 샘플의 시퀀스에 대한 로그 우도비(log-likelihood ratios)를 생성하는 소프트 출력 채널 검출기(a soft output channel detector)에 있어서,

   병렬식으로 동작하는 복수(D)의 MAP 검출기(maximum a posteriori detector)를 포함하되,

   상기 MAP 검출기의 각각은 복수의 브랜치 메트릭(branch metrics)을 처리하고, 상기 복수의 브랜치 메트릭은 상기 데이터 샘플의 전체 시퀀스에 기초하며, 상기 MAP 검출기의 각각은 N 개의 연속적인 비트와 연관된 적어도 하나의 심볼에 대하여 해당하는 로그 우도비를 생성하고, 상기 N은 상기 D보다 크거나 같은

   소프트 출력 채널 검출기.
2. 제 1 항에 있어서,

   상기 N은 4이고 상기 D는 2이며,

   2 개의 상기 MAP 검출기 각각은 1/4 레이트 클록 주기 당 2 개의 로그 우도비 값을 생성하는

   소프트 출력 채널 검출기.
3. 제 1 항에 있어서,

   백워드 상태 메트릭(backward state metrics)을 계산하는 백워드 검출기가 모두 0 상태 메트릭(all zero state metrics)부터 시작하여 전방으로(forward direction) 현재 트렐리스 상태를 유도하는 최적 메트릭 경로를 표시하도록 해명되는(unraveled)

   소프트 출력 채널 검출기.
4. 삭제
5. 제 1 항에 있어서,

   상기 채널 검출기의 복잡도는 메트릭의 하나 이상의 비트에 대한 의존성을 제거함으로써 감소되는

   소프트 출력 채널 검출기.
6. 제 5 항에 있어서,

   상기 하나 이상의 비트에 대한 의존성은 최적 메트릭에 대응하는 비트의 값을 선택함으로써 제거되는

   소프트 출력 채널 검출기.
7. 삭제
8. 삭제
9. 복수의 데이터 샘플로 구성된 수신된 신호를 처리하고 클록 주기 당 N 개의 연속적인 비트와 연관된 상기 데이터 샘플의 시퀀스에 대한 로그 우도비(log-likelihood ratios)를 생성하는 방법에 있어서,

   병렬식으로 동작하는 복수(D)의 MAP 검출기(maximum a posteriori detector)를 사용하여 N 개의 연속적인 비트와 연관된 심볼에 대하여 로그 우도비를 생성하는 단계를 포함하되,

   상기 MAP 검출기의 각각은 복수의 브랜치 메트릭(branch metrics)을 처리하고, 상기 복수의 브랜치 메트릭은 상기 데이터 샘플의 전체 시퀀스에 기초하며, 상기 MAP 검출기의 각각은 N 개의 연속적인 비트와 연관된 적어도 하나의 심볼에 대하여 해당하는 로그 우도비를 생성하고, 상기 N은 상기 D보다 크거나 같은

   수신 신호 처리 방법.
10. 삭제

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