JP2014211938A - 複雑さを減らされたｍａｐ検出の方法および装置 - Google Patents

Abstract

【課題】高速低電力高性能チャネル検出の方法を提供する。【解決手段】１／Ｎのレートで動作し、１／Ｎレート・クロック・サイクルあたりＮビットを検出する軟出力チャネル検出器５００が提供される。軟出力チャネル検出器５００は、並列に動作する複数Ｄ個のＭＡＰ検出器５４０、５５０を含み、それらのそれぞれは１／Ｎレート・クロック・サイクルあたりＮ／Ｄ個の対数尤度比値を生成し、それらの少なくとも１つはビットのそれぞれを制約する。これにより対数尤度比値を合併して、出力シーケンスを形成することができる。順方向状態メトリックを計算する順方向検出器と、逆方向状態メトリックを計算する逆方向検出器と、現行分岐メトリックを計算する現行分岐検出器であって、順方向検出器、逆方向検出器、および現行分岐検出器のうちの少なくとも２つが、異なるトレリス構造を使用する、単一ＭＡＰ検出器も提供される。【選択図】図５−２

Description

本発明は、全般的には帰納的最大（ＭＡＰ）検出技法を使用する等化、検出、および復号に関する。

ディスクドライブは、しばしば「読み取りチャネル・チップ」と呼ばれる、磁気記録ヘッドからの雑音のあるアナログ信号をホスト・コンピュータによって使用される２進データ・シーケンスに変換する信号処理チップを含む。読み取りチャネル・チップ内の主要な構成要素は、チャネル検出器である。極端に高速の読み取りチャネル・チップは、３ＧＨｚ程度のデータ・レートで動作することを要求される。ポータブル・ラップトップ・コンピュータおよび他のバッテリ駆動消費者エレクトロニクス内で使用されるディスクドライブ用の読み取りチャネル・チップは、低電力でなければならない。電力使用量は、チップ面積およびクロック速度に伴って増加するので、低電力および高スループットを達成するよい形は、クロック・レートを下げ、大きい面積を必要としない複雑さの低い信号処理を用いて一時に複数のビットを処理することである。残念ながら、非常に複雑な面積集中型の信号処理が、通常、ディスクドライブのビット誤り率要件を達成するために必要である。

アナログ信号は、アンチエイリアシング・フィルタを用いてフィルタリングされ、サンプリングされ、その結果、１ビットあたり１つのサンプルがあるようになる。ビットは、磁気ディスク上で大きい記憶容量を達成するために非常に密にパックされているので、受け取られるサンプルは、低い信号対雑音比を有し、通常は、符号間干渉によって破壊されている。チャネル検出器は、２進の干渉する記号の各可能な組合せをトレリスの状態として表すことによって、符号間干渉を解明する。通常、４つの符号間干渉記号を伴う１６状態トレリスが、チャネル検出器で十分な性能を実現するために必要である。チャネル検出器の面積および電力は、トレリスの状態の個数に伴って増加する。

ディスクドライブに格納された２進シーケンスは、通常、十分に低い誤り率を伴ってそのシーケンスを復号するために、チャネル検出器からの軟判定を必要とするパリティ符号または誤り訂正符号と共に符号化される。軟出力チャネル検出器には、２つの主要なタイプがある。最も一般的なタイプは、軟出力ビタビ・アルゴリズム（ＳＯＶＡ）を使用して、受け取られたサンプルを与えられて最大の確率を有するトレリスを通る経路を見つけ、その経路に沿って各ビットの軟出力を計算するＳＯＶＡ検出器である。ＳＯＶＡ検出器は、通常、順方向状態プロセッサ、経路メモリ、および軟出力プロセッサを使用する。改善された性能を、順方向状態プロセッサ、逆方向状態プロセッサ、および軟出力プロセッサを使用するｍａｘｉｍｕｍ−ａ−ｐｏｓｔｅｒｉｏｒｉ（ＭＡＰ）検出器によって得ることができる。逆方向状態プロセッサは、ＭＡＰ検出器をＳＯＶＡ検出器より複雑にするので、ＭＡＰ検出器は、通常は使用されない。ＭＡＰ検出器は、ＳＯＶＡ検出器に対する少ない性能改善を提供するのみであり、通常は、より大きいチップ面積およびより多くの電力を必要とする。ＭＡＰ検出器は、受け取られたサンプルｙを与えられて、各ビット位置のどの２進値が最大の確率を有するかを判定する。ビットごとに、ＭＡＰ検出器は、対数尤度比を計算し、この対数尤度比は、次のように、受け取られたサンプルを与えられて、ｃ_ｋが２進０と等しいことの条件付き確率を、ｃ_ｋが２進１と等しいことの条件付き確率によって割ったものである。
Ｐｒ（ｃ_ｋ＝０｜ｙ）／Ｐｒ（ｃ_ｋ＝１｜ｙ）

Ｌｏｇ−ＭＡＰ検出器では、軟判定は、尤度比の自然対数であり、硬判定は、軟判定の符号である。Ｍａｘ−Ｌｏｇ−Ｍａｐ検出器では、軟判定は、ｃ_ｋ＝０を有する最大確率経路に関連する確率の自然対数からｃ_ｋ＝１を有する最大確率経路に関連する確率の自然対数を引いたものである。Ｍａｘ−Ｌｏｇ Ｍａｐアルゴリズムは、Ｌｏｇ−Ｍａｐアルゴリズムの単純化であり、性能の相違は、通常は小さい。

ＭＡＰ検出器は、順方向検出器、現行分岐メトリック検出器、および逆方向検出器を含む。フルレート順方向検出器は、時刻ｋ−１の状態のそれぞれにつながる順方向状態メトリックを計算する。ほとんどの従来の設計では、逆方向検出器は、時刻ｋ＋Ｑの状態メトリック０を有する単一の状態（Ｑは、逆方向検出期間である）から始まり、逆の方向で、時刻ｋの状態のそれぞれにつながる逆方向状態メトリックを計算する。もう１つの手法は、時刻ｋ＋Ｑのすべての状態に０と等しい状態メトリックを持たせることである。フルレートＭＡＰ検出器では、現行分岐ステップは、時刻ｋ−１から時刻ｋへの状態遷移を表す。従来の設計では、時刻ｋおよびｋ−１での状態の個数は、通常は同一である。現行ビット・ラベルｃ_ｋは、検出器が現在それに関して軟出力を計算しつつあるビットである。時刻ｋの軟出力は、順方向状態メトリック、逆方向状態メトリック、および現行分岐メトリックを一緒に加算することによって計算される組合せメトリックから生成される。

新生の磁気ディスクドライブのスループットについてゆくために、高速低電力高性能軟出力チャネル検出器の必要が存在する。超高速で実施された時にＳＯＶＡ検出器より小さく、よりよい性能を有するＭＡＰ検出器が、理想的な解決策である。

一般に、高速低電力高性能チャネル検出の方法および装置を提供する。本発明の一態様によれば、受け取られた信号を処理し、１つまたは複数の検出されたビットの対数尤度比を生成する軟出力チャネル検出器が提供される。このチャネル検出器は、１／Ｎのレートで動作し、１／Ｎレート・クロック・サイクルあたりＮビットを検出する。このチャネル検出器は、並列に動作する複数Ｄ個のＭＡＰ検出器であって、ＭＡＰ検出器のそれぞれが、１／Ｎレート・クロック・サイクルあたりＮ／Ｄ個の対数尤度比値を生成し、複数のＭＡＰ検出器のうちの少なくとも１つが、ビットのそれぞれを制約する、複数Ｄ個のＭＡＰ検出器を含む。対数尤度比値を合併して、出力シーケンスを形成することができる。

１つの例示的実施形態で、Ｎは４であり、Ｄは２であり、各ＭＡＰ検出器は、１／４レート・クロック・サイクルあたり２つの対数尤度比値を生成する。１つのＭＡＰ検出器は、４ビットのうちの２ビットを制約し、第２のＭＡＰ検出器は、４ビットのうちの追加の２ビットを制約する。さらに、第１ＭＡＰ検出器は、４ビットのうちの２ビットのビット値および対数尤度比値を判定し、第２ＭＡＰ検出器は、４ビットのうちの残りの２ビットのビット値および対数尤度比値を判定する。第１および第２のＭＡＰ検出器は、２ビットだけオフセットされ、第２ＭＡＰ検出器への分岐メトリック入力は、第１ＭＡＰ検出器からの２ビットによって遅延される。

本発明のもう１つの態様によれば、受け取られた信号を処理し、１つまたは複数の検出されたビットの対数尤度比を生成する単一ＭＡＰ検出器が提供される。このＭＡＰ検出器は、順方向状態メトリックを計算する順方向検出器と、逆方向状態メトリックを計算する逆方向検出器と、現行分岐メトリックを計算する現行分岐検出器であって、順方向検出器、逆方向検出器、および現行分岐検出器のうちの少なくとも２つが、異なるトレリス構造を使用する、現行分岐検出器とを含む。順方向検出器および逆方向検出器は、いくつかのビットが制約されない異なるトレリス構造を使用することができ、現行分岐上のラベルを計算するのに使用される各ビットは、制約される。１つの例示的実施形態では、順方向検出器は、４状態トレリスを使用し、逆方向検出器は、４状態トレリスまたは８状態トレリスを使用し、実質的にすべての可能な４ビット現行分岐が、組合せトレリス構造内で制約される。

本発明のさらなる態様によれば、チャネル検出器の複雑さは、任意選択で、１つまたは複数のビットへの依存性を除去することによって減らすことができる。たとえば、１つまたは複数のビットへの依存性は、それぞれの位置での２進値の最小値を有する分岐メトリックを選択することによって除去することができる。

本発明のより完全な理解ならびに本発明のさらなる特徴および利益は、次の詳細な説明および図面を参照することによって得られる。

フルレート・トレリスおよび１／４レート・トレリスを示す図である。 時刻ｋに状態３を通る最良経路の組合せ状態メトリックの計算を示す図であり、ここで、組合せメトリックは、順方向状態メトリックと逆方向状態メトリックとの和によって与えられる。 時刻ｋの１ビットの軟判定の計算を示す図である。 時刻ｋに各特定の状態を通る最良経路の時刻ｋ＋８での組合せ状態メトリックの計算を示す図である。 本発明の特徴を組み込んだ軟入力軟出力チャネル検出器を示す概略ブロック図である。 本発明の特徴を組み込んだ軟入力軟出力チャネル検出器を示す概略ブロック図である。 図１の例示的１／４レート・トレリスをさらに詳細に示す図である。 時刻ｋに各状態につながる最良経路（実線）と時刻ｋに各状態から出る最良経路（破線）とを有するトレリスを示す図である（例示的実施形態での逆方向処理は８ビット長である）。 図５の偶数検出器の例示的状態０に関する加算比較選択ルック・アヘッド・ブロック８００を示す概略ブロック図である。 軟出力（対数尤度比）を生成する偶数回路および奇数回路を示す図である。 順方向検出器および逆方向検出器内の４つの状態および現行分岐から出る１６個の状態を有する単一１／４レートＭＡＰ検出器の時刻ｋに関連する組合せトレリス構造を示す図である。 図１０のトレリス構造を使用する検出器の実施形態を示す図である。 軟出力（対数尤度比）の計算を示す図である。

本発明は、高速低電力高性能チャネル検出器を提供する。本発明の一態様によれば、並列に動作する１つまたは複数のＭＡＰ検出器を含むチャネル検出器が提供される。例示的ＭＡＰ検出器では、１つの分岐上のビット数は、状態のビット数より多い。状態によって制約されないビットは、局所フィードバックに基づいて選択されるか、経路メトリックを最小にするように選択されるかのいずれかである。あるビットが制約されない時に、検出器トレリス構造は、その時に１を有する生き残る経路と０を有する生き残る経路との両方があることを保証しない。したがって、検出器は、そのビットの軟出力を計算できない場合がある。さらに、０が、最小メトリック経路上の値であると仮定すると、その位置に１を有する生き残る経路がある場合に、それが１を有する最小メトリック経路になる保証はない。したがって、制約されないビットについて生成される軟出力の大きさが、大きすぎる場合がある。さらに、ＮＰ ＦＩＲフィルタが、そのビットに正しく適応できない場合がある。

例示的な並列ＭＡＰ検出器では、すべてのビットが、ＭＡＰ検出器のうちの少なくとも１つで制約される。あるビットは、そのビットを制約させる検出器によって「検出される」。ＭＡＰ検出器の複数の具体化は、時間においてシフトされ、その結果、すべてのビットが、ＭＡＰ検出器のうちの少なくとも１つで制約されるようになる。各ＭＡＰ検出器は、その検出器トレリス内で制約されるビットのサブセットについて軟出力を計算する。その後、すべての検出器からの出力を合併して、出力シーケンスを形成する。

１つの例示的実施形態では、２つの並列４状態ＭＡＰ検出器が１／４レートで使用される。並列検出器のそれぞれは、１／４レート・クロック・サイクルあたり２つの軟出力を生成し、したがって、１／４レート・クロック・サイクルあたり４つの生成される軟出力がある。各分岐は、４ビットを表し、各状態は、２ビットを表す。偶数ＭＡＰ検出器は、ビット０および１など、４つの可能なビットのうちの２ビットを拘束する。奇数検出器は、ビット２および３など、残りの２ビットを拘束する。偶数および奇数の表記は、１／４レート・クロック・サイクルを調べる時に適用され、このクロック・サイクルは、４ビット・クロック・サイクル内の最初の２ビットについてはハイであり、最後の２ビットについてはロウである。偶数および奇数のＭＡＰ検出器は、それぞれの検出器によって制約されるビットのビット値および軟出力を判定する。

本発明のもう１つの態様では、単一のＭＡＰ検出器が使用され、ここで、そのＭＡＰ検出器内の順方向検出器および逆方向検出器は、一部のビットが制約されない異なるトレリス構造を使用することができるが、現行分岐上のラベルを計算するのに使用される各ビットは、制約される。現行ビット・ラベルｃ_ｋは、検出器が現在それについて軟出力を計算しつつあるビットであり、現行分岐は、そのビット・ラベルを含む分岐である。１つの例示的実施形態で、単一のＭＡＰ検出器は、各分岐上で４ビットが表される状態で１／４レートで動作し、順方向検出器は、４状態トレリスを使用し、逆方向検出器は、４状態トレリスまたは８状態トレリスを使用し、すべての可能な４ビット現行分岐が、組合せトレリス構造内で制約される。４つの軟出力が、現行分岐上の４ビット・ラベルについて生成される。

チャネル検出器は、しばしば、ｒａｄｉｘ−２トレリスを使用して１／２レートで実施される、すなわち、分岐あたり２ビットおよび状態ごとに４つの入る分岐がある。状態ごとに、状態メトリックを４つの分岐メトリックに加算して、４つの出る経路メトリックを入手する。４つの入る経路メトリックを、６つの比較器を使用して並列に比較する。１／２レートＳＯＶＡは、通常、１／２レートＭＡＰ検出器より小さい。しかし、１／４レートでは、よい性能を有するＳＯＶＡ検出器およびＭＡＰ検出器のすべての既知の従来の実施態様は、通常は、高速低コスト・チャネル検出器について検討するには大きすぎる。本発明は、１／４レートＭＡＰ検出器の複雑さを大幅に減らし、速度を高め、その結果、１／４レートＭＡＰ検出器が１／２レート実施態様の２倍に近くなるようにする。

図１に、フルレート・トレリス１１０および１／４レート・トレリス１２０を示す。１／４レート・トレリス１２０の各状態は、１６個の入る分岐を有し、これらの分岐は、並列分岐メトリックを比較し、そのうちで最良のものを選択した後に４つの分岐に減らされる。状態［ｂ_−１ｂ_−２］から状態［ｂ_０ｂ_−１］へのフルレート遷移の分岐ラベルｃ_０は、通常、ｃ_０＝ｂ_０によって与えられるが、事前コーディングがある場合には異なる可能性がある。たとえば、

プリコーダは、分岐ラベルを

にする。というのは、検出器が、事前コーディングを元に戻すために

動作を実行するからである。

状態［ｂ_−４ｂ_−５］から状態［ｂ_０ｂ_−１］への１／４レート遷移の分岐ラベル（ｃ_０，ｃ_−１，ｃ_−２，ｃ_−３）は、通常は（ｃ_０，ｃ_−１，ｃ_−２，ｃ_−３）＝（ｂ_０，ｂ_−１，ｂ_−２，ｂ_−３）によって与えられるが、事前コーディングがある場合には異なる可能性がある。４状態トレリスでは、ビットｂ_０およびｂ_−１は、状態によって制約されるが、ビットｂ_−２およびｂ_−３は、状態によって制約はされない。

４状態Ｍａｘ−Ｌｏｇ ＭＡＰアルゴリズム
前に示したように、Ｍａｘ−Ｌｏｇ−ＭＡＰ検出器は、順方向状態メトリックと逆方向状態メトリックとを組み合わせて、ビット・ラベルごとの軟判定を計算する。図２に、時刻ｋに状態３を通る最良経路の組合せ状態メトリック２００の計算を示すが、ここで、組合せメトリック２００は、順方向状態メトリック２１０と逆方向状態メトリック２２０との和によって与えられる。図２の表記では、順方向状態メトリック２１０に関連する経路が、実線として示され、逆方向状態メトリック２２０に関連する経路が、断続する正方形の線として示され、組合せ状態メトリック２００に関連する経路が、断続する円の線として示されている。Ｍａｘ−Ｌｏｇ Ｍａｐ検出器は、時刻ｋに１を有する最小の組合せメトリックと時刻ｋに０を有する最小の組合せメトリックとの間の差として時刻ｋの軟判定を計算する。

図３に、時刻ｋの１ビットの軟判定の計算を示す。図３に示されているように、時刻ｋの１ビットの軟判定は、時刻ｋにビット判断１を有する最良経路３１０の組合せメトリック２００と時刻ｋにビット判断０を有する最良経路３２０の組合せメトリック２００との間の差として与えられる。図１に示された４状態トレリスについて、軟判定は、状態２および３の組合せメトリックの最小値から状態０および１の組合せメトリックの最小値を引いた値として与えられる。

Ｍａｘ−Ｌｏｇ ＭＡＰアルゴリズムの１つの例示的実施形態では、順方向状態メトリックを計算するのに使用される分岐メトリックが、逆方向処理に関連するメトリックを順方向で計算するために遅延される。そのようなＭａｘ−Ｌｏｇ ＭＡＰ検出器は、時刻ｋにビット・ラベル０を有する最大確率経路および時刻ｋにビット・ラベル１を有する最大確率経路に対応する時刻ｋ＋Ｑの組合せメトリックを計算する。Ｍａｘ−Ｌｏｇ−ＭＡＰ検出器では、最大確率経路は、最小メトリック経路と同一である。２つの組合せメトリックの間の差が、時刻ｋのビット・ラベルの軟判定である。組合せ状態メトリック２００は、時刻ｋに各状態を通る最良経路の時刻ｋ＋Ｑの経路メトリックを表す。多数の応用例について、Ｑ＝８が、よい誤り率性能に十分である。このルックアヘッド法は、通常は以前の逆方向検出器に関連するウォームアップ期間を除去する。逆方向検出器で計算されるすべてのメトリックが、正確である。

この特定の実施形態では、逆方向検出器は、順方向検出器の約２倍のサイズである。逆方向検出器は、時刻ｋの状態のそれぞれに関連する４つの独立の順方向検出器があるかのように、順方向で実施される。状態Ｓ＝［ｂ_ｋｂ_ｋ−１］に関連し、局所フィードバックＦ＝ｂ_ｋ−２を有する順方向検出器は、［ｂ_ｋｂ_ｋ−１ｂ_ｋ−２］＝［Ｓ，Ｆ］について０と等しく他のすべての状態について無限大と等しい状態メトリックＭ_ｋ（ｂ_ｋｂ_ｋ−１ｂ_ｋ−２）から開始する。状態Ｓの順方向検出器は、時刻ｋに状態Ｓから出る、時刻ｋ＋Ｑの最良経路を見つける。逆方向検出器内には、状態Ｓおよび局所フィードバックＦの組合せごとに１つの、８つの順方向検出器がある。ある分岐のビット数が多いすなわち４つであり、ルックアヘッド長Ｑが小さいすなわち８であり、状態および局所フィードバック・ビット数が少ないすなわち４または８である場合には、各状態に関連する順方向検出器を解明することができ、その結果、新しい状態メトリックを生成するためにフィードバックされる状態メトリックはなくなる。状態メトリック・フィードバックがないので、逆方向検出器をパイプライン化して、高い速度を達成することができ、逆方向検出器は、各トレリス・ステップを表すのに単一のトレリス構造を使用する必要がない。各ステップは、異なる個数の状態または局所フィードバックを有することができる。

従来の設計では、１つの分岐上のビット数は、通常は少ない、すなわち１または２であり、時刻ｋの状態の個数は、多いすなわち１６である。各分岐に１ビットまたは２ビットだけがある時には、分岐上のビット数によって除算された正確な逆方向検出期間Ｑは、長い。１／２レート１６状態ＭＡＰ検出器について、ルックアヘッド期間Ｑ＝８に関連する４つのトレリス分岐ステップがある。解明される逆方向検出器のサイズは、順方向検出器の約４倍のサイズになる。対照的に、単一の状態からウォームアップする従来技術の逆方向検出器は、順方向検出器とほぼ同一のサイズである。逆方向検出器が順方向検出器と同一の分岐メトリックを使用する時に、逆方向検出器は、順方向検出器と同一の形で局所フィードバックを使用することができない。局所フィードバックは、状態ビットとして扱われる必要がある。したがって、１つの局所フィードバック・ビットは、状態の個数を２倍にし、２つの局所フィードバック・ビットは、状態の個数を４倍にする。行うべき最も簡単なことは、局所フィードバックを捨て、順方向検出器より悪い性能を有するが同一の個数の状態を有する逆方向検出器を使用することである。ほとんどの従来の検出器では、よい性能は、局所フィードバックなしで１６状態を必要とし、その場合に、逆方向検出器は、順方向検出器とほぼ同一のサイズになるはずである。従来の順方向検出器および逆方向検出器は、同一の速度およびほぼ同一のサイズを有するので、逆方向検出器をより高速でより大きくするために逆方向検出器を解明することへの誘因はない。しかし、従来のＭＡＰ検出器およびＳＯＶＡ検出器に関する問題は、１／２レートでは、それらが高いデータ・レートを達成することができず、はるかにより大きい１／４レート実施態様が必要であることである。

図４に、時刻ｋに各特定の状態を通る最良経路４１０および４２０の時刻ｋ＋８での組合せ状態メトリックの計算を示す。図４の軟判定を計算するために、従来の技法は、状態ごとに１６個のインバウンド経路および１６個のアウトバウンド経路を有する１６個の状態検出器を使用する。本発明は、より少数の状態を使用して実質的に似た性能を達成できることを認めたものである。具体的に言うと、本発明の一実施形態は、順方向検出器で高速で４つの状態を処理し、逆方向検出器で４つ以上の状態を処理する、並列に動作する１つまたは複数の検出器を使用する。順方向検出器は、１つの１／４レート・クロック・サイクルで計算される状態メトリックと、次の１／４レート・サイクルで使用されるフィードバックとを有する。例示的な開示されるＭＡＰ検出器は、図１に示されるように、各状態に入る４つの分岐および１分岐あたり４つのビットを伴う４状態トレリス１２０を考慮して１／４レートで動作する。予備判断は、通常のトラッキング待ち時間を用いて入手される。

開示されるＭＡＰ検出器は、順方向検出器で４状態トレリスだけを使用するが、分岐メトリックの計算に関して２つの局所フィードバック・タップを使用することによって、１６状態検出器に似た性能を達成する。しかし、１つの例示的実施態様で、このＭＡＰ検出器は、１つの局所フィードバック・タップを最小にし、その結果、１つの局所フィードバック・タップだけが必要になる。この分岐メトリック計算技法が、２つの局所フィードバック・タップを用いる技法とほぼ同一の性能を達成することがわかっている。

後で述べるように、例示的なＭＡＰ検出器は、１／４レート・サイクルあたり４つの対数尤度比（ＬＬＲ）を生成するために２ビットだけオフセットされた、２つの４状態修正Ｍａｘ−Ｌｏｇ Ｍａｐ検出器を実施する。奇数位相検出器への分岐メトリック入力は、偶数位相検出器から２つだけ遅延される。偶数位相検出器は、ビットｂ_０ｂ_１ ｂ_４ｂ_５ ｂ_８ｂ_９．．．のＬＬＲ値（および予備判断）を計算する。奇数位相検出器は、ビットｂ_２ｂ_３ ｂ_６ｂ_７ ｂ_１０ｂ_１１．．．のＬＬＲ値を計算する。

１６状態トレリスでは、各状態が４つのビットを有する。４状態トレリスを使用して１６状態トレリスの性能を近似する時には、２ビットが状態ラベルから入手され、２ビットが、分岐メトリックを選択するために局所フィードバックから入手される。各状態は、１６個の入る分岐を有し、これらの分岐は、並列分岐メトリックを比較し、そのうちで最良のものを選択した後に４つの分岐に減らされる。例示的なフィードバック・ループは、状態メトリックを現行分岐メトリックに加算する加算器、４ウェイ比較、および４ウェイ選択を含む。例示的な実施形態は、２組の２５６個（合計５１２個）の１／４レート分岐メトリックを計算する。偶数位相検出器内の分岐メトリックは、ＢＭ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３［ｂ_−４ｂ_−５ｂ_−６ｂ_−７］）と表すことができ、奇数位相検出器内の分岐メトリックは、ＢＭ_−２（ｂ_−２ｂ_−３ｂ_−４ｂ_−５［ｂ_−６ｂ_−７ｂ_−８ｂ_−９］）と表すことができる。１つの変形形態では、最後のビット（それぞれｂ_−７およびｂ_−９）への依存性を除去することによって、２５６個の１／４レート分岐メトリックだけが計算され、複雑さが減り、速度が高まる。後で述べるように、最後のビットへの依存性は、それぞれの位置の２進０または２進１のいずれかの最小値を有する分岐メトリックを選択することによって除去される。

図５は、本発明の特徴を組み込んだ軟入力軟出力チャネル検出器５００の概略ブロック図である。図５に示されているように、軟入力軟出力チャネル検出器５００は、等化されたサンプルｙ_０ｙ_−１ｙ_−２ｙ_−３を処理して、４つの対数尤度比Ｌ_０Ｌ_−１Ｌ_−２Ｌ_−３を計算する。軟入力軟出力チャネル検出器５００は、信号依存雑音予測（ｓｉｇｎａｌ ｄｅｐｅｎｄｅｎｔ ｎｏｉｓｅ ｐｒｅｄｉｃｔｉｖｅ（ＳＤＮＰ））１／４レートＦＩＲフィルタ５１０を含む。ディスクから読み戻された波形は、１ビットあたり１回サンプリングされ、ＦＩＲフィルタを用いてパーシャル・レスポンス・ターゲットに等化される。等化されたサンプルｙ_０に関連する雑音は、信号依存なので、３２個のｓｉｇｎａｌ ｄｅｐｅｎｄｅｎｔ ｎｏｉｓｅ ｐｒｅｄｉｃｔｉｖｅ（ＳＤＮＰ）ＦＩＲフィルタ５１０の組が、５ビット信号依存条件ごとに１つの３２個の異なるフィルタ値ｚ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）を生成するのに使用される。通常、信号依存条件の縮小された組が、複雑さを減らすために使用される。１／４レートで動作する時に、時刻ｔ_０のｚ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）など、時間間隔ｔ_０からｔ_−３ごとの３２個の異なるフィルタリングされた値が、関連するフィルタリングされた値の平均値と一緒に、ステージ５２０でそれぞれの二乗差演算器に印加される。

一般に、ステージ５２０の出力は、１／４レートで動作する時に４組の３２個のフルレート分岐メトリックすなわち、Ｂ_０（ｂ_０［ｂ_−１ｂ_−２ｂ_−３ｂ_−４］）、Ｂ_−１（ｂ_−１［ｂ_−２ｂ_−３ｂ_−４ｂ_−５］）、Ｂ_−２（ｂ_−２［ｂ_−２ｂ_−３ｂ_−４ｂ_−５］）、およびＢ_−３（ｂ_−３［ｂ_−４ｂ_−５ｂ_−６ｂ_−７］）である。時刻ｔ_０に関連する３２個の二乗差演算器の出力は、二乗誤差値ｓｑｎ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）である。正しい経路について、二乗誤差は、等化されたサンプルｙ_０に関連する二乗雑音を表す。正しくない経路について、二乗誤差は、雑音と信号成分との両方を含む。二乗差演算器５２０は、次のように二乗雑音値ｓｑｎ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）を計算する。
ｓｑｎ_０（ｂ_０［ｂ_−１ｂ_−２ｂ_−３ｂ_−４］）＝（ｚ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）−ｍｅａｎ（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４））^２
ただし、ｍｅａｎ（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）は、ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４が正しい経路であるものとして、ｚ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）の平均値を表す。ｍｅａｎ（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）の値は、有効等化ターゲット（ＦＩＲターゲットとＳＮＤＰ ＦＩＲフィルタとの組合せ）の理想的な（無雑音）出力ｉｄｅａｌ（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）と、ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４が正しい経路である時のｚ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）とｉｄｅａｌ（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）との間の平均誤差に対応するバイアス値ｂｉａｓ（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）とを加算することによって計算される。
ｍｅａｎ（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）＝ｉｄｅａｌ（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）＋ｂｉａｓ（ｂ_０ｂ_−１ｂ_−２ｂ_−３）

軟入力／軟出力検出器では、軟入力ＬＩ_０は、次式に従って、フルレート分岐メトリックを形成するために二乗誤差に加算される。
Ｂ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）＝ｓｑｎ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４） ｃ_０＝ｂ_０＝０の場合
ｓｑｎ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３ｂ_−４）＋ＬＩ_０ ｃ_０＝ｂ_０＝１の場合

１２８個のフルレート分岐メトリックＢは、分岐メトリック・ユニット５３０に印加され、分岐メトリック・ユニット５３０は、１２８個のフルレート分岐メトリックおよび６４個の遅延されたフルレート分岐メトリックから、要素５３０内に示された式に従って５１２個の１／４レート分岐メトリックＢＭを計算する。本明細書で使用される時に、表記ＢＭ_０（００００［００００］）において、下線付きの先頭の０は、それぞれ時刻ｔ_０、ｔ_−１、ｔ_−２、およびｔ_−３の４つのフルレート分岐メトリックの合計を示す。図５に示されているように、４つの並列分岐の最小値ＢＭ_０（ｂ_０ｂ_−１．．［ｂ_−４ｂ_−５ｂ_−６ｂ_−７］）５００が選択され、軟出力４状態ＭＡＰ検出器５４０すなわち偶数検出器に印加される。同様に、４つの並列分岐の最小値ＢＭ_−２（ｂ_−２ｂ_−３．．［ｂ_−６ｂ_−７ｂ_−８ｂ_−９］）５００が、選択され、軟出力４状態ＭＡＰ検出器５５０すなわち奇数検出器に印加される。軟出力Ｍａｐ検出器５４０および５５０は、図７に関して下でさらに述べるように、対数尤度比Ｌを生成する。

図６に、図１の例示的な１／４レート・トレリス１２０をさらに詳細に示す。やはり、例示的な１／４レート・トレリス１２０が、４状態トレリスであり、各状態への４組の４つの分岐を有し、各分岐が４ビットを有することに留意されたい。したがって、各状態に入る１６個の経路（４組の４つの並列経路）がある。各フィードバック条件の並列分岐メトリックが、比較され、局所フィードバックと一致する最小の並列分岐メトリックが、選択される。したがって、トレリス１２０は、４つの入る経路だけに減らされる。この形で、クリティカル・パスは、１つの１／４レート・クロック・サイクル内で（４ウェイ選択フィードバック）／加算／（４ウェイ比較）／（４ウェイ選択）である。

図６に示されているように、第１状態の状態ラベル［００ｓ^０ _−６ｓ^０ _−７］など、各状態に関連する状態ラベルは、２つの状態ビットおよび２つの局所フィードバック・ビットを含む。２つの局所フィードバック・ビットは、それぞれの状態につながる最良経路によって決定される。たとえば、第１局所フィードバック・ビットｓ^０ _−６は、時刻ｔ_−６に状態０につながる生き残っている経路上のビットを示す。下でさらに述べるように、本発明の一実施形態は、任意選択で、第２局所フィードバック・ビットを最小化することによってこれを除去することによって、複雑さを減らす。

００ｂ_−２ｂ_−３など、各状態から出る４ビット・ラベルは、新しい状態を示す２ビット（最初の２ビット）と、その状態によって制約はされない２ビットとを含む（したがって、４つの可能な状態値がある）。さらに、４つの並列分岐の最小分岐メトリックを表す分岐メトリックは、
ＢＭ_０（００．．［００ｓ^０ _−６ｓ^０ _−７］＝
ｍｉｎ｛ＢＭ_０（００００［００ｓ^０ _−６ｓ^０ _−７］，ＢＭ_０（０００１［００ｓ^０ _−６ｓ^０ _−７］，
ＢＭ_０（００１０［００ｓ^０ _−６ｓ^０ _−７］，ＢＭ_０（００１１［００ｓ^０ _−６ｓ^０ _−７］｝
によって表される。

最良の並列経路（最小値）が、ビットｂ_−２ｂ_−３への依存性を除去するために選択される。角括弧内の４ビットは、以前の状態のヒストリカル情報および局所フィードバックを表す。

図７に、時刻ｋに各状態につながる最良経路７１０（実線）と時刻ｋに各状態から出る最良経路７２０（破線）とを有するトレリス７００を示す（例示的実施形態での逆方向処理は８ビット長である）。さらに、図７に、本発明の特徴を組み込んだＭＡＰ検出器７５０を示す。ＭＡＰ検出器７５０は、時刻ｋに各状態を通る最良経路について時刻ｋ＋８のメトリックＭ_ｋ＋８を処理する。一般に、複雑さを減らされた実施態様について下で図８に関してさらに述べるように、メトリックＭ_ｋ＋８は、状態ｋを通り時刻ｋ＋８まで進む最小経路メトリックを有する最良経路上のすべての１／４レート分岐メトリックＢＭの合計の最小値である。図７の表記では、最初のメトリックＭ_ｋ（．．．．．．．．００）は、時刻ｋに０でありｋ−１に０である確率の負の自然対数−ｌｎ｛Ｐｒ（ｂ_ｋ＝０ ａｎｄ ｂ_ｋ−１＝０）｝を表し、ここで、すべての例示的実施形態について、分岐ラベルｃ_ｉ＝ｂ_ｉである。先頭のドットは、最良経路を得るために最小化される２進値ｋ＋８からｋ＋１までを示し、後ろの０は、ｋおよびｋ−１の値が制約されることを示す。

比較器７６０−１から７６０−４までは、最小メトリックを選択する。比較器７６０−１は、時刻ｋ−１に０の値を有する最良経路を選択する。比較器７６０−２は、時刻ｋ−１に１の値を有する最良経路を選択する。比較器７６０−３は、時刻ｋに０の値を有する最良経路を選択する。比較器７６０−４は、時刻ｋに１の値を有する最良経路を選択する。各比較器７６０−１から７６０−４までは、−ｌｎ（Ｐｒ｛ｂ_ｉ＝ｘ｝）と等しいＣ_ｉ（ｘ）を選択する。ＭＡＰ検出器７５０の軟出力は、ｌｎ（Ｐｒ｛ｂ_ｉ＝０｝／Ｐｒ｛ｂ_ｉ＝１｝）と等しい対数尤度比Ｌ_ｉを表す。

本発明の一態様によれば、逆方向処理は、展開され、順方向処理と組み合わされ、その結果、この両方が、同一の分岐メトリック計算を共有するようになる。逆方向処理は、状態から出る最良経路を見つけるためにルックアヘッドとして実施される。例示的ＭＡＰ検出器７５０は、ｍａｘ−ｌｏｇ ＭＡＰ検出器として示されているが、当業者に明白であるとおり、任意のタイプのＭＡＰアルゴリズムを実施することができる。

複雑さを減らされた手法
本発明の変形形態では、２つの局所フィードバック・ビットのうちの一方だけをフィードバックすることと、他方のビットへの依存性を最小化することとによって、複雑さを減らし、速度を高める。本明細書で使用される時に、「複雑さを減らされた」は、最も古いビット（ｈ）への依存性が、次のように最も古いフルレート分岐メトリックを最小にするｈの値を選択することによって除去されることを意味する。
ＢＭ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３［ｂ_−４ｂ_−５ｂ_−６ ． ］）
ここでは、ビットｂ_−７への依存性が最小化されている。最小値は、多少の性能損失を犠牲にして複雑さを減らすことにおけるトレード・オフを伴って選択される。分岐メトリック計算ブロックの複雑さは、半分に減らされる。したがって、次のように、図５のステージ５３０では、２５６個の１／４レート分岐メトリックだけが事前に計算される。
ＢＭ_０（ｂ_０ｂ_−１ｂ_−２ｂ_−３［ｂ_−４ｂ_−５ｂ_−６ ． ］）およびＢＭ_−２（ｂ_−２ｂ_−３ｂ_−４ｂ_−５［ｂ_−６ｂ_−７ｂ_−８ ． ］）
次に、各フィードバック条件の並列分岐メトリックが比較され、局所フィードバックと一致する最小並列分岐メトリックが選択される時に、次を得るために６４個の比較／選択だけがある。
ＢＭ_０（ｂ_０ｂ_−１ ．． ［ｂ_−４ｂ_−５ｂ_−６ ． ］）およびＢＭ_−２（ｂ_−２ｂ_−３ ．． ［ｂ_−６ｂ_−７ｂ_−８ ． ］）
最後に、３２個の１／４レート分岐メトリック（偶数および奇数のＭＡＰ検出器７５０のそれぞれに対して１６個）が、チャネル検出器に供給するために次のように選択される。
ＢＭ_０（ｂ_０ｂ_−１ ．． ［ｂ_−４ｂ_−５ ．． ］）＝
ＢＭ_０（ｂ_０ｂ_−１ ．． ［ｂ_−４ｂ_−５１ ． ］） ｓ^{ｂ−４ ｂ−５} _−６＝１の場合
ＢＭ_０（ｂ_０ｂ_−１ ．． ［ｂ_−４ｂ_−５０ ． ］） ｓ^{ｂ−４ ｂ−５} _−６＝０の場合
および
ＢＭ_−２（ｂ_−２ｂ_−３ ．． ［ｂ_−６ｂ_−７ ．． ］）＝
ＢＭ_−２（ｂ_−２ｂ_−３ ．． ［ｂ_−６ｂ_−７１ ． ］） ｓ^{ｂ−６ ｂ−７} _−８＝１の場合
ＢＭ_−２（ｂ_−２ｂ_−３ ．． ［ｂ_−６ｂ_−７０ ． ］） ｓ^{ｂ−６ ｂ−７} _−８＝０の場合
ＢＭ_０（ｂ_０ｂ_−１ ．． ［ｂ_−４ｂ_−５ ．． ］）は、状態メトリックＭ（ｂ_−４ｂ_−５）に加算される、時刻−４の状態から時刻０の状態への遷移に関連する分岐メトリックを示す。選択信号ｓは、下で図８に関してさらに述べるように、対応するマルチプレクサを制御する。たとえば、選択信号ｓ_−６が２進１である場合に、マルチプレクサは、ビット位置ｂ_−６の１の値を選択し、選択信号ｓ_−６が２進０である場合に、マルチプレクサは、ビット位置ｂ_−６の０の値を選択する。

図８は、図５の偶数検出器５４０の例示的状態０に関する加算比較選択ルック・アヘッド・ブロック８００の概略ブロック図である。例示的な偶数検出器５４０および奇数検出器５５０のそれぞれには４つの状態があるので、合計８つのブロック８００がある。ステージ８１０の４つの上側マルチプレクサは、初期状態Ｓ_Ｉ＝［ｂ_ｋ−４ｂ_ｋ−５］についてｓ^ＳＩ_ｋ−６＝Ｓｅｌ_ｋ−６（ｂ_ｋ−４ｂ_ｋ−５）とも表される、時刻ｋ−４の状態０につながる生き残った経路上の３番目に新しいビットを表す局所フィードバック選択信号ｓ^０ _ｋ−６によって制御される。マルチプレクサの出力は、状態［ｂ_ｋ−４ｂ_ｋ−５］＝０を将来の状態Ｓ_Ｆ＝［ｂ_ｋｂ_ｋ−１］、σ^ＳＦ’^０ _ｋ＝Ｓｅｌ_ｋ−６（ｂ_ｋ−４ｂ_ｋ−５ ．． ｂ_ｋ−４ｂ_ｋ−５）に接続する最良経路上の３番目に新しいビットである。マルチプレクサへの入力は、状態０を、やはり指定されたフィードバック・ビット値Ｆ＝ｂ_ｋ−６，Ｘ^（Ｓ _Ｆ ^，Ｓ _Ｉ ^，Ｆ）＝Ｓｅｌ_ｋ−２（ｂ_ｋｂ_ｋ−１ ．． ｂ_ｋ−４ｂ_ｋ−５ｂ_ｋ−６）を有するように制約される将来の状態に接続する最良経路上の３番目に新しいビットである。

前に示したように、ステージ８１０の４つの下側マルチプレクサは、分岐メトリックのうちでｋ−６位置の適当な値を有する分岐メトリックの１つを選択するために、選択信号ｓ^０ _ｋ−６によって制御される。ステージ８１０の４つの下側マルチプレクサの出力は、状態０から出る４つの分岐メトリックである。ステージ８２０の加算器は、状態０から出る４つの分岐メトリックを、Ｍ_ｋ−４（００）すなわち時刻ｋ−４に状態０までつながる最良経路に加算する。この合計が、経路メトリックＭ_ｋ（００．．００）である。追加経路メトリック８２５は、状態１、２、３から出る分岐メトリックについて、他の状態ブロック内で計算される。

加算器８２０によって生成される経路メトリックＭ_ｋ（００．．００）、Ｍ_ｋ（０１．．００）、Ｍ_ｋ（１０．．００）、およびＭ_ｋ（１１．．００）は、ステージ８３０で、逆方向処理のためにＭ_ｋ−８を入手するために４Ｔ １／４レートの２倍だけ遅延される。この形で、ブロック８００は、回路を順方向処理および逆方向処理によって共有し、再利用することを可能にする。さらに、ステージ８３０のマルチプレクサは、状態０から出る４つの分岐メトリックを比較し、最良の分岐メトリック（最小値）を選択し、その後、ＢＭ_ｋ−４（．．．．［００］）すなわち状態０から出る最良分岐メトリックを入手するために、その最良の分岐メトリックを４Ｔだけ遅延させる。表記ＢＭ_ｋ−４（．．．．［００］）において、角括弧内の値が、時刻ｋ−８およびｋ−９に拘束されることに留意されたい。

ステージ８５０の加算器は、拘束される時刻ｋ−８およびｋ−９の値を加算する。さらに、ステージ８５０のマルチプレクサ８４０は、状態０に入る（加算器８２０によって生成された）４つの経路メトリックＭ_ｋ（００．．００）、Ｍ_ｋ（０１．．００）、Ｍ_ｋ（１０．．００）、およびＭ_ｋ（１１．．００）を比較し、最小値を選択し、この最小値は、その後、状態メトリックＭ_ｋ−４（００）を生成するために遅延８４２によって４Ｔだけ遅延される。選択信号ｓ^０ _ｋ−６が、選択された状態メトリックの制御の下でマルチプレクサ８４６によって選択され、遅延８４８によって４Ｔだけ遅延される。状態０から８期間前（ｋ−８）の状態０までの最小組合せメトリックＭ_ｋ−８（．．．．．．．．００）が、ステージ８６０のマルチプレクサによって選択され、４Ｔだけ遅延される。時刻ｋ−４の選択信号ｓｅｌ_ｋ−４は、遅延およびマルチプレクサ・ステージ８７０によって生成される。

図９に、軟出力（対数尤度比）を生成する偶数回路および奇数回路９００を示す。図９に示されているように、最初の組合せメトリックＭ_ｋ−８（．．．．．．．．００）は、図８の検出器８００から入手され、残りの７つの組合せメトリックは、類似する検出器から入手される。比較器９１０−１から９１０−４は、最小メトリックを選択する。比較器９１０−１は、時刻ｋ−１６に０の値を有する最良経路を選択する。比較器９１０−２は、時刻ｋ−１６に１の値を有する最良経路を選択する。比較器９１０−３は、時刻ｋ−１７に０の値を有する最良経路を選択する。比較器９１０−４は、時刻ｋ−１７に１の値を有する最良経路を選択する。その後、加算器の出力を４Ｔだけ遅延させて、時刻ｋ−１６の対数尤度比を提供する。

単一検出器手法
本発明のもう１つの実施形態は、３つの部分すなわち、順方向検出器、現行分岐メトリック、および逆方向検出器を有する単一ＭＡＰ検出器を伴い、ここで、この３つの部分のすべてが、異なるトレリス構造（すなわち、異なる個数の状態および／または異なる局所フィードバック）を有することができる。この実施形態では、順方向トレリス構造および逆方向トレリス構造が、すべてのビットを制約するのではなく、現行分岐が、すべての現行分岐ビットを制約する。現行分岐ラベルの軟出力が正確に計算されることを保証するために、この３つの部分の組合せは、現行分岐のラベルを計算するのに必要なすべてのビットを制約する。

図１０に、順方向検出器および逆方向検出器内の４つの状態ならびに現行分岐から出る１６個の状態を有する単一１／４レートＭＡＰ検出器の時刻ｋに関連する組合せトレリス構造を示す。図１０は、時刻ｋの１６個の状態に関連する分岐接続の一部を示すことを試みるのみであり、これらの分岐接続のそれぞれは、４つの入る経路および４つの出る経路を有する。時刻ｋ＋４の状態は、１６個の入る経路および４つの出る経路を有する。

図１１は、図１０のトレリス構造を使用する検出器の一実施形態を説明するものである。順方向検出器内に、２つの局所フィードバック・ビットを有する４つの状態がある。順方向検出器１１００は、
Ｍ_ｋ（ｂ_ｋｂ_ｋ−１ ．． ｂ_ｋ−４ｂ_ｋ−５）＝ＢＭ_ｋ（ｂ_ｋｂ_ｋ−１ ．． ［ｂ_ｋ−４ｂ_ｋ−５ｂ_ｋ−６ｂ_ｋ−７］）＋Ｍ_ｋ−４（ｂ_ｋ−４ｂ_ｋ−５）
の最小値を選択することによって４つの順方向状態メトリックＭ_ｋ（ｂ_ｋｂ_ｋ−１）１１１０を更新し、ここで、局所フィードバックは、順方向検出器内の生き残る経路ｂ_ｋ−６＝Ｓｅｌ_ｋ−６［ｂ_ｋ−４ｂ_ｋ−５］およびｂ_ｋ−７＝Ｓｅｌ_ｋ−７［ｂ_ｋ−４ｂ_ｋ−５］によって選択される。現行分岐および現行分岐の将来の状態に関連する４つのビット（ｂ_ｋｂ_ｋ−１ｂ_ｋ−２ｂ_ｋ−３）があり、初期状態［ｂ_ｋ−４ｂ_ｋ−５］および局所フィードバック［ｂ_ｋ−６ｂ_ｋ−７］に関連する４つのビットがある。現行分岐検出器１１２０は、選択された局所フィードバックｂ_ｋ−６＝Ｓｅｌ_ｋ−６［ｂ_ｋ−４ｂ_ｋ−５］およびｂ_ｋ−７＝Ｓｅｌ_ｋ−７［ｂ_ｋ−４ｂ_ｋ−５］を伴う現行分岐の分岐メトリックＢＭ_ｋ（ｂ_ｋｂ_ｋ−１ｂ_ｋ−２ｂ_ｋ−３［ｂ_ｋ−４ｂ_ｋ−５ｂ_ｋ−６ｂ_ｋ−７］）を順方向状態メトリックＭ_ｋ−４（ｂ_ｋ−４ｂ_ｋ−５）に加算して、現行メトリックＭ_ｋ（ｂ_ｋｂ_ｋ−１ｂ_ｋ−２ｂ_ｋ−３）１１３０を生成する。理想的には、局所フィードバックに起因して、逆方向検出器内には８個または１６個の状態があるはずである。しかし、この特定の実施形態では、逆方向検出器は、性能を下げられ、複雑さを減らされている。逆方向検出器は、現行分岐に接続された状態に関するものを除くすべての場所で局所フィードバックを有しない４つの状態を有し、現行分岐は、４つの状態ビット［ｂ_ｋｂ_ｋ−１ｂ_ｋ−２ｂ_ｋ−３］を有する。局所フィードバックへの依存性は、分岐メトリックを最小にする値を選択することによって除去される。逆方向検出器１１４０は、状態［ｂ_ｋｂ_ｋ−１ｂ_ｋ−２ｂ_ｋ−３］から出る最良の８ビット分岐を表すルックアヘッド分岐メトリックＢ_ｋ（．．．．．．．．［ｂ_ｋｂ_ｋ−１ｂ_ｋ−２ｂ_ｋ−３］）１１５０を計算する。このルックアヘッド分岐メトリックは、状態［ｂ_ｋ＋４ｂ_ｋ＋３］から出る最小の４ビット・ルックアヘッド分岐メトリックを選択することと、これを状態［ｂ_ｋｂ_ｋ−１ｂ_ｋ−２ｂ_ｋ−３］から状態［ｂ_ｋ＋４ｂ_ｋ＋３］への遷移に関連する最小の分岐メトリックに加算することと、接続する状態ビット
Ｂ_ｋ（．．．．．．．．［ｂ_ｋｂ_ｋ−１ｂ_ｋ−２ｂ_ｋ−３］）＝ｍｉｎ ｏｖｅｒ ｂ_ｋ＋４ｂ_ｋ＋３｛Ｂ_ｋ＋８（．．．．［ｂ_ｋ＋４ｂ_ｋ＋３］）＋Ｂ_ｋ＋４（ｂ_ｋ＋４ｂ_ｋ＋３ ．． ［ｂ_ｋｂ_ｋ−１ｂ_ｋ−２ｂ_ｋ−３］）｝
に対する依存性を最小化することとによって計算される。

次に、ルックアヘッド分岐メトリックを現行メトリックの遅延された版に加算して、組合せメトリックＭ_ｋ（．．．．．．．．ｂ_ｋｂ_ｋ−１ｂ_ｋ−２ｂ_ｋ−３）１１６０を入手する。図１２に、組合せメトリックが、Ｃ_ｉ（ｘ）＝−ｌｎ（Ｐｒ｛ｂ_ｉ＝ｘ｝）および軟出力
Ｌ_ｉ＝ｌｎ（Ｐｒ｛ｂ_ｉ＝１｝）−ｌｎ（Ｐｒ｛ｂ_ｉ＝０｝）
の計算での中間ステップとしてどのようにして２つのメトリックＭ_ｋ（．．．．．．．．ｂ_ｋｂ_ｋ−１）およびＭ_ｋ（．．．．．．．．．．ｂ_ｋ−３ｂ_ｋ−４）に分解されるかを示す。

単一ＭＡＰ検出器実施形態は、詳細に説明された例を超える、より高い複雑さを伴ってより高い性能を達成するための並列ＭＡＰ検出器実施形態より柔軟な設計とすることができる。しかし、すべての１／４レート分岐メトリックおよびより複雑な組合せメトリックの格納は、図１１および１２によって説明された単一検出器を、図８および９で説明した２つの並列ＭＡＰ検出器よりわずかに大きくする。この２つの詳細に述べた実施形態は、類似する性能を有する。

結論
本発明の例示的実施形態を、ディジタル論理ブロックに関して説明してきたが、当業者に明白であるとおり、さまざまな機能を、ソフトウェア・プログラム内の処理ステップとしてディジタル領域で、回路要素または状態機械によってハードウェアで、あるいはソフトウェアとハードウェアとの両方の組合せで実施することができる。そのようなソフトウェアは、たとえば、ディジタル信号プロセッサ、マイクロコントローラ、または汎用コンピュータ内で使用することができる。そのようなハードウェアおよびソフトウェアを、集積回路内で実施される回路内に組み込むことができる。

したがって、本発明の機能を、これらの方法を実践する方法および装置の形で実施することができる。本発明の１つまたは複数の態様を、たとえば、記憶媒体に格納されるものであれ、機械にロードされかつ／または機械によって実行されるものであれ、ある伝送媒体を介して伝送されるものであれ、プログラム・コードの形で実施することができ、ここで、そのプログラム・コードがコンピュータなどの機械にロードされ、その機械によって実行される時に、その機械は、本発明を実践する装置になる。汎用プロセッサ上で実施される時に、プログラム・コード・セグメントは、そのプロセッサと組み合わされて、特定の論理回路に類似して動作する装置を提供する。本発明を、集積回路、ディジタル信号プロセッサ、マイクロプロセッサ、およびマイクロコントローラのうちの１つまたは複数で実施することもできる。

図示され本明細書で説明された実施形態および変形形態が、単に本発明の原理を例示するものであることと、さまざまな変更を、本発明の範囲および趣旨から逸脱せずに当業者が実施できることとを理解されたい。

Claims (10)

1. 順方向状態メトリックを計算する順方向検出器と、
   逆方向状態メトリックを計算する逆方向検出器と、
   現行分岐メトリックを計算する現行分岐検出器であって、前記順方向検出器、前記逆方向検出器、および前記現行分岐検出器のうちの少なくとも２つが、異なるトレリス構造を使用する、現行分岐検出器と
   を含む、受け取られた信号を処理し、１つまたは複数の検出されたビットの対数尤度比を生成するＭＡＰ検出器。
2. 前記順方向検出器は、フィードバック付き、あるいはフィードバックなしの、４状態ｒａｄｉｘ−２^Nトレリスを使用し、Ｎは受信したサンプルの個数であって、Ｎ≧２である、請求項２に記載のＭＡＰ検出器。
3. 前記逆方向状態メトリックは、初期逆方向状態メトリックをゼロに設定すること、および順方向に各現行逆方向状態を出る最良経路を計算することにより解明される、請求項１に記載のＭＡＰ検出器。
4. 前記順方向検出器は順方向分岐メトリックを使用して前記順方向状態メトリックを計算し、前記逆方向検出器は該順方向分岐メトリックを使用して前記逆方向状態メトリックの少なくとも一部を計算し、前記ＭＡＰ検出器は前記順方向状態メトリックを遅延させる１つまたは複数のレジスターをさらに含む、請求項１に記載のＭＡＰ検出器。
5. 各逆方向状態メトリックは順方向に現行逆方向状態を出る長さＱの最良経路を表し、ＱはＮまたは２Ｎであり、前記順方向検出器はｒａｄｉｘ−２Ｎトレリスを使用し、Ｎは受信したサンプルの個数であって、Ｎ≧２である、請求項１に記載のＭＡＰ検出器。
6. 順方向検出器を使用して順方向状態メトリックを計算する工程と、
   逆方向検出器を使用して逆方向状態メトリックを計算する工程と、
   現行分岐検出器を使用して現行分岐メトリックを計算する工程であって、前記順方向検出器、前記逆方向検出器、および前記現行分岐検出器のうちの少なくとも２つが、異なるトレリス構造を使用する工程と、
   前記順方向状態メトリック、逆方向状態メトリック、および現行分岐メトリックに基づいて１つまたは複数の検出されたビットの対数尤度比を生成する工程と
   を含む、ＭＡＰ検出器を使用して、受け取られた信号を処理する方法。
7. 前記順方向検出器は、フィードバック付き、あるいはフィードバックなしの、４状態ｒａｄｉｘ−２^Nトレリスを使用し、Ｎは受信したサンプルの個数であって、Ｎ≧２である、請求項６に記載の方法。
8. 初期逆方向状態メトリックをゼロに設定すること、および順方向に各現行逆方向状態を出る最良経路を計算することにより、前記逆方向状態メトリックを解明する工程をさらに含む、請求項６に記載の方法。
9. 各逆方向状態メトリックは順方向に現行逆方向状態を出る長さＱの最良経路を表し、ＱはＮまたは２Ｎであり、前記順方向検出器はｒａｄｉｘ−２Ｎトレリスを使用し、Ｎは受信したサンプルの個数であって、Ｎ≧２である、請求項６に記載の方法。
10. 前記逆方向検出器は、あるトレリス状態において減数した状態を有する、請求項６に記載の方法。

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