KR101476882B1

KR101476882B1 - Liquid crystal display and frame rate control method thereof

Info

Publication number: KR101476882B1
Application number: KR1020120011829A
Authority: KR
Inventors: 이경구; 김성동
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-02-06
Filing date: 2012-02-06
Publication date: 2014-12-26
Also published as: KR20130090584A

Abstract

본 발명은 액정표시장치와 그 FRC(Frame Rate Control) 방법에 관한 것으로,그 액정표시장치는 극성제어신호에 응답하여 디지털 비디오 데이터를 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 극성이 반전되는 데이터전압으로 변환하여 데이터라인들에 공급하는 데이터 구동회로; 상기 데이터전압과 동기되는 게이트펄스를 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 및 프레임 레이트 콘트롤(Frame Rate Control, FRC)을 이용하여 입력 영상의 디지털 비디오 데이터의 비트 수를 감소시켜 상기 데이터 구동회로에 공급하고, 상기 극성제어신호를 상기 데이터 구동회로에 공급하는 타이밍 콘트롤러를 포함한다. 상기 타이밍 콘트롤러는 100Hz 이상의 프레임 주파수를 바탕으로 상기 데이터 구동회로와 상기 게이트 구동회로의 동작 타이밍을 제어한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display (LCD) and a frame rate control (FRC) method thereof, in which a digital video data is converted by a version method in which N A data driving circuit for converting the data voltage to a polarity inverted data voltage and supplying the data voltage to the data lines; A gate driving circuit sequentially supplying a gate pulse synchronized with the data voltage to the gate lines; And a timing controller for reducing the number of bits of the digital video data of the input video using the frame rate control (FRC) and supplying the reduced data to the data driving circuit, and supplying the polarity control signal to the data driving circuit do. The timing controller controls the operation timing of the data driving circuit and the gate driving circuit based on a frame frequency of 100 Hz or more.

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display (LCD) and a method of FRC (FRICTION DISPLAY AND FRAME RATE CONTROL METHOD THEREOF)

본 발명은 액정표시장치와 그 FRC(Frame Rate Control) 방법에 관한 것이다.
The present invention relates to a liquid crystal display and a FRC (Frame Rate Control) method thereof.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 도 1과 같이 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 포함하는 픽셀들에 입력 영상을 재현한다. TFT는 게이트라인(12)을 통해 공급되는 게이트펄스(또는 스캔펄스)에 응답하여 데이터라인(11)을 통해 공급되는 데이터전압(Vdata)을 액정셀(Clc)의 화소전극에 공급한다. 액정표시장치의 픽셀은 컬러 ㄱ구현을 위하여, RGB 서브픽셀들을 포함하고, RGB 서브픽셀들 각각은 도 1과 같이 액정셀(Clc), TFT, 스토리지 커패시터(Cst) 등을 포함한다. 액정셀(Clc)은 데이터전압(Vdata)이 공급되는 화소전극, 공통전압(Vcom)이 공급되는 공통전극, 및 그 전극들 사이에 형성된 액정층을 포함한다. 액정층의 액정분자들은 화소전극과 공통전극 사이에 인가되는 전계에 따라 회동하여 액정표시패널의 상판에 접합된 편광판을 통과하는 광량을 조절한다. An active matrix driving type liquid crystal display device reproduces an input image to pixels including a thin film transistor (hereinafter referred to as "TFT") as a switching element as shown in FIG. The TFT supplies the data voltage Vdata supplied through the data line 11 to the pixel electrode of the liquid crystal cell Clc in response to a gate pulse (or a scan pulse) supplied through the gate line 12. [ The pixels of the liquid crystal display device include RGB subpixels for color implementation, and each of the RGB subpixels includes a liquid crystal cell Clc, a TFT, a storage capacitor Cst, and the like as shown in FIG. The liquid crystal cell Clc includes a pixel electrode to which a data voltage Vdata is supplied, a common electrode to which a common voltage Vcom is supplied, and a liquid crystal layer formed between the electrodes. The liquid crystal molecules of the liquid crystal layer rotate according to an electric field applied between the pixel electrode and the common electrode to adjust the amount of light passing through the polarizer attached to the upper plate of the liquid crystal display panel.

도 1 및 도 2에서, "Vdata"는 소스 드라이브 IC(Source Drive Integrated Circuit)로부터 출력되는 정극성/부극성 데이터전압이고, "Vgate"는 게이트 드라이브 IC(Gate drive Integrated Circuit)로부터 출력되는 게이트 하이/로우 전압이다. "Vclc"는 액정셀의 전압이다. 게이트펄스는 TFT의 문턱 전압 이상으로 설정된 게이트 하이 전압으로 발생되어 TFT를 턴-온(turn-on)시킨다. "Cst"는 액정셀(Clc)의 전압을 유지시키기 위한 스토리지 커패시터(Cst)를 의미하고, "Cgs"는 TFT의 게이트-소스간 기생용량이다. "Vp(+)"는 액정셀(Clc)에 충전된 정극성 데이터전압이고, "Vp(-)"는 액정셀(Clc)에 충전된 부극성 데이터전압이다. 1 and 2, "Vdata" is a positive / negative polarity data voltage output from a source drive integrated circuit (IC) and "Vgate" / Low voltage. "Vclc" is the voltage of the liquid crystal cell. The gate pulse is generated at a gate high voltage set above the threshold voltage of the TFT to turn the TFT on. "Cst" means a storage capacitor Cst for holding the voltage of the liquid crystal cell Clc, and "Cgs" is a gate-source parasitic capacitance of the TFT. "Vp (+)" is a positive polarity data voltage charged in the liquid crystal cell Clc, and "Vp (-)" is a negative polarity data voltage charged in the liquid crystal cell Clc.

액정표시장치는 액정의 열화와 잔상을 줄이기 위하여 도 2와 같이 데이터전압의 극성을 주기적으로 반전시키고 있다. 이러한 액정표시장치의 구동 방법에는 프레임 인버젼(Frame inversion), 컬럼 인버젼(Column inversion), 라인 인버젼(Line inversion), 도트 인버젼(Dot inversion) 등이 알려져 있다. The liquid crystal display periodically inverts the polarity of the data voltage as shown in FIG. 2 in order to reduce the deterioration of the liquid crystal and the afterimage. The frame inversion, column inversion, line inversion, dot inversion, and the like are known as driving methods for such a liquid crystal display device.

도 1 및 도 2를 참조하면, n(n은 양의 정수) 번째 프레임기간(Fn)의 스캔타임(또는 1 수평기간) 동안 액정셀에 정극성 데이터전압이 공급된 후, n+1 번째 프레임기간(Fn+1)의 스캔타임 동안 그 액정셀에 부극성 데이터전압이 공급된다. n 번째 프레임기간(Fn) 동안, 액정셀은 정극성 데이터전압을 충전한 후, TFT의 기생용량으로 인하여 입력 받은 정극성 데이터전압보다 ΔVp 만큼 절대치 전압이 낮은 정극성 전압(Vp(+))을 유지한다. 반면에, n+1 번째 프레임기간(Fn+1) 동안, 액정셀의 전압은 부극성 데이터을 충전한 후, TFT의 기생용량 등에 의해 입력 받은 부극성 데이터전압보다 ΔVp 만큼 절대치 전압이 높은 부극성 전압(Vp(-))을 유지한다. 따라서, 동일한 계조로 설정된 정극성 데이터전압과 부극성 데이터전압을 액정셀에 공급하더라도, 그 데이터전압의 극성에 따라 액정셀의 휘도가 달라질 수 있다. 1 프레임 기간이 짧거나 동일 극성의 데이터전압이 액정셀에서 유지되는 시간이 짧으면 사용자가 인식할 수 없으나, 1 프레임 기간이 길어지거나 동일 극성의 데이터전압이 액정셀에서 유지되는 시간이 길어지면 사용자가 그 휘도차를 인식할 수 있다. 1 and 2, after the positive polarity data voltage is supplied to the liquid crystal cell during the scan time (or one horizontal period) of the n-th (n is a positive integer) frame period Fn, The negative data voltage is supplied to the liquid crystal cell during the scan time of the period (Fn + 1). During the n-th frame period Fn, the liquid crystal cell is charged with the positive polarity voltage Vp (+), which is lower than the positive polarity data voltage input due to the parasitic capacitance of the TFT, by ΔVp . On the other hand, during the (n + 1) -th frame period (Fn + 1), the voltage of the liquid crystal cell is set to a negative polarity voltage having a higher absolute value of the voltage by? Vp than the negative polarity data voltage input by the parasitic capacitance of the TFT, (Vp (-)). Therefore, even if the positive polarity data voltage and the negative polarity data voltage set in the same gray level are supplied to the liquid crystal cell, the brightness of the liquid crystal cell can be changed according to the polarity of the data voltage. If the one-frame period is short or the data voltage of the same polarity is held in the liquid crystal cell for a short period of time, the user can not recognize it. However, if the one frame period is long or the data voltage of the same polarity is held in the liquid crystal cell, The luminance difference can be recognized.

ΔVp는 수학식 1과 같이 TFT의 기생용량(Cgs)에 따라 달라진다. ? Vp depends on the parasitic capacitance (Cgs) of the TFT as shown in Equation (1).

여기서, ΔVg는 게이트 하이 전압과 게이트 로우 전압의 차를 의미한다. Here,? Vg means the difference between the gate high voltage and the gate low voltage.

프레임 레이트 콘트롤(Frame Rate Control, 이하 "FRC"라 함)는 소스 드라이브 IC에 입력되는 디지털 비디오 데이터의 비트 수를 줄이면서도 표현 가능한 계조 수 손실을 보상할 수 있다. FRC는 액정표시장치의 비용을 줄일 수 있고 화질 저하를 줄일 수 있기 때문에 많은 액정표시장치에 적용되고 있다. 예컨대, FRC를 액정표시장치에 적용하면, RGB 각각 6 bit를 소스 드라이브 IC에 입력하여 8 bit 상당의 계조 수 만큼 액정표시패널에서 재현되는 영상의 계조를 표시할 수 있다. The frame rate control (hereinafter referred to as "FRC") can compensate for the loss in the number of gradations that can be represented while reducing the number of bits of the digital video data input to the source drive IC. FRC is applied to many liquid crystal display devices because it can reduce the cost of the liquid crystal display device and reduce the image quality degradation. For example, when FRC is applied to a liquid crystal display device, 6 bits of each of R, G, and B can be input to the source drive IC to display the gradation of an image reproduced in the liquid crystal display panel by the number of gradations corresponding to 8 bits.

FRC의 동작 원리를 도 3 및 도 4를 결부하여 설명하기로 한다. 도 3은 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여 보상치를 시간적으로 분산한 FRC의 일 예이다. 도 3의 (a)와 같이 4 개의 프레임기간 중 1 개의 프레임기간에만 보상치 '1'을 픽셀에 기입하면, 시청자는 4 프레임기간 동안 그 픽셀의 계조를 1/4 계조(25%)로 인식한다. 도 3의 (b)와 같이 4 개의 프레임기간 중 2 개의 프레임기간에 보상치 '1'을 픽셀에 기입하면, 시청자는 4 프레임기간 동안 그 픽셀의 계조를 1/2 계조(50%)로 인식한다. 그리고 도 3의 (c)와 같이 4 개의 프레임기간 중 3 개의 프레임기간에 보상치 '1'을 픽셀에 기입하면, 시청자는 4 프레임기간 동안 그 픽셀의 계조를 3/4 계조(75%)로 인식한다. The operation principle of the FRC will be described with reference to FIGS. 3 and 4. FIG. 3 is an example of FRC in which compensation values are temporally dispersed in order to finely adjust luminance with a small number of gradations of less than one gradation. When the compensation value '1' is written to the pixel in only one frame period of the four frame periods as shown in FIG. 3A, the viewer recognizes the gradation of the pixel as 1/4 gradation (25%) during the four frame period do. If the compensation value '1' is written to the pixel in two frame periods of the four frame periods as shown in FIG. 3 (b), the viewer recognizes the gradation of the pixel as half gradation (50% do. If the compensation value '1' is written to the pixel in the three frame periods of the four frame periods as shown in FIG. 3 (c), the viewer can shift the gradation of the pixel to 3/4 gradation (75%) .

도 4는 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여 보상치를 공간적으로 분산한 디더링(Dithering) 방법의 일 예이다. 디더링 방법은 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여, 다수의 픽셀들을 포함한 일정한 크기의 디더 마스크(Dither mask) 내에서 보상치가 기입되는 픽셀의 개수를 조절하여 보상치를 공간적으로 분산시킨다. 도 4의 (a)와 같이 2×2 픽셀들을 포함하는 디더 마스크를 가정할 때, 그 디더 마스크 내의 픽셀들 중에서 1 개의 픽셀에 보상치 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 1/4 계조(25%)로 인식한다. 도 4의 (b)와 같이 디더 마스크 내의 픽셀들 중에서 2 개의 픽셀에 보상치 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 1/2 계조(50%)로 인식한다. 그리고 도 4의 (c)와 같이 디더 마스크 내의 픽셀들 중에서 3개의 픽셀에 보상치 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 3/4 계조(75%)로 인식한다.FIG. 4 is an example of a dithering method in which compensation values are spatially dispersed in order to finely adjust luminance with a small number of gray levels of less than one gray level. In the dithering method, the compensation value is spatially dispersed by adjusting the number of pixels in which a compensation value is written in a dither mask having a constant size including a plurality of pixels, in order to finely adjust the luminance with a small number of gray levels of less than one gray level . Assuming a dither mask including 2x2 pixels as shown in FIG. 4 (a), if a compensation value of '1' is written in one pixel among pixels in the dither mask, the viewer sets the tone of the dither mask to 1 / 4 gradations (25%). If the compensation value '1' is written in two pixels among the pixels in the dither mask as shown in FIG. 4B, the viewer recognizes the gradation of the dither mask as a half gradation (50%). If the compensation value '1' is written in three pixels among the pixels in the dither mask as shown in FIG. 4C, the viewer recognizes the gradation of the dither mask as 3/4 gradation (75%).

일반적으로, 액정표시장치에 적용되는 FRC는 도 3의 시간적 분산 방법과 도 4의 공간적 분산 방법을 병행하여 도 5와 같이 구현되고 있다. 예컨대, 도 5의 (a)와 같이 2×2 픽셀들을 포함하는 디더 마스크를 가정할 때, 4 개의 프레임기간 동안 4 개의 픽셀들 중 1 개의 픽셀에 보상치 '1 '을 기입하면, 시청자는 4 프레임 기간 동안 그 디더 마스크의 계조를 1/4 계조(25%)로 인식한다. 여기서, 보상치가 기입되는 픽셀의 위치가 동일하면, 그 픽셀의 휘도가 주변 픽셀과 달라져 노이즈로 보일 수 있다. 따라서, 보상치 '1'이 기입되는 픽셀의 위치는 매 프레임기간마다 변경될 수 있다. 도 5의 (b)와 같이 4 개의 프레임기간 동안 4 개의 픽셀들 중 2 개의 픽셀에 보상치 '1 '을 기입하면, 시청자는 4 프레임 기간 동안 그 디더 마스크의 계조를 1/2 계조(50%)로 인식한다. 도 5의 (c)와 같이 4 개의 프레임기간 동안 4 개의 픽셀들 중 3 개의 픽셀에 보상치 '1 '을 기입하면, 시청자는 4 프레임 기간 동안 그 디더 마스크의 계조를 3/4 계조(75%)로 인식한다. Generally, the FRC applied to the liquid crystal display apparatus is implemented as shown in FIG. 5 in parallel with the temporal dispersion method of FIG. 3 and the spatial dispersion method of FIG. For example, assuming a dither mask including 2x2 pixels as shown in FIG. 5 (a), if the compensation value '1' is written to one pixel among four pixels during four frame periods, The gradation of the dither mask is recognized as the 1/4 gradation (25%) during the frame period. Here, if the position of the pixel to which the compensation value is written is the same, the luminance of the pixel is different from the surrounding pixels and can be seen as noise. Therefore, the position of the pixel where the compensation value of '1' is written can be changed every frame period. If the compensation value '1' is written to two of the four pixels during the four frame periods as shown in FIG. 5 (b), the viewer can shift the gradation of the dither mask by half the gradation (50% ). If the compensation value '1' is written in three pixels among the four pixels during the four frame periods as shown in FIG. 5C, the viewer can shift the gradation of the dither mask by 3/4 gradation (75% ).

도 5와 같은 FRC에서, 보상치 '1'가 적용되는 픽셀들의 극성이 비교적 긴 시간 동안 우세 극성을 유지한다. 예를 들어, 도 5에서 보상치를 포함한 데이터전압의 극성이 4 프레임 기간 동안 제1 극성으로 유지된 후, 그 이후 4 프레임 기간 동안 제2 극성으로 유지된다. 이 경우에, 전술한 바와 같이 보상치를 포함한 데이터전압의 극성이 4 프레임 기간 단위로 반전되므로 시청자는 4 프레임 기간 단위로 픽셀의 휘도가 변하는 노이즈(noise) 즉, 플리커(flicker)를 인식할 수 있다. 한편, 보상치를 포함한 데이터전압의 극성이 긴 시간 동안 유지되면, 화소전극과 커플링된 공통전극에 인가되는 공통전압(Vcom)이 데이터전압(Vdata)의 극성을 따라 변동하여 픽셀의 휘도 변동을 유발할 수 있다.
In the FRC as shown in FIG. 5, the polarity of the pixels to which the compensation value of '1' is applied maintains the dominant polarity for a relatively long time. For example, in FIG. 5, the polarity of the data voltage including the compensation value is held at the first polarity during the four-frame period, and then maintained at the second polarity during the subsequent four-frame period. In this case, since the polarity of the data voltage including the compensation value is inverted in units of four frame periods as described above, the viewer can perceive a noise in which the luminance of the pixel changes, that is, a flicker in units of four frame periods . On the other hand, if the polarity of the data voltage including the compensation value is maintained for a long time, the common voltage Vcom applied to the common electrode coupled to the pixel electrode fluctuates along the polarity of the data voltage Vdata, .

본 발명은 FRC로 인하여 초래되는 노이즈를 방지할 수 있는 액정표시장치와 그 FRC 방법을 제공한다.
The present invention provides a liquid crystal display device and a FRC method thereof that can prevent noise caused by FRC.

본 발명의 액정표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 다수의 픽셀들을 포함하는 액정표시패널; 극성제어신호에 응답하여 디지털 비디오 데이터를 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 극성이 반전되는 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 상기 데이터전압과 동기되는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 및 프레임 레이트 콘트롤(Frame Rate Control, FRC)을 이용하여 입력 영상의 디지털 비디오 데이터의 비트 수를 감소시켜 상기 데이터 구동회로에 공급하고, 상기 극성제어신호를 상기 데이터 구동회로에 공급하는 타이밍 콘트롤러를 포함한다.
상기 타이밍 콘트롤러는 100Hz 이상의 프레임 주파수를 바탕으로 상기 데이터 구동회로와 상기 게이트 구동회로의 동작 타이밍을 제어한다.A liquid crystal display device of the present invention includes: a liquid crystal display panel including data lines, gate lines intersecting with the data lines, and a plurality of pixels; A data driving circuit for converting the digital video data into a data voltage whose polarity is inverted by a version method in which N (N is a positive integer of 2 or more) frame dots in response to the polarity control signal, and supplying the data voltage to the data lines; A gate driving circuit sequentially supplying a gate pulse synchronized with the data voltage to the gate lines; And a timing controller for reducing the number of bits of the digital video data of the input video using the frame rate control (FRC) and supplying the reduced data to the data driving circuit, and supplying the polarity control signal to the data driving circuit do.
The timing controller controls the operation timing of the data driving circuit and the gate driving circuit based on a frame frequency of 100 Hz or more.

상기 타이밍 콘트롤러는 상기 입력 영상의 디지털 비디오 데이터를 수신하여 그 데이터의 최하위 비트를 제거하고, 상기 최하위 비트의 논리값에 따라 선택된 픽셀들에 기입될 데이터에 소수 계조를 구현하기 위한 보상치를 가산하여 상기 최하위 비트가 제거된 디지털 비디오 데이터를 상기 데이터 구동회로에 공급한다.Wherein the timing controller receives the digital video data of the input image and removes the least significant bit of the data and adds a compensation value for implementing the decimal gradation to the data to be written to the pixels selected according to the logical value of the least significant bit, And supplies the digital video data from which the least significant bit is removed to the data driving circuit.

상기 픽셀들은 N 프레임 기간 동안 동일 극성을 유지하는 데이터 전압을 충전하고, 수직으로 이웃하는 픽셀들에 충전되는 데이터전압들은 1 도트 단위로 극성이 반전된다. The pixels charge a data voltage that maintains the same polarity during an N frame period, and the data voltages charged in vertically neighboring pixels are polarity reversed by one dot unit.

상기 픽셀들은 N 프레임 기간 동안 동일 극성을 유지하는 데이터 전압을 충전하고, 수직으로 이웃하는 픽셀들에 충전되는 데이터전압들은 2 도트 단위로 극성이 반전된다. The pixels charge a data voltage that maintains the same polarity during the N frame period and the data voltages charged in the vertically neighboring pixels are polarity reversed in 2-dot units.

상기 타이밍 콘트롤러는 상기 최하위 비트의 논리값이 제1 논리값일 때, 상하좌우로 이웃하는 4 개의 픽셀들 중에서 1 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산하고, 상기 최하위 비트의 논리값이 제2 논리값일 때, 상기 4 개의 픽셀들 중에서 2 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산하며, 상기 최하위 비트의 논리값이 제3 논리값일 때, 상기 4 개의 픽셀들 중에서 3 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산한다. Wherein the timing controller adds the compensation value to 6-bit digital video data to be written to one pixel among four pixels neighboring up, down, right, and left when the logical value of the least significant bit is a first logical value, When the logical value of the least significant bit is a third logical value, adding the compensation value to 6-bit digital video data to be written to two of the four pixels when the value is a second logical value, The compensation value is added to the 6-bit digital video data to be written to three pixels among the 6-bit digital video data.

상기 액정표시장치의 FRC 방법은 프레임 레이트 콘트롤(Frame Rate Control, FRC)을 이용하여 입력 영상의 디지털 비디오 데이터의 비트 수를 감소시켜 데이터 구동회로에 공급하는 단계; 상기 데이터 구동회로에서 극성제어신호에 응답하여 디지털 비디오 데이터를 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 극성이 반전되는 데이터전압으로 변환하여 액정표시패널의 데이터라인들에 공급하는 단계; 및 게이트 구동회로에서 상기 데이터전압과 동기되는 게이트펄스를 액정표시패널의 게이트라인들에 순차적으로 공급하는 단계를 포함한다.
The FRC method of the liquid crystal display device includes the steps of: decreasing the number of bits of digital video data of an input image using a frame rate control (FRC) and supplying the reduced number of digital video data to the data driving circuit; In response to the polarity control signal, the data driving circuit converts the digital video data into a data voltage whose polarity is inverted by N (N is a positive integer equal to or greater than two) frame dots and supplies the data voltage to the data lines of the liquid crystal display panel step; And sequentially supplying a gate pulse synchronized with the data voltage to the gate lines of the liquid crystal display panel in the gate driving circuit.

본 발명은 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 액정표시패널의 픽셀들에 공급되는 데이터전압의 극성을 반전시키면서, FRC를 구현하기 위하여 선택된 픽셀들에 보상치를 기입한다. 그 결과, 본 발명은 보상치가 기입되는 픽셀들의 극성 반전 주기를 빠르게 할 수 있고, 그 결과, 액정표시장치에서 FRC 로 인하여 초래되는 노이즈를 방지할 수 있다.
The present invention writes a compensation value to pixels selected to implement the FRC while reversing the polarity of the data voltage supplied to the pixels of the liquid crystal display panel by N (N is a positive integer of 2 or more) frame dot inversion method. As a result, the present invention can speed up the polarity reversal period of the pixels to which the compensation value is written, and as a result, it is possible to prevent noise caused by the FRC in the liquid crystal display device.

도 1은 액정표시패널의 픽셀을 간략하게 보여 주는 등가 회로도이다.
도 2는 도 1에 도시된 픽셀에 인가되는 신호들과 액정셀 전압을 보여 주는 파형도이다.
도 3 및 도 4는 FRC의 동작 원리를 보여 주는 도면들이다.
도 5는 도트 인버젼에서 FRC를 적용할 때 보상치가 기입되는 픽셀에서 동일 극성이 다수의 프레임 기간 동안 연속되는 현상을 보여 주는 도면이다.
도 6은 2 프레임 1 도트 인버젼 방법을 보여 주는 도면이다.
도 7은 4 프레임 1 도트 인버젼 방법을 보여 주는 도면이다.
도 8은 도 6 및 도 7과 같은 데이터전압의 극성을 제어하기 위한 극성제어신호를 보여 주는 파형도이다.
도 9a 내지 도 9c는 본 발명의 제1 실시예에 따른 FRC 방법을 보여 주는 도면들이다.
도 10은 2 프레임 2 도트 인버젼 방법을 보여 주는 도면이다.
도 11은 4 프레임 2 도트 인버젼 방법을 보여 주는 도면이다.
도 12는 도 10 및 도 11과 같은 데이터전압의 극성을 제어하기 위한 극성제어신호를 보여 주는 파형도이다.
도 13a 내지 도 13c는 본 발명의 제2 실시예에 따른 FRC 방법을 보여 주는 도면들이다.
도 14는 본 발명의 실시예에 따른 액정표시장치를 보여 주는 도면이다. 1 is an equivalent circuit diagram schematically showing pixels of a liquid crystal display panel.
2 is a waveform diagram showing signals applied to the pixel shown in FIG. 1 and a liquid crystal cell voltage.
3 and 4 are views showing the operation principle of the FRC.
FIG. 5 is a diagram showing a phenomenon in which the same polarity is consecutive for a plurality of frame periods in a pixel to which a compensation value is written when a FRC is applied in a dot inversion.
6 is a diagram showing a version method with 2 frames per dot.
Fig. 7 is a diagram showing a version method with 4 frames per dot.
FIG. 8 is a waveform diagram showing a polarity control signal for controlling the polarity of the data voltage as shown in FIGS. 6 and 7. FIG.
9A to 9C are views showing a FRC method according to the first embodiment of the present invention.
10 is a diagram showing a version method with 2 frames and 2 dots.
11 is a diagram showing a version method of 4 frames and 2 dots.
FIG. 12 is a waveform diagram showing a polarity control signal for controlling the polarity of the data voltage as shown in FIGS. 10 and 11. FIG.
13A to 13C are views showing a FRC method according to a second embodiment of the present invention.
14 is a view illustrating a liquid crystal display device according to an embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

본 발명은 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 액정표시패널의 픽셀들에 공급되는 데이터전압의 극성을 반전시킨다. 이하의 실시예에서 N 프레임 도트 인버젼 방법에 대하여 2 프레임 도트 인버젼 방법과 4 프레임 도트 인버젼 방법을 중심으로 설명하지만, N 프레임 도트 인버젼 방법은 이에 한정되지 않는다. N 프레임 도트 인버젼 방법은 도 6 및 도 7과 같은 N 프레임 1 도트 인버젼 방법과, 도 10 및 도 11과 같은 N 프레임 2 도트 인버젼 방법을 포함한다. N 프레임 도트 인버젼 방법에서, 프레임 주파수가 낮으면 픽셀들의 극성 반전 주기와, FRC 보상치가 기입되는 픽셀의 위치 변경 주기가 길어져 픽셀들 간의 휘도 변경이나 플리커가 인식될 수 있다. 따라서, 본 발명의 FRC 방법은 N 프레임 도트 인버젼 방법으로 픽셀들의 극성을 제어하되, 픽셀들의 극성 반전 주기와 FRC 보상치가 기입되는 픽셀의 위치 변경 주기를 줄이기 위하여 입력 영상의 프레임 주파수를 체배한다. 예를 들어, 본 발명의 FRC 방법은 입력 영상의 프레임 주파수 f를 2 이상의 정수 배만큼 체배하여 N×f(N은 2이상의 양의 정수, f는 입력 프레임 주파수) Hz의 프레임 주파수로 액정표시패널을 구동한다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 본 발명의 실시예에 따른 액정표시패널의 프레임 주파수는 NTSC 방식에서 120Hz 이상이고, PAL 방식에서 100Hz 이상이다. The present invention reverses the polarity of the data voltage supplied to the pixels of the liquid crystal display panel by the N (N is a positive integer not less than 2) frame dot inversion method. In the following embodiments, the N frame dot inversion method will be mainly described with respect to the 2 frame dot inversion method and the 4 frame dot inversion method, but the N frame dot inversion method is not limited thereto. The N frame dot inversion method includes a N frame one dot inversion method as shown in FIGS. 6 and 7 and a N frame two dot inversion method as shown in FIGS. 10 and 11. FIG. In the N frame dot inversion method, when the frame frequency is low, the polarity inversion period of the pixels and the position change period of the pixel in which the FRC compensation value is written become longer, so that the luminance change or flicker between the pixels can be recognized. Therefore, the FRC method of the present invention controls the polarity of the pixels by the N frame dot inversion method, and multiplies the frame frequency of the input image to reduce the polarity inversion period of the pixels and the position change period of the pixel in which the FRC compensation value is written. For example, in the FRC method of the present invention, the frame frequency f of the input image is multiplied by an integral multiple of 2 or more to obtain a frame frequency of Nxf (where N is a positive integer of 2 or more, and f is an input frame frequency) . The input frame frequency is 60 Hz in the National Television Standards Committee (NTSC) system and 50 Hz in the PAL (Phase-Alternating Line) system. The frame frequency of the liquid crystal display panel according to the embodiment of the present invention is 120Hz or more in the NTSC system and 100Hz or more in the PAL system.

N 프레임 도트 인버젼 방법은 N 프레임 기간 동안 픽셀들에 충전되는 데이터전압의 극성을 동일하게 유지하고, N 프레임 기간 주기로 그 데이터전압의 극성을 반전시킨다. 본 발명의 FRC 방법은 액정표시패널의 픽셀들을 N 프레임 도트 인버젼 방법으로 구동하고 FRC를 적용하여 표현 가능한 계조수를 확대한다.The N frame dot inversion method keeps the polarity of the data voltage charged in the pixels during the N frame period the same and inverts the polarity of the data voltage at the N frame period period. The FRC method of the present invention drives the pixels of the liquid crystal display panel by an N frame dot inversion method and increases the number of expressible gradations by applying the FRC.

도 6은 2 프레임 1 도트 인버젼 방법을 보여 주는 도면이다. 6 is a diagram showing a version method with 2 frames per dot.

도 6을 참조하면, 2 프레임 1 도트 인버젼 방법은 픽셀들에 충전되는 데이터전압의 극성을 2 프레임 기간 주기로 반전시킨다. 그리고 2 프레임 1 도트 인버젼 방법은 1 프레임 기간 내에서 수평 방향(x)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시키고, 또한 수직 방향(y)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시킨다. 여기서, 1 도트는 도 1과 같은 1 액정셀을 포함하는 서브픽셀과 같은 최소 픽셀 단위를 의미한다. 픽셀들에 공급되는 데이터전압의 극성은 극성제어신호(POL)에 의해 제어된다.Referring to FIG. 6, the two frame one dot inversion method inverts the polarity of the data voltage charged in the pixels to a period of two frame periods. And, the 2 frame one-dot version method inverts the polarities of neighboring pixels along the horizontal direction (x) in one frame period, and also reverses the polarities of neighboring pixels along the vertical direction (y) Invert in units. Here, one dot means a minimum pixel unit such as a subpixel including one liquid crystal cell as shown in FIG. The polarity of the data voltage supplied to the pixels is controlled by the polarity control signal POL.

도 7은 4 프레임 1 도트 인버젼 방법을 보여 주는 도면이다. Fig. 7 is a diagram showing a version method with 4 frames per dot.

도 7을 참조하면, 4 프레임 1 도트 인버젼 방법은 픽셀들에 충전되는 데이터전압의 극성을 4 프레임 기간 주기로 반전시킨다. 그리고 4 프레임 1 도트 인버젼 방법은 1 프레임 기간 내에서 수평 방향(x)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시키고, 또한 수직 방향(y)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시킨다. 픽셀들에 공급되는 데이터전압의 극성은 극성제어신호(POL)에 의해 제어된다.Referring to FIG. 7, the 4 frame one dot inversion method inverts the polarity of the data voltage charged in the pixels to a period of four frame periods. And, the 4 frame one-dot version method inverts the polarities of neighboring pixels along the horizontal direction (x) in one frame period, and also reverses the polarities of neighboring pixels along the vertical direction (y) Invert in units. The polarity of the data voltage supplied to the pixels is controlled by the polarity control signal POL.

도 8은 도 6 및 도 7과 같은 데이터전압의 극성을 제어하기 위한 극성제어신호를 보여 주는 파형도들이다. FIG. 8 is a waveform diagram showing a polarity control signal for controlling the polarity of the data voltage as shown in FIGS. 6 and 7. FIG.

도 8의 (a)에 도시된 극성제어신호(POL)는 도 6과 같은 2 프레임 1 도트 인버젼 방법에서 데이터전압의 극성을 제어하며, 1 수평기간 단위로 로직 레벨이 반전된다. 도 8의 (a)에 도시된 극성제어신호(POL)는 액정셀들 각각의 극성을 2 프레임 기간 동안 동일하게 유지하기 위하여 2 프레임 기간 동안 동일한 위상으로 발생되고, 2 프레임 기간 주기로 그 위상이 반전된다.The polarity control signal POL shown in FIG. 8A controls the polarity of the data voltage in the version method with two frames and one dot as shown in FIG. 6, and the logic level is inverted in units of one horizontal period. The polarity control signal POL shown in FIG. 8A is generated in the same phase for two frame periods to keep the polarity of each of the liquid crystal cells the same for two frame periods, and its phase is inverted do.

도 8의 (b)에 도시된 극성제어신호(POL)는 도 7과 같은 4 프레임 1 도트 인버젼 방법에서 데이터전압의 극성을 제어하며, 1 수평기간 단위로 로직 레벨이 반전된다. 도 8의 (b)에 도시된 극성제어신호(POL)는 액정셀들 각각의 극성을 4 프레임 기간 동안 동일하게 유지하기 위하여 4 프레임 기간 동안 동일한 위상으로 발생되고, 4 프레임 기간 주기로 그 위상이 반전된다.The polarity control signal POL shown in FIG. 8 (b) controls the polarity of the data voltage in the version method with 4 frames per dot as shown in FIG. 7, and the logic level is inverted in units of one horizontal period. The polarity control signal POL shown in FIG. 8B is generated in the same phase for four frame periods to maintain the polarity of each of the liquid crystal cells to remain the same for four frame periods, and its phase is inverted do.

도 9a 내지 도 9c는 본 발명의 제1 실시예에 따른 FRC 방법을 보여 주는 도면들이다. 도 9a는 2 프레임 1 도트 인버젼 방법과 4 프레임 1 도트 인버젼 방법에서 FRC 제어로 1/4 계조를 구현하는 예를 보여 주는 도면이다. 도 9b는 2 프레임 1 도트 인버젼 방법과 4 프레임 1 도트 인버젼 방법에서 FRC 제어로 1/2 계조를 구현하는 예를 보여 주는 도면이다. 도 9c는 2 프레임 1 도트 인버젼 방법과 4 프레임 1 도트 인버젼 방법에서 FRC 제어로 3/4 계조를 구현하는 예를 보여 주는 도면이다. 도 9a 내지 도 9c에서 FRC 방법에 의해 보상치가 기입되는 픽셀은 어둡게 표시되어 있다. 도 9a 내지 도 9c에서 소수 계조 값은 디더 마스크 내에서 보상치가 기입될 픽셀에 따라 결정된다. 디더 마스크는 도 9a 내지 도 9c와 같이 4 개의 픽셀들(P1~P4)을 포함한 2×2 디더 마스크일 수 있다. 보상치는 디지털 값 '1'로 설정될 수 있다. 이 보상치는 픽셀 내의 RGB 서브픽셀들 각각에 표시될 입력 영상의 RGB 디지털 비디오 데이터 각각에 가산되어 그 서브픽셀들 각각에 기입된다. 9A to 9C are views showing a FRC method according to the first embodiment of the present invention. FIG. 9A is a diagram showing an example in which 1/4 gradation is implemented by FRC control in a version method with two frames and one dot and a version method with four frames and one dot. FIG. 9B is a diagram showing an example of implementing 1/2 gradation by the FRC control in the 2-frame 1-dot-inversion method and the 4-frame-1-dot inversion method. FIG. 9C is a diagram showing an example in which 3/4 gradation is implemented by FRC control in the 2-frame 1-dot inversion method and the 4-frame 1-dot inversion method. 9A to 9C, the pixel to which the compensation value is written by the FRC method is darkened. 9A to 9C, the decimal value is determined in accordance with the pixel in which the compensation value is to be written in the dither mask. The dither mask may be a 2x2 dither mask including four pixels P1 to P4 as shown in Figs. 9A to 9C. The compensation value may be set to a digital value " 1 ". This compensation value is added to each of the RGB digital video data of the input image to be displayed in each of the RGB subpixels in the pixel, and written in each of the subpixels.

도 9a 내지 도 9c를 참조하면, 픽셀들(P1~P4)은 제1 극성의 데이터전압을 충전하는 R 서브픽셀, 제2 극성의 데이터전압을 충전하는 G 서브픽셀, 및 제1 극성의 데이터전압을 충전하는 B 서브픽셀을 포함한다. 제1 극성은 정극성(+)이고 제2 극성은 부극성(-)일 수 있고, 그 반대일 수 있다. 따라서, 픽셀들(P1~P4) 각각은 홀수 개의 서브픽셀들을 포함하는 경우에 제1 극성이나 제2 극성 중 어느 하나의 우세 극성을 갖는다.Referring to Figs. 9A to 9C, the pixels P1 to P4 are divided into an R sub-pixel for charging the data voltage of the first polarity, a G sub-pixel for charging the data voltage of the second polarity, And a B subpixel to charge the pixel. The first polarity may be positive (+), the second polarity may be negative (-), and vice versa. Thus, each of the pixels P1 to P4 has a dominant polarity of either the first polarity or the second polarity when including odd subpixels.

본 발명의 제1 실시예에 따른 FRC 방법은 2 프레임 1 도트 인버젼 방법 또는 4 프레임 1 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 하나의 픽셀에 보상치를 기입하여 그 디더 마스크 내에서 1/4 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다. In the FRC method according to the first embodiment of the present invention, a data voltage whose polarity is inverted by a 2 frame 1-dot inversion method or a 4-frame 1-dot version method is supplied to pixels, and a 2x2 dither mask The compensation value is written to one of the first through fourth pixels P1 through P4 in the dither mask to express the 1/4 tone in the dither mask. The second pixel P2 may be adjacent to the right of the first pixel P1 and the third pixel P3 may be disposed adjacent to the first pixel P1. The fourth pixel P4 may be arranged so as to be adjacent to below the second pixel P2.

FRC 방법에 의해 생성된 보상치는 RGB 디지털 비디오 데이터 각각에 디지털 값 '1'로 가산된다. 보상치가 가산된 RGB 디지털 비디오 데이터들은 소스 드라이브 IC에 의해 정극성/부극성 아날로그 데이터전압으로 변환되어 데이터라인과 TFT를 통해 보상치가 적용될 픽셀들(P1~P4)에 공급된다. The compensation value generated by the FRC method is added to the RGB digital video data with a digital value of '1'. The RGB digital video data to which the compensation value has been added is converted into a positive / negative analog data voltage by the source drive IC and supplied to the pixels P1 to P4 through which the compensation value is to be applied through the data line and the TFT.

보상치가 기입될 픽셀의 극성 반전 주기는 픽셀들 간의 휘도차를 줄이기 위하여 가능한 작게 하는 것이 바람직하다. 또한, 보상치가 기입될 픽셀의 위치 변경 주기는 픽셀들 간의 휘도차를 줄이기 위하여 가능한 작게 하는 것이 바람직하다.It is preferable that the polarity inversion period of the pixel to which the compensation value is to be written is as small as possible in order to reduce the luminance difference between the pixels. In addition, it is preferable that the position change period of the pixel to which the compensation value is written is as small as possible in order to reduce the luminance difference between the pixels.

2 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 1 도트 인버젼 방법에서 1/4 계조를 표현하는 경우에, 도 9a의 상단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)에 기입된 후에, 제2 프레임 기간에 부극성의 제3 픽셀(P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제2 픽셀(P2)에 기입된 후에, 제4 프레임 기간에 부극성의 제4 픽셀(P4)에 기입될 수 있다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.In the two frame one dot inversion method, the polarities of the first and fourth pixels P1 and P4 are set to the positive polarity in the first and second frame periods by the polarity control signal POL as shown in FIG. 8 (a) And is controlled to be negative in the third and fourth frame periods. The polarities of the second and third pixels P2 and P3 are controlled to be negative in the first and second frame periods by the polarity control signal POL as shown in Figure 8A, And is controlled in positive polarity in the frame period. In the case of expressing the 1/4 gradation in the 2 frame 1 dot inversion method, the compensation value is written in the first pixel P1 of positive polarity in the first frame period as in the upper line of Fig. 9A, Can be written to the third pixel P3 of the negative polarity. Then, the compensation value can be written to the fourth pixel P4 of the negative polarity in the fourth frame period after writing in the second pixel P2 of the positive polarity in the third frame period. Here, the polarity of the pixels P1 to P4 means a relatively large dominant polarity among the polarities of the data voltages charged in the subpixels included in one pixel.

4 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 1 도트 인버젼 방법에서 1/4 계조를 표현하는 경우에, 도 9a의 하단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)에 기입된 후에, 제2 프레임 기간에 부극성의 제3 픽셀(P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제4 픽셀(P4)에 기입된 후에, 제4 프레임 기간에 부극성의 제3 픽셀(P3)에 기입될 수 있다. In the four frame one dot inversion method, the polarities of the first and fourth pixels P1 and P4 are set to the positive polarity in the first to fourth frame periods by the polarity control signal POL as shown in FIG. 8 (b) And is controlled to be negative in the fifth to eighth frame periods. The polarity of the second and third pixels P2 and P3 is controlled to be negative in the first to fourth frame periods by the polarity control signal POL as shown in Figure 8B, And is controlled in positive polarity in the frame period. In the case of expressing the 1/4 gradation in the 4-frame one dot inversion method, the compensation value is written in the first pixel P1 of positive polarity in the first frame period as shown in the lower line of Fig. 9A, Can be written to the third pixel P3 of the negative polarity. Then, the compensation value can be written to the third pixel P3 of the negative polarity in the fourth frame period after writing in the fourth pixel P4 of the positive polarity in the third frame period.

본 발명의 제1 실시예에 따른 FRC 방법은 2 프레임 1 도트 인버젼 방법 또는 4 프레임 1 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 두 개의 픽셀들에 보상치를 기입하여 그 디더 마스크 내에서 1/2 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다. In the FRC method according to the first embodiment of the present invention, a data voltage whose polarity is inverted by a 2 frame 1-dot inversion method or a 4-frame 1-dot version method is supplied to pixels, and a 2x2 dither mask The compensation value is written to two pixels among the first to fourth pixels P1 to P4 in the dither mask to express the 1/2 gradation in the dither mask. The second pixel P2 may be adjacent to the right of the first pixel P1 and the third pixel P3 may be disposed adjacent to the first pixel P1. The fourth pixel P4 may be arranged so as to be adjacent to below the second pixel P2.

2 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 1 도트 인버젼 방법에서 1/2 계조를 표현하는 경우에, 도 9b의 상단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)에 기입된 후에, 제2 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제2 및 제3 픽셀들(P2, P3)에 기입된 후에, 제4 프레임 기간에 부극성의 제1 및 제4 픽셀들(P1, P4)에 기입될 수 있다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.In the two frame one dot inversion method, the polarities of the first and fourth pixels P1 and P4 are set to the positive polarity in the first and second frame periods by the polarity control signal POL as shown in FIG. 8 (a) And is controlled to be negative in the third and fourth frame periods. The polarities of the second and third pixels P2 and P3 are controlled to be negative in the first and second frame periods by the polarity control signal POL as shown in Figure 8A, And is controlled in positive polarity in the frame period. In the case of expressing the 1/2 gradation in the 2 frame one dot inversion method, the compensation value is written in the first and fourth pixels P1 and P4 of the positive polarity in the first frame period as in the upper line of Fig. 9B , And to the second and third pixels P2 and P3 of the negative polarity in the second frame period. Subsequently, the compensation value is written into the second and third pixels P2 and P3 of the positive polarity in the third frame period, and then written to the first and fourth pixels P1 and P4 of the negative polarity in the fourth frame period . Here, the polarity of the pixels P1 to P4 means a relatively large dominant polarity among the polarities of the data voltages charged in the subpixels included in one pixel.

4 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 1 도트 인버젼 방법에서 1/2 계조를 표현하는 경우에, 도 9b의 하단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)에 기입된 후에, 제2 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)에 기입된 후에, 제4 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)에 기입될 수 있다.In the four frame one dot inversion method, the polarities of the first and fourth pixels P1 and P4 are set to the positive polarity in the first to fourth frame periods by the polarity control signal POL as shown in FIG. 8 (b) And is controlled to be negative in the fifth to eighth frame periods. The polarity of the second and third pixels P2 and P3 is controlled to be negative in the first to fourth frame periods by the polarity control signal POL as shown in Figure 8B, And is controlled in positive polarity in the frame period. In the case of expressing the 1/2 gradation in the 4-frame one dot inversion method, the compensation value is written in the first and fourth pixels P1 and P4 of positive polarity in the first frame period as shown in the lower line of Fig. 9B , And to the second and third pixels P2 and P3 of the negative polarity in the second frame period. Subsequently, the compensation value is written in the second and third pixels P2 and P3 of the negative polarity in the third frame period and then written to the first and fourth pixels P1 and P4 of the positive polarity in the fourth frame period .

본 발명의 제1 실시예에 따른 FRC 방법은 2 프레임 1 도트 인버젼 방법 또는 4 프레임 1 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 세 개의 픽셀들에 보상치를 기입하여 그 디더 마스크 내에서 3/4 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다. In the FRC method according to the first embodiment of the present invention, a data voltage whose polarity is inverted by a 2 frame 1-dot inversion method or a 4-frame 1-dot version method is supplied to pixels, and a 2x2 dither mask The compensation value is written to three pixels among the first to fourth pixels P1 to P4 in the dither mask to express the 3/4 gradation in the dither mask. The second pixel P2 may be adjacent to the right of the first pixel P1 and the third pixel P3 may be disposed adjacent to the first pixel P1. The fourth pixel P4 may be arranged so as to be adjacent to below the second pixel P2.

2 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 1 도트 인버젼 방법에서 3/4 계조를 표현하는 경우에, 도 9c의 상단 라인과 같이 보상치는 제1 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)과, 정극성의 제4 픽셀(P4)에 기입된다. 이어서, 보상치는 제2 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)과, 정극성의 제2 픽셀(P2)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제2 및 제3 픽셀들(P2, P3)과, 부극성의 제1 픽셀(P1)에 기입된다. 이어서, 보상치는 제4 프레임 기간에 부극성의 제1 및 제4 픽셀들(P1, P4)과, 정극성의 제3 픽셀(P3)에 기입된다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.In the two frame one dot inversion method, the polarities of the first and fourth pixels P1 and P4 are set to the positive polarity in the first and second frame periods by the polarity control signal POL as shown in FIG. 8 (a) And is controlled to be negative in the third and fourth frame periods. The polarities of the second and third pixels P2 and P3 are controlled to be negative in the first and second frame periods by the polarity control signal POL as shown in Figure 8A, And is controlled in positive polarity in the frame period. In the case of expressing the 3/4 gradation in the 2 frame one-dot inversion method, as shown in the upper line of FIG. 9C, the compensation value is set such that the second and third pixels P2 and P3 of negative polarity in the first frame period, Is written in the fourth pixel P4. Then, the compensation value can be written to the first and fourth pixels P1 and P4 of the positive polarity and the second pixel P2 of the positive polarity in the second frame period. Then, the compensation value is written into the second and third pixels P2 and P3 of the positive polarity and the first pixel P1 of the negative polarity in the third frame period. Then, the compensation value is written into the first and fourth pixels P1 and P4 of the negative polarity and the third pixel P3 of the positive polarity in the fourth frame period. Here, the polarity of the pixels P1 to P4 means a relatively large dominant polarity among the polarities of the data voltages charged in the subpixels included in one pixel.

도 9c의 상단 라인에서 알 수 있는 바와 같이, 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P3)이 정극성 데이터전압이 충전되는 픽셀(P4)에 비하여 더 많기 때문에 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P4)이 부극성 데이터전압이 충전되는 픽셀(P2)에 비하여 더 많기 때문에 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4)의 우세 극성은 정극성이다. 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3) 중에서 정극성 데이터전압이 충전되는 픽셀들(P2, P3)이 부극성 데이터전압이 충전되는 픽셀(P1)에 비하여 더 많기 때문에 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3)의 우세 극성은 정극성이다. 이에 비하여, 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P1, P4)이 정극성 데이터전압이 충전되는 픽셀(P3)에 비하여 더 많기 때문에 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4)의 우세 극성은 부극성이다. As can be seen from the upper line in Fig. 9C, among the pixels P2, P3 and P4 in which the compensation value is written in the first frame period, the pixels P2 and P3, in which the negative data voltages are charged, Is greater than the charged pixel P4, the dominant polarity of the pixels P2, P3, and P4 to which the compensation value is written in the first frame period is negative. On the other hand, among the pixels P1, P2 and P4 in which the compensation value is written in the second frame period, the pixels P1 and P4 charged with the positive polarity data voltage are different from the pixels P2 in which the negative polarity data voltage is charged The dominant polarity of the pixels P1, P2, and P4 to which the compensation value is written in the second frame period is positive. The pixels P2 and P3 charged with the positive polarity data voltage among the pixels P1, P2 and P3 in which the compensation value is written in the third frame period are more than the pixel P1 in which the negative polarity data voltage is charged The dominant polarity of the pixels (P1, P2, P3) in which the compensation value is written in the third frame period is positive. On the other hand, among the pixels P1, P3 and P4 in which the compensation value is written in the fourth frame period, the pixels P1 and P4 charged with the negative data voltage are higher than the pixels P3 charged with the positive data voltage , The dominant polarity of the pixels (P1, P3, P4) to which the compensation value is written in the fourth frame period is negative.

4 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 1 도트 인버젼 방법에서 3/4 계조를 표현하는 경우에, 도 9c의 하단 라인과 같이 보상치는 제1 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)과, 정극성의 제4 픽셀(P4)에 기입된다. 이어서, 보상치는 제2 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)과, 부극성의 제2 픽셀(P2)에 기입된다. 이어서, 보상치는 제3 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)과, 정극성의 제1 픽셀(P1)에 기입된다. 이어서, 보상치는 제4 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)과, 부극성의 제3 픽셀(P3)에 기입된다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.In the four frame one dot inversion method, the polarities of the first and fourth pixels P1 and P4 are set to the positive polarity in the first to fourth frame periods by the polarity control signal POL as shown in FIG. 8 (b) And is controlled to be negative in the fifth to eighth frame periods. The polarity of the second and third pixels P2 and P3 is controlled to be negative in the first to fourth frame periods by the polarity control signal POL as shown in Figure 8B, And is controlled in positive polarity in the frame period. In the case of expressing the 3/4 gradation in the 4-frame one-dot inversion method, the compensation value is the second and third pixels P2 and P3 of the negative polarity in the first frame period, Is written in the fourth pixel P4. Then, the compensation value is written into the first and fourth pixels P1 and P4 of the positive polarity and the second pixel P2 of the negative polarity in the second frame period. Then, the compensation value is written to the second and third pixels P2 and P3 of the negative polarity and the first pixel P1 of the positive polarity in the third frame period. Then, the compensation value is written into the first and fourth pixels P1 and P4 of the positive polarity and the third pixel P3 of the negative polarity in the fourth frame period. Here, the polarity of the pixels P1 to P4 means a relatively large dominant polarity among the polarities of the data voltages charged in the subpixels included in one pixel.

도 9c의 하단 라인에서 알 수 있는 바와 같이, 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P3)이 정극성 데이터전압이 충전되는 픽셀(P4)에 비하여 더 많기 때문에 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P4)이 부극성 데이터전압이 충전되는 픽셀(P2)에 비하여 더 많기 때문에 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4)의 우세 극성은 정극성이다. 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P3)이 정극성 데이터전압이 충전되는 픽셀(P1)에 비하여 더 많기 때문에 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3)의 우세 극성은 부극성이다. 이에 비하여, 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P4)이 부극성 데이터전압이 충전되는 픽셀(P3)에 비하여 더 많기 때문에 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4)의 우세 극성은 정극성이다.As can be seen from the lower line of FIG. 9C, among the pixels P2, P3 and P4 in which the compensation value is written in the first frame period, the pixels P2 and P3 charged with the negative polarity data voltage, Is greater than the charged pixel P4, the dominant polarity of the pixels P2, P3, and P4 to which the compensation value is written in the first frame period is negative. On the other hand, among the pixels P1, P2 and P4 in which the compensation value is written in the second frame period, the pixels P1 and P4 charged with the positive polarity data voltage are different from the pixels P2 in which the negative polarity data voltage is charged The dominant polarity of the pixels P1, P2, and P4 to which the compensation value is written in the second frame period is positive. The pixels P2 and P3 to which the negative data voltage is charged among the pixels P1, P2 and P3 in which the compensation value is written in the third frame period are larger than the pixel P1 in which the positive data voltage is charged The dominant polarity of the pixels (P1, P2, P3) to which the compensation value is written in the third frame period is negative. On the other hand, among the pixels P1, P3 and P4 in which the compensation value is written in the fourth frame period, the pixels P1 and P4 charged with the positive polarity data voltage are different from the pixels P3 in which the negative polarity data voltage is charged The dominant polarity of the pixels P1, P3 and P4 to which the compensation value is written in the fourth frame period is positive.

도 10은 2 프레임 2 도트 인버젼 방법을 보여 주는 도면이다. 10 is a diagram showing a version method with 2 frames and 2 dots.

도 10을 참조하면, 2 프레임 2 도트 인버젼 방법은 픽셀들에 충전되는 데이터전압의 극성을 2 프레임 기간 주기로 반전시킨다. 그리고 2 프레임 2 도트 인버젼 방법은 1 프레임 기간 내에서 수평 방향(x)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시키고, 또한 수직 방향(y)을 따라 이웃하는 픽셀들의 극성을 2 도트 단위로 반전시킨다. 여기서, 1 도트는 도 1과 같은 1 액정셀을 포함하는 서브픽셀과 같은 최소 픽셀 단위를 의미한다. 픽셀들에 공급되는 데이터전압의 극성은 극성제어신호(POL)에 의해 제어된다.Referring to FIG. 10, the two frame two dot inversion method reverses the polarity of the data voltage charged in the pixels to a period of two frame periods. And, the 2 frame 2 dot inversion method inverts the polarities of neighboring pixels along the horizontal direction (x) in one frame period, and also reverses the polarities of neighboring pixels along the vertical direction (y) Invert in units. Here, one dot means a minimum pixel unit such as a subpixel including one liquid crystal cell as shown in FIG. The polarity of the data voltage supplied to the pixels is controlled by the polarity control signal POL.

도 11은 4 프레임 2 도트 인버젼 방법을 보여 주는 도면이다. 11 is a diagram showing a version method of 4 frames and 2 dots.

도 11을 참조하면, 4 프레임 2 도트 인버젼 방법은 픽셀들에 충전되는 데이터전압의 극성을 4 프레임 기간 주기로 반전시킨다. 그리고 4 프레임 2 도트 인버젼 방법은 1 프레임 기간 내에서 수평 방향(x)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시키고, 또한 수직 방향(y)을 따라 이웃하는 픽셀들의 극성을 2 도트 단위로 반전시킨다. 픽셀들에 공급되는 데이터전압의 극성은 극성제어신호(POL)에 의해 제어된다.Referring to FIG. 11, the 4 frame 2 dot inversion method inverts the polarity of the data voltage charged in the pixels to a period of four frame periods. The 4 frame 2 dot inversion method inverts the polarities of neighboring pixels along the horizontal direction (x) in one frame period, and also reverses the polarities of neighboring pixels along the vertical direction (y) to 2 dots Invert in units. The polarity of the data voltage supplied to the pixels is controlled by the polarity control signal POL.

도 12는 도 10 및 도 11과 같은 데이터전압의 극성을 제어하기 위한 극성제어신호를 보여 주는 파형도들이다. FIG. 12 is a waveform diagram showing a polarity control signal for controlling the polarity of the data voltage as shown in FIGS. 10 and 11. FIG.

도 12의 (a)에 도시된 극성제어신호(POL)는 도 10과 같은 2 프레임 2 도트 인버젼 방법에서 데이터전압의 극성을 제어하며, 2 수평기간 단위로 로직 레벨이 반전된다. 도 12의 (a)에 도시된 극성제어신호(POL)는 액정셀들 각각의 극성을 2 프레임 기간 동안 동일하게 유지하기 위하여 2 프레임 기간 동안 동일한 위상으로 발생되고, 2 프레임 기간 주기로 그 위상이 반전된다.The polarity control signal POL shown in FIG. 12A controls the polarity of the data voltage in the 2 frame 2-dot version method as shown in FIG. 10, and the logic level is inverted in units of two horizontal periods. The polarity control signal POL shown in Fig. 12A is generated in the same phase for two frame periods to maintain the polarity of each of the liquid crystal cells to remain the same for two frame periods, and its phase is inverted do.

도 12의 (b)에 도시된 극성제어신호(POL)는 도 6과 같은 4 프레임 2 도트 인버젼 방법에서 데이터전압의 극성을 제어하며, 2 수평기간 단위로 로직 레벨이 반전된다. 도 12의 (b)에 도시된 극성제어신호(POL)는 액정셀들 각각의 극성을 4 프레임 기간 동안 동일하게 유지하기 위하여 4 프레임 기간 동안 동일한 위상으로 발생되고, 4 프레임 기간 주기로 그 위상이 반전된다.The polarity control signal POL shown in FIG. 12 (b) controls the polarity of the data voltage in the 4-frame two-dot version method as shown in FIG. 6, and the logic level is inverted in units of two horizontal periods. The polarity control signal POL shown in FIG. 12 (b) is generated in the same phase for four frame periods to keep the polarity of each of the liquid crystal cells the same for four frame periods, and the phase thereof is inverted do.

도 13a 내지 도 13c는 본 발명의 제2 실시예에 따른 FRC 방법을 보여 주는 도면들이다. 도 13a는 2 프레임 2 도트 인버젼 방법과 4 프레임 2 도트 인버젼 방법에서 FRC 제어로 1/4 계조를 구현하는 예를 보여 주는 도면이다. 도 13b는 2 프레임 2 도트 인버젼 방법과 4 프레임 2 도트 인버젼 방법에서 FRC 제어로 1/2 계조를 구현하는 예를 보여 주는 도면이다. 도 13c는 2 프레임 2 도트 인버젼 방법과 4 프레임 2 도트 인버젼 방법에서 FRC 제어로 3/4 계조를 구현하는 예를 보여 주는 도면이다. 도 13a 내지 도 13c에서 FRC 방법에 의해 보상치가 기입되는 픽셀은 어둡게 표시되어 있다. 도 13a 내지 도 13c에서 소수 계조 값은 디더 마스크 내에서 보상치가 기입될 픽셀에 따라 결정된다. 디더 마스크는 도 13a 내지 도 13c와 같이 4 개의 픽셀들(P1~P4)을 포함한 2×2 디더 마스크일 수 있다. 보상치는 픽셀 내의 RGB 서브픽셀들 각각에 표시될 입력 영상의 RGB 디지털 비디오 데이터 각각에 가산되어 그 서브픽셀들 각각에 기입된다.13A to 13C are views showing a FRC method according to a second embodiment of the present invention. 13A is a diagram showing an example of implementing 1/4 gradation by the FRC control in the 2 frame 2 dot inversion method and the 4 frame 2 dot inversion method. 13B is a diagram showing an example of implementing 1/2 gradation by FRC control in the 2 frame 2 dot inversion method and the 4 frame 2 dot inversion method. 13C is a diagram showing an example in which 3/4 gradation is implemented by the FRC control in the 2-frame 2-dot inversion method and the 4-frame 2-dot inversion method. 13A to 13C, the pixel to which the compensation value is written by the FRC method is darkened. 13A to 13C, the decimal value is determined in accordance with the pixel in which the compensation value is to be written in the dither mask. The dither mask may be a 2x2 dither mask including four pixels P1 to P4 as shown in Figs. 13A to 13C. The compensation value is added to each of the RGB digital video data of the input image to be displayed in each of the RGB subpixels in the pixel and written to each of the subpixels.

도 13a 내지 도 13c를 참조하면, 픽셀들(P1~P4)은 제1 극성의 데이터전압을 충전하는 R 서브픽셀, 제2 극성의 데이터전압을 충전하는 G 서브픽셀, 및 제1 극성의 데이터전압을 충전하는 B 서브픽셀을 포함한다. 제1 극성은 정극성(+)이고 제2 극성은 부극성(-)일 수 있고, 그 반대일 수 있다. 따라서, 픽셀들(P1~P4) 각각은 홀수 개의 서브픽셀들을 포함하는 경우에 제1 극성이나 제2 극성 중 어느 하나의 우세 극성을 갖는다.13A to 13C, the pixels P1 to P4 are divided into an R sub-pixel for charging the data voltage of the first polarity, a G sub-pixel for charging the data voltage of the second polarity, And a B subpixel to charge the pixel. The first polarity may be positive (+), the second polarity may be negative (-), and vice versa. Thus, each of the pixels P1 to P4 has a dominant polarity of either the first polarity or the second polarity when including odd subpixels.

본 발명의 제2 실시예에 따른 FRC 방법은 2 프레임 2 도트 인버젼 방법 또는 4 프레임 2 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 하나의 픽셀에 보상치를 기입하여 그 디더 마스크 내에서 1/4 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다. The FRC method according to the second embodiment of the present invention supplies a data voltage whose polarity is inverted by the 2 frame 2 dot inversion method or the 4 frame 2 dot inversion method to the pixels and outputs a 2x2 dither mask The compensation value is written to one of the first through fourth pixels P1 through P4 in the dither mask to express the 1/4 tone in the dither mask. The second pixel P2 may be adjacent to the right of the first pixel P1 and the third pixel P3 may be disposed adjacent to the first pixel P1. The fourth pixel P4 may be arranged so as to be adjacent to below the second pixel P2.

FRC 방법에 의해 생성된 보상치는 RGB 디지털 비디오 데이터 각각에 디지털 값 '1'로 가산된다. 보상치가 가산된 RGB 디지털 비디오 데이터들은 소스 드라이브 IC에 의해 정극성/부극성 아날로그 데이터전압으로 변환되어 데이터라인과 TFT를 통해 보상치가 적용될 픽셀들(P1~P4)에 공급된다.The compensation value generated by the FRC method is added to the RGB digital video data with a digital value of '1'. The RGB digital video data to which the compensation value has been added is converted into a positive / negative analog data voltage by the source drive IC and supplied to the pixels P1 to P4 through which the compensation value is to be applied through the data line and the TFT.

2 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 12의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 9의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 2 도트 인버젼 방법에서 1/4 계조를 표현하는 경우에, 도 13a의 상단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)에 기입된 후에, 제2 프레임 기간에 부극성의 제4 픽셀(P4)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제2 픽셀(P2)에 기입된 후에, 제4 프레임 기간에 부극성의 제3 픽셀(P3)에 기입될 수 있다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.In the two-frame two-dot inversion method, the polarities of the first and third pixels P1 and P3 are set to the positive polarity in the first and second frame periods by the polarity control signal POL as shown in (a) And is controlled to be negative in the third and fourth frame periods. The polarities of the second and fourth pixels P2 and P4 are controlled to be negative in the first and second frame periods by the polarity control signal POL as shown in Figure 9A, And is controlled in positive polarity in the frame period. In the case of expressing the 1/4 gradation in the 2 frame 2 dot inversion method, the compensation value is written in the first pixel P1 of positive polarity in the first frame period as in the upper line of Fig. 13A, Can be written to the fourth pixel P4 of the negative polarity. Then, the compensation value can be written to the third pixel P3 of the negative polarity in the fourth frame period after writing in the second pixel P2 of the positive polarity in the third frame period. Here, the polarity of the pixels P1 to P4 means a relatively large dominant polarity among the polarities of the data voltages charged in the subpixels included in one pixel.

4 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 9의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 9의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 2 도트 인버젼 방법에서 1/4 계조를 표현하는 경우에, 도 13a의 하단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)에 기입된 후에, 제2 프레임 기간에 부극성의 제4 픽셀(P4)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제2 픽셀(P2)에 기입된 후에, 제4 프레임 기간에 부극성의 제3 픽셀(P3)에 기입될 수 있다.In the four frame two dot inversion method, the polarities of the first and third pixels P1 and P3 are set to the positive polarity in the first to fourth frame periods by the polarity control signal POL as shown in FIG. 9 (b) And is controlled to be negative in the fifth to eighth frame periods. The polarities of the second and fourth pixels P2 and P4 are controlled to be negative in the first to fourth frame periods by the polarity control signal POL as shown in Figure 9B, And is controlled in positive polarity in the frame period. In the case of expressing the 1/4 gradation in the 4-frame 2-dot inversion method, the compensation value is written in the first pixel P1 of positive polarity in the first frame period as in the lower line of Fig. 13A, Can be written to the fourth pixel P4 of the negative polarity. Then, the compensation value can be written to the third pixel P3 of the negative polarity in the fourth frame period after writing in the second pixel P2 of the positive polarity in the third frame period.

본 발명의 제2 실시예에 따른 FRC 방법은 2 프레임 2 도트 인버젼 방법 또는 4 프레임 2 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 두 개의 픽셀들에 보상치를 기입하여 그 디더 마스크 내에서 1/2 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다. The FRC method according to the second embodiment of the present invention supplies a data voltage whose polarity is inverted by the 2 frame 2 dot inversion method or the 4 frame 2 dot inversion method to the pixels and outputs a 2x2 dither mask The compensation value is written to two pixels among the first to fourth pixels P1 to P4 in the dither mask to express the 1/2 gradation in the dither mask. The second pixel P2 may be adjacent to the right of the first pixel P1 and the third pixel P3 may be disposed adjacent to the first pixel P1. The fourth pixel P4 may be arranged so as to be adjacent to below the second pixel P2.

2 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 12의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 12의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 2 도트 인버젼 방법에서 1/2 계조를 표현하는 경우에, 도 13b의 상단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)과 부극성의 제3 픽셀(P3)에 기입된다. 이어서, 보상치는 제2 프레임 기간에 부극성의 제2 픽셀(P2)과 정극성의 제3 픽셀(P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 부극성의 제2 픽셀(P2)과 정극성의 제4 픽셀(P4)에 기입된 후에, 제4 프레임 기간에 부극성의 제2 픽셀(P2)과 정극성의 제3 픽셀(P3)에 기입될 수 있다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.In the two-frame two-dot inversion method, the polarities of the first and third pixels P1 and P3 are set to the positive polarity in the first and second frame periods by the polarity control signal POL as shown in (a) And is controlled to be negative in the third and fourth frame periods. The polarities of the second and fourth pixels P2 and P4 are controlled to be negative in the first and second frame periods by the polarity control signal POL as shown in Figure 12 (a), and the third and fourth And is controlled in positive polarity in the frame period. In the case of expressing the 1/2 gradation in the 2 frame 2 dot inversion method, as shown in the upper line of FIG. 13B, the compensation value is set to the positive first pixel P1 and the negative third pixel P3 in the first frame period, . Then, the compensation value can be written to the second pixel P2 of the negative polarity and the third pixel P3 of the positive polarity in the second frame period. Subsequently, the compensation value is written in the second pixel P2 of the negative polarity and the fourth pixel P4 of the positive polarity in the third frame period, and then the second pixel P2 of the negative polarity and the positive polarity 3 pixels (P3). Here, the polarity of the pixels P1 to P4 means a relatively large dominant polarity among the polarities of the data voltages charged in the subpixels included in one pixel.

4 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 12의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 12의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 1 도트 인버젼 방법에서 1/2 계조를 표현하는 경우에, 도 13b의 하단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)과 부극성의 제4 픽셀(P4)에 기입된 후에, 제2 프레임 기간에 부극성의 제2 픽셀과 정극성의 제3 픽셀(P2, P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제1 픽셀(P1)과 부극성의 제4 픽셀(P4)에 기입된 후에, 제4 프레임 기간에 부극성의 제2 픽셀(P2)과 정극성의 제3 픽셀(P3)에 기입될 수 있다. In the four frame two-dot inversion method, the polarities of the first and third pixels P1 and P3 are set to the positive polarity in the first to fourth frame periods by the polarity control signal POL as shown in (b) And is controlled to be negative in the fifth to eighth frame periods. The polarities of the second and fourth pixels P2 and P4 are controlled to be negative in the first to fourth frame periods by the polarity control signal POL as shown in Figure 12 (b) And is controlled in positive polarity in the frame period. 13B, the compensation value is a value obtained by multiplying the first pixel P1 of the positive polarity and the fourth pixel P4 of the negative polarity in the first frame period, And written to the second pixel of the negative polarity and the third pixel P2, P3 of the positive polarity in the second frame period. Then, the compensation value is written in the first pixel P1 of the positive polarity and the fourth pixel P4 of the negative polarity in the third frame period, and then the second pixel P2 of the negative polarity and the positive polarity 3 pixels (P3).

도 13a 및 도 13b에서 알 수 있는 바와 같이, 1/2 계조를 표현하는 경우에 매 프레임 기간마다 보상치가 기입되는 정극성의 픽셀들과 부극성의 픽셀들이 동등 수준으로 제어된다. As can be seen from Figs. 13A and 13B, in the case of expressing the 1/2 gradation, the positive pixels and the negative pixels to which the compensation value is written are controlled at an equal level every frame period.

본 발명의 제2 실시예에 따른 FRC 방법은 2 프레임 2 도트 인버젼 방법 또는 4 프레임 2 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 세 개의 픽셀들에 보상치를 기입하여 그 디더 마스크 내에서 3/4 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다. The FRC method according to the second embodiment of the present invention supplies a data voltage whose polarity is inverted by the 2 frame 2 dot inversion method or the 4 frame 2 dot inversion method to the pixels and outputs a 2x2 dither mask The compensation value is written to three pixels among the first to fourth pixels P1 to P4 in the dither mask to express the 3/4 gradation in the dither mask. The second pixel P2 may be adjacent to the right of the first pixel P1 and the third pixel P3 may be disposed adjacent to the first pixel P1. The fourth pixel P4 may be arranged so as to be adjacent to below the second pixel P2.

2 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 12의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 12의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 1 도트 인버젼 방법에서 3/4 계조를 표현하는 경우에, 도 13c의 상단 라인과 같이 보상치는 제1 프레임 기간에 부극성의 제2 및 제4 픽셀들(P2, P4)과, 정극성의 제3 픽셀(P3)에 기입된다. 이어서, 보상치는 제2 프레임 기간에 정극성의 제1 및 제3 픽셀들(P1, P3)과, 부극성의 제2 픽셀(P2)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 부극성의 제1 및 제3 픽셀들(P1, P3)과, 정극성의 제4 픽셀(P4)에 기입된다. 이어서, 보상치는 제4 프레임 기간에 정극성의 제2 및 제4 픽셀들(P2, P4)과, 부극성의 제1 픽셀(P1)에 기입된다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.In the two-frame two-dot inversion method, the polarities of the first and third pixels P1 and P3 are set to the positive polarity in the first and second frame periods by the polarity control signal POL as shown in (a) And is controlled to be negative in the third and fourth frame periods. The polarities of the second and fourth pixels P2 and P4 are controlled to be negative in the first and second frame periods by the polarity control signal POL as shown in Figure 12 (a), and the third and fourth And is controlled in positive polarity in the frame period. In the case of expressing the 3/4 gradation in the 2 frame 1 dot inversion method, as shown in the upper line of Fig. 13C, the compensation value is the second and fourth pixels P2 and P4 of negative polarity in the first frame period, Is written in the third pixel P3. Then, the compensation value can be written to the first and third pixels P1 and P3 of the positive polarity and the second pixel P2 of the negative polarity in the second frame period. Then, the compensation value is written to the first and third pixels P1 and P3 of the negative polarity and the fourth pixel P4 of the positive polarity in the third frame period. Then, the compensation value is written into the second and fourth pixels P2 and P4 of the positive polarity and the first pixel P1 of the negative polarity in the fourth frame period. Here, the polarity of the pixels P1 to P4 means a relatively large dominant polarity among the polarities of the data voltages charged in the subpixels included in one pixel.

도 13c의 상단 라인에서 알 수 있는 바와 같이, 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P4)이 정극성 데이터전압이 충전되는 픽셀(P3)에 비하여 더 많기 때문에 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P3)이 부극성 데이터전압이 충전되는 픽셀(P2)에 비하여 더 많기 때문에 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3)의 우세 극성은 정극성이다. 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P1, P3)이 정극성 데이터전압이 충전되는 픽셀(P4)에 비하여 더 많기 때문에 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4) 중에서 정극성 데이터전압이 충전되는 픽셀들(P2, P4)이 부극성 데이터전압이 충전되는 픽셀(P1)에 비하여 더 많기 때문에 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4)의 우세 극성은 부극성이다. As can be seen from the upper line of Fig. 13C, among the pixels P2, P3 and P4 in which the compensation value is written in the first frame period, the pixels P2 and P4, Is greater than the charged pixel P3, the dominant polarity of the pixels P2, P3, and P4 to which the compensation value is written in the first frame period is negative. On the other hand, among the pixels P1, P2 and P3 in which the compensation value is written in the second frame period, the pixels P1 and P3 charged with the positive polarity data voltage are different from the pixels P2 in which the negative polarity data voltage is charged The dominant polarity of the pixels P1, P2, and P3 to which the compensation value is written in the second frame period is positive. The pixels P1 and P3 charged with the negative data voltage among the pixels P1, P3 and P4 in which the compensation value is written in the third frame period are more than the pixel P4 charged with the positive polarity data voltage The dominant polarity of the pixels (P1, P3, P4) in which the compensation value is written in the third frame period is negative. On the other hand, among the pixels P1, P2 and P4 in which the compensation value is written in the fourth frame period, the pixels P2 and P4 charged with the positive polarity data voltage are different from the pixels P1 in which the negative polarity data voltage is charged , The dominant polarity of the pixels (P1, P2, P4) to which the compensation value is written in the fourth frame period is negative.

4 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 12의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 12의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 2 도트 인버젼 방법에서 3/4 계조를 표현하는 경우에, 도 13c의 하단 라인과 같이 보상치는 제1 프레임 기간에 부극성의 제2 및 제4 픽셀들(P2, P4)과, 정극성의 제3 픽셀(P3)에 기입된다. 이어서, 보상치는 제2 프레임 기간에 정극성의 제1 및 제3 픽셀들(P1, P3)과, 부극성의 제2 픽셀(P2)에 기입된다. 이어서, 보상치는 제3 프레임 기간에 부극성의 제2 및 제4 픽셀들(P2, P4)과, 정극성의 제3 픽셀(P3)에 기입된다. 이어서, 보상치는 제4 프레임 기간에 정극성의 제1 및 제3 픽셀들(P1, P3)과, 부극성의 제2 픽셀(P2)에 기입된다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.In the four frame two-dot inversion method, the polarities of the first and third pixels P1 and P3 are set to the positive polarity in the first to fourth frame periods by the polarity control signal POL as shown in (b) And is controlled to be negative in the fifth to eighth frame periods. The polarities of the second and fourth pixels P2 and P4 are controlled to be negative in the first to fourth frame periods by the polarity control signal POL as shown in Figure 12 (b) And is controlled in positive polarity in the frame period. In the case of expressing the 3/4 gradation in the 4-frame 2-dot inversion method, as shown in the lower line of FIG. 13C, the compensation value is set to the second and fourth pixels P2 and P4 of negative polarity in the first frame period, Is written in the third pixel P3. Then, the compensation value is written to the first and third pixels P1 and P3 of the positive polarity and the second pixel P2 of the negative polarity in the second frame period. Then, the compensation value is written into the second and fourth pixels P2 and P4 of the negative polarity and the third pixel P3 of the positive polarity in the third frame period. Then, the compensation value is written into the first and third pixels P1 and P3 of the positive polarity and the second pixel P2 of the negative polarity in the fourth frame period. Here, the polarity of the pixels P1 to P4 means a relatively large dominant polarity among the polarities of the data voltages charged in the subpixels included in one pixel.

도 13c의 하단 라인에서 알 수 있는 바와 같이, 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P4)이 정극성 데이터전압이 충전되는 픽셀(P3)에 비하여 더 많기 때문에 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P3)이 부극성 데이터전압이 충전되는 픽셀(P2)에 비하여 더 많기 때문에 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3)의 우세 극성은 정극성이다. 제3 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P4)이 정극성 데이터전압이 충전되는 픽셀(P3)에 비하여 더 많기 때문에 제3 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P3)이 부극성 데이터전압이 충전되는 픽셀(P2)에 비하여 더 많기 때문에 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3)의 우세 극성은 부극성이다.As can be seen from the lower line of Fig. 13C, among the pixels P2, P3 and P4 in which the compensation value is written in the first frame period, the pixels P2 and P4, Is greater than the charged pixel P3, the dominant polarity of the pixels P2, P3, and P4 to which the compensation value is written in the first frame period is negative. On the other hand, among the pixels P1, P2 and P3 in which the compensation value is written in the second frame period, the pixels P1 and P3 charged with the positive polarity data voltage are different from the pixels P2 in which the negative polarity data voltage is charged The dominant polarity of the pixels P1, P2, and P3 to which the compensation value is written in the second frame period is positive. Among the pixels P2, P3 and P4 in which the compensation value is written in the third frame period, the pixels P2 and P4 to which the negative data voltages are charged are greater than the pixels P3 in which the positive data voltages are charged The dominant polarity of the pixels (P2, P3, P4) in which the compensation value is written in the third frame period is negative. On the other hand, among the pixels P1, P2 and P3 in which the compensation value is written in the fourth frame period, the pixels P1 and P3 charged with the positive polarity data voltage are higher than the pixels P2 in which the negative polarity data voltage is charged , The dominant polarity of the pixels (P1, P2, P3) to which the compensation value is written in the fourth frame period is negative.

도 14는 본 발명의 실시예에 따른 액정표시장치를 보여 주는 도면이다. 14 is a view illustrating a liquid crystal display device according to an embodiment of the present invention.

도 14를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(100), 타이밍 콘트롤러(101), 데이터 구동회로(102), 게이트 구동회로(103) 등을 포함한다. Referring to FIG. 14, a liquid crystal display device according to an embodiment of the present invention includes a liquid crystal display panel 100, a timing controller 101, a data driving circuit 102, a gate driving circuit 103, and the like.

액정표시패널(100)은 두 장의 유리기판 사이에 액정층이 형성된다. 액정표시패널(100)은 데이터라인들(11)과 게이트라인들(12)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀 어레이들을 포함한다.In the liquid crystal display panel 100, a liquid crystal layer is formed between two glass substrates. The liquid crystal display panel 100 includes pixel arrays arranged in a matrix form by an intersection structure of the data lines 11 and the gate lines 12. [

액정표시패널(100)의 TFT 어레이 기판에는 데이터라인들(11), 데이터라인들(11)과 교차되는 게이트라인들(12), 데이터라인들(11)과 게이트라인들(12)의 교차부에 형성된 TFT, TFT에 접속된 액정셀(Clc)의 화소전극, 화소전극에 접속된 스토리지 커패시터 등이 형성된다. 데이터라인들(11)은 컬럼 방향(y축 방향)을 따라 형성되고, 게이트라인들(12)은 컬럼 방향과 직교하는 라인 방향(x축 방향)을 따라 형성된다. 액정표시패널(100)의 컬러필터 어레이 기판에는 블랙매트릭스, 컬러필터 등이 형성된다. The TFT array substrate of the liquid crystal display panel 100 is provided with data lines 11, gate lines 12 intersecting with the data lines 11, intersections of the data lines 11 and gate lines 12, A pixel electrode of the liquid crystal cell Clc connected to the TFT, a storage capacitor connected to the pixel electrode, and the like are formed. The data lines 11 are formed along the column direction (y-axis direction), and the gate lines 12 are formed along the line direction (x-axis direction) perpendicular to the column direction. A black matrix, a color filter, and the like are formed on the color filter array substrate of the liquid crystal display panel 100.

액정셀들(Clc)은 TFT를 통해 공급된 비디오 데이터전압을 충전하고, 화소전극과 공통전극 사이의 전계에 의해 구동된다. 공통전극에는 공통전압(Vcom)이 공급된다. 공통전극은 TFT 어레이 기판 및/또는 컬러필터 어레이 기판에 형성될 수 있다. 액정표시패널(100)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 접착된다. TFT 어레이 기판과 컬러필터 어레이 기판 각각에서 액정층과 접하는 면에는 액정분자들의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.The liquid crystal cells Clc charge the video data voltage supplied through the TFT and are driven by the electric field between the pixel electrode and the common electrode. The common electrode (Vcom) is supplied to the common electrode. The common electrode may be formed on the TFT array substrate and / or the color filter array substrate. A polarizing plate is bonded to the TFT array substrate and the color filter array substrate of the liquid crystal display panel 100, respectively. An alignment film for setting a pre-tilt angle of liquid crystal molecules is formed on a surface of the TFT array substrate and the color filter array substrate, which face the liquid crystal layer, respectively.

액정표시패널(100)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식으로 구현되거나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.The liquid crystal display panel 100 may be implemented by a vertical field driving method such as TN (Twisted Nematic) mode and VA (Vertical Alignment) mode or by a horizontal electric field driving method such as IPS (In Plane Switching) mode and FFS (Fringe Field Switching) . &Lt; / RTI > The liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

타이밍 콘트롤러(101)는 호스트 시스템(104)으로부터 입력된 입력 영상의 8 bit 디지털 비디오 데이터(RGB)를 6 bit 디지털 비디오 데이터로 변환하여 데이터 구동회로(102)에 공급한다. 타이밍 콘트롤러(101)는 호스트 시스템(104)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(102)와 게이트 구동회로(103)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로(103)의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동회로(102)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. The timing controller 101 converts 8-bit digital video data (RGB) of the input image input from the host system 104 into 6-bit digital video data and supplies the converted data to the data driving circuit 102. The timing controller 101 receives timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE and a dot clock CLK from the host system 104, And generates timing control signals for controlling the operation timing of the driving circuit 102 and the gate driving circuit 103. [ The timing control signals include a gate timing control signal for controlling the operation time of the gate drive circuit 103, a data timing control signal for controlling the operation timing of the data drive circuit 102 and the polarity of the data voltage.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동회로(103)의 동작 시작 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(103)의 출력 타이밍을 제어한다. The gate timing control signal includes a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal (GOE), and the like. The gate start pulse GSP controls the operation start timing of the gate drive circuit 103. [ The gate shift clock GSC is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE controls the output timing of the gate drive circuit 103.

데이터 타이밍 제어신호는 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC), 극성제어신호(POL), 소스 출력 인에이블신호(SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(102)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 데이터 구동회로(102) 내에서 디지털 비디오 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(102)의 출력 타이밍과 차지 쉐어링(Charge sharing timing)을 제어한다. 극성제어신호(POL)는 데이터 구동회로(102)로부터 출력되는 데이터전압의 극성 반전 타이밍을 지시한다.The data timing control signal includes a source start pulse SSP, a source sampling clock SSC, a polarity control signal POL, a source output enable signal SOE, and the like. The source start pulse SSP controls the data sampling start timing of the data driving circuit 102. The source sampling clock SSC is a clock signal for controlling the sampling timing of the digital video data in the data driving circuit 102. The source output enable signal SOE controls the output timing of the data driving circuit 102 and the charge sharing timing. The polarity control signal POL indicates the polarity inversion timing of the data voltage outputted from the data driving circuit 102. [

타이밍 콘트롤러(101)는 도 6 내지 도 13의 실시예들을 통해 전술한 FRC 제어 방법을 제어한다. 이를 위하여, 타이밍 콘트롤러(101)는 입력 영상의 프레임 주파수 2 이상의 정수 배만큼 체배하여 N×f Hz의 프레임 주파수 기반으로 게이트 타이밍 제어신호와 데이터 타이밍 제어신호를 발생한다. 따라서, 데이터 구동회로(102)와 게이트 구동회로(103)는 타이밍 콘트롤러(101)에 의해 100 Hz 이상의 프레임 주파수 기반으로 동작된다. 또한, 타이밍 콘트롤러(101)는 극성제어신호(POL)를 이용하여 데이터 구동회로(102)와 액정표시패널(100)의 픽셀들을 N 프레임 도트 인버젼 방법으로 제어한다. The timing controller 101 controls the above-described FRC control method through the embodiments of Figs. 6 to 13. Fig. To this end, the timing controller 101 multiplies the frame frequency of the input image by an integer multiple of 2 or more and generates a gate timing control signal and a data timing control signal on the basis of a frame frequency of N x f Hz. Therefore, the data driving circuit 102 and the gate driving circuit 103 are operated by the timing controller 101 on a frame frequency basis of 100 Hz or more. The timing controller 101 controls the pixels of the data driving circuit 102 and the liquid crystal display panel 100 by the N frame dot inversion method using the polarity control signal POL.

타이밍 콘트롤러(101)는 FRC 보상을 통해 표현 가능한 계조수를 높이기 위하여, 호스트 시스템(104)으로부터 입력되는 입력 영상의 8 bit 디지털 비디오 데이터에서 최하위 비트(Least Significant Bit, LSB) 2 bit를 제거한다. 타이밍 콘트롤러(101)는 입력 영상의 8 bit 디지털 비디오 데이터에서 제거된 LSB 2 bit의 논리값을 읽어 그 LSB 2 bit에 따라 선택된 픽셀의 6 bit 디지털 비디오 데이터에 보상치를 가산하여 데이터 구동회로(102)로 전송한다. 예를 들어, 타이밍 콘트롤러(101)는 입력 영상 데이터의 LSB 2 bit가 "0 1"이면, 입력 영상 데이터의 계조에 1/4 계조를 가산하기 위하여 도 9a 또는 도 13a와 같이 선택된 픽셀들에 기입될 6 bit 디지털 비디오 데이터에 보상치를 가산한다. 타이밍 콘트롤러(101)는 입력 영상 데이터의 LSB 2 bit가 "1 0"이면, 입력 영상 데이터의 계조에 1/2 계조를 가산하기 위하여 도 9b 또는 도 13b와 같이 선택된 픽셀들에 기입될 6 bit 디지털 비디오 데이터에 보상치를 가산한다. 그리고 타이밍 콘트롤러(101)는 입력 영상 데이터의 LSB 2 bit가 "1 1"이면, 입력 영상 데이터의 계조에 3/4 계조를 가산하기 위하여 도 9c 또는 도 13c와 같이 선택된 픽셀들에 기입될 6 bit 디지털 비디오 데이터에 보상치를 가산한다.The timing controller 101 removes 2 bits of the least significant bit (LSB) from the 8-bit digital video data of the input image input from the host system 104 in order to increase the number of gradations that can be represented through the FRC compensation. The timing controller 101 reads the logical value of LSB 2 bits removed from the 8-bit digital video data of the input image, adds the compensation value to the 6-bit digital video data of the pixel selected according to the 2 LSB bits, Lt; / RTI > For example, if the LSB 2 bits of the input image data are "0 1 ", the timing controller 101 writes the selected pixels to the selected pixels as shown in FIG. 9A or 13A The compensation value is added to the 6-bit digital video data to be transmitted. When the LSB 2 bits of the input image data are "1 0 ", the timing controller 101 outputs a 6-bit digital signal to be written to the selected pixels as shown in FIG. 9B or FIG. The compensation value is added to the video data. If the LSB 2 bits of the input image data are "1 1 ", the timing controller 101 outputs 6 bits to be written to the selected pixels as shown in FIG. 9C or 13C in order to add 3/4 gradation to the gradation of the input image data. The compensation value is added to the digital video data.

데이터 구동회로(102)는 다수의 소스 드라이브 IC들을 포함한다. 데이터 구동회로(102)는 데이터 타이밍 제어신호에 응답하여 타이밍 콘트롤러(101)로부터 입력되는 6 bit 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 구동회로(102)는 극성제어신호(POL)에 응답하여 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 생성한다. 데이터 구동회로(102)로부터 출력된 정극성/부극성 데이터전압은 데이터라인들(11)에 공급된다.The data driving circuit 102 includes a plurality of source drive ICs. The data driving circuit 102 latches the 6-bit digital video data (RGB) input from the timing controller 101 in response to the data timing control signal. The data driving circuit 102 converts the digital video data RGB to an analog positive / negative gamma compensation voltage in response to the polarity control signal POL to generate a positive / negative analog data voltage. The positive polarity / negative polarity data voltages output from the data driving circuit 102 are supplied to the data lines 11.

게이트 구동회로(103)는 게이트 타이밍 제어신호들에 응답하여 데이터전압과 동기되는 게이트펄스를 게이트라인들(12)에 순차적으로 공급한다.The gate drive circuit 103 sequentially supplies gate pulses to the gate lines 12 in synchronization with the data voltage in response to the gate timing control signals.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100 : 액정표시패널 101 : 타이밍 콘트롤러
102 : 데이터 구동회로 103 : 게이트 구동회로100: liquid crystal display panel 101: timing controller
102: Data driving circuit 103: Gate driving circuit

Claims

A liquid crystal display panel including data lines, gate lines crossing the data lines, and a plurality of pixels;
A data driving circuit for converting the digital video data into a data voltage whose polarity is inverted by a version method in which N (N is a positive integer of 2 or more) frame dots in response to the polarity control signal, and supplying the data voltage to the data lines;
A gate driving circuit sequentially supplying a gate pulse synchronized with the data voltage to the gate lines; And
And a timing controller for reducing the number of bits of the digital video data of the input image using the frame rate control (FRC) and supplying the reduced data to the data driving circuit, and supplying the polarity control signal to the data driving circuit ,
Wherein the timing controller controls the operation timing of the data driving circuit and the gate driving circuit based on a frame frequency of 100 Hz or more.

The method according to claim 1,
Wherein the timing controller receives the digital video data of the input image and removes the least significant bit of the data and adds a compensation value for implementing the decimal gradation to the data to be written to the pixels selected according to the logical value of the least significant bit, And supplies the digital video data from which the least significant bit has been removed to the data driving circuit.

The method according to claim 1,
The pixels charge a data voltage that remains the same polarity for an N frame period,
And the data voltages charged in vertically adjacent pixels are polarized in units of one dot.

The method according to claim 1,
The pixels charge a data voltage that remains the same polarity for an N frame period,
And the data voltages charged in vertically adjacent pixels are polarized in two-dot units.

3. The method of claim 2,
The timing controller includes:
Adding the compensation value to 6-bit digital video data to be written to one pixel among four pixels neighboring up, down, left, and right when the logical value of the least significant bit is a first logical value,
Adding the compensation value to 6-bit digital video data to be written to two pixels among the four pixels when the logical value of the least significant bit is a second logical value,
And adds the compensation value to 6-bit digital video data to be written to three pixels among the four pixels when the logical value of the least significant bit is a third logical value.

Reducing the number of bits of digital video data of an input image using a frame rate control (FRC) and supplying the reduced number of digital video data to a data driving circuit;
In response to the polarity control signal, the data driving circuit converts the digital video data into a data voltage whose polarity is inverted by N (N is a positive integer equal to or greater than two) frame dots and supplies the data voltage to the data lines of the liquid crystal display panel step; And
Sequentially supplying a gate pulse synchronized with the data voltage to the gate lines of the liquid crystal display panel in a gate driving circuit,
Wherein the operation timing frequency of the data driving circuit and the gate driving circuit is controlled based on a frame frequency of 100 Hz or more.

The method according to claim 6,
Wherein the step of reducing the number of bits of the digital video data of the input image using the frame rate control and supplying the reduced number of digital video data to the data driving circuit,
The digital video data of the input image is received and the least significant bit of the data is removed and a compensation value for implementing the decimal gradation is added to the data to be written to the pixels selected according to the logical value of the least significant bit, And supplies the digital video data to the data driving circuit.

8. The method of claim 7,
The pixels charge a data voltage that remains the same polarity for an N frame period,
And the data voltages charged in vertically neighboring pixels are polarized in units of one dot.

8. The method of claim 7,
The pixels charge a data voltage that remains the same polarity for an N frame period,
And the data voltages charged in vertically adjacent pixels are inverted in polarity in units of two dots.

8. The method of claim 7,
Wherein the step of adding the compensation value for implementing the decimal gradation to the data to be written to the pixels selected in accordance with the logic value of the least significant bit,
Adding the compensation value to 6-bit digital video data to be written to one pixel among four pixels neighboring up, down, left, and right when the logical value of the least significant bit is a first logical value;
Adding the compensation value to 6 bit digital video data to be written to two pixels among the four pixels when the logical value of the least significant bit is a second logical value; And
And adding the compensation value to the 6-bit digital video data to be written to three pixels among the four pixels when the logical value of the least significant bit is a third logical value. .