KR101475996B1 - Insulator, capacitor with the same and fabricating method thereof, and method for fabricating semiconductor device - Google Patents

Insulator, capacitor with the same and fabricating method thereof, and method for fabricating semiconductor device Download PDF

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Abstract

본 발명은 높은 정전용량을 가지고, 고전압 소자에 유리하도록 누설전류 및 파괴전압 특성이 우수한 유전체를 제공하기 위한 것으로, 이를 위해 본 발명은 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 반복적으로 교번하여 복수회로 적층되고, 최하부층과 최상부층은 서로 동일 물질로 적층된 라미네이트 구조를 갖는 유전체를 제공한다.An object of the present invention is to provide a dielectric material having a high capacitance and excellent in leakage current and breakdown voltage characteristics so as to be advantageous to a high voltage device. To this end, the present invention provides a dielectric material having an aluminum oxide (Al 2 O 3 ) and a hafnium oxide (HfO 2 ) And the lowermost layer and the uppermost layer provide a dielectric having a laminated structure laminated with the same material as each other.

Description

유전체, 이를 구비한 캐패시터 및 그 제조방법, 반도체 소자 제조방법{INSULATOR, CAPACITOR WITH THE SAME AND FABRICATING METHOD THEREOF, AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dielectric, a capacitor having the same, a method of manufacturing the same, and a method of manufacturing a semiconductor device.

본 발명은 반도체 제조 기술에 관한 것으로, 특히 다층 구조의 유전체, 이를 구비한 MIM(Metal-Insulator-Metal) 구조를 갖는 캐패시터 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a multi-layered dielectric, a capacitor having a metal-insulator-metal (MIM) structure and a method of manufacturing the same.

MIM 구조를 갖는 캐패시터(이하, MIM 캐패시터라 약칭함)는 아날로그 및 RF 회로에서 매우 중요하게 사용된다. 최근에는 반도체 소자의 고집적화와 제조 비용 감소를 위해서 높은 정전용량에 대한 요구가 급증하고 있다. 또한, 고감도 응용소자에 적용하기 위해서는 우수한 누설전류 특성을 갖는 캐패시터의 개발이 필수적이다. 정전용량을 높이기 위해서는 유전체의 두께를 줄이는 방법과 고유전율을 갖는 물질을 사용하는 방법이 있다. 하지만 이러한 방법들에서는 누설전류 특성이 악화될 수 있다. 이에 따라, 차세대에서는 이러한 특성들이 MIM 캐패시터 사용시 중요한 요건이 될 것이다. A capacitor having an MIM structure (hereinafter abbreviated as MIM capacitor) is very important in analog and RF circuits. In recent years, a demand for a high capacitance is increasing rapidly in order to increase the integration degree of the semiconductor device and the manufacturing cost. In addition, development of a capacitor having an excellent leakage current characteristic is indispensable for application to high sensitivity application devices. In order to increase the capacitance, there is a method of reducing the thickness of the dielectric and a method of using a material having a high dielectric constant. However, leakage current characteristics may deteriorate in these methods. Thus, in the next generation these characteristics will be an important requirement when using MIM capacitors.

따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다. SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems occurring in the prior art, and has the following objectives.

첫째, 본 발명은 높은 정전용량과 우수한 누설전류 특성을 얻을 수 있는 유전체를 제공하는데 그 목적이 있다. Firstly, the present invention aims to provide a dielectric material capable of obtaining high capacitance and excellent leakage current characteristics.

둘째, 본 발명은 높은 정전용량을 갖는 캐패시터를 제공하는데 다른 목적이 있다. Secondly, the present invention has another object to provide a capacitor having a high capacitance.

셋째, 본 발명은 고전압 소자에 유리하도록 누설전류 및 파괴전압 특성이 우수한 캐패시터를 제공하는 또 다른 목적이 있다. Thirdly, it is another object of the present invention to provide a capacitor having excellent leakage current and breakdown voltage characteristics for a high voltage device.

넷째, 본 발명은 높은 정전용량을 가지고, 고전압 소자에 유리하도록 누설전류 및 파괴전압 특성이 우수한 캐패시터 제조방법을 제공하는데 또 다른 목적이 있다.Fourth, another object of the present invention is to provide a method of manufacturing a capacitor having a high capacitance and excellent in leakage current and breakdown voltage characteristics so as to be advantageous to a high voltage device.

다섯째, 본 발명은 높은 정전용량을 가지고, 고전압 소자에 유리하도록 누설전류 및 파괴전압 특성이 우수한 캐패시터를 구비한 반도체 소자 제조방법을 제공하는데 또 다른 목적이 있다.Fifth, another object of the present invention is to provide a method of manufacturing a semiconductor device having a capacitor having a high capacitance and excellent in leakage current and breakdown voltage characteristics so as to be advantageous to a high voltage device.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 반복적으로 교번하여 복수회로 적층되고, 최하부층과 최상부층은 서로 동일 물질로 적층된 라미네이트 구조를 갖는 유전체를 제공한다. According to an aspect of the present invention for achieving the above object, there is provided a method of manufacturing a semiconductor device, comprising the steps of: stacking a plurality of circuits such that an aluminum oxide film (Al 2 O 3 ) and a hafnium oxide film (HfO 2 ) are alternately repeated, A dielectric having a laminated laminate structure is provided.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 전극과, 상기한 구성을 가지고, 제1 전극 상에 형성된 유전체와, 상기 유전체 상에 형성된 제2 전극을 포함하는 캐패시터를 제공한다.According to another aspect of the present invention, there is provided a plasma display panel including a first electrode, a capacitor having the above-described structure, a dielectric formed on the first electrode, and a second electrode formed on the dielectric, to provide.

또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 제1 전극을 형성하는 단계와, 상기 제1 전극 상에 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)을 반복적으로 교번하여 복수회로 적층되고, 최하부층과 최상부층이 서로 동일 물질로 적층된 라미네이트 구조를 갖는 유전체를 형성하는 단계와, 상기 유전체 상에 제2 전극을 형성하는 단계를 포함하는 캐패시터 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first electrode; forming an aluminum oxide film (Al 2 O 3 ) and a hafnium oxide film (HfO 2 ) Forming a dielectric having a laminate structure in which a plurality of circuits are alternately stacked, the lowermost layer and the uppermost layer being laminated with the same material, and forming a second electrode on the dielectric, do.

또한, 상기한 목적을 달성하기 또 다른 측면에 따른 본 발명은, 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 하부배선을 형성하는 단계와, 상기 하부배선 상에 제1 전극을 형성하는 단계와, 상기 제1 전극 상에 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)을 반복적으로 교번하여 복수회로 적층된 라미네이트 구조를 갖는 유전체를 형성하는 단계와, 상기 유전체 상에 도전막을 증착하는 단계와, 상기 도전막을 식각하여 제2 전극을 형성하는 단계와, 상기 제2 전극으로 노출되는 상기 유전체를 일정 두께 잔류시키는 단계와, 상기 제2 전극과 상기 유전체를 포함하는 상기 기판 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 내에 상기 제1 및 제2 전극과 각각 접속되는 비아를 형성하는 단계와, 상기 제2 절연막 상에 상기 비아와 접속되는 상부배선을 형성하는 단계를 포함한다. According to still another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first insulating film on a substrate; forming a lower wiring on the first insulating film; Forming a dielectric having a plurality of laminated laminate structures by repeatedly alternating an aluminum oxide film (Al 2 O 3 ) and a hafnium oxide film (HfO 2 ) on the first electrode; Forming a second electrode by etching the conductive film; and leaving the dielectric exposed to the second electrode at a constant thickness; and depositing a second electrode Forming a second insulating film on the substrate; forming a via in the second insulating film, the via being connected to the first and second electrodes, respectively; And a step of forming the upper wiring in.

상기한 구성을 구비하는 본 발명에 의하면, 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 반복적으로 교번하여 복수회로 적층된 라미네이트 구조를 갖는 유전체를 제공함으로써, 칩 사이즈 감소를 위한 다양한 아날로그 설계에 모두 사용가능하고, 특히 고용량(4fF/㎛2)이면서 고전압(15V)을 사용하는 아날로그 설계에 특히 유용하게 적용할 수 있다.According to the present invention having the above-described configuration, it is possible to provide a dielectric material having a laminate structure in which a plurality of circuits are repeatedly alternated with an aluminum oxide film (Al 2 O 3 ) and a hafnium oxide film (HfO 2 ) It can be used for analog designs, and is especially useful for analog designs that use high voltage (15V) and high capacity (4fF / ㎛ 2 ).

도 1은 본 발명의 실시예에 따른 유전체를 도시한 단면도.
도 2는 본 발명의 또 다른 실시예에 따른 유전체를 도시한 단면도.
도 3은 도 1에 도시된 유전체를 포함하는 캐패시터를 도시한 단면도.
도 4a 내지 도 4d는 도 3에 도시된 캐패시터 제조방법을 도시한 공정 단면도.
도 5a 내지 도 5e는 도 3에 도시된 캐패시터를 포함하는 반도체 소자 제조방법을 도시한 공정 단면도.
도 6은 MIM 캐패시터의 전류-전압(I-V) 특성을 도시한 도면.
도 7은 알루미늄산화막(Al2O3)의 두께 비율에 따른 브레이크다운 필드를 도시한 도면.
도 8은 알루미늄산화막(Al2O3)의 두께 비율에 따른 VCC2를 도시한 도면.
도 9는 라미네이트 구조에서 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 교번하여 반복적으로 적층되는 회수에 대한 브레이크다운 필드 특성을 도시한 도면.
도 10은 본 발명의 실시예에 따른 유전체를 포함하는 캐패시터의 I-V 특성을 도시한 도면.
도 11은 캐패시터 제조공정시 하부전극 상에 유전체를 남기는 방법(split1)과 유전체를 모두 제거하는 방법(split2)으로 캐패시터를 구현하였을 때 I-V 특성을 도시한 도면.1 is a cross-sectional view of a dielectric according to an embodiment of the present invention;
2 is a cross-sectional view illustrating a dielectric according to another embodiment of the present invention;
3 is a cross-sectional view of a capacitor including the dielectric shown in FIG.
4A to 4D are process cross-sectional views illustrating a method of manufacturing the capacitor shown in FIG.
5A to 5E are process cross-sectional views illustrating a method of manufacturing a semiconductor device including the capacitor shown in FIG.
6 shows current-voltage (IV) characteristics of a MIM capacitor;
7 is a view showing a breakdown field according to a thickness ratio of an aluminum oxide film (Al 2 O 3 );
Figure 8 is a view showing a VCC2 according to the thickness ratio of the aluminum oxide film (Al 2 O 3).
9 is a view showing a breakdown field characteristic for the number of times the aluminum oxide film (Al 2 O 3 ) and the hafnium oxide film (HfO 2 ) are alternately repeatedly laminated in the laminate structure.
10 illustrates IV characteristics of a capacitor including a dielectric according to an embodiment of the present invention.
11 shows IV characteristics when a capacitor is implemented by a method (split 1) for leaving a dielectric on a lower electrode in a capacitor manufacturing process and a method (split 2) for removing both dielectrics.

이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다. Best Mode for Carrying Out the Invention Hereinafter, the most preferred embodiment of the present invention will be described with reference to the accompanying drawings. In addition, in the drawings, the thickness and spacing of layers and regions are exaggerated for convenience and clarity of description, and it should be understood that when a layer is referred to as being "on" or "over" another layer, It may be formed directly on another layer, region or substrate, or a third layer may be interposed therebetween. In the drawings, the same reference numerals denote the same layers throughout the specification, and when an alphabet is included in each drawing number, the same layer is partially deformed through an etching or polishing process or the like.

실시예Example

도 1 및 도 2는 본 발명의 실시예에 따른 유전체를 설명하기 위해 도시한 단면도이다. 1 and 2 are cross-sectional views illustrating a dielectric according to an embodiment of the present invention.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 유전체는 알루미늄산화막(Al2O3)(101)과 하프늄산화막(HfO2)(102)이 반복적으로 교번하여 복수회로 적층되고, 최하부층(bot)과 최상부층(top)은 서로 동일 물질로 적층된 라미네이트(laminate) 구조를 갖는다. 즉, 본 발명의 실시예에 따른 유전체는 밴드 갭(band gap)이 큰 고유전막, 바람직하게는 실리콘산화막(SiO2) 또는 탄탈륨산화막(Ta2O3)보다 밴드 갭이 큰 고유전막으로 알루미늄산화막(Al2O3)(101)과 하프늄산화막(HfO2)(102)이 교번하여 적층되고, 샌드위치(sandwich) 구조가 아닌 라미네이트 구조를 갖는다. Referring to FIGS. 1 and 2, a dielectric according to an embodiment of the present invention is formed by stacking a plurality of circuits repeatedly with alternating aluminum oxide (Al 2 O 3 ) 101 and hafnium oxide (HfO 2 ) The bot and the top layer have a laminate structure laminated with the same material. That is, the dielectric according to the embodiment of the present invention is a high-k film having a high band gap, preferably a high-k dielectric film having a band gap larger than that of the silicon oxide film (SiO 2 ) or the tantalum oxide film (Ta 2 O 3 ) (Al 2 O 3 ) 101 and a hafnium oxide film (HfO 2 ) 102 are alternately laminated and have a laminate structure not sandwich structure.

본 발명의 실시예에 따른 유전체는 전술한 바와 같이 균일한 특성(선형성 포함)을 확보하기 위해 최하부층(bot)과 최상부층(top)은 동일 물질로 형성한다. 예컨대, 도 1과 같이, 최하부층(bot)과 최상부층(top)이 알루미늄산화막(Al2O3)으로 이루어진 라미네이트 구조를 가질 수 있다. 또한, 도 2와 같이, 최하부층(bot)과 최상부층(top)이 하프늄산화막(HfO2)으로 이루어진 라미네이트 구조를 가질 수도 있다. The dielectric according to the embodiment of the present invention is formed of the same material as the bottom layer (bot) and the top layer (top) in order to ensure uniform characteristics (including linearity) as described above. For example, as shown in FIG. 1, the lowermost layer bot and the top layer may have a laminate structure made of an aluminum oxide film (Al 2 O 3 ). In addition, as shown in FIG. 2, the lowermost layer bot and the top layer may have a laminate structure composed of a hafnium oxide film (HfO 2 ).

본 발명의 실시예에 따른 유전체 구조에 있어서, 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 적층된 적층막(AH 또는 HA)(여기서, A는 알루미늄산화막(Al2O3), H는 하프늄산화막(HfO2))을 한 쌍으로하고, 이러한 쌍이 적층되는 회수는 2회 이상 바람직하게는 2~30회, 더욱 바람직하게는 9회로 한다. 예컨대, 9회인 경우, '9AH+A(AHAHAHAHAHAHAHAHAHA)'가 된다. In the dielectric structure according to the embodiment of the present invention, a laminated film (AH or HA) in which an aluminum oxide film (Al 2 O 3 ) and a hafnium oxide film (HfO 2 ) are laminated, wherein A represents an aluminum oxide film (Al 2 O 3 ) , H is a hafnium oxide film (HfO 2 )), and the number of times of stacking these pairs is 2 or more, preferably 2 to 30, more preferably 9. For example, if it is nine times, it becomes '9AH + A (AHAHAHAHAHAHAHAHAHA)'.

본 발명의 실시예에 따른 유전체의 라미네이트 구조를 구성하는 알루미늄산화막(Al2O3)(101)의 총 두께는 하프늄산화막(HfO2)(102)의 총 두께보다 얇게 형성된다. 바람직하게는 유전체의 총 두께에서 알루미늄산화막(Al2O3)(101)의 총 두께의 비율은 10~30%로 된다. The total thickness of the aluminum oxide film (Al 2 O 3 ) 101 constituting the laminate structure of the dielectric according to the embodiment of the present invention is formed to be thinner than the total thickness of the hafnium oxide film (HfO 2 ) 102. Preferably, the ratio of the total thickness of the aluminum oxide film (Al 2 O 3 ) 101 to the total thickness of the dielectric is 10 to 30%.

본 발명의 실시예에 따른 유전체의 라미네이트 구조의 총 두께는 20~300Å이 된다. 라미네이트 구조 내에서 알루미늄산화막(Al2O3)(101)은 서로 동일 또는 다른 두께로 형성된다. 또한, 하프늄산화막(HfO2)(102)은 서로 동일 또는 다른 두께로 형성된다.The total thickness of the laminate structure of the dielectric according to the embodiment of the present invention is 20 to 300 ANGSTROM. Aluminum oxide films (Al 2 O 3 ) 101 in the laminate structure are formed to have the same or different thicknesses. The hafnium oxide film (HfO 2 ) 102 is formed to have the same or different thicknesses.

본 발명의 실시예에 따른 유전체의 라미네이트 구조에서, 최하부층(bot) 및 최상부층(top)은 최하부층(bot)과 최상부층(top) 사이에 개재된 다른 층보다 두껍게 형성된다. 또한, 최하부층(bot) 및 최상부층(top)은 다른 층보다 얇게 형성될 수도 있다. In the laminate structure of a dielectric according to an embodiment of the present invention, the bottom and top layers are formed thicker than the other layers interposed between the bottom layer bot and the top layer top. In addition, the lowermost layer (bot) and top layer (top) may be formed thinner than the other layers.

본 발명의 실시예에 따른 유전체에 있어서, 알루미늄산화막(Al2O3)(101)은 5~10Å의 두께로 형성된다. 하프늄산화막(HfO2)은 40Å 이상의 두께로 증착하는 경우 결정화가 이루어지기 때문에 하프늄산화막(HfO2)(102)은 10~40Å의 두께로 형성한다.In the dielectric according to the embodiment of the present invention, the aluminum oxide film (Al 2 O 3 ) 101 is formed to a thickness of 5 to 10 Å. Since the hafnium oxide film (HfO 2 ) is crystallized when deposited to a thickness of 40 Å or more, the hafnium oxide film (HfO 2 ) 102 is formed to a thickness of 10 to 40 Å.

본 발명의 실시예에 따른 유전체에 있어서, 알루미늄산화막(Al2O3)(101) 및 하프늄산화막(HfO2)(102)에는 유전체의 파괴전압(breakdown voltage) 특성을 개선시키기 위해 각각 전이금속 중 어느 하나의 금속원소가 도핑될 수 있다. 전이금속으로는 란탄(La), 이트륨(Y), 이리듐(Ir), 로듐(Rh), 오스뮴(Os), 팔라듐(Pd), 루테늄(Ru) 등을 사용할 수 있다. (Al 2 O 3 ) 101 and the hafnium oxide film (HfO 2 ) 102 in the dielectric according to the embodiment of the present invention, in order to improve the breakdown voltage characteristic of the dielectric, Any one metal element can be doped. As the transition metal, lanthanum (La), yttrium (Y), iridium (Ir), rhodium (Rh), osmium (Os), palladium (Pd), ruthenium (Ru) and the like can be used.

본 발명의 실시예에 따른 유전체에 있어서, 알루미늄산화막(Al2O3)(101) 및 하프늄산화막(HfO2)(102)은 플라즈마 원자층 증착(Plasma Enhanced Atomic Layer Deposition, PEALD)방식 또는 열적 원자층 증착(Thermal ALD)방식으로 증착한다. 또는, 플라즈마 원자층 증착방식과 열적 원자층 증착 방식을 함께 사용하여 증착할 수도 있다. In the dielectric according to the embodiment of the present invention, the aluminum oxide film (Al 2 O 3 ) 101 and the hafnium oxide film (HfO 2 ) 102 are formed by a plasma atomic layer deposition (PEALD) And is deposited by a thermal ALD method. Alternatively, the plasma atomic layer deposition method and the thermal atomic layer deposition method may be used together.

증착방식을 달리하면, 반응가스 및 공정조건 등이 바뀌게 되면서 막질 및 특성이 바뀌게 되며, 이를 통해 유전체 양면(상면과 배면)의 계면을 비슷한 상태로 조절할 수 있다. 단, 열적 원자층 증착방식으로 고유전막을 증착할 시에는 플라즈마 원자층 증착방식보다 증착속도가 감소하기 때문에 처리량(throughput) 측면에서는 불리할 수도 있다. 따라서, 유전체 중 일부 알루미늄산화막(Al2O3)에 대해서만 열적 원자층 증착방식을 진행하면 처리량에 큰 영향없이 선형성을 개선시킬 수 있다. When the deposition method is changed, the reaction gas and the process conditions are changed, and the film quality and characteristics are changed. Thus, the interface between the dielectric surface (top surface and back surface) can be controlled to a similar state. However, in the case of depositing the high-k film by the thermal atomic layer deposition method, the deposition rate may be lower than the plasma atomic layer deposition method, which may be disadvantageous in terms of throughput. Therefore, if the thermal atomic layer deposition method is performed only for a part of the aluminum oxide film (Al 2 O 3 ) of the dielectric, the linearity can be improved without greatly affecting the throughput.

도 3은 도 1에 도시된 유전체를 포함하는 MIM 캐패시터를 도시한 단면도이다. 3 is a cross-sectional view illustrating a MIM capacitor including the dielectric shown in FIG.

도 3을 참조하면, 본 발명에 따른 MIM 캐패시터는 제1 전극(104)과, 제1 전극(104) 상에 형성된 유전체(103)와, 유전체(103) 상에 형성된 제2 전극(105)을 포함한다. 3, a MIM capacitor according to the present invention includes a first electrode 104, a dielectric 103 formed on the first electrode 104, and a second electrode 105 formed on the dielectric 103 .

유전체(103)의 라미네이트 구조에서, 누설전류 측면에서 상대적으로 특성이 우수한 알루미늄산화막(Al2O3)(101)은 하프늄산화막(HfO2)(102)의 양측에서 하프늄산화막(HfO2)의 파괴전압으로 인한 급격한 누설전류의 발생을 막아준다. 또한, 고전압 소자에서 요구되는 수준의 누설전류 및 파괴전압을 얻기 위하여 샌드위치 구조가 아닌 라미네이트 구조로 알루미늄산화막(Al2O3)(101)과 하프늄산화막(HfO2)(102)을 적층한다. In the laminate structure of the dielectric 103, a relatively properties superior aluminum oxide (Al 2 O 3) in the leak current side 101 is the destruction of the hafnium oxide (HfO 2) (102), hafnium oxide (HfO 2) on either side of the This prevents sudden leakage current due to voltage. In order to obtain a leakage current and a breakdown voltage of a level required in a high voltage device, an aluminum oxide film (Al 2 O 3 ) 101 and a hafnium oxide film (HfO 2 ) 102 are laminated in a laminate structure other than a sandwich structure.

제1 및 제2 전극(104, 105)은 서로 수직방향 또는 수평방향으로 배열될 수 있다. 금속막, 금속질화막 또는 이들의 적층막 중 어느 하나를 포함한다. 금속막은 전이금속 중 어느 하나이고, 금속질화막은 전이금속질화막 중 어느 하나일 수 있다. 전이금속은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W)일 수 있다. 금속질화막으로는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐질화막(WN)일 수 있다. 또한, 제1 및 제2 전극(104, 105)은 서로 동일 또는 서로 다른 물질로 형성될 수 있다. 바람직하게는 균일한 특성을 확보하기 위해 서로 동일 물질로 형성된다.The first and second electrodes 104 and 105 may be arranged vertically or horizontally with respect to each other. A metal film, a metal nitride film, or a laminated film thereof. The metal film may be any one of transition metals, and the metal nitride film may be any one of transition metal nitride films. The transition metal may be titanium (Ti), tantalum (Ta), or tungsten (W). The metal nitride film may be a titanium nitride film (TiN), a tantalum nitride film (TaN), or a tungsten nitride film (WN). Also, the first and second electrodes 104 and 105 may be formed of the same or different materials. Preferably, they are formed of the same material to ensure uniform characteristics.

도 4a 내지 도 4d는 도 3에 도시된 MIM 캐패시터 제조방법을 도시한 공정 단면도이다. 4A to 4D are process cross-sectional views illustrating a method of manufacturing the MIM capacitor shown in FIG.

도 4a에 도시된 바와 같이, 제1 전극(104)을 형성한다. 제1 전극(104)은 PVD(Physical Vapor Deposition) 방식 또는 CVD(Chemical Vapor Deposition) 방식으로 형성할 수 있다. PVD 방식에서는 원주형 성장(columnar growth)이 일어나 증착되는 층의 표면이 매끄럽지 못하기 때문에 CVD 방식으로 형성하는 것이 바람직하다. As shown in FIG. 4A, a first electrode 104 is formed. The first electrode 104 may be formed by a PVD (Physical Vapor Deposition) method or a CVD (Chemical Vapor Deposition) method. In the PVD method, columnar growth occurs, and the surface of the layer to be deposited is not smooth, so it is preferable to be formed by the CVD method.

도 6과 같이, MIM 캐패시터에서, 제1 및 제2 전극(104, 105)의 표면 거칠기(roughness)가 좋지 않은 경우 전압의 인가방향에 따라 캐패시터의 전류-전압(I-V) 특성이 달라지게 된다. 이에 따라, 제1 전극(104)에서 제2 전극(105)으로 전자가 이동할 때 전류-전압(I-V) 특성이 열화되는 문제가 발생된다. 즉, 도 6에 도시된 '200' 부위(원형)에서와 같이 낮은 전압에서 누설전류가 갑자기 증가하게 된다. As shown in FIG. 6, in the MIM capacitor, when the surface roughness of the first and second electrodes 104 and 105 is poor, the current-voltage (I-V) characteristic of the capacitor varies depending on the voltage application direction. Accordingly, when electrons move from the first electrode 104 to the second electrode 105, the current-voltage (I-V) characteristic deteriorates. That is, the leakage current suddenly increases at a low voltage as in the '200' portion (circle) shown in FIG.

이어서, 제1 전극(104) 상에 알루미늄산화막(Al2O3)(101)을 형성한다. 알루미늄산화막(Al2O3)(101)은 열적 원자층 증착방식 또는 플라즈마 원자층 증착방식으로 증착한다. Then, an aluminum oxide film (Al 2 O 3 ) 101 is formed on the first electrode 104. The aluminum oxide film (Al 2 O 3 ) 101 is deposited by a thermal atomic layer deposition method or a plasma atomic layer deposition method.

예컨대, 열적 원자층 증착방식은 소스공급단계, 퍼지단계, 반응가스공급단계 및 퍼지단계를 한 주기(1-cycle)로 하여 5~10 주기 이내로 실시한다. 알루미늄 소스가스로는 Al(CH3)3, Al(C2H5)3 및 Al을 포함한 화합물로 이루어진 그룹 중 선택된 어느 하나를 사용한다. 또한, 반응가스로는 수증기(H2O)를 사용하며, 250~350℃ 온도에서, 1.5~6.0Torr의 압력으로 실시한다. 또한, 플라즈마 원자층 증착방식은 알루미늄 소스가스로 Al(CH3)3, Al(C2H5)3 및 Al을 포함한 화합물로 이루어진 그룹 중 선택된 어느 하나를 사용한다. 또한, 반응가스로는 산소(O2), 수증기(H2O), 일산화질소(N2O) 또는 오존(O3) 중 어느 하나를 사용하며, 250~350℃ 온도에서, 2~5.0Torr의 압력으로 실시한다. 또한, 소스파워는 300~700W의 RF 파워를 사용한다.For example, the thermal atomic layer deposition method is performed within 5 to 10 cycles of the source supplying step, the purge step, the reactive gas supplying step, and the purge step by 1 cycle. As the aluminum source gas, any one selected from the group consisting of Al (CH 3 ) 3 , Al (C 2 H 5 ) 3, and a compound containing Al is used. Water (H 2 O) is used as the reaction gas, and the reaction is carried out at a temperature of 250 to 350 ° C. and a pressure of 1.5 to 6.0 Torr. The plasma atomic layer deposition method uses any one selected from the group consisting of Al (CH 3 ) 3 , Al (C 2 H 5 ) 3 and Al-containing compounds as an aluminum source gas. The reaction gas may be any one of oxygen (O 2 ), water vapor (H 2 O), nitrogen monoxide (N 2 O) or ozone (O 3 ) Perform with pressure. The source power is 300 to 700 W of RF power.

이어서, 도 4b에 도시된 바와 같이, 알루미늄산화막(Al2O3)(101) 상에 하프늄산화막(HfO2)(102)을 형성한다. 하프늄산화막(HfO2)(102)은 플라즈마 원자층 증착방식으로 형성한다. 예컨대, 플라즈마 원자층 증착방식에서 하프늄 소스가스로는 C16H36HfO4 또는 TEMA-Hf(Tetrakis ethylmethyamino Hafnium, Hf[N(CH3)(C2H5]4)를 사용한다. 또한, 반응가스로는 산소(O2), 수증기(H2O), 일산화질소(N2O) 또는 오존(O3) 중 어느 하나를 사용한다. 또한, 250~350℃ 온도에서, 2~5.0Torr의 압력으로 실시한다.Next, as shown in FIG. 4B, a hafnium oxide film (HfO 2 ) 102 is formed on the aluminum oxide film (Al 2 O 3 ) 101. The hafnium oxide film (HfO 2 ) 102 is formed by a plasma atomic layer deposition method. For example, C 16 H 36 HfO 4 or TEMA-Hf (Tetrakis ethylmethylamino hafnium, Hf [N (CH 3 ) (C 2 H 5 ) 4 ) is used as the hafnium source gas in the plasma atomic layer deposition method. (O 2 ), water vapor (H 2 O), nitrogen monoxide (N 2 O) or ozone (O 3 ) Conduct.

이어서, 도 4c에 도시된 바와 같이, 도 4a 및 도 4b에서 실시된 공정을 반복적으로 실시하여 알루미늄산화막(Al2O3)(101)과 하프늄산화막(HfO2)(102)이 라미네이트 구조로 교번하여 적층된 유전체(103)를 형성한다. 유전체(103)는 하나의 증착장비를 이용하여 동일 챔버 내에서 인-시튜(in-situ) 공정으로 형성하는 것이 바람직하다. 4A and 4B, the aluminum oxide (Al 2 O 3 ) 101 and the hafnium oxide (HfO 2 ) 102 are alternately laminated in a laminate structure, as shown in FIG. 4C. Thereby forming a laminated dielectric body 103. [ The dielectric 103 is preferably formed in-situ within the same chamber using one deposition equipment.

이어서, 도 4d에 도시된 바와 같이, 유전체(103) 상에 제2 전극(105)을 형성한다. 제2 전극(105)은 제1 전극(104)과 동일 물질을 이용하여 동일한 방법으로 형성할 수 있다. Next, as shown in Fig. 4D, a second electrode 105 is formed on the dielectric 103. Then, as shown in Fig. The second electrode 105 may be formed using the same material as the first electrode 104 by the same method.

도 5a 내지 도 5e는 도 3에 도시된 캐패시터를 포함하는 반도체 소자 제조방법을 도시한 공정 단면도이다. 5A to 5E are process cross-sectional views illustrating a method of manufacturing a semiconductor device including the capacitor shown in FIG.

먼저, 도 5a에 도시된 바와 같이, 일련의 제조공정을 통해 구조물이 형성된 기판(201) 상에 제1 절연막(202)을 형성한다. 제1 절연막(202)은 산화막으로 형성한다. 예컨대, BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성하거나 이들이 2층 이상 적층된 적층막으로 형성할 수 있다. 이외에도, SOD(Spin On Dielectric)막과 같이 스핀 코팅(spin coating) 방식으로 도포되는 막으로 형성할 수도 있다. First, as shown in FIG. 5A, a first insulating layer 202 is formed on a substrate 201 on which a structure is formed through a series of manufacturing processes. The first insulating film 202 is formed of an oxide film. For example, any one selected from the group consisting of borophosphosilicate glass (BPSG), phosphosilicate glass (PSG), borosilicate glass (BSG), un-doped silicate glass (USG), tetraethyl ortho silicate (TEOS), and high density plasma Or a laminated film in which two or more thereof are laminated. In addition, it may be formed of a film which is applied by a spin coating method like an SOD (Spin On Dielectric) film.

이어서, 제1 절연막(202) 상에 하부배선용 도전막(203)을 증착한다. 예컨대, 도전막(203)으로는 전이금속 중 어느 하나를 사용한다. 바람직하게는 알루미늄(Al)을 사용한다. Subsequently, the lower wiring conductive film 203 is deposited on the first insulating film 202. For example, any one of the transition metals may be used for the conductive film 203. Preferably, aluminum (Al) is used.

이어서, 도 5b에 도시된 바와 같이, 도전막(203)을 연마하여 하부배선(203A)을 형성한다. 도전막(203)으로 알루미늄을 사용하는 경우 알루미늄 표면의 거칠기로 인해 캐패시터의 누설전류 특성에 영향을 줄 수 있기 때문에 도전막(203)을 목표치 두께보다 두껍게 증착한 후 연마공정, 예컨대 화학적기계적연마(Chemical Mechanical Polishing, CMP)공정을 실시하여 하부배선(203A)의 표면을 매끄럽게 연마한다. Then, as shown in Fig. 5B, the conductive film 203 is polished to form a lower wiring 203A. When aluminum is used for the conductive film 203, the leakage current characteristics of the capacitor may be affected by the roughness of the aluminum surface. Therefore, after the conductive film 203 is deposited to have a thickness larger than the target thickness, a polishing process such as chemical mechanical polishing Chemical mechanical polishing (CMP) process is performed to smoothly polish the surface of the lower wiring 203A.

이어서, 하부배선(203A) 상에 제1 전극(104)을 형성한다. 제1 전극(104)은 하부배선(203A)의 상부면의 평탄도를 그대로 따라가기 위해 CVD 방식을 이용하여 형성하는 것이 바람직하다. 예컨대, 제1 전극(104)은 티타늄질화막(TiN)으로 형성한다.Then, the first electrode 104 is formed on the lower wiring 203A. The first electrode 104 is preferably formed using a CVD method to follow the flatness of the upper surface of the lower wiring 203A. For example, the first electrode 104 is formed of a titanium nitride film (TiN).

이어서, 도 5c에 도시된 바와 같이, 도 4a에서 도 4d에서 설명한 바와 같은 방법으로 제1 전극(104) 상에 유전체(103)와 제2 전극(105)을 순차적으로 형성한다. Next, as shown in FIG. 5C, the dielectric 103 and the second electrode 105 are sequentially formed on the first electrode 104 in the manner described with reference to FIGS. 4A to 4D.

이어서, 제2 전극(105)과 유전체(103)를 식각한다. 이때, 유전체(103)는 제1 전극(104)이 노출되도록 식각하는 것이 아니라, 제1 전극(104) 상에 일정 두께 잔류되도록 한다. 잔류되는 두께는 유전체(103)의 총 두께의 1/4~2/4, 바람직하게는 1/4가 되도록 한다. 잔류되는 유전체(103)는 제1 전극(104)을 보호하는 기능을 한다. 유전체(103)가 모두 식각되는 경우 제1 전극(104) 또한 일부 식각되어 식각 부산물로서 금속계 폴리머(metallic polymer)가 발생하고, 이러한 금속계 폴리머는 제1 및 제2 전극(104, 105) 간에 전기적인 단락을 유발시켜 높은 누설전류를 야기한다. Then, the second electrode 105 and the dielectric 103 are etched. At this time, the dielectric 103 is not etched so that the first electrode 104 is exposed, but is left on the first electrode 104 to a predetermined thickness. The remaining thickness is set to 1/4 to 2/4, preferably 1/4 of the total thickness of the dielectric 103. The remaining dielectric 103 functions to protect the first electrode 104. When the dielectric 103 is etched, the first electrode 104 is partially etched to produce a metallic polymer as an etching by-product. The metal polymer is electrically connected between the first and second electrodes 104 and 105 Causing a short circuit, resulting in high leakage current.

이어서, 도 5d에 도시된 바와 같이, 제2 전극(105)과 유전체(103)를 덮도록 기판(201) 상에 제2 절연막(204)을 형성한다. 제2 절연막(204)은 산화막으로 형성한다. 5D, a second insulating layer 204 is formed on the substrate 201 so as to cover the second electrode 105 and the dielectric layer 103. Next, as shown in FIG. The second insulating film 204 is formed of an oxide film.

이어서, 제1 전극(104)과 제2 전극(105)과 각각 접속되는 비아(via, 205)를 형성한다. 비아(205)는 제2 절연막(204)을 식각하여 그 내부에 형성한다. 비아(205)는 제1 및 제2 전극(104, 105)을 각각 상부배선(206)과 접속시키는 콘택 플러그(contact plug)로 기능한다. 비아(205)는 전이금속 중 어느 하나로 형성할 수 있다.  A via 205 is then formed which is connected to the first electrode 104 and the second electrode 105, respectively. The vias 205 are etched to form the second insulating film 204 therein. The vias 205 serve as contact plugs connecting the first and second electrodes 104 and 105 to the upper interconnect 206, respectively. The vias 205 may be formed of any one of the transition metals.

이어서, 도 5e에 도시된 바와 같이, 비아(205)와 접속되도록 제2 절연막(204) 상에 상부배선(206)을 형성한다. 상부배선(206)은 전이금속 중 어느 하나로 형성할 수 있다. 바람직하게는 알루미늄(Al), 구리(Cu) 또는 백금(Pt)으로 형성한다. Then, as shown in FIG. 5E, an upper wiring 206 is formed on the second insulating film 204 to be connected to the via 205. Next, as shown in FIG. The upper wiring 206 may be formed of any one of transition metals. And is preferably formed of aluminum (Al), copper (Cu), or platinum (Pt).

이하, 본 발명의 실시예에 따른 유전체의 특성에 대해 구체적으로 설명하기로 한다.Hereinafter, the characteristics of the dielectric according to the embodiment of the present invention will be described in detail.

실험예1Experimental Example 1

정전용량 밀도를 고용량(4fF/㎛2, 100KHz)으로 타겟팅(targeting)한 후, 고전압용으로 사용하기 위해서 유전체의 구조를 하기 표 1과 같이 설정하여 실험을 진행하였다. After targeting the capacitance density to a high capacity (4 fF / 탆 2 , 100 KHz), the structure of the dielectric was set as shown in Table 1 for use for high voltage and the experiment was conducted.

구조rescue 세부구조Detailed structure splitsplit Al2O3 portion(%)Al 2 O 3 portion (%)

샌드위치

Sandwich


AHA
(Al2O3/HfO2/Al2O3)
AHA
(Al 2 O 3 / HfO 2 / Al 2 O 3)
1One 1212 22 2626 33 4444 HAH
(HfO2/Al2O3/HfO2)
HAH
(HfO 2 / Al 2 O 3 / HfO 2)
44 2222 55 3636 66 5252 라미네이트


Laminate


3AH+A3AH + A 77 2626 5AH+A5AH + A 88 2626 7AH+A7AH + A 99 3737 9AH+A9AH + A 1010 3737

도 7은 유전체의 구조를 샌드위치로 하였을 때 유전체의 전체 두께에서 알루미늄산화막(Al2O3)이 차지하는 두께 비율에 대한 브레이크다운 필드(breakdown field(MV/cm)) 특성을 보여주는 도면이다. 도 7에서와 같이, 브레이크다운 필드는알루미늄산화막(Al2O3)의 두께 비율에 대하여 선형적으로 증가하는 것을 알 수 있다. 이러한 결과는 브레이크다운 필드가 AHA와 HAH 두 구조에 상관없이 유전체의 총 두께에서 알루미늄산화막(Al2O3)의 두께가 차지하는 비율에 기인하는 것을 알 수 있다. 7 is a view showing a breakdown field (MV / cm) characteristic with respect to the ratio of the thickness occupied by the aluminum oxide film (Al 2 O 3 ) in the total thickness of the dielectric body when the dielectric structure is sandwiched. 7, it can be seen that the breakdown field linearly increases with respect to the thickness ratio of the aluminum oxide film (Al 2 O 3 ). These results indicate that the breakdown field is due to the ratio of the thickness of aluminum oxide (Al 2 O 3 ) to the total thickness of the dielectric regardless of the structure of AHA and HAH.

그러나, 알루미늄산화막(Al2O3)의 두께 비율을 증가시키면 상대적으로 하프늄산화막(HfO2)의 두께 비율이 감소한다. 이 때문에 알루미늄산화막(Al2O3)의 두께 비율을 증가시키는 경우 하프늄산화막(HfO2)의 전체 두께가 얇아져 파괴전압이 낮아질 수 있다. However, when the thickness ratio of the aluminum oxide film (Al 2 O 3 ) is increased, the thickness ratio of the hafnium oxide film (HfO 2 ) relatively decreases. Therefore, when the thickness ratio of the aluminum oxide film (Al 2 O 3 ) is increased, the entire thickness of the hafnium oxide film (HfO 2 ) becomes thin, and the breakdown voltage can be lowered.

도 8은 알루미늄산화막(Al2O3)의 두께 비율에 대한 VCC2(Voltage Coefficient of Capacitance)값을 보여주는 도면이다. 도 8에서와 같이, 알루미늄산화막(Al2O3)의 두께 비율을 증가시키는 경우 VCC2(Voltage Coefficient of Capacitance)값이 증가하기 때문에 알루미늄산화막(Al2O3)의 두께를 무한정 증가시키기에는 한계가 있다. 8 is a graph showing a value of VCC2 (Voltage Coefficient of Capacitance) with respect to a thickness ratio of an aluminum oxide film (Al 2 O 3 ). As shown in Figure 8, is the limit fit a indefinitely increase the thickness of the aluminum oxide film (Al 2 O 3), because increasing the value VCC2 (Voltage Coefficient of Capacitance) when increasing the thickness ratio of the aluminum oxide film (Al 2 O 3) have.

VCC2값을 고려하였을 때, 알루미늄산화막(Al2O3)의 두께 비율은 10~30%가 바람직하다. 또한, HAH 구조보다는 AHA 구조가 바람직하다. 하지만, 전술한 바와 같이, 알루미늄산화막(Al2O3)의 두께 비율을 감소시키면 그만큼 브레이크다운 필드가 감소하게 된다. 따라서, 감소되는 브레이크다운 필드를 보상하기 위해서는 캐패시터의 유전체 구조를 샌드위치 구조 대신에 라미네이트 구조로 변경하는 것이 바람직하다. Considering the VCC2 value, the thickness ratio of the aluminum oxide film (Al 2 O 3) is preferably 10 to 30%. Also, the AHA structure is preferred over the HAH structure. However, as described above, when the thickness ratio of the aluminum oxide film (Al 2 O 3 ) is reduced, the breakdown field is reduced accordingly. Therefore, it is desirable to change the dielectric structure of the capacitor to a laminated structure instead of the sandwich structure in order to compensate for the reduced breakdown field.

도 9는 라미네이트 구조에서 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 교번하여 반복적으로 적층되는 회수에 대한 브레이크다운 필드 특성을 도시한 도면이다. 도 9에서와 같이, 라미네이트 구조에서, 알루미늄산화막(Al2O3)과 하프늄산화막(HfO2)이 교번하여 반복적으로 적층되는 회수가 증가할 수록 브레이크다운 필드가 증가하는 것을 알 수 있다. 즉, 유전체의 구조를 샌드위치 구조가 아닌 라미네이트 구조로 복수회 적층하면 VCC2 특성을 개선시키면서 브레이크다운 필드를 증가시킬 수 있다. 9 is a view showing a breakdown field characteristic for the number of times the aluminum oxide film (Al 2 O 3 ) and the hafnium oxide film (HfO 2 ) are alternately repeatedly laminated in the laminate structure. As shown in FIG. 9, it can be seen that in the laminated structure, the breakdown field increases as the number of times the aluminum oxide film (Al 2 O 3 ) and the hafnium oxide film (HfO 2 ) are alternately repeatedly stacked increases. That is, when the dielectric structure is laminated a plurality of times in a laminate structure other than the sandwich structure, the breakdown field can be increased while improving the VCC2 characteristic.

도 10은 본 발명의 실시예에 따른 유전체를 포함하는 캐패시터의 I-V 특성을 도시한 도면이다. 도 10에서와 같이, 캐패시터의 I-V 거동을 살펴보면, 16.7V까지 누설전류 밀도를 1fA/㎛2 이하로 제어할 수 있다. 따라서, 고용량(4fF/㎛2), 고전압(15V, 1fA/㎛2)용 캐패시터 제조가 가능하여 고전압이 요구되는 소자에 사용가능하다. 10 is a graph showing IV characteristics of a capacitor including a dielectric according to an embodiment of the present invention. Referring to the IV behavior of the capacitor as shown in FIG. 10, the leakage current density can be controlled to be lower than 1 fA / 탆 2 up to 16.7 V. Therefore, it is possible to manufacture a capacitor for a high capacity (4fF / 占 퐉 2 ) and a high voltage (15V, 1fA / 占 퐉 2 ), so that it can be used for a device requiring high voltage.

실험예2Experimental Example 2

캐패시터를 구현함에 있어서, 정전용량은 유전체의 두께와 유전상수에 의해 결정되고, I-V 특성은 유전체의 두께와 막질에 의해 결정된다. 하지만, 이러한 것은 캐패시터의 제조공정시 다른 공정이 안정적으로 구현되었을 때 가능하다. 캐패시터를 구현함에 있어서, 중요한 공정은 도 5c에서와 같이 제2 전극(105)(상부전극)을 식각하는 공정이다. In implementing the capacitor, the capacitance is determined by the thickness and dielectric constant of the dielectric, and the I-V characteristic is determined by the thickness of the dielectric and the film quality. However, this is possible when another process is stably implemented in the manufacturing process of the capacitor. In implementing the capacitor, an important step is to etch the second electrode 105 (upper electrode) as shown in FIG. 5C.

도 11은 제2 전극(105)을 식각할 때, 제1 전극(104)(하부전극) 상에 유전체를 남기는 방법(split1)과 유전체를 모두 제거하는 방법(split2)으로 캐패시터를 구현하였을 때 I-V 특성을 도시한 도면이다. 도 11에서와 같이 'split1'에 비해 'split2'에서 누설전류가 높게 나타나는 것을 알 수 있다. 이는, 제1 전극(104)이 일부 식각되면서 금속성 폴리머가 형성되어 캐패시터 측면에 달라 붙어 누설전류를 유발시키기 때문으로 판단된다. 그러므로, 캐패시터의 제2 전극(105)을 식각할 때 상부전극 식각 후 유전체를 일부 남겨두어야 이러한 문제를 원천적으로 방지할 수 있다. 11 illustrates a method (split 1) for leaving a dielectric on the first electrode 104 (lower electrode) and a method for removing both dielectrics (split 2) when the second electrode 105 is etched. Fig. As shown in FIG. 11, it can be seen that the leakage current is higher in 'split 2' than in 'split 1'. This is because the first electrode 104 is partly etched and a metallic polymer is formed to stick to the side surface of the capacitor to cause a leakage current. Therefore, when the second electrode 105 of the capacitor is etched, it is necessary to leave a part of the dielectric after etching the upper electrode to prevent such a problem.

이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 예를 들면, 비휘발성 메모리 소자에서 메모리 셀의 유전체에도 적용할 수 있다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it can be applied to a dielectric of a memory cell in a nonvolatile memory element. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention.

101 : 알루미늄산화막(Al2O3)
102 : 하프늄산화막(HfO2)
103 : 유전체
104 : 제1 전극(하부전극)
105 : 제2 전극(상부전극)
201 : 기판
202 : 제1 절연막
203 : 도전막
203A : 하부배선
204 : 제2 절연막
205 : 비아
206 : 상부배선101: Aluminum oxide film (Al 2 O 3 )
102: hafnium oxide film (HfO 2 )
103: Dielectric
104: first electrode (lower electrode)
105: second electrode (upper electrode)
201: substrate
202: first insulating film
203: conductive film
203A: Lower wiring
204: second insulating film
205: Via
206: upper wiring

Claims (23)

알루미늄산화막과 하프늄산화막이 반복적으로 교번하여 복수회로 적층되고 최하부층과 최상부층은 서로 동일 물질로 적층된 라미네이트 구조를 가지며, 상기 하프늄산화막은 결정화되지 않고, 10~40Å의 두께를 갖는 유전체.Wherein the aluminum oxide film and the hafnium oxide film are repeatedly alternated so that a plurality of circuits are laminated and the lowermost layer and the topmost layer have a laminated structure laminated with the same material, and the hafnium oxide film is not crystallized and has a thickness of 10 to 40 ANGSTROM. 제 1 항에 있어서,
상기 최하부층 및 최상부층은 알루미늄산화막인 유전체.The method according to claim 1,
Wherein the lowermost layer and the uppermost layer are aluminum oxide films. 제 1 항에 있어서,
상기 최하부층 및 최상부층은 하프늄산화막인 유전체. The method according to claim 1,
Wherein the lowermost layer and the topmost layer are hafnium oxide films. 제 1 항에 있어서,
상기 복수회는 2~30회인 유전체.The method according to claim 1,
Wherein the plurality of times is 2 to 30 times. 제 1 항에 있어서,
상기 라미네이트 구조에서,
상기 알루미늄산화막의 총 두께는 상기 하프늄산화막의 총 두께보다 얇은 유전체. The method according to claim 1,
In the laminate structure,
Wherein the total thickness of the aluminum oxide film is smaller than the total thickness of the hafnium oxide film. 제 5 항에 있어서,
상기 라미네이트 구조에서,
상기 알루미늄산화막의 총 두께의 비율은 상기 라미네이트 구조의 총 두께에 대해 10~30%인 유전체.6. The method of claim 5,
In the laminate structure,
Wherein the ratio of the total thickness of the aluminum oxide film to the total thickness of the laminate structure is 10 to 30%. 제 1 항에 있어서,
상기 라미네이트 구조의 총 두께는 20~300Å인 유전체.The method according to claim 1,
Wherein the total thickness of the laminate structure is 20 to 300 ANGSTROM. 제 1 항에 있어서,
상기 라미네이트 구조에서,
상기 알루미늄산화막은 서로 동일한 두께로 형성된 유전체.The method according to claim 1,
In the laminate structure,
Wherein the aluminum oxide film has the same thickness. 제 1 항에 있어서,
상기 라미네이트 구조에서,
상기 하프늄산화막은 서로 동일한 두께로 형성된 유전체.The method according to claim 1,
In the laminate structure,
Wherein the hafnium oxide film has the same thickness. 제 1 항에 있어서,
상기 라미네이트 구조에서,
상기 알루미늄산화막은 서로 다른 두께로 형성된 유전체.The method according to claim 1,
In the laminate structure,
Wherein the aluminum oxide film has a different thickness. 제 1 항에 있어서,
상기 라미네이트 구조에서,
상기 하프늄산화막은 서로 다른 두께로 형성된 유전체.The method according to claim 1,
In the laminate structure,
Wherein the hafnium oxide film has a different thickness. 제 1 항에 있어서,
상기 라미네이트 구조에서,
상기 최하부층 및 최상부층은 다른 층보다 두껍게 형성된 유전체.The method according to claim 1,
In the laminate structure,
Wherein the lowermost layer and the uppermost layer are thicker than the other layers. 제 1 항에 있어서,
상기 라미네이트 구조에서,
상기 최하부층 및 최상부층은 다른 층보다 얇게 형성된 유전체.The method according to claim 1,
In the laminate structure,
Wherein the lowermost layer and the uppermost layer are thinner than the other layers. 제 1 항에 있어서,
상기 알루미늄산화막은 5~10Å의 두께로 형성된 유전체.The method according to claim 1,
Wherein the aluminum oxide film is formed to a thickness of 5 to 10 angstroms. 제 1 항에 있어서,
상기 알루미늄산화막 및 하프늄산화막에는 전이금속 중 어느 하나의 금속원소가 도핑된 유전체.The method according to claim 1,
Wherein the aluminum oxide film and the hafnium oxide film are doped with any one of the transition metal. 제 1 항에 있어서,
상기 알루미늄산화막 및 하프늄산화막은 플라즈마 원자층 증착(PEALD) 방식으로 증착된 유전체.The method according to claim 1,
Wherein the aluminum oxide layer and the hafnium oxide layer are deposited by a plasma atomic layer deposition (PEALD) method. 제1 전극;
상기 제1 전극 상에 형성되는 유전체; 및
상기 유전체 상에 형성된 제2 전극;을 포함하며,
상기 유전체는 알루미늄산화막과 하프늄산화막이 반복적으로 교번하여 복수회로 적층되고 최하부층과 최상부층은 서로 동일 물질로 적층된 라미네이트 구조를 가지며, 상기 하프늄산화막은 결정화되지 않고, 10~40Å의 두께를 갖는 캐패시터.A first electrode;
A dielectric formed on the first electrode; And
And a second electrode formed on the dielectric,
The dielectric material has a laminate structure in which a plurality of layers of the aluminum oxide film and the hafnium oxide film are alternately repeated, and the lowermost layer and the uppermost layer are laminated with the same material. The hafnium oxide film is not crystallized, . 제 17 항에 있어서,
상기 제1 및 제2 전극은 금속막, 금속질화막 또는 이들의 적층막 중 어느 하나를 포함하여 이루어진 캐패시터.18. The method of claim 17,
Wherein the first and second electrodes include a metal film, a metal nitride film, or a laminated film thereof. 제 18 항에 있어서,
상기 금속막은 전이금속 중 어느 하나이고, 상기 금속질화막은 전이금속질화막 중 어느 하나인 캐패시터.19. The method of claim 18,
Wherein the metal film is any one of transition metals, and the metal nitride film is any one of transition metal nitride films. 제 19 항에 있어서,
상기 전이금속은 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 중 어느 하나이며, 상기 전이금속질화막은 티타늄질화막(TiN), 탄탈륨질화막(TaN) 및 텅스텐질화막(WN) 중 어느 하나인 캐패시터.20. The method of claim 19,
Wherein the transition metal is any one of titanium (Ti), tantalum (Ta), and tungsten (W), and the transition metal nitride film is one of a titanium nitride film (TiN), a tantalum nitride film (TaN), and a tungsten nitride film . 기판 상에 형성된 제1 절연막;
상기 제1 절연막 상에 형성된 하부배선;
상기 하부배선 상에 형성되는 제1 전극;
상기 제1 전극 상에 형성되며, 알루미늄산화막과 하프늄산화막이 반복적으로 교번하여 적층된 라미네이트 구조를 갖는 유전체;
상기 유전체 상에 형성되는 제2 전극;
상기 제2 전극과 상기 유전체를 포함하는 상기 기판 상에 형성되는 제2 절연막;
상기 제1 및 제2 전극과 각각 접속되도록 상기 제2 절연막 내에 형성된 비아; 및
상기 비아와 접속되도록 상기 제2 절연막 상에 형성되는 상부배선;을 포함하며,
상기 하프늄산화막은 결정화되지 않은 반도체 소자.
A first insulating film formed on a substrate;
A lower wiring formed on the first insulating film;
A first electrode formed on the lower wiring;
A dielectric formed on the first electrode and having a laminate structure in which an aluminum oxide film and a hafnium oxide film are alternately repeatedly laminated;
A second electrode formed on the dielectric;
A second insulating layer formed on the substrate including the second electrode and the dielectric;
A via formed in the second insulating film to be connected to the first and second electrodes, respectively; And
And an upper wiring formed on the second insulating film to be connected to the via,
Wherein the hafnium oxide film is not crystallized.
제 17항에 있어서,
상기 유전체는 제2 전극의 하부 및 외측에 형성되고, 제2 전극 외측에 형성되는 유전체의 두께가 제2 전극 하부에 형성되는 유전체의 두께보다 얇은 캐패시터.18. The method of claim 17,
Wherein the dielectric is formed on the lower and outer sides of the second electrode and the dielectric formed on the outer side of the second electrode is thinner than the dielectric formed on the lower portion of the second electrode. 제 21항에 있어서,
상기 유전체는 제2 전극의 하부 및 외측에 형성되고, 제2 전극 외측에 형성되는 유전체의 두께가 제2 전극 하부에 형성되는 유전체의 두께보다 얇은 반도체 소자.22. The method of claim 21,
Wherein the dielectric is formed on the lower and outer sides of the second electrode and the dielectric formed on the outer side of the second electrode is thinner than the dielectric formed on the lower side of the second electrode.
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