KR101471893B1 - 발광 다이오드 및 그 제조 방법 - Google Patents

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김자연
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Abstract

본 발명의 일 실시예는 제1 질화물계 반도체층, 제2 질화물계 반도체층 및 상기 제1 질화물계 반도체층과 제2 질화물계 반도체층 사이에 배치되는 활성층을 포함하는 구조물을 형성하는 단계 및 상기 구조물 상에 금속 입자를 함유하는 그래핀 전극층을 형성하는 단계를 포함하고, 상기 그래핀 전극층을 형성하는 단계는 상기 구조물 상에 그래핀 박막을 형성하는 단계, 상기 그래핀 박막의 표면에 상기 금속을 함유하는 도금층을 형성하는 단계를 구비하는 발광 다이오드 제조 방법을 개시한다.

Description

발광 다이오드 및 그 제조 방법{Light emitting diode and method of manufacturing the same}
본 발명의 실시예들은 발광 다이오드 및 그 제조 방법에 관한 것으로서, 전기적 특성 및 광학적 특성을 용이하게 향상하는 발광 다이오드 및 그 제조 방법에 관한 것이다.
일반적으로, 발광 다이오드(light emitting diode, LED)는 전자와 홀의 재결합에 기초하여 발광하는 반도체 소자로서, 광통신, 전자기기에서 여러 형태의 광원으로 널리 사용되고 있다.
한편, 그래핀(graphene)은 탄소 원자들이 2차원 상에서 벌집 모양의 배열을 이루면서 원자 한 층의 두께를 가지는 전도성 물질이다. 탄소 원자들이 3차원으로 쌓이면 흑연, 1차원적으로 말려서 기둥 형태이면 탄소 나노 튜브, 공 모양이 되면 0차원 구조인 풀러렌(fullerene)을 이루게 된다.
그래핀은 탄소만으로 이루어져 구조적, 화학적으로도 매우 안정하다. 또한 그래핀은 페르미 수준(Fermi level) 근처에 있는 전자의 유효 질량(effective mass)이 매우 작기 때문에 그래핀 내에서의 전자의 이동 속도는 빛의 속도와 거의 동일하다. 따라서 그 전기적 성질이 매우 우수하므로, 차세대 소자의 재료로 각광받고 있다. 또한, 그래핀의 두께는 탄소 원자 하나의 두께이므로 초고속, 초박형의 전자 소자로의 응용이 기대된다.
특히 발광 다이오드의 전극층 또는 투명 전극층의 재료로서 그래핀이 연구되고 있다. 그러나 그래핀의 뛰어난 전기적/기계적/화학적 성질에도 불구하고 인접한 층, 특히 반도체층과의 전기적 접촉 특성에 한계가 있어 그 이용에 제한이 있다.
본 발명의 실시예들은 전기적 특성 및 광학적 특성을 용이하게 향상하는 발광 다이오드 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 제1 질화물계 반도체층, 제2 질화물계 반도체층 및 상기 제1 질화물계 반도체층과 제2 질화물계 반도체층 사이에 배치되는 활성층을 포함하는 구조물을 형성하는 단계 및 상기 구조물 상에 금속을 함유하는 그래핀 전극층을 형성하는 단계를 포함하고, 상기 그래핀 전극층을 형성하는 단계는 상기 구조물 상에 그래핀 박막을 형성하는 단계, 상기 그래핀 박막의 표면에 상기 금속을 함유하는 도금층을 형성하는 단계를 구비하는 발광 다이오드 제조 방법을 개시한다.
본 실시예에 있어서 상기 그래핀 전극층을 형성하는 단계는 상기 도금층을 형성하는 단계를 진행한 후에 열처리 단계를 더 포함할 수 있다.
본 실시예에 있어서 상기 열처리 단계는 300℃ 내지 700℃의 온도에서 진행할 수 있다.
본 실시예에 있어서 상기 도금층을 형성하는 단계는 전해 도금법을 이용하여 진행할 수 있다.
본 실시예에 있어서 상기 그래핀 전극층에 함유된 금속은 Ni, Pt, Au, Cu, Pd, Rh, Cr, Ti, Al 및 Ag 중 하나 이상을 함유하거나, Ni, Pt, Au, Cu, Pd, Rh, Cr, Ti, Al 및 Ag 중 적어도 두 개 이상의 합금을 함유할 수 있다.
본 실시예에 있어서 상기 그래핀 전극층은 상기 금속을 함유하는 층상 구조 형태를 포함할 수 있다.
본 실시예에 있어서 상기 그래핀 전극층은 상기 금속의 나노 입자를 함유할 수 있다.
본 실시예에 있어서 상기 그래핀 전극층의 상기 금속은 상기 그래핀 전극층 내부에 배치될 수 있다.
본 실시예에 있어서 상기 그래핀 전극층의 상기 금속은 상기 그래핀 전극층의 표면에 배치될 수 있다.
본 실시예에 있어서 상기 제1 질화물계 반도체층은 n형 3족 질화물계 반도체 물질을 함유하고, 상기 제2 질화물계 반도체층은 p형 3족 질화물계 반도체 물질을 함유하고, 상기 그래핀 전극층은 상기 제2 질화물계 반도체층 상에 형성할 수 있다.
본 실시예에 있어서 상기 제1 질화물계 반도체층, 제2 질화물계 반도체층 및 상기 제1 질화물계 반도체층과 제2 질화물계 반도체층 사이에 배치되는 활성층을 포함하는 구조물은 기판상에 형성할 수 있다.
본 발명의 다른 실시예는 상기 방법에 의하여 제조된 발광 다이오드를 개시한다.
본 실시예에 관한 발광 다이오드 및 그 제조 방법은 전기적 특성 및 광학적 특성을 용이하게 향상할 수 있다.
도 1은 본 발명의 일 실시예에 관한 발광 다이오드를 도시한 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 관한 발광 다이오드를 도시한 개략적인 단면도이다.
도 3은 본 발명의 또 다른 실시예에 관한 발광 다이오드를 도시한 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 관한 발광 다이오드 제조 방법을 순차적으로 도시한 순서도이다.
도 5a 내지 5g는 도 4의 순서도에 따라 발광 다이오드 제조 방법을 순차적으로 도시한 도면들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 관한 발광 다이오드를 도시한 개략적인 단면도이다.
도 1을 참조하면 발광 다이오드(100)는 제1 질화물계 반도체층(111), 제2 질화물계 반도체층(112), 활성층(113) 및 그래핀 전극층(120)을 포함한다.
제1 질화물계 반도체층(111), 활성층(113) 및 제2 질화물계 반도체층(112)은 순차적으로 적층된 형태를 갖는다.
제1 질화물계 반도체층(111)은 n형 3족 질화물계 반도체 물질을 함유할 수 있다. 예를들면 제1 질화물계 반도체층(111)은 GaN계열 재료를 함유하고, 구체적으로 n형 AlxGayInzN(0 ≤ x, y, z ≤ 1)를 함유할 수 있다.
활성층(113)은 단일(또는 다중)양자 우물 구조를 구비할 수 있다.
제2 질화물계 반도체층(112)은 p형 3족 질화물계 반도체 물질을 함유할 수 있는데, 구체적인 예로서 GaN계열, 즉 p형 AlxGayInzN(0 ≤ x, y, z ≤ 1)를 함유할 수 있다.
제1 질화물계 반도체층(111), 활성층(113) 및 제2 질화물계 반도체층(112)은 다양한 방법으로 형성될 수 있는데, 예를들면 기판(미도시)상에 GaN계열의 반도체 물질을 성장시켜 제1 질화물계 반도체층(111), 활성층(113) 및 제2 질화물계 반도체층(112)을 형성할 수 있다.
그러나 이는 하나의 예로서, 본 발명은 제1 질화물계 반도체층(111), 활성층(113) 및 제2 질화물계 반도체층(112)의 형성 방법에 제한이 없이 적절한 방법을 이용할 수 있다.
그래핀 전극층(120)은 제2 질화물계 반도체층(112)와 접하도록 형성된다. 그래핀 전극층(120)은 그래핀 물질을 함유한다. 또한 그래핀 전극층(120)은 금속 입자, 특히 나노 입자를 함유한다. 예를들면 그래핀 전극층(120)은 Ni, Pt, Au, Cu, Pd, Rh, Cr, Ti, Al 및 Ag 중 하나 이상을 함유한다. 선택적으로 그래핀 전극층(120)은 Ni, Pt, Au, Cu, Pd, Rh, Cr, Ti, Al 및 Ag 중 둘 이상의 합금을 함유할 수 있다.
그래핀 전극층(120)은 그래핀 재료를 이용한 그래핀 박막을 형성 후 도금 및 열처리를 통하여 금속 나노 파티클을 포함한 최종 구성을 갖게 된다. 그래핀 전극층(120)은 금속 입자를 내부에 함유하고, 또한 다른 예로서 그래핀 전극층(120)의 표면, 특히 제2 질화물계 반도체층(112)와 접하는 층에 금속 입자를 함유할 수 있다. 또한, 금속 입자는 점(dot)형태뿐만 아니라, 복수 개가 응집된 형태 또는 층상 구조를 이룰 수 있다. 또한, 그래핀 전극층(120)은 일면에 잔존하는 도금층을 구비할 수 있다.
그래핀 전극층(120)의 구체적인 형성 방법은 후술하기로 한다.
도시하지 않았으나, 발광 다이오드(100)는 기판(미도시)를 추가적으로 더 포함할 수 있고, 제1 질화물계 반도체층(111)에 연결되는 하나 이상의 전극 패드부(미도시)를 포함할 수 있다.
도 2는 본 발명의 다른 실시예에 관한 발광 다이오드를 도시한 개략적인 단면도이다.
도 2를 참조하면 발광 다이오드(200)는 기판(201), 제1 질화물계 반도체층(211), 제2 질화물계 반도체층(212), 활성층(213), 그래핀 전극층(220), 제1 전극 패드부(230) 및 제2 전극 패드부(240)를 포함한다.
제1 질화물계 반도체층(211), 활성층(213) 및 제2 질화물계 반도체층(212)은 순차적으로 적층된 형태를 갖는다. 또한, 제1 질화물계 반도체층(211), 활성층(213) 및 제2 질화물계 반도체층(212)은 전술한 실시예의 제1 질화물계 반도체층(111), 활성층(113) 및 제2 질화물계 반도체층(112)과 동일한 재료를 함유할 수 있다.
그래핀 전극층(220)은 제2 질화물계 반도체층(212)와 접하도록 형성된다. 그래핀 전극층(220)은 그래핀 물질을 함유한다. 그래핀 전극층(220)은 금속 나노 파티클을 함유한다. 그래핀 전극층(220)의 구성은 전술한 실시예의 그래핀 전극층(220)과 동일하므로 구체적인 설명은 생략한다.
기판(201)은 제1 질화물계 반도체층(211)의 하부에 배치된다. 기판(201)은 다양한 재질로 형성할 수 있는데 예를들면 사파이어 재질일 수 있다.
기판(201)상에 GaN계열의 반도체 물질을 성장시켜 제1 질화물계 반도체층(211), 활성층(213) 및 제2 질화물계 반도체층(212)을 형성할 수 있다. 본 실시예에서 기판(201)상에 GaN계열의 반도체 물질을 성장시키는 방법에는 제한이 없다.
도시하지 않았으나 기판(201)상에 제1 질화물계 반도체층(211), 활성층(213) 및 제2 질화물계 반도체층(212)을 형성하기 전에 버퍼층(미도시)을 더 포함할 수도 있다.
제1 전극 패드부(230)는 제1 질화물계 반도체층(211)에 연결되도록 형성된다. 제1 전극 패드부(230)를 형성하도록 전술한 대로 기판(201)상에 GaN계열의 반도체 물질을 성장시켜 제1 질화물계 반도체층(211), 활성층(213) 및 제2 질화물계 반도체층(212)을 형성 후 제1 질화물계 반도체층(211)의 상면의 소정의 영역을 노출하는 공정(예를들면 식각 공정)을 진행한 후에 제1 전극 패드부(230)를 형성한다. 제1 전극 패드부(230)를 통하여 외부 전원(미도시)으로부터 전압이 제1 질화물계 반도체층(211)에 인가된다.
제2 전극 패드부(240)는 그래핀 전극층(220)에 연결된다. 제2 전극 패드부(240)를 통하여 외부 전원(미도시)으로부터 전압이 그래핀 전극층(220)에 인가되고, 이러한 전압은 순차적으로 제2 질화물계 반도체층(212)에 인가된다.
도 3은 본 발명의 또 다른 실시예에 관한 발광 다이오드를 도시한 개략적인 단면도이다.
도 3을 참조하면 발광 다이오드(300)는 제1 질화물계 반도체층(311), 제2 질화물계 반도체층(312), 활성층(313), 그래핀 전극층(320), 전극 패드부(330) 및 도전 기판(350)을 포함한다.
제1 질화물계 반도체층(311)은 n형 3족 질화물계 반도체 물질을 함유할 수 있다. 예를들면 제1 질화물계 반도체층(311)은 GaN계열 재료를 함유하고, 구체적으로 n형 AlxGayInzN(0 ≤ x, y, z ≤ 1)를 함유할 수 있다. 활성층(313)은 단일(또는 다중)양자 우물 구조를 구비할 수 있다. 제2 질화물계 반도체층(312)은 p형 3족 질화물계 반도체 물질을 함유할 수 있는데, 구체적인 예로서 GaN계열, 즉 p형 AlxGayInzN(0 ≤ x, y, z ≤ 1)를 함유할 수 있다.
제1 질화물계 반도체층(311), 활성층(313) 및 제2 질화물계 반도체층(312)은 다양한 방법으로 형성될 수 있는데, 예를들면 사파이어 재질의 기판(미도시)상에 GaN계열의 반도체 물질을 성장시켜 제1 질화물계 반도체층(311), 활성층(313) 및 제2 질화물계 반도체층(312)을 형성할 수 있고, 기판(미도시)은 추후 제거한다.
도전 기판(350)은 제2 질화물계 반도체층(312)과 접한다. 도전 기판(350)은 다양한 금속 재질로 형성할 수 있다.
도시하지 않았으나 도전 기판(350)과 제2 질화물계 반도체층(312)사이에는 반사 금속층(미도시)이 포함될 수 있고, 선택적으로 반사 금속층(미도시)과 도전 기판(350)사이에 본딩층(미도시)이 더 포함될 수도 있다.
전극 패드부(330)는 제1 질화물계 반도체층(311)에 연결되도록 형성된다. 전극 패드부(330)를 통하여 외부 전원(미도시)으로부터 전압이 제1 질화물계 반도체층(311)에 인가된다.
그래핀 전극층(320)은 제2 질화물계 반도체층(312)와 대향하고 도전 기판(350)과 접하도록 형성된다. 그래핀 전극층(320)은 그래핀 물질을 함유한다. 그래핀 전극층(320)은 금속 나노 파티클을 함유한다. 그래핀 전극층(320)의 구성은 전술한 실시예의 그래핀 전극층(320)과 동일하므로 구체적인 설명은 생략한다.
도 4는 본 발명의 일 실시예에 관한 발광 다이오드 제조 방법을 순차적으로 도시한 순서도이다.
도 4를 참조하면 본 실시예의 발광 다이오드 제조 방법은 제1 질화물계 반도체층, 제2 질화물계 반도체층 및 활성층을 형성하는 단계(S1), 그래핀 박막을 형성하는 단계(S2), 그래핀 박막에 대하여 도금 공정을 진행하는 단계(S3) 및 열처리 단계(S4)를 포함한다.
다만 도 4에 도시된 순서도는 하나의 예시로서, 본 발명이 이에 한정되지 않음은 물론이다. 즉, 제1 질화물계 반도체층, 제2 질화물계 반도체층 및 활성층을 형성하는 단계(S1), 그래핀 박막을 형성하는 단계(S2), 그래핀 박막에 대하여 도금 공정을 진행하는 단계(S3)의 순서는 이에 한정되지 아니한다.
예를들면, 그래핀 박막을 형성하는 단계(S2), 그래핀 박막에 대하여 도금 공정을 진행하는 단계(S3)는 제1 질화물계 반도체층, 제2 질화물계 반도체층 및 활성층을 형성하는 단계(S1)와 병렬적으로 수행될 수 있다. 또한 그래핀 박막을 형성하는 단계(S2), 그래핀 박막에 대하여 도금 공정을 진행하는 단계(S3)를 순차적으로 진행한 후에 제1 질화물계 반도체층, 제2 질화물계 반도체층 및 활성층을 형성하는 단계(S1)를 진행할 수 있다.
구체적인 예로서 그래핀 박막을 형성하는 단계(S2), 그래핀 박막에 대하여 도금 공정을 진행하는 단계(S3)를 순차적으로 진행한 후에 단계(S2,S3)과 병렬적으로 또는 단계(S2,S3)의 나중에 S1단계를 진행하여 형성된 제1 질화물계 반도체층, 제2 질화물계 반도체층 및 활성층의 구조물을 그래핀 박막에 결합할 수도 있음은 물론이다.
도 5a 내지 5g는 도 4의 순서도에 따라 발광 다이오드 제조 방법을 순차적으로 도시한 도면들이다. 도 5a 내지 5g는 전술한 도 2의 발광 다이오드(200)의 제조 방법을 설명한다. 이는 설명의 편의를 위한 것으로서 도 1 및 도 3의 발광 다이오드(100, 300)의 제조 방법에 본 실시예를 적용할 수 있음은 물론이다.
도 5a 내지 5g를 참조하면서 본 실시예에 관한 발광 다이오드 제조 방법을 구체적으로 설명한다.
도 5a를 참조하면 기판(201)상에 제1 질화물계 반도체층(211), 활성층(213) 및 제2 질화물계 반도체층(212)을 형성한다. 전술한 대로 기판(201)을 성장용 기판으로 사용하기 위하여 사파이어와 같은 재질의 기판(201)을 준비하고, 기판(201)상에 GaN계열의 반도체 물질을 성장시켜 제1 질화물계 반도체층(211), 활성층(213) 및 제2 질화물계 반도체층(212)을 형성할 수 있다.
그리고 나서 도 5b를 참조하면 제2 질화물계 반도체층(212)상에 그래핀 박막(220')을 형성한다. 그래핀 박막(220')을 형성하는 방법은 다양하다. 예를들면 스퍼터법, 진공 증착법, 저온 증착법, 전자 빔 코팅법, 이온 플레이팅법 또는 CVD(chemical vapor deposition)법을 이용하여 그래핀 박막(220')을 형성할 수 있다.
그리고 나서 도 5c를 참조하면 도금 단계를 진행한다. 도금 단계는 도금 용액(SS)이 수용된 도금조(PC)에서 진행한다. 도금 단계는 다양한 도금 방법을 이용할 수 있는데, 예를들면 전원(ES)을 이용한 전해 도금법을 포함할 수 있다.
전술한 단계에서 제1 질화물계 반도체층(211), 활성층(213), 제2 질화물계 반도체층(212) 및 그래핀 박막(220')이 형성된 기판(201)을 도금조(PC)에 침지한다. 이 때 그래핀 박막(220')은 적어도 도금 용액(SS)에 접하도록 배치되고, 바람직하게는 그래핀 박막(220')의 전체가 도금 용액(SS)에 침지된다.
도금조(PC)에는 도금층을 형성하기 위한 모재료를 포함하는 모금속 부재(MS)가 배치된다. 전원(ES)의 양극(+)을 모금속 부재(MS)에 연결하고, 음극(-)을 그래핀 박막(220')에 연결하고, 전원(ES)으로부터 전압을 인가하여 도금 공정을 진행한다.
모금속 부재(MS)는 니켈(Ni)을 함유할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고 다양한 금속 재료, 예를들면 Ni, Pt, Au, Cu, Pd, Rh, Cr, Ti, Al 및 Ag 중 하나 이상을 함유할 수 있고, 선택적인 실시예로서 상기의 금속들 중 적어도 두 개 이상의 합금을 함유할 수 있다.
도금 용액(SS)은 다양한 종류의 재료를 함유할 수 있는데, 구체적으로 모금속 부재(MS)에 따라 달라진다.
예를들면 모금속 부재(MS)가 니켈을 함유하는 경우 도금 용액(SS)은 술파민산 니켈(Nickel sulfamate)을 함유하고, 구체적으로 Ni(SO3NH2)2를 함유할 수 있다. 또한 도금 용액(SS)의 pH, 농도 등도 다양하게 결정할 수 있다.
도 5c에 도시한 것과 같이 그래핀 박막(220')이 모금속 부재(MS)를 향하도록 기판(201), 제1 질화물계 반도체층(211), 활성층(213), 제2 질화물계 반도체층(212) 및 그래핀 박막(220')을 배치하여 도금 공정의 효율을 향상한다.
도금 단계를 수행하고 나면 도 5d에 도시한 것과 같이 도금층(MS)을 함유하는 예비 그래핀 전극층(220")이 형성된다. 도금층(SL)은 모금속 부재(MS)의 재료를 함유한다. 도금층(SL)은 적어도 예비 그래핀 전극층(220")의 표면에 형성된다. 그래핀 박막(220')의 전기 전도도는 제2 질화물계 반도체층(212)의 전기 전도도보다 높으므로 도금층(SL)은 자연적으로 제2 질화물계 반도체층(212)이 아닌 그래핀 박막(220')에 형성되어 예비 그래핀 전극층(220")이 형성된다.
그리고 나서 도 5e를 참조하면 열처리 단계를 수행한다. 열처리 단계는 챔버(HC)내에서 진행하는 것이 바람직하다. 챔버(HC)는 예비 그래핀 전극층(220")까지 형성된 기판(201)의 출입을 위한 하나 이상의 출입구(PD)를 구비한다. 열처리 단계 시 온도 분위기, 즉 챔버(HC)내의 온도는 300℃ 내지 700℃로 유지한다. 또한 챔버(HC)의 내부는 산소 분위기, 아르곤 분위기 기타 진공 분위기일 수 있다. 챔버(HC)내에서 소정의 시간 동안 열처리 단계를 수행한다. 열처리를 통하여 전술한 예비 그래핀 전극층(220")의 도금층(SL)의 금속 입자들은 예비 그래핀 전극층(220")내로 확산 이동한다. 열처리의 온도 및 시간을 적절히 조절하여 도금층(SL)의 금속 입자들이 예비 그래핀 전극층(220")내의 전체 영역에 균일하게 확산되는 것을 용이하게 제어한다.
열처리를 완료하면 도 5f에 도시한 것과 같이 그래핀 전극층(220)이 형성된다. 전술한 대로 열처리를 통하여, 도금층(SL)을 이루고 있던 금속 입자들은 예비 그래핀 전극층(220")내로 확산 이동하여 금속 입자들을 함유하는 그래핀 전극층(220)이 형성된다. 특히, 그래핀 전극층(220)에 함유된 금속 입자들은 나노 크기를 갖는 나노 입자의 형태를 갖는다.
그래핀 전극층(220)에 함유된 금속 나노 입자들은 다양한 형태를 갖고 배치될 수 있는데, 금속 나노 입자가 점(dot)형태로 독립적으로 배치될 수 있고, 복수 개가 모여 군집을 이룰 수 있고, 또한 하나의 층을 이룰수도 있다.
또한, 그래핀 전극층(220)내에서 금속 입자들이 배치되는 위치도 다양한 데, 그래핀 전극층(220)의 내부에 금속 입자들이 배치될 수 있고, 그래핀 전극층(220)의 표면에도 금속 입자들이 배치될 수 있다. 특히, 그래핀 전극층(220)의 면 중 제2 질화물계 반도체층(212)과 접하는 면에 금속 입자들이 배치될 수 있음은 물론이다.
도시하지 않았으나 그래핀 전극층(220)은 일면에 잔존하는 도금층(SL)을 구비할 수 있다.
그리고 나서 도 5g를 참조하면 제1 전극 패드부(230) 및 제2 전극 패드부(240)를 형성하여 발광 다이오드(200)를 완성한다.
제1 전극 패드부(230)를 제1 질화물계 반도체층(211)에 연결되도록 형성하기 위하여 다양한 방법을 이용할 수 있는데, 예를들면 식각 공정(습식 또는 건식)을 통하여 제1 질화물계 반도체층(211)의 상면의 소정의 영역을 노출한 후에 제1 전극 패드부(230)를 형성한다. 제2 전극 패드부(240)는 그래핀 전극층(220)에 연결되도록 형성한다.
본 실시예의 제조 방법을 통하여 형성된 발광 다이오드들은 그래핀 전극층을 구비한다. 그래핀 전극층은 전기 전도도 및 광투과도 우수하여 전기적 특성 및 광특성이 향상된다.
또한 발광 다이오드의 그래핀 전극층은 금속 입자 들 특히 금속 나노 입자들을 구비한다. 이를 통하여 그래핀 전극층과 인접한 층, 예를들면 도 1의 경우 p형 3족 질화물계 반도체 물질을 함유하는 제2 질화물계 반도체층(112)과 자연스럽게 오믹 접촉을 형성한다. 즉, 그래핀 전극층과 제2 질화물계 반도체층(112)사이의 전류의 흐름을 원활하게 하고, 그래핀 전극층을 통한 제2 질화물계 반도체층(112)로의 전압 인가 특성을 향상한다. 결과적으로 발광 다이오드의 전기적 특성이 향상된다.
특히, 본 발명은 그래핀 전극층 형성 시 그래핀 박막을 형성 후, 1차적으로 도금층을 그래핀 박막에 형성한다. 이 때 전해 도금법을 이용하여 전기 전도도가 높은 그래핀 박막에만 선택적으로 도금층을 용이하게 형성한다.
그리고 나서, 2차적으로 열처리를 통하여 도금층의 금속 입자들이 그래핀 박막의 내부로 확산 이동하도록 하여 금속 입자를 함유하는 그래핀 전극층을 용이하게 제조한다. 특히, 그래핀 전극층은 그 내부뿐만 아니라 표면, 예를들면 인접한 층인 제2 질화물계 반도체층(112)와 접하는 면에 금속 입자들이 배치될 수 있고, 특히 층의 형태로도 배치될 수 있다. 결과적으로 간편한 방법으로 금속 입자를 함유하는 그래핀 전극층을 용이하게 형성하고, 또한 이를 금속 입자의 분포량, 위치 등을 용이하게 제어할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 200, 300: 발광 다이오드
111, 211, 311: 제1 질화물계 반도체층
112, 212, 312: 제2 질화물계 반도체층
113, 213, 313: 활성층
120, 220, 320: 그래핀 전극층

Claims (12)

  1. 제1 질화물계 반도체층, 제2 질화물계 반도체층 및 상기 제1 질화물계 반도체층과 제2 질화물계 반도체층 사이에 배치되는 활성층을 포함하는 구조물을 형성하는 단계; 및
    상기 구조물 상에 금속을 함유하는 그래핀 전극층을 형성하는 단계를 포함하고,
    상기 그래핀 전극층을 형성하는 단계는 상기 구조물 상에 그래핀 박막을 형성하는 단계, 상기 그래핀 박막의 표면에 상기 금속을 함유하는 도금층을 형성하는 단계를 구비하고,
    적어도 상기 금속은 상기 그래핀 전극층의 표면 중 적어도 상기 구조물과 접하는 표면에 형성되는 것을 특징으로 하는 발광 다이오드 제조 방법.
  2. 제1 항에 있어서,
    상기 그래핀 전극층을 형성하는 단계는 상기 도금층을 형성하는 단계를 진행한 후에 열처리 단계를 더 포함하는 발광 다이오드 제조 방법.
  3. 제2 항에 있어서,
    상기 열처리 단계는 300℃ 내지 700℃의 온도에서 진행하는 발광 다이오드 제조 방법.
  4. 제1 항에 있어서,
    상기 도금층을 형성하는 단계는 전해 도금법을 이용하여 진행하는 것을 특징으로 하는 발광 다이오드 제조 방법.
  5. 제1 항에 있어서,
    상기 그래핀 전극층에 함유된 금속은 Ni, Pt, Au, Cu, Pd, Rh, Cr, Ti, Al 및 Ag 중 하나 이상을 함유하거나, Ni, Pt, Au, Cu, Pd, Rh, Cr, Ti, Al 및 Ag 중 적어도 두 개 이상의 합금을 함유하는 발광 다이오드 제조 방법.
  6. 제1 항에 있어서,
    상기 그래핀 전극층은 상기 금속을 함유하는 층상 구조 형태를 포함하는 발광 다이오드 제조 방법.
  7. 제1 항에 있어서,
    상기 그래핀 전극층은 상기 금속의 나노 입자를 함유하는 발광 다이오드 제조 방법.
  8. 제1 항에 있어서,
    상기 그래핀 전극층의 상기 금속은 상기 그래핀 전극층 내부에 배치된 것을 특징으로 하는 발광 다이오드 제조 방법.
  9. 제1 항에 있어서,
    상기 그래핀 전극층의 상기 금속은 상기 그래핀 전극층의 표면에 배치된 것을 특징으로 하는 발광 다이오드 제조 방법.
  10. 제1 항에 있어서,
    상기 제1 질화물계 반도체층은 n형 3족 질화물계 반도체 물질을 함유하고, 상기 제2 질화물계 반도체층은 p형 3족 질화물계 반도체 물질을 함유하고, 상기 그래핀 전극층은 상기 제2 질화물계 반도체층 상에 형성하는 것을 특징으로 하는 발광 다이오드 제조 방법.
  11. 제1 항에 있어서,
    상기 제1 질화물계 반도체층, 제2 질화물계 반도체층 및 상기 제1 질화물계 반도체층과 제2 질화물계 반도체층 사이에 배치되는 활성층을 포함하는 구조물은 기판상에 형성하는 것을 특징으로 하는 발광 다이오드 제조 방법.
  12. 제1 항 내지 제11항 중 어느 하나의 항의 방법에 의하여 제조된 발광 다이오드.
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