KR101461348B1 - 계면층을 가지는 비평면 양자 우물 디바이스 및 이를 형성하는 방법 - Google Patents

계면층을 가지는 비평면 양자 우물 디바이스 및 이를 형성하는 방법 Download PDF

Info

Publication number
KR101461348B1
KR101461348B1 KR1020137008163A KR20137008163A KR101461348B1 KR 101461348 B1 KR101461348 B1 KR 101461348B1 KR 1020137008163 A KR1020137008163 A KR 1020137008163A KR 20137008163 A KR20137008163 A KR 20137008163A KR 101461348 B1 KR101461348 B1 KR 101461348B1
Authority
KR
South Korea
Prior art keywords
quantum well
layer
planar
delete delete
pin
Prior art date
Application number
KR1020137008163A
Other languages
English (en)
Other versions
KR20130050382A (ko
Inventor
윌리 라츠마디
라비 필라리세티
반 에이치 르
로버트 차우
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20130050382A publication Critical patent/KR20130050382A/ko
Application granted granted Critical
Publication of KR101461348B1 publication Critical patent/KR101461348B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

비-평면 양자 우물 구조체를 형성하는 기술들이 개시된다. 특히, 양자 우물 구조체는 IV 또는 III-V 족 반도체 재료들로 구현될 수 있고 핀 구조체를 포함한다. 하나의 예시 경우에서, 기판(예를 들어 실리콘 상의 SiGe 또는 GaAs 버퍼), IV 또는 III-V 재료 장벽 층(예를 들어, SiGe 또는 GaAS 또는 AlGaAs), 및 양자 우물 층을 가지는 양자 우물 구조체를 포함하는 비-평면 양자 우물 디바이스가 제공된다. 핀 구조체는 양자 우물 구조체 내에 형성되고, 핀 구조체 위에 계면 층이 제공된다. 게이트 금속은 핀 구조체에 걸쳐 증착될 수 있다. 드레인/소스 영역들은 핀 구조체의 각각의 종단들에 형성될 수 있다.

Description

계면층을 가지는 비평면 양자 우물 디바이스 및 이를 형성하는 방법{NON-PLANAR QUANTUM WELL DEVICE HAVING INTERFACIAL LAYER AND METHOD OF FORMING SAME}
엑피택셜 성장 반도체 헤테로구조체들에서, 전형적으로 III-V 또는 실리콘-게르마늄/게르마늄(silicon-germanium/germanium: SiGe/Ge) 재료 시스템들에서 형성되는 양자 우물(Quantum well) 트랜지스터 디바이스들은 트랜지스터 채널에서 특히 높은 캐리어 이동성을 제공한다. 게다가, 이 디바이스들은 특히 높은 구동 전류 성능을 제공한다. 그러나, 비평면 양자 우물 트랜지스터들은 전하 스필오버(charge spill-over) 및 적어도 박막 하이-k 재료에 의한 전기적으로 불량한 하이-k 유전체 및 게르마늄의 계면을 보이는 경향이 있고, 이로 인해 디바이스의 성능에 악영향을 미친다.
상술한 문제를 해결하기 위하여, 본 발명은 비-평면 양자 우물 구조체를 형성하는 방법을 제공하고, 상기 방법은, 기판, IV 또는 III-V 재료 장벽 층, 및 양자 우물 층을 가지는 양자 우물 구조체를 제공하는 단계와, 핀(fin) 구조체를 형성하기 위해 양자 우물 구조체를 선택적으로 에칭하는 단계와, 핀 구조체 위에 계면층을 제공하는 단계로서, 계면층의 재료는 핀 구조체의 재료의 대역 갭보다 더 큰 대역 갭을 가지는, 계면층을 제공하는 단계와, 계면층 위에 하이-k 유전체 층을 제공하는 단계와, 하이-k 유전체 층 위에 게이트 금속을 핀 구조체에 걸쳐 제공하는 단계를 포함한다.
도 1은 본 발명의 하나의 실시예에 따른 양자 우물 성장 구조체를 도시하는 도면.
도 2는 본 발명의 하나의 실시예에 따라, 도 1의 양자 우물 성장 구조체 상에서의 증착 및 하드마스크(hardmask)의 패터닝을 도시하는 도면.
도 3은 본 발명의 하나의 실시예에 따라, 도 2의 양자 우물 성장 구조체 상에 게르마늄 핀(fin) 구조체를 형성하기 위한 쉘로우 트렌치 아이솔레이션(shallow trench isolation; STI) 에치를 도시하는 도면.
도 4는 본 발명의 하나의 실시예에 따라, 도 3의 양자 우물 성장 구조체의 게르마늄 핀 구조체 주위의 유전체 재료의 증착 및 평탄화를 도시하는 도면..
도 5는 본 발명의 하나의 실시예에 따라, 도 4의 양자 우물 성장 구조체의 STI 유전체 재료를 리세스(recess)하는 에칭을 도시하는 도면.
도 6은 본 발명의 하나의 실시예에 따라, 도 5의 양자 우물 성장 구조체의 게르마늄 핀 구조체 상의 게이트 전극 형성을 도시하는 도면.
도 7은 본 발명의 하나의 실시예에 따라 구성되는, 도 6에 도시된 디바이스의 사시도를 도시하는 도면.
도 8은 본 발명의 하나의 실시예에 따라, 게르마늄 핀 기반 양자 우물 구조체를 형성하는 방법을 도시하는 도면.
도 9는 하나의 실시예에 따른 시스템을 도시하는 도면.
개선된 전기적 성능을 나타내는 비평면 게르마늄 양자 우물 구조체를 형성하기 위한 기술들이 개시된다. 특히, 양자 우물 구조체는 IV 족 또는 III-V 족 반도체 재료들로 구현될 수 있고 하이브리드 구조체를 효율적으로 제공하도록, 게르마늄 핌 구조체를 포함한다. 상기 기술들은 예를 들어, 변조/델타 도핑된 비 평면 디바이스에서 단 채널 효과들 및 게이트 길이(Lg) 확장성을 개선하는데 이용될 수 있다. 변조/델타 도핑된 디바이스에 대한 높은 이동성 이점들을 동시에 유지하면서, 핀-기반 디바이스의 전자기적인 이점들이 달성된다.
이전에 설명된 바와 같이, 에피택셜 성장 반도체 헤테로구조체들에서, 예를 들어 III-V 재료 시스템들에서 형성되는 양자 우물 트랜지스터 디바이스들은 트랜지스터 채널 내에 매우 높은 캐리어 이동성을 제공한다. 이 종래의 디바이스들은 매우 높은 구동 전류 성능을 제공한다. 그러한 양자 우물 시스템들은 평면 아키텍처들로 또는 비평면 아키텍처들로 제작될 수 있다.
FinFET 구조체들(예를 들어 더블-게이트, 트리-게이트 및 서라운드 게이트 구조체들)과 같은 비평면 트랜지스터 아키텍처들은 정전기 및 단 채널 효과들을 개선시켜서 Lg 확장성을 가능하게 하는데 이용될 수 있다. 그러나, 이러한 비-평면 아키텍처들은 일반적으로 에피택셜 성장 헤테로구조체들에서 형성되는 고품질, 고 이동성의 양자 우물 트랜지스터들과는 호환되지 않는 것으로 간주된다. 그러므로, 그리고 본 발명의 하나의 실시예에 따르면, Ge 핀 및 하이-k 층 사이에 배치되는 계면층을 포함하는 비-평면 Ge 양자 우물 트랜지스터 디바이스가 제공된다. 선택적으로, 중간 층은 이후에 더 자세하게 설명되는 바와 같이, 하이-k 재료와 더 양호한 전기 적합성을 설정하기 위해 계면층 및 하이-k 층 사이에 제공된다. 디바이스는 Ge, SiGe, Si, 및/또는 갈륨 비소(gallium arsenide; GaAs), 알루미늄 비소(aluminum arsenide; AlAs)와 같은 반도체 헤테로구조체들로 형성될 수 있다. 족 IV 또는 III-V 재료들로 제조되는 임의의 수효의 에피택셜 성장 헤테로구조체들이 게르마늄 핀-기반 채널로 구성될 수 있다. 헤테로구조체는 하나 이상의 협소 핀들로 패터닝되고 에칭될 수 있다.
상기 디바이스를 제작하기 위한 프로세스 플로우는 예를 들어, 쉘로우 트렌치 아이솔레이션(STI), 게이트 스택, 소스/드레인 영역들, 및 컨택 형성을 포함하여, 종래의 실리콘 계열 비-평면 디바이스를 제작하는데 이용된 것과 유사한 방식으로 구현될 수 있다.
본 발명의 실시예에 따라 구성되는 IV/III-V/Ge 시스템의 하나의 장점은 비-평면 구조체에서의 전하 스필오버가 크게 감소하여, Ge 양자 우물 핀에 전하를 가두어두는 것이 가능하다는 점이다.
그러므로, 바람직한 Ge 양자 우물 구조체가 제공되려면, 핀 구조체가 (게이트, 소스 및 드레인 영역들, 및 컨택들 등과 함께) 본 발명의 실시예에 따라 형성될 수 있다. 따라서, 하나의 예시 실시예에 따르면, 비-평면 Ge 양자 우물 트랜지스터 디바이스의 형성은 Ge 양자 우물 핀 내에 전하를 억제하는 것이 가능하도록 일반적으로 핀 표면들 상에 실리콘 캡슐화 층 또는 계면층을 제공하는 것을 포함한다.
도 1은 본 발명의 하나의 실시예에 따라, 비-평면 게르마늄 양자 우물 디바이스를 제조하는데 이용될 수 있는 예시의 Ge 양자 우물 성장 구조체의 측 단면도를 도시한다. 양자 우물 성장 구조체는 예를 들어 종래의 SiGe/Ge 또는 GaAs/Ge 양자 우물 구조체일 수 있다. 도 1에서는 캡이 없는 층이 도시될지라도, 일부 실시예들은 당업자에 의해 인식되는 바와 같이, 구조체 상에 캐핑 층(capping layer)을 제공하는 것을 포함한다. 따라서, 상술한 바와 같이, 그러나, 본 발명의 실시예에 따라 형성되는 비-평면 Ge 양자 우물 트랜지스터 디바이스는, 본 명세서를 고려할 때 명확해지는 바와 같이, 다양한 IV 또는 III-V 재료들, 선택적 도핑 층들, 및 버퍼 층들로 구성되는 임의의 수효의 양자 우물 성장 구조체들로 구현될 수 있음을 주목하라. 청구되는 발명은 임의의 특정한 양자 우물 성장 구성으로 제한되도록 의도되지 않는다.
도 1에서 확인될 수 있는 바와 같이, 양자 우물 성장 구조체는 핵생성(nucleation) 및 버퍼 층들이 형성되는 기판을 포함한다. 구조체는 IV 또는 III-V 족 재료 장벽 층을 더 포함하고, 장벽 층 위에는 스페이서 층(spacer layer)이 형성되고, 스페이서 층 위에는 Ge 양자 우물 층이 형성된다. 다른 실시예들은 더 적은 층들(예를 들어 더 적은 버퍼 층들) 또는 더 많은 층들(예를 들어 양자 우물 층 아래의 추가 스페이서 및/또는 도핑 층들) 또는 상이한 층들(예를 들어 상이한 반도체 재료들, 제제(formulation)들, 및/또는 도펀트(dopant)들로 형성되는)을 포함할 수 있다. 층들은 설정된 반도체 프로세서들(예를 들어 금속 유기 화학적 기상 증착, 분자 빔 에피택시(molecular beam epitaxy), 포토리소그라피(photolithography), 또는 다른 매우 적절한 프로세스들)을 이용하여, 임의의 적절한 층 두께 및 다른 바람직한 층 파라미터들로 구현될 수 있고, 격자가 다른 다양한 재료들의 이웃하는 층들 사이의 격자 상수 정합을 개선시키기 위해 그레이드화(grade)(예를 들어 선형 또는 단계 방식으로)될 수 있다. 일반적으로, 구조체의 특정한 층들 및 치수들은 원하는 디바이스 성능, 팹(fab) 능력, 및 이용되는 반도체 재료들과 같은 요인들에 좌우될 것이다.
기판은 전형적으로 행해지는 바대로 구현될 수 있고 여기서는 임의의 수효의 적절한 기판 유형들 및 재료들이 이용될 수 있다(예를 들어, p-유형, n-유형, 중립-유형, 실리콘, 게르마늄, 고 및 저 저항, 오프-컷(off-cut) 또는 비-오프-컷, 벌크, 실리콘-온-인슐레이터 등). 하나의 예시 실시예에서, 기판은 벌크 Si 기판이다. 다른 하나의 예시 실시예에서, 기판은 벌크 Ge 기판이다. 다른 실시예들은 실리콘 온 인슐레이터(silicon on insulator; SOI) 또는 게르마늄 온 인슐레이터(GeOI) 또는 SiGe 온 인슐레이터(SiGeOI)와 같은 반도체 온 인슐레이터 구성을 이용할 수 있다.
핵형성 및 버퍼 층들은 기판 상에 형성되고, 또한 전형적으로 행해지는 바와 같이 구현될 수 있다. 하나의 특정한 예시 실시예에서, 핵형성 및 버퍼 층들은 SiGe (예를 들어, 60% Ge) 또는 GaAs로 제조되고, 약 0.5 내지 2.0㎛ 의 전체 두께를 가진다(예를 들어, 약 25 nm 내지 50 nm 두께의 핵형성 층 그리고 버퍼 층은 약 0.3 ㎛ 내지 1.9 ㎛ 두께이다). 공지되어 있는 바와 같이, 핵형성 및 버퍼 층들은 예를 들어 GaAS 재료와 같은 III-V 재료의 원자 이중 층들로 최하위 기판 테라스(terrace)들을 채우는데 이용될 수 있다. 핵형성 층은 무 역상 도메인(anti-phase domain-free) 가상 극성 기판을 만드는데 이용될 수 있고, 버퍼 층은 양자 우물 구조체에 대한 압축 변형 및/또는 기판 및 장벽 층 사이의 격차 오정합의 제어를 제공할 수 있는 디스로케이션 필터링 버퍼(dislocation filtering buffer)를 제공하는데 이용될 수 있다. 버퍼 층들은 또한 종래대로 행해지는 바대로 또한 구현될 수 있는 그레이드식 버퍼를 포함할 수 있다. 공지되어 있는 바와 같이, 그레이드화된 버퍼 층을 형성함으로써, 디스로케이션들은 기판 및 IV/III-V 재료 장벽 층(및/또는 임의의 개재 층들) 사이의 격자 오정합을 효율적으로 제어하기 위해 사이에 내부에 있는 상대적으로 대각 평면들을 따라 글라이딩(gliding)될 수 있다. 명확한 바와 같이, 그와 같이 그레이드화된 층들은 다른 양자 우물 구조체 또는 스택의 위치들에서 이용될 수 있다. 본 발명의 실시예로부터 이익을 얻을 수 있는 다른 양자 우물 구조체들은 핵형성 및/또는 버퍼 층들 없이 구현될 수 있음을 주목하라. 예를 들어, 충분히 유사한 격자 상수들을 가지는 재료들로 구현되는 기판 및 장벽 층을 가지는 실시예들은 그레이드화된 버퍼 없이 구현될 수 있다.
IV/III-V 장벽 층은 이 예시 실시예에서 핵형성 및 버퍼 층 상에 형성되고 또한 종래에서 행해지는 바와 같이 구현될 수 있다. 하나의 특정한 예시 실시예에서, 장벽 층은 Si1 - xGex(여기서 x는 60과 같이 범위가 40 내지 80이다), 또는 GaAs 또는 Al1 - xGaxAs(여기서 x는 70과 같이 범위가 50 내지 90이다)으로 구현되고 범위가 4nm 및 120㎚(예를 들어 100nm, +/- 20nm)인 두께를 가진다. 일반적으로, 장벽 층은 기본 양자 우물 층을 형성하는 재료보다는 더 큰 대역 갭을 가지는 재료로 형성되고 트랜지스터 채널 내의 전하 캐리어들에 전위 장벽을 제공하도록 충분한 두께로 이루어진다. 인정되는 바와 같이, 장벽 층의 실제 구성 및 두께는 기판 및 양자 우물 층 재료들 및/또는 두께들과 같은 요인들에 좌우될 것이다. 많은 수의 그와 같은 장벽 재료들 및 구성들은 본 명세서를 고려하여 인정되는 바와 같이 여기서 이용될 수 있다.
도핑 층이 제공되는 경우(도시되지 않음), 도핑 층은 예시 양자 우물 성장 구조체에서의 장벽 층 상에(또는 내부에) 형성될 수 있고, 또한 종래에서 행해지는 바와 같이 구현될 수 있다. 일반적으로, 장벽 층은 캐리어들을 양자 우물 층에 공급하기 위해 도핑 층에 의해 도핑될 수 있다. SiGe 재료 장벽 층을 이용하는 n-형 디바이스의 경우, 도핑은 예를 들어 보론 및/또는 텔루륨 불순물들(tellurium impurities)을 이용하여 구현될 수 있고, p-형 디바이스의 경우 도핑 층은 예를 들어 베릴륨(Be) 및/또는 탄소를 이용하여 구현될 수 있다. 도핑 층의 두께는 이용되는 재료들 및 도핑의 유형과 같은 요인들에 좌우될 것이다. 예를 들어, 하나의 예시 실시예에서 도핑 층은 약 3Å 내지 15Å 사이의 두께를 가지며 보론이 델타 도핑된 Si40Ge60 층이다. 다른 실시예에서, 도핑 층은 Be 변조 도핑되고 약 15Å 내지 60Å 사이의 두께를 가지는 GaAs의 층이다. 도핑은 예를 들어 Ge 양자 우물 층의 채널 내에서 유용한 시트 캐리어 농도(sheet carrier concentration)에 기초하여 선택될 수 있다. 본 명세서를 고려하여 명백해지는 바와 같이, 본 발명의 실시예는 임의의 유형의 적절한 도핑 층 및 층들을 가지는 양자 우물 구조체들로 구현될 수 있다.
스페이서 층은 버퍼 층 상에 (또는 위에) 형성되고, 또한 종래에 행해지는 바와 같이 구현될 수 있다. 하나의 특정한 예시 실시예에서, 스페이서 층은 Si1-xGex(여기서 x는 60과 같이 범위가 40 내지 80이다), 또는 GaAs 또는 Al1-xGaxAs(여기서 x는 70과 같이 범위가 50 내지 90이다)으로 구현되고 범위가 0.2nm 및 70nm(예를 들어 5nm)인 두께를 가진다. 일반적으로, 스페이서 층은 압축 변형을 양자 우물 층에 제공하도록 구성될 수 있어서 이에 따라 양자 우물 층은 반도체성 채널 역할을 한다. 본 발명의 실시예로부터 이익을 얻을 수 있는 다른 양자 우물 구조체들은 스페이서 층 없이 구현될 수 있음을 주목하라.
양자 우물 층은 또한 종래에 행해지는 바와 같이 구현될 수 있다. 일반적으로, 양자 우물 층은 약 20 Å 내지 500Å의 예시 두께를 가지는 도핑되지 않은 게르마늄으로 구현된다. 인정되는 바와 같이, 많은 다른 양자 우물 층 구성들이 여기서 이용될 수 있다. 더 일반적인 의미로서, 양자 우물 층은 IV/III-V 장벽층보다 더 작은 대역 갭을 가지고, 도핑되지 않으면, 메모리 셀 또는 논리 회로에 대한 트랜지스터와 같은 주어진 애플리케이션에 대해 적절한 채널 컨덕턴스를 제공하는데 충분한 두께로 이루어진다. 양자 우물 층은 장벽 층, 상부 장벽 층, 또는 이 둘 모두에 의해 변형될 수 있다.
일반적으로 상술한 바와 같이 양자 우물 층을 통하는 기판을 포함하는 디바이스 스택의 형성 후에, 캐핑 층(도시되지 않음)이 또한 선택사양으로 양자 우물 층 위에 형성될 수 있다. 하나의 특정한 예시 실시예에서, 캐핑 층은 SiGe 또는 Si로 구성되고 두께가 2 내지 10nm(예를 들어 6nm)의 범위를 가질 수 있다. 인식되는 바와 같이, 기저의 게르마늄 양자 우물 층을 보호하기 위해 다른 적절한 캐핑 층 재료들이 이용될 수 있다.
도 2 내지 도 7은 본 발명의 하나의 실시예에 따라 구성되는 Ge 핀-기반 양자 우물 구조체의 형성을 단면도 및 사시도로 도시한다. 인정되는 바와 같이, 핀-기반 구조체는 도 1에 도시된 디바이스 스택 상에 형성될 수 있거나, 임의의 수효의 다른 양자 우물 성장 구조체들 상에 형성될 수 있다. 평탄화(예를 들어 화학 기계적 폴리싱(chemical mechanical polishing), 즉 CMP)와 같은 중단 프로세싱 및 후속 세정 프로세서들은 비록 명확하게 논의되지 않을 수 있을지라도, 형성 프로세스 전체에 걸쳐 포함될 수 있음을 주목하라.
도 2는 본 발명의 하나의 실시예에 따라, 도 1의 양자 우물 성장 구조체 상에서의 증착 및 하드마스크의 패터닝을 도시한다. 쉘로우 트렌치 아이솔레이션(STI) 형성을 위한 이 패터닝은, 하드마스크 재료(예를 들어 이산화 실리콘, 질화 실리콘, 및/또는 다른 적절한 하드마스크 재료들과 같은)의 증착, 기저의 핀 구조체(이 경우에 Ge 채널)를 보호하기 위해 임시로 유지될 하드마스트의 일부 상의 레지스트의 패터닝, 하드마스크의 마스크되지 않은(비 레지스트) 부분들을 제거하는 에칭(예를 들어 건식 에칭, 또는 다른 적절한 하드마스크 제거 프로세스를 이용한다), 및 그 후에 패터닝된 레지스트의 스트라이핑(stripping)을 포함하는 표준 포토리소그래피를 이용하여 수행될 수 있다. 도 2에 도시된 예시 실시예에서, 이 결과에 따른 하드마스크는 디바이스 스택의 중심에 있으며 한 장소에서 형성되지만, 다른 실시예들에서, 하드 마스크는 특정 활성 디바이스에 따라 스택의 한 측으로 오프셋되고/되거나 스택 상의 다수의 장소들에 위치될 수 있다.
도 3은 본 발명의 하나의 실시예에 따라, 도 2의 양자 우물 성장 구조체 상에 게르마늄 핀(fin) 구조체를 형성하기 위한 쉘로우 트렌치 아이솔레이션(STI) 에치를 도시하고, 도 4는 본 발명의 하나의 실시예에 따라, 게르마늄 핀 구조체 주위의 유전체 재료의 증착 및 평탄화를 도시한다. 게르마늄 핀은 처음에 게르마늄 및 장벽 층 및 스페이서 층의 IV 또는 III/V 재료 사이의 격자 오정합에 의해 2축으로 압축 변형된다. 게르마늄 층에서의 재료의 에치의 결과로 결과에 따른 Ge 핀 내에 단측 변형이 발생한다. 이는 또한 하드마스크에 의해 보호되지 않는 스택의 부분들을 제거하는 에칭(예를 들어 습식 또는 건식 에치), 및 유전체 재료의 증착(예를 들어 SiO2, 또는 다른 적절한 유전체 재료들과 같은)을 포함하는 표준 포토리소그래피를 이용하여 수행될 수 있다. STI 에치의 깊이는 변할 수 있으나, 일부 예시 실시예들에서 Ge 양자 우물 층의 바닥 아래로 0Å 내지 5000Å의 범위 내에 있다. 이 예시 실시예에서, 에치 깊이는 거의 재료 장벽 층의 바닥에 이른다. 일반적으로, 에치는 양자 우물 채널이 예를 들어 아래로 장벽 층까지 심지어 아래로 기판 층과 같은, 전기적으로 절연되도록(예를 들어 이웃하는 구성요소들 또는 다른 전위 간섭원들로부터) 충분히 깊이까지 이르러야 한다. 유전체 재료의 STI의 형성 및 증착 후에, 증착된 유전체 재료들이 폴리싱/평탄화(예를 들어 CMP를 이용하여)될 수 있다. 하드마스크는 게르마늄 채널을 보호하기 위해 계속 남아 있을 수 있음을 주목하라.
도 5는 본 발명의 하나의 실시예에 따라, 도 4의 양자 우물 성장 구조체의 STI 유전체 재료를 리세스(recess)하는 에칭을 도시하는 도면이다. 이는 또한 유전체 재료를 제거하기 위한 에칭을 포함하는(예를 들어 습식 에치를 이용하는, 그러나 건식 에치도 또한 이용될 수 있다) 표준 포토리소그래피를 이용하여 수행될 수 있다. 리세스 에치의 깊이는 변할 수 있으나, 예를 들어 이 깊이는 일반적으로 게르마늄 양자 우물 층(채널)의 바닥 및 스페이서 층의 위 사이에 있을 수 있다. 확인될 수 있는 바와 같이, 이 예시 실시예에서, 리세스 에치 깊이는 게르마늄 양자 우물 층(채널)의 바닥에까지 이른다. 하드마스크는 Ge 핀 구조체(또는 채널)를 보호하기 위해 여전히 자리잡고 있음을 주목하라.
도 6은 본 발명의 하나의 실시예에 따라, 도 5의 양자 우물 성장 구조체의 게르마늄 핀 구조체 상의 게이트 전극 형성을 도시하는 도면이다. 도 7에서의 사시도에서 도시된 결과에 따른 구조체는 FinFET 디바이스로 구성된 Ge 양자 우물 구조체(그러므로 비-평면)만큼 효과적이다. 공지되어 있는 바와 같이, FinFET는 반도체 재료의 박 스트립(thin strip)(일반적으로 핀으로 칭해진다) 주위에 구성되는 트랜지스터이다. FinFET 디바이스는 게이트, 게이트 유전체(전형적으로 k가 높다), 소스 영역, 및 드레인 영역(도 7에서는 일반적으로 소스/드레인 영역들 중 단 하나만이 도시된다)을 포함하는 표준 전계 효과 트랜지스터(FET) 노드들을 포함한다. 디바이스의 도전 채널은 게이트 유전체 아래의 핀의 외부 측들에 있다. 특히, 전류는 핀의 상부(기판면에 평행한 측)를 따를 뿐만 아니라 핀의 측벽들 모두(기판면에 수직인 측들)를 따라 흐른다. 그와 같은 구성들의 도전 채널은 필수적으로 핀의 3개의 상이한 외부의 편평한 영역들을 따라 있으므로, 그와 같은 FinFET 설계는 때때로 트리-게이트 FinFET으로 칭해진다. 소위 더블-게이트 FinFET들과 같은 FinFET 구성들이 또한 이용 가능한데, 여기에서는 도전 채널은 원리적으로 핀의 두 측벽들을 따라서만(핀의 상부를 따르지 않는다) 있다. 핀의 높이는 디바이스 요건들에 의해 결정될 수 있고, 에칭 능력들에 의해서만 제한될 수 있다.
도 6에서 확인될 수 있는 바와 같이, 실시예에 따르면, 하드마스크는 제거될 수 있고(예를 들어 습식 또는 건식 에치) 계면층은 Ge 채널 위에 제공될 수 있다. 이 계면층은 예를 들어 모든 Ge 핀의 표면들 상에 에피택셜 방식으로 제공될 수 있는 실리콘의 층일 수 있다. 도 6에 도시된 바와 같이, 계면층은 도시된 바와 같이, 핀의 모든 활성면들, 즉 노출된(100(핀의 상면) 및 110(핀의 측면들)) 면들을 덮는다. 더블-게이트 디바이스의 경우, 계면층은 110 및 핀의 측면들만을 덮을 수 있고, 핀의 상부 면(100)에는 질화 실리콘과 같은 절연 층이 제공된다. 계면층은 하나 이상의 실리콘 단층(monolayer)들과 같이, 하나 이상의 층들을 포함할 수 있다. 바람직하게도, 계면층은 최대한 얇다. 예를 들어, 계면층은 핀 상에 에피택셜 방식으로 제공되는 실리콘의 단층을 포함할 수 있다. 계면층의 두께는 계면층 내에 존재하는 어떤 비어있는 상태들, 전하 센터(charge center)들 또는 결함들을 방지하는데 유용하고, 이 방식으로 전하들이 핀으로부터 계면층 내로 이동하는 것이 방지된다. 계면층이 더 두꺼울수록, 실리콘과 같은 계면층의 재료가 게르마늄 재료와 계면하는 곳에서의 계면층 재료 및 핀 재료 사이의 격자 오정합에 의해 핀의 결함들을 생성할 가능성이 더 커진다. 그러나, 계면층 재료의 단층보다 더 두꺼운 계면층은, 핀 재료로부터 하이-k 재료로 전하가 이동하는 것을 효율적으로 방지하는 한, 또한 실시예들의 범위 내에 있다. 계면층에 적합할 재료들은 핀 재료의 대역갭보다 더 큰 대역갭을 가질 것이다. 무결함 계면층 및 핀의 재료 사이의 무결함 계면 적합성을 보장하기 위해, 바람직하게도 계면층은 핀의 재료와 원자 대 원자 본딩을 제공하는 그러한 방식으로 제공된다. 그러므로, 계면층을 제공하는 바람직한 방식은 에피택시에 의한 것이다. 계면층의 두께는 예를 들어 약 3Å과 약 9Å 사이에 있을 수 있다.
도 6을 계속 참조하면, 선택사양으로, 중간 층은 계면층 및 하이-k 층 사이에 배치될 수 있다. 중간 층은 하이-k 층이 계면층의 재료와의 계면 부적합성을 제공하는 (예를 들어 대글링 본드들이 있는) 경향이 있는 곳에서 전기적 장점을 제공할 수 있다. 예로서, 하이-k 층이 하프늄 산화물을 포함하는 경우, 그리고 계면층이 실리콘을 포함하는 경우, 두 층들 사이의 계면은 내부의 전하의 이동을 가능하게 할 수 있는 대글링 본드들 및 결함들을 제공하는 경향이 있을 수 있다. 그러한 경우들에서, 상술한 계면 적합성을 완화하기 위해, 그리고 한편으로는 하이-k 층과의 그리고 한편으로는 계면층과의 계면들을 실직적으로 전기적으로 비활성으로 제공하기 위해 하이-k 층 및 계면층 사이에 중간 층을 제공하는 것이 바람직할 수 있다. 중간 층에 대한 적절한 재료는 이산화 실리콘을 포함할 수 있다. 일반적으로, 중간 층은 예를 들어 하이-k 층의 재료와의 전기적 적합 계면(예를 들어 댕글링 본드들, 결함들 또는 전하 센터들이 없는 계면)을 제공하는 하이-k 또는 로우-k 유전체와 같은 임의의 유전체 재료를 포함할 수 있다. 중간 층은 예를 들어, 알루미나(alumina), 지르코니아(zirconia), 또는 하프늄 실리케이트(hafnium silicate)를 포함할 수 있다. 계면층이 실리콘을 포함하면, 이산화 실리콘을 포함하는 중간 층은 종래의 방식으로 실리콘 계면층의 표면을 산화시킴으로써 제공될 수 있으나, 중간 층을 제공하는 임의의 다른 적절한 방법은 실시예들의 범위 내에 있다. 예를 들어, 중간 층은 예를 들어 CVD, PVD, 또는 ALD를 이용하는 것과 같이, 유전체 층을 제공하는 임의의 널리 공지되어 있는 방법에 따라 증착될 수 있다. 중간 층의 두께는 예를 들어 약 5Å과 약 10Å 사이에 있을 수 있다. 중간 층의 재료가 유전체 재료를 포함할 수 있는 범위까지, 중간 층은 하이-k 층을 포함하는 게이트 유전체이 일부 역할을 할 것이다. 결과적으로, 하이-k 층 및 중간 층의 두께는 당업자에 의해 인식되는 바와 같이 유전체 효율성 및 계면 적합성 측면에서 최적의 결과를 달성하도록 결정될 수 있다.
계속 도 6을 참조하면, 상부 장벽에 증착되는 하이-k 게이트 유전체는 예를 들어, 10Å 내지 50Å(예를 들어 20Å)의 범위의 두께를 가지는 필름일 수 있고, 예를 들어, 산화 하프늄, 알루미나, 5산화 탄탈늄(tantalum pentaoxide), 산화 지르코늄, 란타늄 알루미네이트(lanthanum aluminate), 가돌리늄 스캔데이트(gadolinium scandate), 산화 실리콘 하프늄, 산화 란타늄, 산화 알루미늄 란타늄, 산화 실리콘 지르코늄, 산화 탄탈늄, 산화 티타늄, 산화 티타늄 스트론듐 바륨, 산화 티타늄 바륨, 산화 티타늄 스트론듐, 산화 이튜륨(yttrium), 산화 알루미늄, 산화 탄탈늄 스칸듐 납, 니오부산 아연 납(lead zinc niobate), 또는 예를 들어 이산화 실리콘보다 더 큰 유전 상수를 가지는 그러한 다른 재료들로 구현될 수 있다. 하이-k 게이트 유전체는 예를 들어 PVD, CVD, 또는 ALD를 이용하는 것과 같은 널리 공지되어 있는 방법들 중 임의의 하나에 따라 제공될 수 있다. 일반적으로, 중간 층이 제공되어 핀 재료 및 하이-k 재로 사이의 계면 영역에서의 댕글링 본드들이 실질적으로 제거되는 한, 중간 층이 제공될지라도 하이-k 층 및 중간 층 사이에 원자 대 원자 본드가 존재할 필요가 없다.
계속 도 6을 참조하면, 하이-k 게이트 유전체 위에 증착되는 게이트 금속은 예를 들어, 니켈, 금, 플래티늄, 알루미늄, 티타늄, 팔라듐, 티타늄 니켈 또는 다른 적절한 게이트 금속 또는 합금일 수 있다. 소스 및 드레인 영역들은 FinFET 구조체에 대해 종래에 행해지는 바와 같이 형성될 수 있고, 게이트 또는 다른 적절한 접촉 금속과 동일한 금속으로 구성될 수 있다. 본 명세서를 고려할 때 인정되는 바와 같이, 상부 장벽, 하이-k 게이트 유전체, 게이트 금속, 및 소스/드레인 영역들은 표준 FinFET 프로세싱을 이용하여 구현될 수 있다.
도 8은 본 발명의 하나의 실시예에 따라, 게르마늄 핀 기반 양자 우물 구조체를 형성하는 방법을 도시한다. 양자 우물 구조체는 원하는 바대로 구성될 수 있고, 일반적으로 기판, IV/III-V 장벽 층, 및 양자 우물 층을 포함하는 스택을 포함한다.
방법은 쉘로우 트렌치 아이솔레이션(STI) 패터닝을 위하여 하드마스크를 패터닝한다(803). 패터닝은 예를 들어, 하드마스크 재료의 증착, STI 에칭 동안 디바이스의 기저 핀 구조체를 보호하기 위해 임시로 남아 있을 하드마스크의 일부에 레지스트를 패터닝, 하드마스크의 마스크되지 않은(레지스트가 없는) 부분들을 제거하기 위한 에칭(예를 들어 건식 에치, 또는 다른 적절한 하드마스크 제거 프로세스를 이용한다), 및 그 후 패터닝된 레지스트를 스트라이핑하는 것을 포함하여 패터닝된 STI 하드마스크를 제공한다.
상기 방법은 STI를 Ge 양자 우물 구조체 속으로 에칭하는 것을 계속함으로써 핀 구조체를 형성한다(805). 하나의 예시 경우에서, 그리고 상술한 바와 같이, 트렌치 형성은 하나 이상의 건식 및/또는 습식 에치들을 이용하여 수행될 수 있다. 상기 방법은 유전체 재료를 STI 내로 증착시키고(807), 상기 유전체 재료를 평탄화하는 것을 계속한다. 상기 방법은 STI 재료를 리세스시키기 위해(예를 들어 Ge 양자 우물 층의 아래 바닥까지, 그리고 도핑 층 전까지) 에칭을 계속한다(809). 에치는 예를 들어 습식 에치로 구현될 수 있다.
상기 방법은 핀 구조체 위에 선택사양의 중간 층 및 계면층을 제공(811)하는 것을 계속한다. 그 후에, 상기 방법은 (811)에서 하이-k 층의 제공에 의해 계속된다. 하이-k 게이트 유전체는 예를 들어, 금속 게이트를 충분히 절연시키는데 적절한 두께 및 예를 들어 이산화 실리콘보다 더 큰 유전 상수를 가지는 필름일 수 있다. 다른 적절한 게이트 유전체들이 또한 본원에서 이용될 수 있고(예를 들어 비-하이-k 유전체들) 상부 장벽이 자체적으로 충분한 절연을 제공하는 일부 실시예들에서 게이트 유전체는 필요하지 않을 수 있다. 상기 방법은 상부 장벽 위에 그리고 디바이스 채널을 형성하는 절연된 Ge 핀 구조체에 걸쳐 게이트 금속을 증착하고(812), 핀 구조체(채널)의 각각의 종단들에서 드레인 및 소스 영역들을 형성하는 것(815)을 계속한다. 게이트 금속 및 소스/드레인 영역들은 표준 프로세싱(증착, 마스킹, 에칭, 평탄화 등)을 이용하여 구현될 수 있다.
그러므로, 계면층이 핀 및 하이-k 층 사이에 껴 있도록 구성되는 비-평면 양자 우물 구조체가 제공될 수 있다. 상기 구조체는 수많은 애플리케이션들(예를 들어 프로세서들, 메모리 등)에서 이용하는데 적합한, 예를 들어 FinFET 디바이스(예를 들어, 더블-게이트 또는 트리-게이트 FinFET)로서 이용될 수 있다.
본 명세서를 고려하면 수많은 실시예들 및 구성들이 명백할 것이다. 예를 들어, 본 발명의 하나의 예시 실시예는 비-평면 양자 우물 구조체를 형성하는 방법을 제공한다. 상기 방법은 기판, IV 또는 III-V 재료 장벽 층, 및 도핑되지 않은 게르마늄 양자 우물 층을 가지는 양자 우물 구조체를 수용하는 것을 포함한다. 상기 방법은 게르마늄 핀 구조체를 형성하기 위해 양자 우물 구조체를 에칭하고, 계면층 및 선택사양의 중간 층을 핀 구조체 위에 증착하고, 핀 구조체에 걸쳐 게이트 금속을 증착하는 것을 선택적으로 더 포함한다. 하나의 특별한 경우에서, 양자 우물 구조체를 선택적으로 에칭하는 것은 쉘로우 트렌치 아이솔레이션(STI) 패터닝을 위해 양자 우물 구조체 상에 하드마스크를 패터닝하고, STI를 양자 우물 구조체 내로 에칭하고, STI 내에 유전체 재료를 증착하고, 유전체 재료를 평탄화하는 것을 포함한다. 하나의 그와 같은 경우에서, STI 내의 유전체 재료는 게르마늄 양자 우물 층의 바닥까지 아래로 리세스된다. 상기 방법은 핀 구조체의 각각의 종단들에 드레인 및 소스 영역들을 형성하는 것을 포함할 수 있다. 다른 특정한 경우들에서, 핀 구조체 위에 계면층을 증착시킨 후에 그리고 핀 구조체에 걸쳐 게이트 금속을 증착하기 전에, 상기 방법은 계면층 위에 하이-k 게이트 유전체 층을 증착하는 것을 더 포함한다. 양자 우물 구조체는, 예를 들어 에피택셜 성장 헤테로구조체일 수 있다. 만일, 도핑 층이 제공된다면, 이 도핑 층은 예를 들어 도핑되지 않은 게르마늄 양자 우물 층을 변조 도핑하는 델타 도핑을 포함할 수 있다. 다른 특정한 경우에, 도핑되지 않은 게르마늄 양자 우물 층은 도핑 층 뒤에서 에피택셜 성장될 수 있다. 하나의 실시예에서, 양자 우물 핀이 도핑될 수 있다. 또 다른 실시예에서, 핀 내의 압축 변형을 더욱 강화시키기 위해, 리세스된 소스 및 드레인 영역들이 제공될 수 있고 이 영역들은 III/V 또는 SiGe 재료로 채워질 수 있다.
본 발명의 다른 예시 실시예들은 비-평명 양자 우물 디바이스를 제공한다. 상기 디바이스는 기판, IV 또는 III-V 재료 장벽 층, 및 게르마늄 양자 우물 층을 가지는 양자 우물 구조체를 포함한다. 상기 디바이스는 양자 우물 구조체에 형성되는 게르마늄 핀 구조체, 핀 구조체 위에 제공되는 계면층, 계면층 위에 제공되는 선택사양의 중간 층, 및 핀 구조체에 걸쳐 증착되는 게이트 금속을 더 포함한다. 상기 디바이스는 예를 들어 핀 구조체 근처의 쉘로우 트렌치 아이솔레이션(STI) 내에 리세스된 유전체 재료를 포함할 수 있다. 하나의 그와 같은 경우에서, STI 내의 유전체 재료는 게르마늄 양자 우물 층의 바닥까지 아래로 리세스된다. 상기 디바이스는 핀 구조체의 각각의 종단들에 형성되는 드레인 및 소스 영역들을 포함할 수 있다. 상기 디바이스는 계면층 및 게이트 금속 사이에 증착되는 하이-k 유전체를 포함할 수 있다. 하나의 예시 경우에서, 비-평면 양자 우물 구조체는 FinFET 디바이스를 포함한다. 다른 예시 경우에서, IV 또는 III-V 재료 장벽 층은 실리콘 게르마늄 또는 갈륨 비소 또는 알루미늄 갈륨 비소로 구현되고, 기판은 실리콘 상에 실리콘 갈륨 또는 갈륨 비소 버퍼를 포함한다. 다른 예시 경우에서, 양자 우물 구조체는 에피택시 성장 헤테로구조체가다. 다른 예시 구조체에서, 도핑 층은, 만일 제공된다면, 도핑되지 않은 게르마늄 양자 우물 층을 변조 도핑하는 델타 도핑을 포함할 수 있다. 다른 예시 경우에서, 도핑되지 않은 게르마늄 양자 우물 층은 도핑 층 뒤에서(장벽 층 상 또는 내의) 에피택셜 성장된다.
실시예들은 기판 상에 복수의 핀 구조체들을 제공하는 것을 포함하고 복수의 nMOS 트랜지스터 구조체들 또는 pMOS 트랜지스터 구조체들을 형성하는 프로세스들이 다수의 핀 구조체들에서 동시에 수행될 수 있음이 인정될 것이다. 그러므로, 단일 핀 구조체는 본원에서 간소하게 도시된다. 게다가, 실시예들은 게르마늄 핀을 이용하는 것으로 제한되지 않고 실시예들의 범위 내에서 임의의 다른 적절한 재료로 제조되는 핀을 이용하는 것을 포함한다.
도 9는 하나의 실시예에 따른 컴퓨터 시스템을 도시한다. 시스템(900)은 일부 실시예들에서, 프로세서(910), 메모리 디바이스(920), 메모리 제어기(930), 그래픽 제어기(940), 입력 및 출력(I/O) 제어기(950), 디스플레이(952), 키보드(954), 포인팅 디바이스(956), 및 주변 기기(958)를 포함하고, 이들 모두는 버스(960)를 통해 서로 통신하도록 결합될 수 있다. 프로세서(910)는 범용 프로세스이거나 주문형 반도체(application specific integrated circuit; ASIC)일 수 있다. I/O 제어기(950)는 유선 또는 무선 통신을 위해 통신 모듈을 포함할 수 있다. 메모리 디바이스(920)는 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 디바이스, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스, 플래시 메모리 디바이스, 또는 이들 메모리 디바이스들의 결합일 수 있다. 그러므로, 일부 실시예들에서, 메모리 시스템(900) 내의 메모리 디바이스(920)는 DRAM 디바이스를 포함할 필요가 없다.
시스템(900) 내에 도시된 구성요소들 중 하나 이상은 본원에 포함되는 다양한 실시예들의 하나 이상의 비-평면 디바이스들을 포함할 수 있다. 예를 들어, 프로세서(910), 또는 메모리 디바이스(920), 또는 I/O 제어기(950)의 적어도 일부, 또는 이들 구성요소들의 결합은 본원에서의 구조체들에 대한 적어도 하나의 실시예를 포함하는 집적 회로 패키지를 포함할 수 있다.
이 요소들은 당업계에 널리 공지되어 있는 자체의 종래 기능들을 수행한다. 특히, 메모리 디바이스(920)는 어떤 경우에는 일부 실시예들에 따라 구조체들을 형성하는 방법에 대해 실행 가능한 명령들에 대한 장기간 저장을 제공하는데 이용되고, 다른 실시예들에서 프로세서(910)에 의한 수행 동안 실시예들에 따라 구조체들을 형성하는 방법이 대해 실행 가능한 명령들을 보다 짧은 시간 기반으로 저장하는데 이용될 수 있다. 게다가, 명령들은 저장되거나, 그렇지 않으면 예를 들어 컴팩트 디스크 리드 온리 메모리(compact disk read only memory: CD-ROM)들, 디지털 다기능 디스크(digital versatile disk; DVD)들, 플로피 디스크들, 캐리어 웨이브(carrier wave)들, 및/또는 다른 전파 신호들과 같이, 시스템과 통신하도록 결합되는 기계 액세스 가능 매체들과 연관될 수 있다. 하나의 실시예에서, 메모리 디바이스(920)는 프로세서(910)에 실행용 실행 가능 명령들을 공급할 수 있다.
시스템(900)은 컴퓨터들(예를 들어, 데스크탑들, 랩탑들, 핸드-헬드(hand-held)들, 서버들, 웹 어플라이언스들, 라우터들 등), 무선 통신 디바이스들(예를 들어 셀룰러폰들, 코드리스 폰들, 페이저들, 개인용 디지털 보조장치(PDA)들 등), 컴퓨터 관려 주변기기들(예를 들어, 프린터들, 스캐너들, 모니터들, 등), 엔터테인먼트 디바이스들(예를 들어, 텔레비전들, 라디오들, 스테레오들, 테이프 및 컴팩 디스크 플레이어들, 비디오 카세트 리코더들, 캠코더들, 디지털 카메라들, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들, 비디오 게임들, 시계들 등) 등을 포함할 수 있다.
본 발명의 예시 실시예들에 대한 상술한 설명은 설명 및 기술을 위해 제공되었다. 개시된 정확한 형태들로 완전하다거나 본 발명을 제한하는 것으로 의도되지 않는다. 많은 수정들 및 변형들이 본 명세서를 고려할 때 가능하다. 본 발명의 범위는 본 상세한 설명에 의해 제한되는 것이 아니라, 오히려 본원에 첨부된 청구항들에 의해 제한되도록 의도된다.

Claims (30)

  1. 비-평면 양자 우물 구조체(a non-planar quantum well structure)를 형성하는 방법으로서,
    기판, IV 또는 III-V 재료 장벽 층 및 양자 우물 층을 가지는 양자 우물 구조체를 제공하는 단계―상기 양자 우물 층은 채널 영역을 포함함―와,
    핀(fin) 구조체를 형성하기 위해 상기 양자 우물 구조체를 선택적으로 에칭하는 단계와,
    상기 핀 구조체 위에 계면층을 제공하는 단계 - 상기 계면층의 재료는 상기 핀 구조체의 재료의 대역 갭보다 더 큰 대역 갭을 가짐 - 와,
    상기 계면층 위에 하이-k 유전체 층을 제공하는 단계와,
    상기 하이-k 유전체 층 위에 상기 핀 구조체에 걸쳐 게이트 금속을 제공하는 단계를 포함하는
    비-평면 양자 우물 구조체 형성 방법.
  2. 제 1 항에 있어서,
    상기 양자 우물 층은 게르마늄 양자 우물 층이고, 상기 핀 구조체는 게르마늄 핀 구조체인
    비-평면 양자 우물 구조체 형성 방법.
  3. 제 1 항에 있어서,
    상기 핀 구조체 위에 계면층을 증착한 후에 그리고 상기 핀 구조체에 걸쳐 게이트 금속을 증착하기 전에, 상기 방법은 상기 하이-k 유전체 층을 제공하는 단계 이전에 상기 계면층 위에 중간 층을 제공하는 단계를 더 포함하는
    비-평면 양자 우물 구조체 형성 방법.
  4. 제 1 항에 있어서,
    상기 계면층은 에피택셜 성장 실리콘을 포함하는
    비-평면 양자 우물 구조체 형성 방법.
  5. 제 1 항에 있어서,
    상기 계면층은 단원자층(a single monolayer of atoms)을 포함하는
    비-평면 양자 우물 구조체 형성 방법.
  6. 제 1 항에 있어서,
    상기 양자 우물 구조체를 선택적으로 에칭하는 단계는,
    쉘로우 트렌치 아이솔레이션(shallow trench isolation; STI) 패터닝을 위해 상기 양자 우물 구조체 상에 하드마스크를 패터닝하는 단계와,
    상기 STI를 상기 양자 우물 구조체 내로 에칭하는 단계와,
    상기 STI 내로 유전체 재료를 증착하는 단계와,
    상기 유전체 재료를 평탄화하는 단계를 포함하는
    비-평면 양자 우물 구조체 형성 방법.
  7. 제 6 항에 있어서,
    상기 STI 내의 유전체 재료는 상기 양자 우물 층의 바닥까지 아래로 리세스(recess)되는
    비-평면 양자 우물 구조체 형성 방법.
  8. 기판, IV 또는 III-V 재료 장벽 층 및 양자 우물 층을 가지는 양자 우물 구조체―상기 양자 우물 층은 채널 영역을 포함함―와,
    상기 양자 우물 구조체 내에 형성되는 핀 구조체와,
    상기 핀 구조체 위에 제공되는 계면층과,
    상기 계면층 위에 제공되는 하이-k 층과,
    상기 핀 구조체에 걸쳐 제공되는 게이트 금속을 포함하는
    비-평면 양자 우물 디바이스.
  9. 제 8 항에 있어서,
    상기 양자 우물 층은 게르마늄 양자 우물 층이고, 상기 핀 구조체는 게르마늄 핀 구조체인
    비-평면 양자 우물 디바이스.
  10. 제 8 항에 있어서,
    상기 계면층 및 상기 하이-k 유전체 층 사이에 중간 층을 더 포함하는
    비-평면 양자 우물 디바이스.
  11. 제 8 항에 있어서,
    상기 계면층은 상기 핀 구조체의 100 면 및 110 면을 덮는
    비-평면 양자 우물 디바이스.
  12. 제 8 항에 있어서,
    상기 계면층은 에피택셜 성장 실리콘을 포함하는
    비-평면 양자 우물 디바이스.
  13. 제 8 항에 있어서,
    상기 계면층은 단원자층을 포함하는
    비-평면 양자 우물 디바이스.
  14. 시스템으로서,
    프로세서와,
    상기 프로세서에 연결되는 메모리를 포함하며,
    상기 프로세서는
    기판, IV 또는 III-V 재료 장벽 층, 도핑 층 및 양자 우물 층을 가지는 양자 우물 구조체―상기 양자 우물 층은 채널 영역을 포함함―와,
    상기 양자 우물 구조체 내에 형성되는 핀 구조체와,
    상기 핀 구조체 위에 제공되는 계면층과,
    상기 계면층 위에 제공되는 하이-k 층과,
    상기 하이-k 층 위에 상기 핀 구조체에 걸쳐 증착되는 게이트 금속과,
    상기 핀 구조체의 각각의 종단들에 형성되는 드레인 영역 및 소스 영역과,
    컨택(contact)을 포함하는
    시스템.
  15. 제 14 항에 있어서,
    상기 양자 우물 층은 게르마늄 양자 우물이고, 상기 핀 구조체는 게르마늄 핀 구조체가고, 상기 계면층은 에피택셜 성장 실리콘이고, 상기 계면층과 상기 하이-k 층 사이에 포함된 중간 층은 이산화 실리콘을 포함하는
    시스템.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
KR1020137008163A 2010-09-24 2011-09-24 계면층을 가지는 비평면 양자 우물 디바이스 및 이를 형성하는 방법 KR101461348B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/924,307 US8575653B2 (en) 2010-09-24 2010-09-24 Non-planar quantum well device having interfacial layer and method of forming same
US12/924,307 2010-09-24
PCT/US2011/053173 WO2012040681A2 (en) 2010-09-24 2011-09-24 Non-planar quantum well device having interfacial layer and method of forming same

Publications (2)

Publication Number Publication Date
KR20130050382A KR20130050382A (ko) 2013-05-15
KR101461348B1 true KR101461348B1 (ko) 2014-11-13

Family

ID=45869720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137008163A KR101461348B1 (ko) 2010-09-24 2011-09-24 계면층을 가지는 비평면 양자 우물 디바이스 및 이를 형성하는 방법

Country Status (6)

Country Link
US (4) US8575653B2 (ko)
EP (1) EP2619798A4 (ko)
KR (1) KR101461348B1 (ko)
CN (1) CN103140930B (ko)
TW (1) TWI535004B (ko)
WO (1) WO2012040681A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153214B2 (en) 2016-01-15 2018-12-11 Samsung Electronics Co., Ltd. Patterning method and a method of fabricating a semiconductor device using the same

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US8890207B2 (en) * 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US9087687B2 (en) 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
US9735239B2 (en) 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method
US9633905B2 (en) 2012-04-20 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
US8823059B2 (en) 2012-09-27 2014-09-02 Intel Corporation Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
CN103811344B (zh) * 2012-11-09 2016-08-10 中国科学院微电子研究所 半导体器件及其制造方法
US9385234B2 (en) * 2013-02-27 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9362386B2 (en) * 2013-02-27 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods for forming the same
US9087902B2 (en) 2013-02-27 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9385069B2 (en) 2013-03-07 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure for FinFET
US8940640B2 (en) * 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure of semiconductor device
CN104347408B (zh) 2013-07-31 2017-12-26 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
EP2830096B1 (en) 2013-07-25 2016-04-13 IMEC vzw III-V semiconductor device with interfacial layer
CN104347407B (zh) * 2013-07-31 2017-10-31 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9287262B2 (en) * 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
CN104576380B (zh) * 2013-10-13 2017-09-15 中国科学院微电子研究所 一种finfet制造方法
CN104576383B (zh) * 2013-10-14 2017-09-12 中国科学院微电子研究所 一种FinFET结构及其制造方法
US9515186B2 (en) 2014-01-23 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9373706B2 (en) 2014-01-24 2016-06-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices, including forming a semiconductor material on a fin, and related semiconductor devices
US9355920B2 (en) * 2014-03-10 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor devices and FinFET devices, and FinFET devices
US9252044B2 (en) 2014-03-24 2016-02-02 International Business Machines Corporation Shallow trench isolation for end fin variation control
US9590105B2 (en) * 2014-04-07 2017-03-07 National Chiao-Tung University Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof
US9331073B2 (en) 2014-09-26 2016-05-03 International Business Machines Corporation Epitaxially grown quantum well finFETs for enhanced pFET performance
KR101611337B1 (ko) * 2014-11-14 2016-04-12 울산과학기술원 표면 거칠기 산란을 최소화 또는 없앤 고성능 저전력 전계효과 트랜지스터 소자의 제조방법
CN106922201B (zh) * 2014-12-17 2021-03-09 英特尔公司 对于高迁移率沟道器件的载流子限制
EP3235009A4 (en) 2014-12-19 2018-07-25 INTEL Corporation Selective deposition utilizing sacrificial blocking layers for semiconductor devices
US10403628B2 (en) * 2014-12-23 2019-09-03 International Business Machines Corporation Finfet based ZRAM with convex channel region
US9847333B2 (en) * 2015-03-09 2017-12-19 Globalfoundries Inc. Reducing risk of punch-through in FinFET semiconductor structure
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
KR102395071B1 (ko) * 2015-05-14 2022-05-10 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9633908B2 (en) * 2015-06-16 2017-04-25 International Business Machines Corporation Method for forming a semiconductor structure containing high mobility semiconductor channel materials
US9496401B1 (en) * 2015-06-30 2016-11-15 International Business Machines Corpoartion III-V device structure with multiple threshold voltage
US9425313B1 (en) * 2015-07-07 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
EP3125273A1 (en) 2015-07-31 2017-02-01 IMEC vzw Strained group iv channels
US9847388B2 (en) * 2015-09-01 2017-12-19 International Business Machines Corporation High thermal budget compatible punch through stop integration using doped glass
US10181397B2 (en) 2015-09-30 2019-01-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method for forming the same
CN105304690B (zh) * 2015-10-20 2018-05-04 福州大学 一种调控闪锌矿结构半导体量子阱自旋轨道耦合的方法
US9831242B2 (en) * 2015-10-28 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9773871B2 (en) * 2015-11-16 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
CN105355557A (zh) * 2015-11-26 2016-02-24 西安电子科技大学 一种基于GaN基HEMT器件的Fin-HEMT器件及其制备方法
WO2017213637A1 (en) * 2016-06-08 2017-12-14 Intel Corporation Quantum dot devices with patterned gates
US11450798B2 (en) * 2016-06-08 2022-09-20 Intel Corporation Interconnects for quantum dot devices
US10734482B2 (en) * 2016-06-08 2020-08-04 Intel Corporation Quantum dot devices
US11177375B2 (en) 2016-06-09 2021-11-16 Intel Corporation Quantum dot devices with top gates
WO2017213647A1 (en) * 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with back gates
WO2017213650A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with trenched substrates
WO2017213658A1 (en) 2016-06-10 2017-12-14 Intel Corporation Gate patterning for quantum dot devices
US10991802B2 (en) 2016-06-10 2021-04-27 Intel Corporation Quantum dot devices with gate interface materials
US10763349B2 (en) 2016-06-29 2020-09-01 Intel Corporation Quantum dot devices with modulation doped stacks
WO2018004635A1 (en) 2016-07-01 2018-01-04 Intel Corporation Interconnects below qubit plane by substrate doping
US11361240B2 (en) 2016-07-01 2022-06-14 Intel Corporation Flux bias lines below qubit plane
WO2018004636A1 (en) 2016-07-01 2018-01-04 Intel Corporation Interconnects below qubit plane by substrate bonding
US9711648B1 (en) * 2016-08-09 2017-07-18 Globalfoundries Inc. Structure and method for CMP-free III-V isolation
CN109564936B (zh) 2016-08-10 2023-02-17 英特尔公司 量子点阵列装置
US10644113B2 (en) 2016-08-10 2020-05-05 Intel Corporation Quantum dot array devices
CN106206318B (zh) * 2016-08-12 2019-06-11 中国科学院微电子研究所 一种鳍式场效应晶体管及其制备方法
EP3507837A4 (en) 2016-08-30 2020-05-06 Intel Corporation QUANTUM POINT DEVICES
CN107785272A (zh) * 2016-08-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 一种量子阱FinFET器件及其制备方法、电子装置
WO2018057018A1 (en) 2016-09-24 2018-03-29 Intel Corporation Quantum dot array devices with shared gates
US10804399B2 (en) 2016-09-24 2020-10-13 Intel Corporation Double-sided quantum dot devices
US11288586B2 (en) 2016-09-27 2022-03-29 Intel Corporation Independent double-gate quantum dot qubits
WO2018063270A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Quantum dot devices with single electron transistor detectors
CN109643730B (zh) 2016-09-30 2022-09-13 英特尔公司 单电子晶体管(set)和基于set的qubit检测器设备
US11063040B2 (en) * 2016-11-03 2021-07-13 Intel Corporation Quantum dot devices
EP3563308A1 (en) 2016-12-27 2019-11-06 Intel Corporation Superconducting qubit device packages
WO2018236405A1 (en) 2017-06-24 2018-12-27 Intel Corporation QUANTIC POINT DEVICES
US11038021B2 (en) 2017-06-24 2021-06-15 Intel Corporation Quantum dot devices
US11063138B2 (en) 2017-06-24 2021-07-13 Intel Corporation Quantum dot devices
KR102388463B1 (ko) * 2017-08-21 2022-04-20 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법
US11056593B2 (en) * 2017-09-12 2021-07-06 Intel Corporation Semiconductor devices with metal contacts including crystalline alloys
US11557630B2 (en) 2017-09-28 2023-01-17 Intel Corporation Quantum dot devices with selectors
US11158731B2 (en) 2017-09-28 2021-10-26 Intel Corporation Quantum well stacks for quantum dot devices
EP3724924A4 (en) 2017-12-17 2021-07-14 Intel Corporation QUANTUM POT STACK FOR QUANTUM POINT DEVICES
US11444188B2 (en) 2017-12-21 2022-09-13 Intel Corporation Quantum dot devices
WO2019125501A1 (en) 2017-12-23 2019-06-27 Intel Corporation Quantum dot devices
US11107891B2 (en) 2017-12-23 2021-08-31 Intel Corporation Hexagonal arrays for quantum dot devices
US11494682B2 (en) 2017-12-29 2022-11-08 Intel Corporation Quantum computing assemblies
US10720527B2 (en) * 2018-01-03 2020-07-21 International Business Machines Corporation Transistor having an oxide-isolated strained channel fin on a bulk substrate
US11417755B2 (en) 2018-01-08 2022-08-16 Intel Corporation Differentially strained quantum dot devices
US10665770B2 (en) 2018-03-06 2020-05-26 Intel Corporation Fin strain in quantum dot devices
US11183564B2 (en) 2018-06-21 2021-11-23 Intel Corporation Quantum dot devices with strain control
US10714604B2 (en) 2018-06-25 2020-07-14 Intel Corporation Quantum dot devices with multiple dielectrics around fins
US11417765B2 (en) 2018-06-25 2022-08-16 Intel Corporation Quantum dot devices with fine-pitched gates
US10910488B2 (en) * 2018-06-26 2021-02-02 Intel Corporation Quantum dot devices with fins and partially wrapped gates
US11335778B2 (en) 2018-06-26 2022-05-17 Intel Corporation Quantum dot devices with overlapping gates
US11450765B2 (en) 2018-09-27 2022-09-20 Intel Corporation Quantum dot devices with diodes for electrostatic discharge protection
US11424324B2 (en) 2018-09-27 2022-08-23 Intel Corporation Multi-spacers for quantum dot device gates
US11616126B2 (en) 2018-09-27 2023-03-28 Intel Corporation Quantum dot devices with passive barrier elements in a quantum well stack between metal gates
US11749721B2 (en) 2018-09-28 2023-09-05 Intel Corporation Gate walls for quantum dot devices
JP7250922B2 (ja) * 2018-10-26 2023-04-03 ノキア テクノロジーズ オサケユイチア 量子計算装置のためのメモリセルの配置
US20200251582A1 (en) * 2019-02-04 2020-08-06 Qualcomm Incorporated High electron mobility transistor (hemt) fin field-effect transistor (finfet)
US11658212B2 (en) 2019-02-13 2023-05-23 Intel Corporation Quantum dot devices with conductive liners
US11699747B2 (en) 2019-03-26 2023-07-11 Intel Corporation Quantum dot devices with multiple layers of gate metal
US11682701B2 (en) 2019-03-27 2023-06-20 Intel Corporation Quantum dot devices
US10756004B1 (en) 2019-03-28 2020-08-25 Intel Corporation Quantum computing assemblies with through-hole dies
US11957066B2 (en) 2019-09-04 2024-04-09 Intel Corporation Stackable in-line filter modules for quantum computing
US10635990B1 (en) 2019-09-05 2020-04-28 Intel Corporation Quantum circuit assembly with a digital-to-analog converter and an array of analog memory cells
US11276653B2 (en) * 2019-10-17 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Electronic device and manufacturing method thereof
US11387324B1 (en) 2019-12-12 2022-07-12 Intel Corporation Connectivity in quantum dot devices
US11922274B1 (en) 2021-05-18 2024-03-05 Intel Corporation Quantum dot devices with side and center screening gates
WO2023141994A1 (zh) * 2022-01-28 2023-08-03 中国科学院半导体研究所 一种空穴自旋量子比特的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060237770A1 (en) 2005-04-20 2006-10-26 Chien-Chao Huang Semiconductor flash device
US20060292765A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Method for Making a FINFET Including a Superlattice
KR20090125148A (ko) * 2007-03-27 2009-12-03 인텔 코오퍼레이션 양자 우물 채널을 갖는 비평면 트랜지스터의 형성
US7767560B2 (en) * 2007-09-29 2010-08-03 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4239015B2 (ja) * 2002-07-16 2009-03-18 日本電気株式会社 半導体装置の製造方法
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
CN1761068A (zh) * 2005-11-03 2006-04-19 上海交通大学 高介电常数栅介质TiO2/Al2O3堆栈结构薄膜
US7723798B2 (en) * 2007-08-07 2010-05-25 International Business Machines Corporation Low power circuit structure with metal gate and high-k dielectric
EP2073267A1 (en) * 2007-12-19 2009-06-24 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method of fabricating multi-gate semiconductor devices and devices obtained
US8097911B2 (en) * 2008-12-31 2012-01-17 Intel Corporation Etch stop structures for floating gate devices
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
CN101819996B (zh) * 2010-04-16 2011-10-26 清华大学 半导体结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060292765A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Method for Making a FINFET Including a Superlattice
US20060237770A1 (en) 2005-04-20 2006-10-26 Chien-Chao Huang Semiconductor flash device
KR20090125148A (ko) * 2007-03-27 2009-12-03 인텔 코오퍼레이션 양자 우물 채널을 갖는 비평면 트랜지스터의 형성
US7767560B2 (en) * 2007-09-29 2010-08-03 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153214B2 (en) 2016-01-15 2018-12-11 Samsung Electronics Co., Ltd. Patterning method and a method of fabricating a semiconductor device using the same

Also Published As

Publication number Publication date
CN103140930A (zh) 2013-06-05
KR20130050382A (ko) 2013-05-15
US9087887B2 (en) 2015-07-21
US9786786B2 (en) 2017-10-10
EP2619798A4 (en) 2016-03-23
WO2012040681A3 (en) 2012-07-26
WO2012040681A2 (en) 2012-03-29
US9502568B2 (en) 2016-11-22
US8575653B2 (en) 2013-11-05
US20140110669A1 (en) 2014-04-24
US20160020317A1 (en) 2016-01-21
US20170054026A1 (en) 2017-02-23
EP2619798A2 (en) 2013-07-31
TWI535004B (zh) 2016-05-21
US20120074386A1 (en) 2012-03-29
CN103140930B (zh) 2016-01-06
TW201220494A (en) 2012-05-16

Similar Documents

Publication Publication Date Title
KR101461348B1 (ko) 계면층을 가지는 비평면 양자 우물 디바이스 및 이를 형성하는 방법
US10236369B2 (en) Techniques for forming non-planar germanium quantum well devices
JP5474175B2 (ja) 量子井戸デバイス、非平面型トランジスタおよび方法
US9748338B2 (en) Preventing isolation leakage in III-V devices
US8629007B2 (en) Method of improving replacement metal gate fill
KR20130053339A (ko) Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법
TWI427785B (zh) 非平面鍺量子井裝置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171027

Year of fee payment: 4