KR101453955B1 - 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치 - Google Patents

박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치 Download PDF

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Abstract

본 발명은 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치에 관한 것이다.
본 발명은 일 방향으로 연장된 복수의 게이트 라인과, 게이트 라인과 교차되는 방향으로 연장되며, 소정의 패턴으로 굴곡지게 형성된 복수의 데이터 라인과, 게이트 라인 및 데이터 라인이 교차되어 정의된 화소 영역에 상기 데이터 라인과 일부 중첩되어 형성된 화소 전극과, 화소 영역의 중앙부에 형성된 유지 전극을 포함하여 사선 방향으로 연장된 유지 전극 라인을 포함한다.
본 발명에 의한 액정 표시 장치는 개구율을 향상시킬 수 있고, 표시 품질을 향상시킬 수 있다.
데이터 라인, 화소 전극, 중첩, 유지 전극, 중앙, 개구율

Description

박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치{Thin film transistor and liquid crystal display having the same}
본 발명은 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치에 관한 것이다.
액정 표시 장치(Liquid Crystal Display; LCD)는 화소 전극과 공통 전극 등 전계 생성 전극이 각각 형성되어 있는 하부 기판 및 상부 기판과 그 사이에 삽입된 액정층으로 구성되고, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성함으로써 이를 통하여 액정층의 액정 분자들의 배향을 결정하고, 입사광의 편광을 제어함으로써 영상을 표시한다.
이러한 액정 표시 장치중에서도 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상부 및 하부 기판에 대하여 수직을 이루도록 배열한 수직 배향(Vertically Alignment; VA) 모드 액정 표시 장치는 대비비가 크고 광시야각 구현이 용이하여 각광받고 있다. VA 모드 액정 표시 장치에서 광시야각을 구현하기 위한 수단으로는 전계 생성 전극에 절개부를 형성하는 방법과 전계 생성 전극 위에 돌기를 형성하는 방법 등이 있다. 절개부와 돌기로 액정 분자가 기우는 방향을 결정할 수 있으므로, 이들을 사용하여 액정 분자의 경사 방향을 여러 방향으로 분산시킴으로써 광시야각을 확보할 수 있다.
VA 모드 액정 표시 장치의 시야각을 더욱 넓히기 위하여 패턴드 수직 배향(Patterned Vertical Alignment; PVA) 모드 액정 표시 장치 또는 멀티 도메인 수직 배향(Multi-domain Vertical Alignment; MVA) 모드 액정 표시 장치가 제시되었다. PVA 모드 액정 표시 장치는 공통 전극을 패터닝하여 액정이 패터닝된 공통 전극에 의하여 서로 다른 방향으로 배열되도록 하여 시야각을 크게 향상시킨다. 또한, MVA 모드 액정 표시 장치는 배향막(orientation film)에 돌기를 형성하는데, 배향막에 형성된 돌기는 자기장의 방향을 왜곡시켜 액정이 돌기에 의하여 서로 다른 방향으로 배열되도록 하여 시야각을 크게 향상시킨다.
또한, 화소 전극에 마이크로 슬릿을 형성하여 액정층을 4개의 도메인으로 분할하는 액정 표시 장치가 제시되었다. 이러한 액정 표시 장치는 일반적으로 게이트 라인 및 데이터 라인에 의해 정의된 화소 영역의 중앙을 지나도록 유지 전극 라인이 형성되고, 화소 영역을 상하 및 좌우로 각각 2분할하여 화소 영역을 4분할하는 가로부 및 세로부로부터 복수의 마이크로 슬릿이 형성된 화소 전극이 형성된다. 그리고, 유지 전극 라인과 가로부는 중첩되고, 박막 트랜지스터가 화소 영역의 일측에 치우쳐 형성된다. 또한, 데이터 라인과 화소 전극은 얇은 무기 절연막에 의해 절연된다.
상기한 액정 표시 장치는 화소 전극이 데이터 라인과 중첩되지 않아 개구율이 작다. 개구율을 증가시키기 위해서는 화소 전극을 데이터 라인과 중첩시켜야 하는데, 이를 위해서는 유기막 등의 두꺼운 저유전 절연막을 데이터 라인 상부에 형성해야 한다. 그런데, 저유전율의 두꺼운 절연막을 형성하면 유지 전극 라인과 세로부가 중첩되어도 유지 전극 라인과 화소 전극 사이의 저유전율의 두꺼운 절연막으로 인하여 유지 용량이 매우 적게 된다.
또한, 상기 액정 표시 장치는 도트 반전 구동 방식으로 구동할 경우 120㎐ 배속 프레임 리프레시(Frame refresh) 구동이 어렵다. 120㎐ 배속 프레임 리프레쉬 구동은 액정 표시 장치에서 동화상 잔상(Motion Blur)을 개선하는 가장 효과적인 방법으로 급속도로 표준화되고 있다. 그런데, 60㎐에서 120㎐로 구동하면 각 게이트 라인의 턴온 시간이 1/2 이하가 되기 때문에 고해상도 액정 표시 장치, 예를들어 Full HD급 액정 표시 장치에서는 도트 반전 방식으로는 구동할 수 없게 된다. 따라서, 저저항 배선이 필요하게 되어 예를들어 2.5 μΩ㎝ 이하의 비저항을 구현하기 위해 구리층을 형성해야 하지만, 액정 표시 장치의 사이즈 또는 해상도가 증가할수록 저저항 배선을 형성하는 것은 현실적으로 매우 어렵다.
그리고, 상기 액정 표시 장치는 도트 반전 구동 방식으로 구동할 경우 데이터 라인의 전압이 최대 15V 이상으로 1 수평 시간(Horizontal time)마다 스윙(Swing)을 하게 되어 소오스 드라이버 IC의 온도가 증가하게 된다. 이러한 큰 저항과 소오스 드라이버 IC의 온도 증가를 억제하기 위해 가장 효과적인 방법은 수직(Vertical) 반전 구동 방식을 이용하는 것이다. 그러나, 수직 반전 구동 방식을 이용하면 데이터 라인과 화소 전극의 오버레이 편차에 따라 데이터 라인과 화소 전극 사이의 캐패시턴스의 변동이 도트 반전에 비해 매우 민감해지고, 이는 수직 크로스토크(Vertical Crosstalk)를 발생시켜 표시 불량을 발생시킬 수 있다.
한편, 상기 액정 표시 장치는 박막 트랜지스터가 화소 영역의 일 영역에 치우쳐 형성되기 때문에 오드(odd) 행의 화소와 이븐(even) 행의 화소가 개구율이 다르게 되고, 이러한 개구율 차이에 의해 2 라인 가로줄 무늬가 시인된다.
본 발명은 화소 전극과 데이터 라인을 중첩시켜 개구율을 향상시킬 수 있는 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치를 제공한다.
본 발명은 개구율을 향상시키면서도 충분한 유지 용량을 갖는 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치를 제공한다.
본 발명은 수직 반전 방식으로 데이터 신호를 인가하여도 도트 반전 방식으로 구동되어 수직 크로스토크를 방지할 수 있는 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치를 제공한다.
본 발명은 화소 영역의 일측 중앙부에 박막 트랜지스터를 형성하여 행마다 개구율을 동일하게 함으로써 개구율 차이에 의한 2 라인 가로줄 무늬가 시인되지 않는 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치를 제공한다.
본 발명의 일 양태에 따른 박막 트랜지스터 기판은 일 방향으로 연장된 복수의 게이트 라인; 상기 게이트 라인과 교차되는 방향으로 연장된 복수의 데이터 라인; 상기 게이트 라인 및 데이터 라인이 교차되어 정의된 화소 영역에 상기 데이터 라인과 양측에서 일부 중첩되어 형성된 화소 전극; 및 상기 화소 영역의 중앙부에 형성된 유지 전극을 구비하는 유지 전극 라인을 포함한다.
본 발명의 다른 양태에 따른 박막 트랜지스터 기판은 일 방향으로 연장되며, 서로 이격된 복수의 제 1 및 제 2 게이트 라인; 상기 제 1 및 제 2 게이트 라인과 교차되는 방향으로 연장되는 복수의 데이터 라인; 상기 제 1 및 제 2 게이트 라인과 데이터 라인이 교차되어 정의된 제 1 및 제 2 화소부를 포함하는 화소 영역에 상기 데이터 라인과 양측에서 일부 중첩되어 형성된 제 1 및 제 2 화소 전극; 및 상기 제 1 및 제 2 화소부의 중앙부에 각각 형성된 제 1 및 제 2 유지 전극을 구비하며, 서로 이격된 제 1 및 제 2 유지 전극 라인을 포함한다.
본 발명의 일 양태에 따른 액정 표시 장치는 복수의 게이트 라인과 교차되는 방향으로 형성되는 복수의 데이터 라인에 의해 정의된 화소 영역에 상기 데이터 라인과 일부 중첩된 화소 전극과, 상기 화소 영역의 중앙부에 형성된 유지 전극을 구비하는 유지 전극 라인을 포함하는 제 1 기판; 상기 제 1 기판과 대향되며 공통 전극이 형성된 제 2 기판; 및 상기 제 1 및 제 2 기판 사이에 형성된 액정층을 포함한다.
본 발명의 다른 양태에 따른 액정 표시 장치는 복수의 제 1 및 제 2 게이트 라인과 교차되는 방향으로 형성되는 복수의 데이터 라인에 의해 정의된 제 1 및 제 2 화소부를 포함하는 화소 영역에 상기 데이터 라인과 일부 중첩되어 형성된 제 1 및 제 2 화소 전극과, 상기 제 1 및 제 2 화소부의 중앙부에 형성된 제 1 및 제 2 유지 전극을 구비하는 제 1 및 제 2 유지 전극 라인을 포함하는 제 1 기판; 상기 제 1 기판과 대향되며 공통 전극이 형성된 제 2 기판; 및 상기 제 1 및 제 2 기판 사이에 형성된 액정층을 포함한다.
상술한 바와 같이 본 발명에 의하면 두꺼운 저유전율 보호막을 데이터 라인 상부에 형성하여 화소 전극을 데이터 라인과 중첩시킬 수 있고, 이에 따라 개구율을 향상시킬 수 있다. 또한, 화소 전극을 인접한 두 데이터 라인과 각각 중첩되도록 형성함으로써 다음 프레임 동작시 데이터 신호가 인가되는 일 데이터 라인과 화소 전극의 캐패시턴스에 의한 전압 강하와 인접한 타 데이터 라인과 화소 전극의 캐패시턴스에 의한 전압 상승을 상쇄하여 화소 전압의 변동을 최소화할 수 있다.
그리고, 마이크로 슬릿이 형성되지 않는 화소 영역의 중앙부에 유지 전극을 형성하고, 상기 중앙부의 두꺼운 저유전율 절연막을 제거하여 화소 전극과 유지 전극 사이에 유지 용량을 형성함으로써 유지 용량을 충분히 크게 할 수 있다.
또한, 화소 영역의 행마다 박막 트랜지스터가 두 데이터 라인과 교대로 연결되도록 함으로써 수직 반전 구동 방식으로 데이터 신호를 인가하여도 도트 반전 구동 방식으로 액정 표시 패널이 구동되도록 하여 수직 크로스토크를 방지할 수 있고, 이로부터 표시 품질을 향상시킬 수 있다.
그리고, 게이트 라인과 중첩되는 두 데이터 라인 사이의 중앙 영역에 박막 트랜지스터를 형성하고, 모든 화소 영역의 동일 위치에 박막 트랜지스터를 형성함으로써 화소 행마다 개구율을 동일하게 하여 개구율 차이에 의한 2 라인 가로줄 무늬가 시인되지 않도록 하고, 이로부터 표시 품질을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “상부에” 또는 “위에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 액정 표시 패널의 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ' 라인을 절취한 상태의 단면도이고, 도 3은 도 1의 Ⅱ-Ⅱ' 라인을 절취한 상태의 단면도이며, 도 4는 도 1의 Ⅲ-Ⅲ' 라인을 절취한 상태의 단면도이다.
도 1, 도 2, 도 3 및 도 4를 참조하면, 본 발명의 일 실시 예에 따른 액정 표시 패널은 게이트 라인(120), 데이터 라인(170), 박막 트랜지스터(T) 등이 형성된 하부 기판(100)과, 공통 전극(240) 등이 형성된 상부 기판(200)과, 이들 사이에 삽입된 액정층(300)을 포함한다.
도 1에 도시된 바와 같이, 하부 기판(100)은 제 1 절연 기판(110) 상부에 일 방향으로 연장되는 복수의 게이트 라인(120)과, 게이트 라인(120)과 교차되는 방향으로 연장되는 복수의 데이터 라인(170)과, 게이트 라인(120)과 데이터 라인(170) 에 의해 정의된 화소 영역에 형성되며 복수의 마이크로 슬릿 패턴을 갖는 화소 전극(190)과, 게이트 라인(120), 데이터 라인(170) 및 화소 전극(190)에 접속되며 화소 영역 일측의 게이트 라인(120)의 중앙부에 형성된 박막 트랜지스터(T)를 포함한다.
게이트 라인(120)은 제 1 절연 기판(110) 상부에 일 방향, 예를들어 가로 방향으로 연장되며, 게이트 라인(120)의 일부에서 다른 부분보다 폭이 넓게 돌출되어 게이트 전극(121)이 형성된다. 게이트 전극(121)은 두 데이터 라인(170) 사이의 게이트 라인(120) 중앙부에 형성된다.
게이트 라인(120)과 동일 층에는 유지 전극 라인(130)이 형성된다. 유지 전극 라인(130)은 화소 영역의 게이트 라인(120) 사이를 지나도록 굴곡지게 형성되며, 유지 전극 라인(130)의 일부에서 다른 부분보다 폭이 넓게 돌출되어 유지 전극(131)이 형성된다. 예를들어 유지 전극 라인(130)은 화소 영역의 일측으로부터 소정의 기울기로 하방 연장된 부분 및 소정의 기울기로 상방 연장된 부분으로 형성된다. 또한, 하방 연장된 부분과 상방 연장된 부분 사이에는 수평 연장된 부분이 더 포함될 수 있다. 여기서, 하방 연장되는 부분은 화소 영역의 일측 상부로부터 화소 영역의 중앙부로 하방 연장되는데, 예를들어 화소 영역을 상하로 반분시키는 수평 라인의 시작점과 상측 게이트 라인(120) 사이의 소정 영역, 바람직하게는 이들 사이의 가운데 영역으로부터 화소 영역의 중앙부로 하방 연장되어 형성된다. 또한, 수평 연장된 부분은 하방 연장된 부분의 끝으로부터 화소 영역의 중앙부를 지나 소정 길이로 형성되며, 이 부분에서 유지 전극(131)이 형성된다. 그리고, 상방 연장되는 부분은 수평 연장된 부분의 끝으로부터 소정 기울기로 화소 영역의 우측 상부로 상방 연장되어 형성되는데, 예를들어 화소 영역을 상하로 반분시키는 수평 라인의 끝점과 상측 게이트 라인(120) 사이의 소정 영역, 바람직하게는 이들의 가운데 영역으로 상방 연장되어 형성된다. 이때, 하방 연장된 부분의 기울기와 상방 연장된 부분의 기울기는 동일하며, 하방 연장된 부분의 시작점과 상방 연장된 부분의 끝점은 서로 마주보는 위치에 있다. 또한, 유지 전극 라인(130)의 기울기는 이후 설명될 화소 전극(190)의 사선부(194)의 기울기와 동일한 것이 바람직하며, 유지 전극 라인(130)이 사선부(194)의 마이크로 슬릿과 중첩되어 개구율을 저하시키지 않도록 하는 것이 바람직하다. 그리고, 일 화소 영역과 인접한 타 화소 영역 사이에서는 유지 전극 라인(130)이 수평으로 연결된다. 한편, 유지 전극(131)은 화소 영역의 중앙부에 소정의 폭으로 형성되며, 원형, 타원형, 마름모형, 사각형, 팔각형 등의 여러 형상으로 형성된다. 또한, 유지 전극(131)의 일 변과 사선부(194)는 직교하는 것이 바람직하다. 유지 전극(131)은 화소 전극(190)과 중첩되어 유지 축전기를 이룬다.
여기서, 게이트 라인(120) 및 유지 전극 라인(130)은 동일층상에 동일 공정으로 형성될 수 있다. 이들은 알루미늄(Al), 구리(Cu), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성될 수 있다. 또한, 이들은 단일층 뿐만 아니라 복수 금속층의 다중층으로 형성될 수 있다. 다중층으로 형성될 경우 물리적 성질이 다른 두개의 층, 예를들어 비저항이 낮은 물질로 형성된 층과 접촉 특성이 우수한 물질로 형성된 층을 포함할 수 있다. 비저항이 낮은 물질로 형성된 층은 신호 지연이나 전압 강하를 줄일 수 있도록 하기 위해 예를들면 알루미늄(Al) 계열, 은(Ag) 계열, 구리(Cu) 계열의 금속 물질로 형성될 수 있다. 접촉 특성이 우수한 물질로 형성된 층은 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 예를들어 크롬(Cr), 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta) 또는 티타늄(Ti) 등으로 형성될 수 있다.
도 2, 도 3 및 도 4에 도시된 바와 같이, 게이트 라인(120) 및 유지 전극 라인(130)을 포함한 전체 상부에 게이트 절연막(140)이 형성된다. 게이트 절연막(140)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx) 등을 이용하여 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(121) 상부의 게이트 절연막(140) 상부에는 비정질 실리콘 등의 제 1 반도체 물질로 이루어진 활성층(150)이 형성되며, 활성층(150)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등의 제 2 반도체 물질로 이루어진 오믹 콘택층(160)이 형성된다.
다시 도 1에 도시된 바와 같이, 데이터 라인(170)은 게이트 라인(120)과 교차되는 방향, 예를들어 세로 방향으로 연장되며, 주기적인 돌출 패턴을 갖도록 형성된다. 예를들어 데이터 라인(170)은 두 화소 영역의 수직 경계 영역을 중심으로 수직 방향으로 인접한 두 화소 영역에 걸쳐 우측으로 돌출된 부분과 좌측으로 돌출된 부분이 반복되어 형성되는데, 일 화소 영역의 중간 영역으로부터 하측으로 인접 한 다음 화소 영역의 중간 영역까지 우측으로 돌출되고, 일 화소의 중간 영역으로부터 상측으로 인접한 다음 화소의 중간 영역까지 좌측으로 돌출되어 형성된다. 이에 따라 화소 영역을 이루는 두 데이터 라인(170)중 우측의 데이터 라인(170)은 일 화소 영역의 하부 및 하측으로 인접한 타 화소 영역의 상부와 중첩되고, 좌측의 데이터 라인(170)은 일 화소 영역의 상부 및 타 화소 영역의 하부와 중첩된다. 따라서, 화소 영역중에서 데이터 라인(170)과 중첩되는 영역은 화소 영역의 중앙부를 중심으로 서로 대각을 이룬다. 이렇게 데이터 라인(170)이 화소 영역과 중첩되어 형성됨으로써 개구율을 향상시킬 수 있다. 또한, 화소 영역이 일 및 타 데이터 라인(170)과 일부 중첩되므로 프레임 동작시 데이터 신호가 인가되는 일 데이터 라인(170)과 화소 전극(190)의 캐패시턴스에 의한 전압 강하와 타 데이터 라인(170)과 화소 전극(190)의 캐패시턴스에 의한 전압 상승을 상쇄하여 화소 전압의 변동을 최소화할 수 있다. 그리고, 데이터 라인(170)으로부터 분기되어 게이트 전극(121) 상부까지 연장된 소오스 전극(171)과 소오스 전극(171)과 분리된 드레인 전극(172)이 형성된다. 그런데, 화소 영역의 위치에 따라 소오스 전극(171)이 분기되는 데이터 라인(170)이 다르다. 예를들어, 오드(odd) 행의 화소 영역(10)에는 화소 영역을 정의하는 두 데이터 라인(170)중에서 좌측의 데이터 라인(170)으로부터 소오스 전극(171)이 분기되고, 이븐(even) 행의 화소 영역(20)에는 우측의 데이터 라인(170)으로부터 소오스 전극(171)이 분기된다. 물론, 이븐(even) 행의 화소 영역(10)에 좌측의 데이터 라인(170)으로부터 소오스 전극(171)이 분기되고, 오드(odd) 행의 화소 영역(20)에 우측의 데이터 라인(170)으로부터 소오스 전극(171)이 분기될 수 도 있다. 이렇게 하면 수직 반전 구동 방식으로 데이터 신호가 인가되더라도 액정 표시 패널은 도트 반전 방식으로 구동된다.
게이트 전극(121), 소오스 전극(171) 및 드레인 전극(172)은 박막 트랜지스터(T)를 이루며, 박막 트랜지스터(T)의 채널(channel)은 소오스 전극(171)과 드레인 전극(172) 사이에 형성된다. 게이트 전극(121)이 일 화소 영역의 게이트 라인(120)의 중앙 영역에 형성되므로 박막 트랜지스터(T) 또한 화소 영역의 일측 중앙 영역에 형성된다. 이렇게 박막 트랜지스터(T)가 화소 영역의 일측 중앙 영역에 형성되면 모든 화소 영역에서 동일 위치에 박막 트랜지스터(T)가 형성되므로 각 행과 열의 화소들의 개구율을 동일하게 할 수 있어 개구율 차이에 의한 2라인 가로줄이 시인되지 않도록 할 수 있다.
데이터 라인(170), 소오스 전극(171), 드레인 전극(172)은 게이트 라인(120)으로 이용되는 도전 물질을 이용하여 형성될 수 있다.
데이터 라인(170) 및 드레인 전극(172) 상부에는 평탄화 특성이 우수하며, 감광성을 갖는 유기 물질, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 저유전율 절연 물질 또는 질화 실리콘 등의 무기 물질로 이루어진 보호막(180)이 형성된다. 이때, 보호막(180)은 질화 실리콘 또는 산화 실리콘 등으로 이루어진 얇은 두께의 제 1 절연층(181)과 유기 절연 물질로 이루어진 두꺼운 두께의 제 2 절연층(182)으로 형성될 수 있다. 물론 제 2 절연층(182)을 대시하여 컬러 필터를 형성할 수 있는데, 이렇게 하여 COA 구조 또는 SCOA 구조의 액정 표시 패널을 형성할 수 있다.
도 2 및 도 3에 도시된 바와 같이, 보호막(180)에는 드레인 전극(172)의 소정 영역을 노출시키는 콘택홀(184)과 유지 전극(131) 상부를 노출시키는 개구부(188)가 형성된다. 이때, 콘택홀(184)은 제 1 및 제 2 절연층(181 및 182)을 제거하여 형성하고, 개구부(188)는 제 1 절연층(181)은 잔류시키고 제 2 절연층(182)을 제거하여 형성한다.
화소 영역의 보호막(180) 상부에는 ITO 또는 IZO로 이루어진 화소 전극(190)이 형성된다. 화소 전극(190)은 콘택홀(184)을 통하여 드레인 전극(172)과 연결된다. 또한, 화소 전극(190)은 개구부(188)를 통해 게이트 절연막(140) 및 제 1 절연층(181)을 사이에 두고 유지 전극(131)과 중첩되어 유지 축전기를 이룬다. 제 1 절연층(181)이 얇은 두께로 형성되기 때문에 유지 축전기의 유지 용량을 충분히 확보할 수 있다. 또한, 유지 용량은 유지 전극(131)과 화소 전극(190)의 중첩 면적을 조절함으로써 조절된다.
도 1에 도시된 바와 같이, 화소 전극(190)은 중앙부(191), 가로부(192), 세로부(193) 및 복수의 사선부(194)를 포함한다. 중앙부(191)는 화소 영역의 중앙 영역에 마련되며, 유지 전극(131)과 중첩되어 유지 전극(131)과 동일 형상, 즉 원형, 타원형, 마름모형, 사각형, 팔각형 등의 형상으로 형성될 수 있다. 가로부(192)는 게이트 라인(120) 사이의 중앙 영역 및 중앙부(191)를 지나 수평 방향으로 형성되며, 이에 따라 화소 영역이 상하로 반분된다. 세로부(193)는 데이터 라인(170) 사이의 중앙 영역 및 중앙부(191)를 지나 수직 방향으로 형성되며, 이에 따라 화소 영역이 좌우로 반분된다. 사선부(194)는 가로부(192) 및 세로부(193)에 의해 4분할 된 화소 영역에 각각 형성되며, 복수의 마이크로 슬릿에 의해 이격된 복수의 전극을 포함한다. 여기서, 마이크로 슬릿의 간격은 하부 기판(100)과 상부 기판(200)의 간격보다 좁은 간격, 예를들어 4㎛ 이하의 간격을 유지하는 것이 바람직하다.
한편, 사선부(194)는 중앙부(191), 가로부(192) 및 세로부(193)로부터 사선 방향으로 돌출되고 마이크로 슬릿에 의해 이격된 복수의 전극을 포함한다. 예를들어 가로부(192)의 양 변으로부터 복수의 전극이 돌출되고, 세로부(193)의 양 변으로부터 복수의 전극이 돌출되며, 세로부(192)와 가로부(193) 사이의 중앙부(191)로부터 복수의 전극이 돌출된다. 이때, 중앙부(191)의 변과 이로부터 돌출된 전극은 직각을 이룬다. 즉, 하나의 사선부(194)는 중앙부(191), 가로부(192) 및 세로부(193)로부터 돌출된 복수의 전극으로 구성된다. 이러한 사선부(194)의 돌출 전극의 수는 필요에 따라 마이크로 슬릿의 폭 및 전극의 폭을 조절하여 증가하거나 감소시킬 수 있다. 또한, 사선부(194)의 돌출 전극은 가로부(192) 및 세로부(193)에 대하여 45°인 것이 바람직하다. 그리고, 가로부(192) 및 세로부(193)의 양 변으로부터 뻗은 돌출 전극 및 마이크로 슬릿은 서로 대칭을 이룬다. 또한, 세로부(193)의 일 영역, 즉 상방으로 연장된 세로부(193)는 콘택홀(184)을 통해 드레인 전극(172)과 연결된다. 상기한 바와 같이 화소 영역(190)이 4분할되어 4개의 도메인을 형성하고, 4개의 도메인이 서로 다른 액정 배향 방향으로 기울어지므로 광시야각을 확보할 수 있다.
도 2, 도 3 및 도 4를 참조하면, 상부 기판(200)은 절연 기판(210) 상부의 화소 영역 이외의 영역에 대응되는 영역에 형성된 블랙 매트릭스(220)와, 블랙 매트릭스(220)가 형성되지 않은 화소 영역과 대응되는 영역에 형성된 적색, 녹색, 청색 등의 컬러 필터(230)와, 투명한 도전 물질로 형성된 공통 전극(240)을 포함한다.
블랙 매트릭스(220)는 화소 영역 이외의 영역에 대응되는 제 2 기판(210)의 소정 영역에 형성되어 화소 영역 이외의 영역으로 빛이 새는 것과 인접한 화소 영역들 사이의 광 간섭을 방지한다. 즉, 블랙 매트릭스(220)는 화소 영역 이외의 영역, 예를들어 하부 기판(100)의 게이트 라인(120), 박막 트랜지스터(T), 유지 전극 라인(130)에 대응되는 영역 및 굴곡지게 형성된 데이터 라인(170)의 돌출된 부분과 인입된 부분 사이의 영역과 대응되는 상부 기판(200) 상에 형성된다. 그런데, 블랙 매트릭스(220)가 데이터 라인(170)의 돌출된 부분과 인입된 부분 사이의 영역과 대응되는 영역에 직선 형태로 형성되더라도 데이터 라인(170)의 돌출된 부분과 인입된 부분이 어느 정도 빛이 새는 것을 방지할 수 있기 때문에 개구율의 저하를 방지할 수 있다.
컬러 필터(230)는 블랙 매트릭스(220)를 경계로 하여 일 화소 영역 단위로 적색, 녹색 및 청색 필터가 반복되어 형성된다. 이렇게 형성된 컬러 필터(230)는 광원으로부터 조사되어 액정층(300)을 통과한 빛에 색상을 부여하는 역할을 한다. 컬러 필터(230)는 감광성 유기 물질로 형성될 수 있다.
공통 전극(240)은 블랙 매트릭스(220) 및 컬러 필터(230)의 전체 상부에 형성되며, ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명한 도전 물 질로 형성된다. 공통 전극(240)은 하부 기판(100)의 화소 전극(190)과 함께 액정층(300)에 전압을 인가한다. 한편, 공통 전극(240)에는 절개부가 형성되지 않는다.
도 2, 도 3 및 도 4에 도시되지 않았지만, 하부 및 상부 기판(100 및 200)의 안쪽 면에는 수직 배향막(미도시)이 각각 도포될 수 있고, 바깥쪽 면에는 편광판(미도시)이 각각 구비될 수 있다. 두 편광판(미도시)의 투과축은 직교하며, 이중 한 투과축은 게이트 라인(120)에 대하여 나란하다. 하부 및 상부 기판(100 및 200)과 편광판(미도시)의 사이에는 각각 액정층(300)의 지연값을 보상하기 위한 위상 지연 필름(retardation film)(미도시)을 형성할 수 있다. 위상 지연 필름은 복굴절성(birefringence)을 가지며 액정층(300)의 복굴절성을 역으로 보상하는 역할을 한다. 지연 필름으로는 일축성 또는 이축성 광학 필름을 사용할 수 있으며, 특히 음성(negative) 일축성 광학 필름을 사용할 수 있다.
상기와 같이 구성된 본 발명의 일 실시 예에 따른 액정 표시 패널은 도 5에 도시된 바와 같이 오드(odd) 게이트 라인(G1, G3, …, Gn-1)은 그 좌측의 데이터 라인(D1 내지 Dm)과 연결되어 박막 트랜지스터를 형성하며, 이븐(even) 게이트 라인(G2, G4, …, Gn)은 그 우측의 데이터 라인(D1 내지 Dm)과 연결되어 박막 트랜지스터를 형성한다. 즉, 오드(odd) 게이트 라인(G1, G3, …, Gn-1) 및 이븐(even) 게이트 라인(G2, G4, …, Gn)에 따라 복수의 데이터 라인(D1 내지 Dm) 각각이 좌측 및 우측 또는 우측 및 좌측으로 연장되어 박막 트랜지스터가 형성된다. 여기서, 복 수의 데이터 라인(D1 내지 Dm)을 통해 (+) 및 (-) 극성의 데이터 신호가 순차적으로 인가되면 오드(odd) 게이트 라인(G1, G3, …, Gn-1)과 데이터 라인(D1 내지 Dm) 사이의 화소 영역에는 (+), (-), (+), (-) 극성으로 데이터 신호가 인가되고, 이븐(even) 게이트 라인(G2, G4, …, Gn)과 데이터 라인(D1 내지 Dm) 사이의 화소 영역에는 (-), (+), (-), (+) 극성으로 데이터 신호가 인가된다. 즉, 수직 반전 방식으로 데이터 신호가 인가되더라도 액정 표시 패널은 도트 반전 방식으로 구동된다.
또한, 도 2, 도 3 및 도 4에 도시된 공통 전극(240)에 공통 전압을 인가하고 화소 전극(190)에 데이터 전압을 인가하면 기판의 표면에 거의 수직인 주 전계(primary electric field)가 생성된다. 액정층(300)의 액정 분자들은 전계에 응답하여 그 장축이 전계의 방향에 수직을 이루도록 방향을 바꾸고자 한다. 이때, 마이크로 슬릿은 수직인 전계를 왜곡하여 액정 분자들의 경사 방향을 결정하는 수평 성분을 만들어낸다. 이러한 전계를 통하여 액정층(300)의 액정 분자가 기울어지는 방향이 제어되는데, 마이크로 슬릿의 방향을 따라 45°정도 기울어지게 된다.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 액정 표시 패널은 하부 기판(100)에 제 2 절연층(182) 대신에 도 6에 도시된 바와 같이 컬러 필터(230)가 형성되어 COA(Color filter On Array) 구조로 형성될 수 있다. 이 경우 상부 기판(200)에는 컬러 필터가 형성되지 않는다.
또한, 상기한 본 발명의 일 실시 예에 따른 액정 표시 패널은 일 화소 영역 이 제 1 및 제 2 화소부로 구성되도록 하고, 일 화소 영역에 동일 데이터 전압이 인가되더라도 차지 쉐이링(charge sharing)에 의해 제 1 및 제 2 화소부에 서로 다른 전압이 인가되도록 할 수 있다. 이러한 차지 쉐어링을 이용하는 액정 표시 패널을 설명하면 다음과 같다.
도 7는 본 발명의 다른 실시 예에 따른 액정 표시 패널의 평면도이고, 도 8는 일 화소 영역의 평면도이다. 또한, 도 9는 도 8의 Ⅳ-Ⅳ' 라인을 절취한 상태의 단면도이며, 도 10은 도 8의 Ⅴ-Ⅴ' 라인을 절취한 상태의 단면도이고, 도 11은 도 8의 Ⅵ-Ⅵ' 라인을 절취한 상태의 단면도이며, 도 12는 도 8의 Ⅶ-Ⅶ' 라인을 절취한 상태의 단면도이다.
도 7, 도 8, 도 9, 도 10, 도 11 및 도 12를 참조하면, 본 발명의 다른 실시 예에 따른 액정 표시 패널은 제 1 및 제 2 게이트 라인(120 및 125), 데이터 라인(170), 제 1 및 제 2 박막 트랜지스터(T1 및 T2) 등이 형성된 하부 기판(100)과, 공통 전극(250) 등이 형성된 상부 기판(200)과, 이들 사이에 삽입된 액정층(300)을 포함한다. 또한, 도 7 및 도 8에 도시된 바와 같이, 하부 기판(100)에 정의되는 화소 영역(C)은 제 1 게이트 라인(120)과 데이터 라인(170)에 의해 정의된 제 1 화소부(A)와 제 2 게이트 라인(125)과 데이터 라인(170)에 의해 정의된 제 2 화소부(B)를 포함한다. 제 1 화소부(A)는 제 2 화소부(B)에 비해 상대적으로 고전압이 인가되며, 제 2 화소부(B)는 제 1 화소부(A)보다 1.5배 내지 2.5배 정도 큰 면적으로 정의된다.
도 7 및 도 8에 도시된 바와 같이, 하부 기판(100)은 제 1 절연 기판(110) 상부에 서로 이격되어 일 방향으로 연장되고 동일 게이트 신호를 인가받는 제 1 및 제 2 게이트 라인(120 및 125)과, 제 1 및 제 2 게이트 라인(120 및 125)과 교차되는 방향으로 연장되는 복수의 데이터 라인(170)과, 제 1 및 제 2 게이트 라인(120 및 125)과 데이터 라인(170)에 의해 정의된 제 1 및 제 2 화소부(A 및 B)에 형성되며 마이크로 슬릿에 의해 서로 이격된 복수의 전극이 형성된 제 1 및 제 2 화소 전극(190 및 195)과, 제 1 게이트 라인(120), 데이터 라인(170) 및 제 1 화소 전극(190)에 접속되어 제 1 화소부(A) 일측의 제 1 게이트 라인(120) 중앙부에 형성된 제 1 박막 트랜지스터(T1)와, 제 2 게이트 라인(125), 데이터 라인(170) 및 제 2 화소 전극(195)에 접속되어 제 2 화소부(B) 일측의 제 2 게이트 라인(125) 중앙부에 형성된 제 2 박막 트랜지스터(T2)를 포함한다.
제 1 게이트 라인(120)은 제 1 절연 기판(110) 상부에 일 방향, 예를들어 가로 방향으로 연장되며, 제 1 게이트 라인(120)의 일부에서 다른 부분보다 폭이 넓게 돌출되어 제 1 게이트 전극(121)이 형성된다. 제 1 게이트 전극(121)은 두 데이터 라인(170) 사이의 제 1 게이트 라인(120) 중앙부에 형성된다. 또한, 제 1 게이트 라인(120)의 일부에서 제 1 게이트 전극(121)과 소정 간격 이격되어 돌출되고 제 1 게이트 전극(121)보다 폭이 좁은 제 1 전극 패턴(122)이 형성된다.
제 2 게이트 라인(125)은 제 1 절연 기판(110) 상부에 제 1 게이트 라인(120)과 소정 간격 이격되어 제 1 게이트 라인(120)과 동일 방향으로 연장된다. 또한, 제 2 게이트 라인(125)의 일부에서 다른 부분보다 폭이 넓게 돌출되어 제 2 게이트 전극(126)이 형성된다. 제 2 게이트 전극(126)은 두 데이터 라인(170) 사이의 제 2 게이트 라인(120)의 중앙부에 형성된다.
제 1 및 제 2 게이트 라인(120 및 125)과 동일 층에는 제 1, 제 2 및 제 3 유지 전극 라인(130, 134 및 138)이 서로 이격되어 형성된다. 제 1 유지 전극 라인(130)은 제 1 화소부(A)의 제 1 게이트 라인(120)과 제 2 게이트 라인(125) 사이를 지나도록 형성되며, 소정의 굴곡을 갖도록 형성된다. 또한, 제 1 유지 전극 라인(130)의 일부에서 다른 부분보다 폭이 넓게 돌출되어 제 1 유지 전극(131)이 형성된다. 예를들어 제 1 유지 전극 라인(130)은 제 1 화소부(A)의 일측으로부터 소정의 기울기로 하방 연장된 부분, 수평 연장된 부분 및 소정의 기울기로 상방 연장된 부분으로 형성된다. 여기서, 하방 연장되는 부분은 제 1 화소부(A)의 일측 상부로부터 제 1 화소부(A)의 중앙부로 하방 연장되는데, 예를들어 제 1 화소부(A)를 상하로 반분시키는 수평 라인의 시작점과 제 1 게이트 라인(120) 사이의 소정 영역, 바람직하게는 이들 사이의 가운데 영역으로부터 제 1 화소부(A)의 중앙부로 하방 연장되어 형성된다. 또한, 수평 연장된 부분은 하방 연장된 부분의 끝으로부터 제 1 화소부(A)의 중앙부를 지나 소정 길이로 형성되며, 이 부분에서 제 1 유지 전극(131)이 형성된다. 그리고, 상방 연장되는 부분은 수평 연장된 부분의 끝으로부터 소정 기울기로 제 1 화소부(A)의 타측 상부로 상방 연장되는데, 예를들어 제 1 화소부(A)를 상하로 반분시키는 수평 라인의 끝점과 제 1 게이트 라인(120) 사이의 소정 영역, 바람직하게는 이들의 가운데 영역으로 상방 연장되어 형성된다. 이때, 하방 연장된 부분의 기울기와 상방 연장된 부분의 기울기는 동일하며, 하방 연장된 부분의 시작점과 상방 연장된 부분의 끝점은 서로 마주보는 위치에 있다. 또한, 제 1 유지 전극 라인(130)의 기울기는 이후 설명될 제 1 화소 전극(190)의 사선부(194)의 기울기와 동일한 것이 바람직하며, 제 1 유지 전극 라인(130)이 사선부(194)의 마이크로 슬릿과 중첩되어 개구율을 저하시키지 않도록 하는 것이 바람직하다. 그리고, 일 화소 영역(C)과 인접한 타 화소 영역(C) 사이에서는 제 1 유지 전극 라인(130)이 수평으로 연결된다. 한편, 제 1 유지 전극(131)은 화소 영역의 중앙부에 소정의 폭으로 형성되며, 원형, 타원형, 마름모형, 사각형, 팔각형 등의 여러 형상으로 형성된다. 제 1 유지 전극(131)은 제 1 화소 전극(190)과 중첩되어 유지 축전기를 이룬다. 제 2 유지 전극 라인(134)은 제 2 화소부(B)에서 제 1 유지 전극 라인(130)과 동일 형상으로 형성될 수 있으며, 제 2 화소부(B)가 제 1 화소부(A)보다 크게 정의되므로 제 2 유지 전극(135)의 면적은 제 1 유지 전극(131)의 면적보다 크게 형성될 수 있다. 또한, 제 3 유지 전극 라인(138)은 일 화소 영역(C)의 제 2 게이트 라인(125)과 타 화소 영역(C)의 제 1 게이트 라인(120) 사이에 형성되며, 일 화소 영역(C)내에서 타 화소 영역(C)의 제 1 게이트 라인(120)과 인접하게 형성된다. 제 3 유지 전극 라인(138)은 직선 형태로 형성될 수 있드며, 제 3 유지 전극 라인(138)의 일부에서 다른 부분보다 폭이 넓게 돌출되어 제 3 유지 전극(139)이 형성된다.
여기서, 제 1 및 제 2 게이트 라인(120 및 125), 제 1, 제 2 및 제 3 유지 전극 라인(130, 134 및 138)은 동일층상에 동일 공정으로 형성될 수 있다. 이들 라인들은 알루미늄(Al), 구리(Cu), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄 탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성될 수 있다. 또한, 이들 라인들은 단일층 뿐만 아니라 복수 금속층의 다중층으로 형성될 수 있다.
도 9, 도 10 및 도 11에 도시된 바와 같이, 제 1 및 제 2 게이트 라인(120 및 125), 제 1, 제 2 및 제 3 유지 전극 라인(130, 134 및 138)을 포함한 전체 상부에 게이트 절연막(140)이 형성된다. 게이트 절연막(140)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx) 등을 이용하여 단일층 또는 다중층으로 형성될 수 있다.
도 10에 도시된 바와 같이, 제 1 및 제 2 게이트 전극(121 및 126), 그리고 제 1 전극 패턴(122) 상부의 게이트 절연막(140) 상부에는 비정질 실리콘 등의 제 1 반도체 물질로 이루어진 활성층(150)이 형성되며, 활성층(150)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등의 제 2 반도체 물질로 이루어진 오믹 콘택층(160)이 형성된다.
도 7 및 도 8에 도시된 바와 같이, 데이터 라인(170)은 제 1 및 제 2 게이트 라인(120 및 125)과 교차되는 방향, 예를들어 세로 방향으로 연장되며, 주기적인 돌출 패턴을 갖도록 형성된다. 데이터 라인(170)은 인접한 두 화소 영역(C)의 수직 경계 영역을 중심으로 수직 방향으로 인접한 제 1 및 제 2 화소부(A 및 B)에 걸쳐 우측으로 돌출된 부분과 좌측으로 돌출된 부분이 반복되어 형성된다. 예를들어 제 1 화소부(A)의 중간 영역으로부터 하측의 제 2 화소부(B)의 중간 영역까지 우측으로 돌출되고, 제 1 화소부(A)의 중간 영역으로부터 상측의 제 2 화소부(B)의 중간 영역까지 좌측으로 돌출되어 형성된다. 이에 따라 화소 영역(C)을 이루는 두 데이터 라인(170)중 좌측의 데이터 라인(170)은 제 1 화소부(A)의 상부 및 제 2 화소부(B)의 하부과 중첩되고, 화소 영역(C)을 이루는 두 데이터 라인(170)중 우측의 데이터 라인(170)은 제 1 화소부(A)의 하부 및 제 2 화소부(B)의 상부와 중첩된다. 따라서, 제 1 및 제 2 화소부(A 및 B)중에서 데이터 라인(170)과 중첩되는 부분은 제 1 및 제 2 화소부(A 및 B)의 중앙부를 중심으로 서로 대각을 이룬다. 이렇게 데이터 라인(170)이 제 1 및 제 2 화소부(A 및 B)와 중첩되어 형성됨으로써 개구율을 향상시킬 수 있다. 또한, 이렇게 함으로써 프레임 동작시 데이터 신호가 인가되는 데이터 라인(170)과 제 1 및 제 2 화소 전극(190 및 195)의 캐패시턴스에 의한 전압 강하와 인접한 데이터 라인(170)과 제 1 및 제 2 화소 전극(190 및 195)의 캐패시턴스에 의한 전압 상승을 상쇄하여 화소 전압의 변동을 최소화할 수 있다. 그리고, 데이터 라인(170)으로부터 분기되어 제 1 게이트 전극(121) 상부까지 연장된 제 1 소오스 전극(171)과 제 1 소오스 전극(171)과 분리된 제 1 드레인 전극(172)이 형성되고, 제 2 게이트 전극(126) 상부까지 연장된 제 2 소오스 전극(176)과 제 2 소오스 전극(176)과 분리된 제 2 드레인 전극(177)이 형성된다. 또한, 데이터 라인(170)으로부터 분리되어 제 2 및 제 3 전극 패턴(178 및 179)이 형성된다. 제 2 전극 패턴(178)은 제 3 유지 전극 라인(138) 상부의 소정 영역에서 인접한 제 1 게이트 라인(120)의 제 1 전극 패턴(122)까지 연장 형성되고, 제 3 전극 패턴(179)은 제 2 전극 패턴(178)과 이격되어 제 3 유지 전극 라인(138) 상부의 소정 영역에서 제 1 전극 패턴(122)까지 연장 형성된다. 따라서, 제 1 전극 패턴(122)은 제 2 및 제 3 전극 패턴(178 및 179)와 함께 일종의 스위칭 소자로 작용하여 제 3 유지 전극(139)에 의해 유지된 전하에 의해 제 2 화소부(B)의 화소 전극(195)에 인가되는 전압을 변화시키는 전압 조절부로서 작용한다. 그런데, 도 7 및 도 8에 도시된 바와 같이, 화소 영역(C)의 위치에 따라 다른 데이터 라인(170)으로부터 제 1 및 제 2 소오스 전극(171 및 176)이 분기된다. 예를들어, 오드(odd) 행의 화소 영역(10)에는 화소 영역(C)을 정의하는 두 데이터 라인(170)중에서 좌측의 데이터 라인(170)으로부터 제 1 및 제 2 소오스 전극(171 및 176)이 분기되고, 이븐(even) 행의 화소 영역(20)에는 화소 영역(C)을 정의하는 두 데이터 라인(170)중에서 우측의 데이터 라인(170)으로부터 제 1 및 제 2 소오스 전극(172 및 176)이 분기된다. 물론, 이븐(even) 행의 화소 영역(C)에 화소 영역(C)을 정의하는 두 데이터 라인(170)중에서 좌측의 데이터 라인(170)으로부터 제 1 및 제 2 소오스 전극(171 및 176)이 분기되고, 오드(odd) 행의 화소 영역(C)에 화소 영역(C)을 정의하는 두 데이터 라인(170)중에서 우측의 데이터 라인(170)으로부터 제 1 및 제 2 소오스 전극(172 및 176)이 분기될 수도 있다. 이렇게 하면 수직 반전 구동 방식으로 데이터 신호가 인가되더라도 액정 표시 패널은 도트 반전 방식으로 구동된다.
도 7, 도 8, 도 10 및 도 12에 도시된 바와 같이, 제 1 게이트 전극(121), 제 1 소오스 전극(171) 및 제 1 드레인 전극(172)은 제 1 박막 트랜지스터(T1)을 이루며, 제 1 박막 트랜지스터(T1)의 채널(channel)은 제 1 소오스 전극(171)과 제 1 드레인 전극(172) 사이에 형성된다. 또한, 제 2 게이트 전극(126), 제 2 소오스 전극(176) 및 제 2 드레인 전극(177)은 제 2 박막 트랜지스터(T2)를 이루며, 제 2 박막 트랜지스터(T2)의 채널은 제 2 소오스 전극(176)과 제 2 드레인 전극(177) 사이에 형성된다. 그리고, 제 1 전극 패턴(122), 제 2 및 제 3 전극 패턴(178 및 179)은 일종의 스위칭 소자로 작용한다. 이렇게 제 1 및 제 2 박막 트랜지스터(T1 및 T2)가 제 1 및 제 2 화소부(A 및 B)의 일측 중앙 영역에 형성되면 각 행과 열의 화소에서 박막 트랜지스터(T1 및 T2)의 형성 위치가 동일하기 때문에 각 행과 열의 화소의 개구율을 동일하게 할 수 있어 개구율 차이에 의한 2라인 가로줄이 시인되지 않도록 할 수 있다. 또한, 스위칭 소자로 작용하는 제 1 전극 패턴(122), 제 2 및 제 3 전극 패턴(178 및 179)은 각각 게이트 전극, 소오스 전극 및 드레인 전극 역할을 하며, 전원 역할을 하는 제 3 유지 전극(139)에 축적된 전하에 의한 전위에 의해 제 2 화소 전극(195)에 인가되는 전압을 강하시킨다.
데이터 라인(170), 제 1 및 제 2 소오스 전극(171 및 176), 제 1 및 제 2 드레인 전극(172 및 177)은 제 1 및 제 2 게이트 라인(120 및 125)으로 이용되는 도전 물질을 이용하여 형성될 수 있다.
데이터 라인(170) 및 제 1 및 제 2 드레인 전극(172 및 177) 상부에는 보호막(180)이 형성된다. 이때, 보호막(180)은 얇은 두께의 제 1 절연층(181)과 두꺼운 두께의 제 2 절연층(182)으로 형성될 수 있다. 이때, 제 2 절연층(182)을 대신하여 컬러 필터를 형성할 수 있는데, 이에 의해 COA 또는 SCOA 구조의 액정 표시 패널이 구현된다.
도 9 및 도 10에 도시된 바와 같이, 보호막(180)에는 제 1 및 제 2 드레인 전극(172 및 177)의 소정 영역을 노출시키는 제 1 및 제 2 콘택홀(184 및 185)과 제 2 및 제 3 전극 패턴(178 및 179)의 소정 영역을 노출시키는 제 3 및 제 4 콘택홀(186 및 187), 그리고 제 1 및 제 2 유지 전극(131 및 135) 상부를 노출시키는 제 1 및 제 2 개구부(188 및 189)가 형성된다. 이때, 콘택홀들(184, 185, 186 및 187)은 제 1 및 제 2 절연층(181 및 182)을 제거하여 형성하고, 제 1 및 제 2 개구부(188 및 189)은 제 1 절연층(181)은 잔류시키고 제 2 절연층(182)을 제거하여 형성한다.
도 7, 도 8, 도 9 및 도 10에 도시된 바와 같이, 제 1 및 제 2 화소 영역(A 및 B) 상부의 보호막(180) 위에는 ITO 또는 IZO로 이루어진 제 1 및 제 2 화소 전극(190 및 195)이 형성된다. 제 1 화소 전극(190)은 제 1 콘택홀(184)을 통하여 제 1 드레인 전극(172)과 연결된다. 또한, 제 2 화소 전극(195)은 제 2 콘택홀(185)을 통하여 제 2 드레인 전극(177)과 연결되고, 제 3 콘택홀(186)을 통해 제 2 전극 패턴(178)과 연결된다. 그리고, 제 1 및 제 2 화소 전극(190 및 195) 형성시 분리된 도전 물질(195a)이 제 4 콘택홀(187)을 통하여 제 3 전극 패턴(179)과 연결된다. 또한, 제 1 및 제 2 화소 전극(190 및 195)은 제 1 및 제 2 개구부(188 및 189)를 통해 게이트 절연막(140) 및 제 1 절연층(181)을 사이에 두고 제 1 및 제 2 유지 전극(131 및 135)와 각각 중첩되어 제 1 및 제 2 유지 축전기를 이룬다. 제 1 및 제 2 유지 전극(131 및 135)와 제 1 및 제 2 화소 전극(190 및 195)의 중첩 면적을 조절함으로써 제 1 및 제 2 유지 축전기의 유지 용량은 조절된다.
도 7, 도 8 및 도 11에 도시된 바와 같이, 제 1 및 제 2 화소 전극(190 및 195) 각각은 중앙부(191 및 196), 가로부(192 및 197), 세로부(193 및 198) 및 복 수의 사선부(194 및 199)를 포함한다. 중앙부(191 및 196)는 제 1 및 제 2 화소부(A 및 B) 각각의 중앙 영역에 마련되며, 제 1 및 제 2 유지 전극(131 및 135)과 동일 형상, 즉 원형, 타원형, 마름모형, 사각형, 팔각형 등의 여러 형상으로 형성될 수 있다. 가로부(192 및 197)는 제 1 및 제 2 게이트 라인(120 및 125) 사이의 각각의 중앙 영역을 중앙부(191 및 196)를 지나 수평 방향으로 형성되며, 이에 따라 제 1 및 제 2 화소부(A 및 B)가 각각 상하로 반분된다. 세로부(193 및 198)는 데이터 라인(170) 사이의 중앙 영역을 중앙부(191 및 196) 각각을 지나 수직 방향으로 형성되며, 이에 따라 제 1 및 제 2 화소부(A 및 B)가 좌우로 반분된다. 사선부(194 및 199)는 가로부(192 및 197) 및 세로부(193 및 198)에 의해 각각 4분할된 제 1 및 제 2 화소부(A 및 B)에 각각 형성되며, 복수의 마이크로 슬릿에 의해 이격된 복수의 전극을 포함한다. 여기서, 마이크로 슬릿 사이의 간격은 하부 기판(100)과 상부 기판(200)의 간격보다 좁은 간격, 예를들어 4㎛ 이하의 간격을 유지하는 것이 바람직하다.
한편, 도 7 및 도 8에 도시된 바와 같이 사선부(194 및 199)는 중앙부(191 및 196), 가로부(192 및 197) 및 세로부(193 및 198)로부터 사선 방향으로 돌출되고, 마이크로 슬릿에 의해 이격된 복수의 전극을 포함한다. 이때, 사선부(194 및 199)의 돌출 전극의 수는 마이크로 슬롯의 폭 및 전극의 폭을 조절하여 증가하거나 감소시킬 수 있다. 또한, 중앙부(191 및 196)의 변과 이로부터 돌출된 전극은 직각을 이루며, 사선부(194 및 199)의 돌출 전극은 가로부(192 및 197) 및 세로부(193 및 198)에 대하여 45°인 것이 바람직하다. 그리고, 가로부(192 및 197) 및 세로 부(193 및 198)의 양 변으로부터 뻗은 마이크로 슬릿은 서로 대칭을 이룬다. 또한, 세로부(193 및 198)의 일 영역, 즉 상방으로 연장된 세로부(193 및 198)는 제 1 및 제 2 콘택홀(184 및 185)을 통해 제 1 및 제 2 드레인 전극(172 및 177)과 각각 연결된다.
도 9, 도 10 및 도 11에 도시된 바와 같이, 상부 기판(200)은 절연 기판(210) 상부의 화소 영역 이외의 영역에 대응되는 영역에 형성된 블랙 매트릭스(220)와, 블랙 매트릭스(220)가 형성되지 않은 화소 영역과 대응되는 영역에 형성된 적색, 녹색, 청색 등의 컬러 필터(230)와, 투명한 도전 물질로 형성된 공통 전극(240)을 포함한다.
블랙 매트릭스(220)는 제 1 및 제 2 화소부(A 및 B) 이외의 영역, 예를들어 하부 기판(100)의 제 1 및 제 2 게이트 라인(120 및 125), 제 1 및 제 2 박막 트랜지스터(T1 및 T2), 제 1, 제 2 및 제 3 유지 전극 라인(130, 134 및 138)에 대응되는 영역 및 데이터 라인(170)의 돌출된 부분과 인입된 부분 사이의 영역과 대응되는 영역의 상부 기판(200) 상에 형성된다. 데이터 라인(170)의 돌출된 부분과 인입된 부분이 어느 정도 빛이 새는 것을 방지할 수 있기 때문에 블랙 매트릭스(220)가 데이터 라인(170)의 돌출된 부분과 인입된 부분 사이의 영역과 대응되는 영역에 직선 형태로 형성되어 개구율의 저하를 방지할 수 있다.
도 9 및 도 10에 도시된 바와 같이, 컬러 필터(230)는 블랙 매트릭스(220)를 경계로 하여 일 화소 영역(C) 단위로 적색, 녹색 및 청색 필터가 반복되어 형성된 다. 즉, 일 화소 영역(C)의 제 1 및 제 2 화소부(A 및 B)에 동일 컬러 필터(230)가 형성된다. 이렇게 형성된 컬러 필터(230)는 광원으로부터 조사되어 액정층(300)을 통과한 빛에 색상을 부여하는 역할을 한다. 컬러 필터(230)는 감광성 유기 물질로 형성될 수 있다.
도 9, 도 10 및 도 11에 도시된 바와 같이, 공통 전극(240)은 블랙 매트릭스(220) 및 컬러 필터(230)의 전체 상부에 형성되며, ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명한 도전 물질로 형성된다. 공통 전극(240)은 하부 기판(100)의 제 1 및 제 2 화소 전극(190 및 195)과 함께 액정층(300)에 전압을 인가한다. 한편, 공통 전극(240)에는 절개부가 형성되지 않는데, 필요에 따라 패턴이 형성될 수 있다.
상기와 같이 구성된 본 발명의 일 실시 예에 따른 액정 표시 패널은 도 13에 도시된 바와 같이 오드(odd) 제 1 및 제 2 게이트 라인(G11, G12, G31, G32, …, Gn-11, Gn-12)은 그 좌측의 데이터 라인(D1 내지 Dm)과 연결되어 박막 트랜지스터를 형성하고, 이븐(even) 제 1 및 제 2 게이트 라인(G21, G22, G41, G42,…, Gn1, Gn2)은 그 우측의 데이터 라인(D1 내지 Dm)과 연결되어 박막 트랜지스터를 형성한다. 즉, 오드(odd) 제 1 및 제 2 게이트 라인(G11, G12, G31, G32, …, Gn-11, Gn-12) 및 이븐(even) 제 1 및 제 2 게이트 라인(G21, G22, G41, G42,…, Gn1, Gn2)에 따라 복수의 데이터 라인(D1 내지 Dm) 각각이 좌측 및 우측 또는 우측 및 좌측으로 연장되어 박막 트랜지스터가 형성된다. 여기서, 복수의 데이터 라인(D1 내지 Dm)을 통해 (+) 및 (-) 극성으로 데이터 신호가 순차적으로 인가되면 오드(odd) 제 1 및 제 2 게이트 라인(G11, G12, G31, G32, …, Gn-11, Gn-12)과 데이터 라인(D1 내지 Dm) 사이의 화소 영역에는 (+), (-), (+), (-) 극성으로 데이터 신호가 인가되고, 이븐(even) 제 1 및 제 2 게이트 라인(G21, G22, G41, G42,…, Gn1, Gn2)과 데이터 라인(D1 내지 Dm) 사이의 화소 영역에는 (-), (+), (-), (+) 극성으로 데이터 신호가 인가된다. 즉, 수직 반전 방식으로 데이터 신호가 인가되더라고 액정 표시 패널은 도트 반전 방식으로 구동된다.
또한, 도 12에 도시된 바와 같이, 스위칭 소자로 작용하는 제 1, 제 2 및 제 3 전극 패턴(122, 178 및 179)이 일종의 전원으로 작용하는 제 3 유지 전극(139)에 축적된 전위에 의해 제 2 화소 전극(195)에 인가되는 전압을 강하시키게 된다. 따라서, 제 1 및 제 2 화소 전극(190 및 195)에 동일한 전압이 인가되더라도 제 1 화소 전극(190)에는 제 2 화소 전극(195)보다 고전압이 인가되게 된다.
도 7, 도 8, 도 9, 도 10, 도 11을 이용하여 설명된 상기와 같은 액정 표시 패널의 공통 전극(240)에 공통 전압을 인가하고 제 1 및 제 2 화소 전극(190 및 195)에 데이터 전압을 인가하면 표시판의 표면에 거의 수직인 주 전계(primary electric field)가 생성된다. 액정층(300)의 액정 분자들은 전계에 응답하여 그 장축이 전계의 방향에 수직을 이루도록 방향을 바꾸고자 한다. 이때, 마이크로 슬릿은 수직인 전계를 왜곡하여 액정 분자들의 경사 방향을 결정하는 수평 성분을 만들어낸다. 이러한 전계를 통하여 액정층(300)의 액정 분자가 기울어지는 방향이 제어되는데, 마이크로 슬릿의 절개 방향을 따라 45°정도 기울어지게 된다.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 액정 표시 패널은 하부 기판(100)에 제 2 절연층(182) 대신에 도 14에 도시된 바와 같이 컬러 필터(230)가 형성되는 COA(Color filter On Array) 구조로 형성될 수 있다. 이 경우 상부 기판(200)에는 컬러 필터가 형성되지 않는다.
한편, 상기 실시 예들에서는 데이터 라인이 주기적인 돌출 패턴을 갖도록 형성되며, 두 화소 영역 또는 화소부에 걸쳐 반복되는 것으로 설명하였다. 그러나, 이에 국한되지 않고 데이터 라인의 돌출 패턴의 주기는 도 15의 개략 평면도에 도시된 바와 같이 한 화소 영역 또는 화소부마다 반복될 수 있다. 이 경우에도 한 화소 영역 또는 화소부에서 중앙부를 중심으로 대각 방향으로 데이터 라인과 화소 전극이 중첩되게 된다. 따라서, 개구율을 향상시킬 수 있을 뿐만 아니라 화소 전압의 변동을 최소화할 수 있다.
또한, 본 발명은 데이터 라인이 주기적인 돌출 패턴을 갖지 않고 직선 연장되더라도 화소 전극의 형태를 변형하여 데이터 라인과 화소 전극을 중첩시킬 수 있다. 즉, 도 16의 평면 개략도에 도시된 바와 같이 직선 형태로 데이터 라인이 형성되고, 화소 전극의 중앙부를 중심으로 대각을 이루는 화소 전극의 일 영역 및 타 영역이 데이터 라인과 중첩되도록 형성할 수 있다.
상기 실시 예들 이외에도 유지 전극이 화소 영역의 중앙부에 형성되고, 데이터 라인과 화소 전극의 일부가 중첩되는 다양한 방법이 가능할 것이다.
도 1은 본 발명의 일 실시 예에 따른 액정 표시 패널의 평면도.
도 2는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 단면도.
도 3은 도 1의 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 단면도.
도 4는 도 1의 Ⅲ-Ⅲ' 라인을 따라 절취한 상태의 단면도.
도 5는 본 발명의 일 실시 예에 따른 액정 표시 패널의 박막 트랜지스터의 연결 상태를 설명하기 위한 개략도.
도 6은 본 발명의 일 실시 예에 따른 액정 표시 패널의 변형 예에 따른 COA 구조의 단면도.
도 7는 본 발명의 다른 실시 예에 따른 액정 표시 패널의 평면도.
도 8은 본 발명의 다른 실시 예에 따른 액정 표시 패널의 일 화소 영역의 평면도.
도 9는 도 8의 Ⅳ-Ⅳ' 라인을 따라 절취한 상태의 단면도.
도 10은 도 8의 Ⅴ-Ⅴ' 라인을 따라 절취한 상태의 단면도.
도 11은 도 8의 Ⅵ-Ⅵ' 라인을 따라 절취한 상태의 단면도.
도 12는 도 8의 Ⅶ-Ⅶ' 라인을 따라 절취한 상태의 단면도.
도 13은 본 발명의 다른 실시 예에 따른 액정 표시 패널의 박막 트랜지스터의 연결 상태를 설명하기 위한 개략도.
도 14는 본 발명의 다른 실시 예에 따른 액정 표시 패널의 변형 예에 따른 COA 구조의 단면도.
도 15는 본 발명의 변형 예에 따른 액정 표시 패널의 평면도.
도 16은 본 발명의 다른 변형 예에 따른 액정 표시 패널의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 하부 기판 200 : 상부 기판
120 : 게이트 라인 130 ; 유지 전극 라인
140 : 게이트 절연막 150 : 활성층
160 : 오믹 콘택층 170 : 데이터 라인
180 : 보호막 190 : 화소 전극

Claims (39)

  1. 일 방향으로 연장된 복수의 게이트 라인;
    상기 게이트 라인과 교차되는 방향으로 연장된 복수의 데이터 라인;
    상기 게이트 라인 및 데이터 라인이 교차되어 정의된 화소 영역에 형성되며, 일측이 일 데이터 라인의 일부와 중첩되고, 타측이 타 데이터 라인의 일부와 중첩된 화소 전극; 및
    상기 화소 영역의 중앙부에 형성된 유지 전극을 구비하는 유지 전극 라인을 포함하되,
    상기 화소 전극은 상기 게이트 라인 사이의 중앙 영역을 지나도록 형성된 가로부;
    상기 데이터 라인 사이의 중앙 영역을 지나도록 형성된 세로부;
    상기 화소 영역의 중앙부의 상기 가로부 및 상기 세로부가 교차되는 영역에 형성된 중심부; 및
    상기 가로부, 상기 세로부 및 상기 중심부로부터 사선 방향으로 형성되며 복수의 마이크로 슬릿에 의해 이격된 복수의 돌출 전극을 가지는 사선부를 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서, 상기 데이터 라인은 소정의 돌출 패턴을 가지는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서, 상기 돌출 패턴은 하나의 화소 영역 또는 두개의 화소 영역마다 좌측 및 우측으로 주기적으로 돌출되는 박막 트랜지스터 기판.
  4. 삭제
  5. 제 1 항에 있어서, 상기 중심부로부터 형성된 돌출 전극은 상기 중심부의 일 변과 직교하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서, 상기 일 데이터 라인과 일부 중첩된 화소 전극의 일 영역과 상기 타 데이터 라인과 일부 중첩된 상기 화소 전극의 타 영역은 상기 화소 영역의 중앙부를 중심으로 대각 방향인 박막 트랜지스터 기판.
  7. 제 1 항에 있어서, 상기 유지 전극 라인은 상기 유지 전극을 중심으로 사선 방향으로 상방 연장되는 영역을 포함하는 박막 트랜지스터 기판.
  8. 제 7 항에 있어서, 상기 유지 전극 라인은 마이크로 슬릿과 동일 방향으로 연장되는 영역을 포함하는 박막 트랜지스터 기판.
  9. 제 1 항에 있어서, 상기 게이트 라인, 데이터 라인 및 화소 전극에 각각 연결되는 박막 트랜지스터를 더 포함하는 박막 트랜지스터 기판.
  10. 제 9 항에 있어서, 상기 박막 트랜지스터는 상기 데이터 라인 사이의 중앙 영역에 형성되는 박막 트랜지스터 기판.
  11. 제 9 항에 있어서, 상기 박막 트랜지스터는 홀수번째 행의 화소 영역에서는 일측의 데이터 라인과 연결되고, 짝수번째 행의 화소 영역에서는 타측의 데이터 라인과 연결되는 박막 트랜지스터 기판.
  12. 제 1 항에 있어서, 상기 게이트 라인과 상기 데이터 라인 사이에 형성된 게이트 절연막; 및
    상기 데이터 라인과 상기 화소 전극 사이에 제 1 및 제 2 절연층이 적층되어 형성된 보호막을 더 포함하는 박막 트랜지스터 기판.
  13. 제 12 항에 있어서, 상기 보호막은 상기 제 1 절연층과 컬러 필터가 적층되어 형성된 박막 트랜지스터 기판.
  14. 제 12 항 또는 제 13 항에 있어서, 상기 유지 전극은 상기 게이트 절연막과 상기 제 1 절연층을 사이에 두고 상기 화소 전극의 일부와 중첩되는 박막 트랜지스터 기판.
  15. 일 방향으로 연장되며, 서로 이격된 복수의 제 1 및 제 2 게이트 라인;
    상기 제 1 및 제 2 게이트 라인과 교차되는 방향으로 연장되는 복수의 데이터 라인;
    상기 제 1 및 제 2 게이트 라인과 데이터 라인이 교차되어 정의된 제 1 및 제 2 화소부를 포함하는 화소 영역에 형성되며, 일측의 소정 영역이 일 데이터 라인과 일부 중첩되고, 타측의 소정 영역이 타 데이터 라인과 일부 중첩된 제 1 및 제 2 화소 전극; 및
    상기 제 1 및 제 2 화소부의 중앙부에 각각 형성된 제 1 및 제 2 유지 전극을 구비하며, 서로 이격된 제 1 및 제 2 유지 전극 라인을 포함하되,
    상기 제 1 및 상기 제 2 화소 전극은 상기 제 1 및 제 2 게이트 라인 사이의 중앙 영역을 지나도록 각각 형성된 가로부;
    상기 복수의 데이터 라인 사이의 중앙 영역을 지나도록 각각 형성된 세로부;
    상기 제 1 및 상기 제 2 화소부 각각의 중앙부의 상기 가로부 및 상기 세로부가 교차되는 영역에 형성된 중심부; 및
    상기 가로부, 상기 세로부 및 상기 중심부로부터 사선 방향으로 연장되며, 복수의 마이크로 슬릿에 의해 이격된 복수의 돌출 전극으로 구성된 사선부를 포함하는 박막 트랜지스터 기판.
  16. 제 15 항에 있어서, 상기 데이터 라인은 소정의 돌출 패턴을 가지며, 상기 돌출 패턴은 하나의 화소 영역 또는 두개의 화소 영역마다 좌측 및 우측으로 주기적으로 돌출되는 박막 트랜지스터 기판.
  17. 삭제
  18. 제 15 항에 있어서, 상기 중심부로부터 형성된 돌출 전극은 상기 중심부의 일 변과 직교하는 박막 트랜지스터 기판.
  19. 제 15 항에 있어서, 상기 일 데이터 라인과 일부 중첩된 제 1 및 제 2 화소 전극의 일 영역과 상기 타 데이터 라인과 일부 중첩된 상기 제 1 및 제 2 화소 전극의 타 영역은 상기 제 1 및 제 2 화소부의 중앙부를 중심으로 대각 방향인 박막 트랜지스터 기판.
  20. 제 15 항에 있어서, 상기 제 1 및 제 2 유지 전극 라인은 상기 제 1 및 제 2 유지 전극을 중심으로 사선 방향으로 상방 연장되는 영역을 포함하는 박막 트랜지스터 기판.
  21. 제 20 항에 있어서, 상기 제 1 및 제 2 유지 전극 라인은 마이크로 슬릿과 동일 방향으로 연장되는 영역을 포함하는 박막 트랜지스터 기판.
  22. 제 15 항에 있어서, 상기 제 1 게이트 라인, 데이터 라인 및 제 1 화소 전극 에 각각 연결되는 제 1 박막 트랜지스터; 및
    상기 제 2 게이트 라인, 데이터 라인 및 제 2 화소 전극에 각각 연결되는 제 2 박막 트랜지스터를 더 포함하는 박막 트랜지스터 기판.
  23. 제 22 항에 있어서, 상기 제 1 및 제 2 박막 트랜지스터는 상기 데이터 라인 사이의 중앙 영역에 형성되는 박막 트랜지스터 기판.
  24. 제 22 항에 있어서, 상기 제 1 및 제 2 박막 트랜지스터는 홀수번째 행의 화소 영역에서는 일측의 데이터 라인과 연결되고, 짝수번째 행의 화소 영역에서는 타측의 데이터 라인과 연결되는 박막 트랜지스터 기판.
  25. 제 15 항에 있어서, 상기 게이트 라인과 상기 데이터 라인 사이에 형성된 게이트 절연막; 및
    상기 데이터 라인과 상기 화소 전극 사이에 제 1 및 제 2 절연층이 적층되어 형성된 보호막을 더 포함하는 박막 트랜지스터 기판.
  26. 제 25 항에 있어서, 상기 보호막은 상기 제 1 절연층과 컬러 필터가 적층되어 형성된 박막 트랜지스터 기판.
  27. 제 25 항 또는 제 26 항에 있어서, 상기 제 1 및 제 2 유지 전극은 상기 게이트 절연막과 상기 제 1 절연층을 사이에 두고 상기 제 1 및 제 2 화소 전극의 일부와 중첩되는 박막 트랜지스터 기판.
  28. 제 15 항에 있어서, 일 화소 영역의 상기 제 2 화소부와 타 화소 영역의 제 1 게이트 라인 사이를 지나도록 연장되며, 제 3 유지 전극을 포함하는 제 3 유지 전극 라인을 더 포함하는 박막 트랜지스터 기판.
  29. 제 15 항에 있어서, 상기 제 1 화소 전극에는 상기 제 2 화소 전극보다 고전압이 인가되는 박막 트랜지스터 기판.
  30. 제 15 항에 있어서, 상기 제 2 화소 전극에 인가되는 전압을 조절하는 전압 조절부를 더 포함하는 박막 트랜지스터 기판.
  31. 제 30 항에 있어서, 상기 전압 조절부는 제 1 게이트 라인의 소정 영역에 형성된 제 1 전극 패턴;
    제 3 유지 전극 라인과 일부 중첩되고, 상기 제 1 전극 패턴과 연결되도록 상기 데이터 라인 형성시 형성되는 제 2 전극 패턴; 및
    상기 제 3 유지 전극과 일부 중첩되고, 상기 제 1 전극 패턴과 연결되도록 상기 데이터 라인 형성시 형성되는 제 3 전극 패턴을 포함하는 박막 트랜지스터 기판.
  32. 제 31 항에 있어서, 상기 제 2 전극 패턴은 상기 제 2 화소 전극과 연결되고, 상기 제 3 전극 패턴은 상기 제 2 화소 전극 형성시 분리된 도전층과 연결되는 박막 트랜지스터 기판.
  33. 복수의 게이트 라인과 교차되는 방향으로 형성되는 복수의 데이터 라인에 의해 정의된 화소 영역에 상기 데이터 라인과 일부 중첩된 화소 전극과, 상기 화소 영역의 중앙부에 형성된 유지 전극을 구비하는 유지 전극 라인을 포함하는 제 1 기판;
    상기 제 1 기판과 대향되며 공통 전극이 형성된 제 2 기판; 및
    상기 제 1 및 제 2 기판 사이에 형성된 액정층을 포함하되,
    상기 화소 전극은 상기 복수의 게이트 라인 사이의 중앙 영역을 지나도록 형성된 가로부;
    상기 복수의 데이터 라인 사이의 중앙 영역을 지나도록 형성된 세로부;
    상기 화소 영역의 중앙부의 상기 가로부 및 상기 세로부가 교차되는 영역에 형성된 중심부; 및
    상기 가로부, 상기 세로부 및 상기 중심부로부터 사선 방향으로 형성되며 복수의 마이크로 슬릿에 의해 이격된 복수의 돌출 전극을 가지는 사선부를 포함하는액정 표시 장치.
  34. 삭제
  35. 제 33 항에 있어서, 상기 마이크로 슬릿은 상기 제 1 및 제 2 기판 사이의 간격보다 좁은 간격으로 형성된 액정 표시 장치.
  36. 복수의 제 1 및 제 2 게이트 라인과 교차되는 방향으로 형성되는 복수의 데이터 라인에 의해 정의된 제 1 및 제 2 화소부를 포함하는 화소 영역에 상기 데이터 라인과 일부 중첩되어 형성된 제 1 및 제 2 화소 전극과, 상기 제 1 및 상기 제 2 화소부의 중앙부에 형성된 제 1 및 제 2 유지 전극을 구비하는 제 1 및 제 2 유지 전극 라인을 포함하는 제 1 기판;
    상기 제 1 기판과 대향되며 공통 전극이 형성된 제 2 기판; 및
    상기 제 1 및 제 2 기판 사이에 형성된 액정층을 포함하되,
    상기 제 1 및 상기 제 2 화소 전극은 상기 제 1 및 제 2 게이트 라인 사이의 중앙 영역을 지나도록 각각 형성된 가로부;
    상기 복수의 데이터 라인 사이의 중앙 영역을 지나도록 각각 형성된 세로부;
    상기 제 1 및 상기 제 2 화소부 각각의 중앙부의 상기 가로부 및 상기 세로부가 교차되는 영역에 형성된 중심부; 및
    상기 가로부, 상기 세로부 및 상기 중심부로부터 사선 방향으로 연장되며, 복수의 마이크로 슬릿에 의해 이격된 복수의 돌출 전극으로 구성된 사선부를 포함하는 액정 표시 장치.
  37. 제 36 항에 있어서, 일 화소 영역의 상기 제 2 화소부와 타 화소 영역의 제 1 게이트 라인 사이를 지나도록 연장되며, 제 3 유지 전극을 포함하는 제 3 유지 전극 라인을 더 포함하는 액정 표시 장치.
  38. 제 36 항에 있어서, 상기 제 2 화소 전극에 인가되는 전압을 조절하는 전압 조절부를 더 포함하는 액정 표시 장치.
  39. 제 38 항에 있어서, 상기 전압 조절부는 제 1 게이트 라인의 소정 영역에 형성된 제 1 전극 패턴;
    상기 제 3 유지 전극 라인과 일부 중첩되고, 상기 제 1 전극 패턴과 연결되도록 상기 데이터 라인 형성시 형성되는 제 2 전극 패턴; 및
    상기 제 3 유지 전극과 일부 중첩되고, 상기 제 1 전극 패턴과 연결되도록 상기 데이터 라인 형성시 형성되는 제 3 전극 패턴을 포함하는 액정 표시 장치.
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