KR101452975B1 - 백라이트 제어 회로, 백라이트 장치 및 이를 이용한액정표시장치 - Google Patents

백라이트 제어 회로, 백라이트 장치 및 이를 이용한액정표시장치 Download PDF

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Abstract

백라이트 제어 회로에 있어서, 백라이트 제어 회로는 시리얼 전송 클록 신호를 분주하여 디코딩 신호의 기초가 되는 제 1 클록 신호를 생성하는 분주회로와, 상기 시리얼 전송 클록 신호를 분주하여 PWM 펄스 신호의 기초가 되는 제 2의 클록 신호를 생성하는 분주회로를 포함한다.

Description

백라이트 제어 회로, 백라이트 장치 및 이를 이용한 액정표시장치{BACKLIGHT CONTROL CIRCUIT, BACKLIGHT DEVICE AND LIQUID DISPLAY APPARTUS USEING THE SAME}
본 발명은 액정표시장치의 광원에 사용하는 백라이트를 제어하는 백라이트 제어회로, 이 회로를 구비한 백라이트 장치 및 이를 이용한 액정표시장치에 관한 것이다.
종래로부터 액정표시장치ＬＣＤ는 경량, 박형(薄型), 저소비 전력구동 등의 기능이 요구되어 왔다. 액정표시장치는 자체 발광형 표시 장치가 아니기 때문에 광원이 필요로 된다. 광원으로는 냉음극관이나 ＬＥＤ 등을 이용한 백라이트 유닛이 사용되고 있다.
도 1은 종래의 액정표시장치의 구성 예를 도시하는 블록도이다. 액정표시장치(1)은 타이밍 제어 회로(3) 및 제어 로직 회로(4)를 가지는 제어부(2)와, 백라이트 제어 유닛(5)와, 백라이트 유닛(6)과, ＬＣＤ패널(7)을 구비한다.
타이밍 제어 회로(3)는 외부에서 입력되는 영상신호에 대응하는 디지털 영상 데이터를 후단의 회로에 전송하는 전송 타이밍 등을 제어한다.
제어 로직 회로(4)는 타이밍 제어 회로(3)에 의해 설정되는 전송 타이밍에 의해, 영상신호에 대응한 디지털 영상 데이터(data)를 생성하여 백라이트 제어 유닛(5) 및 ＬＣＤ패널(7)에 전송하는 동시에, 후술하는 도 2에 도시한 수직 동기 신호(v.sync), 수평 동기 신호(h.sync), 클록 신호(clock), 로드 신호(load) 등을 생성하여 백라이트 제어 유닛(5)에 출력한다.
백라이트 제어 유닛(5)는 제어 로직 회로(4)로부터 입력되는 수직 동기 신호(v.sync), 수평 동기 신호(h.sync), 클록 신호(clock), 로드 신호(load)에 기초하고, 백라이트 유닛(6) 내부의 복수의 광원의 휘도를 국소적으로 제어하기 위한 ＰＷＭ 펄스 신호를 생성한다. 백라이트 유닛(6)은 복수의 광원으로서 복수의 ＬＥＤ 등을 소유하고, 백라이트 제어 유닛(5)로부터 입력되는 ＰＷＭ 펄스 신호에 의해 복수의 광원의 휘도가 국소적으로 제어된다.
ＬＣＤ패널(7)은 ＴＦＴ 액정 패널 등이며, 제어 로직 회로(4)로부터 입력되는 디지털 영상 데이터에 응답하여 영상을 표시한다.
도 2는 제어 로직 회로와 백라이트 제어 유닛와의 접속 관계를 도시하는 도이다.
도 2를 참조하면, 제어 로직 회로(4)와 백라이트 제어 유닛(5)는 5개의 외부 배선에 의해 서로 전기적으로 연결된다. 5개의 외부 배선은 각각 수직 동기 신호(v.sync), 수평 동기 신호(h.sync), 시리얼 전송 클록 신호(clock), 디지털 영상 데이터(data), 로드 신호(load)를 제어 로직 회로(4)로부터 백라이트 제어 유닛(5)으로 시리얼하게 전송한다. 또한, 백라이트 제어 유닛(5)는 복수의 백라이트 제어 회로(5a∼5j: 도 4를 참조)를 포함한다.
도 3은 백라이트 제어 회로 내부의 회로 구성의 일 예를 도시하는 도면이다.
도 3을 참조하면, 백라이트 제어 회로(5a)는 쉬프트 레지스터(51)와, 버퍼 레지스터(52)와, 복수의 데이터 레지스터(53a~53f), 복수의 ＰＷＭ 제너레이터(54a~54f), 카운터/디코더(55) 및 발진기(56)를 구비한다.
쉬프트 레지스터(51)는 시리얼 전송 클록 신호(clock)에 기초하는 소정의 타이밍으로 디지털 영상 데이터(data)를 저장한다. 버퍼 레지스터(52)는 로드 신호(load)에 의해 설정되는 타이밍으로 쉬프트 레지스터(51)로 저장된 디지털 영상 데이터(data)를 데이터 레지스터(53a∼53f)에 병렬로 전송한다. 카운터/디코더(55)는 수평 동기 신호(h.sync)의 펄스 수를 카운트하고, 그 카운트값을 디코딩한 디코딩 신호(ld)를 각 데이터 레지스터(53a~53f)에 전송한다. 또한, 카운터/디코더(55)는 수직 동기 신호(v.sync)를 리셋 펄스(rst)로서 수신하여 카운트값을 초기화한다. 발진기(56)는 데이터 레지스터(53a∼53f)에 로딩(loading)된 디지털 영상 데이터(data)에 대응하는 ＰＷＭ 펄스 신호를 생성하기 위한 기준 클록 신호(clk)를 발생하고, ＰＷＭ 제너레이터(54a~54f)에 공급한다. 데이터 레지스터(53a∼53f)는 카운터/디코더(55)로부터 전송되는 디코딩 신호(ld)의 타이밍으로 버퍼 레지스터(52)로부터 디지털 영상 데이터(data)를 각각 로딩한다. ＰＷＭ 제너레이터(54a∼54f)는 데이터 레지스터(53a∼53f)에 로딩된 각 디지털 영상 데이터(data)의 각 값에 대응하는 ＰＷＭ 펄스 신호(ＰＷＭ0∼ＰＷＭ5)를 발진기(56)로부터 입력되는 기준 클록 신호(clk)에 기초하여 생성한다.
도 4는 도 3에 도시된 백라이트 제어 회로를 포함하는 백라이트 제어 유닛 내의 구성 예를 도시하는 도면이다.
도 4를 참조하면, 백라이트 제어 유닛(5)은 복수의 백라이트 제어 회로(5a∼5j)를 구비한다. 각 백라이트 제어 회로(5b∼5j)는 도 3에 도시된 회로 구성과 같다. 이 백라이트 제어 유닛(5)은 백라이트 유닛(6) 내의 복수의 광원을 가로 10 세로 8의 국소 블록으로 하여, 각 국소 블록의 휘도를 제어할 경우의 구성을 도시한 것이다. 백라이트 제어 유닛(5)는 각 백라이트 제어 회로(5a∼5j)가 ＰＷＭ 펄스 신호를 출력하는 8개의 출력 라인을 가지며, 백라이트 제어 회로들은 5개의 신호(clock, data, load, v.sync 및 h.sync)를 각각 전송하는 5개의 신호 라인에 의해 전기적으로 연결된다. 백라이트 제어 유닛(5)은 각 백라이트 제어 회로(5a∼5j)가 8개의 ＰＷＭ 펄스 신호를 출력하여 백라이트 유닛(6) 내의 복수의 광원을 가로 10 세로 8의 국소 블록으로 하여 점등·소등을 제어하고, 백라이트 유닛(6) 내의 복수의 광원을 국소 블록마다 휘도를 제어하는 국소 휘도 제어(Local dimming)를 수행한다.
또한, 액정표시장치1에서는 1프레임마다 (예를 들면, 16.7ｍｓ∼8.3ｍｓ)에 영상신호에 응답한 10bit장의 디지털 영상 데이터(data)를 100개 전후로 전송 할 필요가 있다. 따라서, 상기 도2에 도시한 제어 로직 회로(4)와 백라이트 제어 유닛(5)의 사이에서는 1프레임마다 10bit 단위의 디지털 영상 데이터(data)가 100개 전후로 시리얼하게 전송된다. 또한, 제어 로직 회로(4)와 백라이트 제어 유 닛(5)은 구조적으로 다른 인쇄회로기판에 각각 탑재된다. 따라서 서로 다른 인쇄회로기판 간을 연결하는 외부 배선이 요구된다. 이때, 외부 배선의 수를 삭감하기 위하여 시리얼 전송방식이 사용된다.
상기 백라이트 제어 유닛(5)에서는 영상신호에 응답하여 백라이트 유닛(6) 내의 복수의 광원을 국소 블록마다 휘도 제어하기 위하여, 영상신호에 응답하는 디지털 영상 데이터(data)의 값에 대응하는 ＰＷＭ 펄스 신호를 각 백라이트 제어 회로 내에 설치한 발진기(56)로부터 발생하는 기준 클록 신호(clk)에 기초하여 생성한다. 이 발진기(56)에 의해 발생되는 기준 클록 신호(clk)와 영상신호를 전송하는 수직 동기 신호(v.sync)는 서로 다른 신호이다. 따라서, 영상을 표시 제어하는 타이밍과, 백라이트 유닛의 휘도를 제어하는 타이밍이 비동기가 될 우려가 있다. 이러한 비동기 상태가 발생하면, LCD패널(7)에 표시되는 영상의 표시품질이 저하된다.
따라서, 이러한 비동기상태를 회피하기 위하여 종래의 각 백라이트 제어 유닛 내부에는 기준 클록 신호(clk)와 상기 수직 동기 신호(v.sync) 간의 동기 차이를 보정할수 있는 PLL(Phase Locked Loop）회로 등이 추가로 설계되었다. 그러나, 이러한 백라이트 제어 유닛(5) 내부에 PLL 회로 등과 같은 추가로 설계되는 회로 구성 요소는 백라이트 제어 유닛(5)의 설계비용을 증가시킨다. 더 나아가 이러한 백라이트 제어 유닛을 포함하는 백락이트 장치 및 이 백라이트 장치를 구비한 액정표시장치의 제조 단가를 증가시킨다.
또한, 상기 도 2에서는 제어 로직 회로(4)와 백라이트 제어 유닛(5)이 5개 의 외부 배선에 의해 서로 연결된 예가 도시되었다. 하나의 회로 블록과 또 다른 하나의 회로블록 간에 연결되는 배선의 수를 삭감하는 것은 회로설계시 매우 중요하게 고려되는 사항이다. 이러한 측면을 고려할 때, 제어 로직 회로(4)와 백라이트 제어 유닛(5)를 연결하는 외부 배선의 수를 삭감할 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 백라이트 제어 유닛의 내부에 설계되는 회로 구성 요소의 수와 백라이트 제어 유닛에 연결되는 외부 배선의 수를 삭감할 수 있는 백라이트 제어 회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 백라이트 제어 회로를 구비한 백라이트 장치를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 상기 백라이트 장치를 구비한 액정표시장치를 제공하는 것이다.
본 발명의 실시예에 관련되는 백라이트 제어 회로에 의하면, 복수의 광원을 가지는 백라이트 유닛과, 전송 클록 신호에 기초하여 영상신호에 대응하는 디지털 영상 데이터를 일정 기간마다 입력받아 유지하는 쉬프트 레지스터와, 상기 전송 클록 신호를 분주하여 제 1 클록 신호를 생성하는 제 1 분주회로와, 상기 제 1 클록 신호의 클록 수를 카운트하고, 상기 카운트값을 디코딩하여 상기 디지털 영상 데이터를 입력받아서 타이밍을 설정하는 카운터/디코딩 회로와, 상기 쉬프트 레지스터 에 유지된 디지털 영상 데이터를 상기 카운터/디코딩 회로에 의해 설정되는 타이밍으로 각각 유지하는 복수의 데이터 레지스터와, 상기 전송 클록 신호를 분주하여 제 2의 클록 신호를 생성하는 제 2의 분주회로와, 상기 복수의 데이터 레지스터로 유지된 각 디지털 영상 데이터에 응답하여 상기 복수의 광원의 휘도를 국소적으로 제어하는 휘도 제어 신호를 상기 제 2의 클록 신호에 기초하여 각각 생성하는 복수의 제어신호 생성회로를 구비한 것을 특징으로 한다.
또한, 상기 쉬프트 레지스터는 1프레임 분의 상기 디지털 영상 데이터를 입력받아서 상기 복수의 데이터 레지스터에 대하여 병렬로 전송하고, 상기 복수의 데이터 레지스터는 1프레임 분의 상기 디지털 영상 데이터를 각각 분할하여 유지하고, 상기 복수의 제어신호 생성회로는 상기 복수의 데이터 레지스터로 유지된 각 디지털 영상 데이터에 응답하여, 상기 복수의 광원의 휘도를 국소적으로 제어하는 휘도 제어 신호를 상기 제 2의 클록 신호에 기초하여 각각 생성하여도 무방하다.
또한, 상기 복수의 제어신호 생성회로는 상기 유지된 디지털 영상 데이터에 응답한 변조 펄스 신호를 상기 제 2의 클록 신호에 기초하여 각각 생성하여도 무방하다.
또한, 상기 전송 클록 신호, 상기 디지털 영상 데이터, 및 상기 수직 동기 신호를 각각 시리얼하게 입력하는 복수의 외부 배선을 접속하여도 무방하다.
또한, 본 발명의 실시예에 영향을 미치는 백라이트 장치에 따르면, 복수의 광원을 가지는 백라이트 유닛을 구비하는 백라이트 장치에 있어서, 복수의 제 1항에 기재된 백라이트 제어 회로를 구비하고, 상기 복수의 백라이트 제어 회로는 상 기 복수의 광원의 휘도를 국소적으로 제어하는 국소 휘도 제어를 실행하는 것을 특징으로 한다.
또한, 상기 복수의 백라이트 제어 회로의 사이는 상기 전송 클록 신호, 상기 디지털 영상 데이터, 및 상기 수직 동기 신호를 각각 시리얼에 전송하는 외부 배선에 의해 접속하여도 무방하다.
또한, 본 발명의 실시예에 관련되는 액정표시장치에 따르면, 복수의 게이트 라인과, 상기 복수의 게이트 라인과 직교하는 복수의 데이터 라인과, 상기 복수의 게이트 라인과 상기 복수의 데이터 라인에 각각 접속된 스위칭 소자와,
상기 스위칭 소자에 접속된 액정소자와, 복수의 광원을 가지는 백라이트 유닛을 구비하고, 소정의 화상을 표시하는 액정표시패널을 가지는 액정표시장치에 있어서, 제 1 항에 기재된 백라이트 제어 회로를 구비하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 관련되는 액정표시장치에 따르면, 복수의 게이트 라인과, 상기 복수의 게이트 라인과 직교하는 복수의 데이터 라인과, 상기 복수의 게이트 라인과 상기 복수의 데이터 라인에 각각 접속된 스위칭 소자와, 상기 스위칭 소자에 접속된 액정소자를 구비하고, 소정의 화상을 표시하는 액정표시패널을 가지는 액정표시장치에 있어서, 제 5 항에 기재된 백라이트 장치를 구비하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 관련되는 액정표시장치에 따르면, 액정표시패널과 상기 액정표시패널에 접속되는 데이터 회로 및 게이트 회로를 가지는 디스플레이 유닛과, 복수의 광원을 가지는 백라이트 유닛과, 복수의 방전관을 가지는 백라 이트 어셈블리와, 상기 백라이트 어셈블리가 수납되는 수납 용기와, 상기 액정표시패널의 손상을 방지하기 위한 탑 샤시를 구비하고, 상기 액정표시패널과 상기 백라이트 어셈블리의 사이에 적어도 1장의 광학 시트가 배치되는 액정표시장치이며, 제 1 항에 기재된 백라이트 제어 회로를 구비하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 관련되는 액정표시장치에 따르면, 액정표시패널과 상기 액정표시패널에 접속되는 데이터 회로 및 게이트 회로를 가지는 디스플레이 유닛과, 복수의 광원을 가지는 백라이트 유닛과, 상기 백라이트 유닛이 수납되는 수납 용기와, 상기 액정표시패널의 손상을 방지하기 위한 탑 샤시를 구비하고, 상기 액정표시패널과 상기 백라이트 유닛의 사이에 적어도 1장의 광학 시트가 배치되는 액정표시장치이며, 제 5항에 기재된 백라이트 장치를 구비하는 것을 특징으로 한다.
본 발명의 실시예에 관련되는 백라이트 제어 회로, 백라이트 장치 및 이를 이용한 액정표시장치에 따르면, 백라이트 유닛 내의 복수의 광원을 국소 블록마다 휘도 제어하는 백라이트 제어 회로에 있어서, 구성 요소와 백라이트 제어 회로에 접속하는 외부 배선의 수를 동시에 삭감할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 단, 본 발명은 다른 많은 태양에서 실시할 수 있으므로, 하기와 같은 실시의 형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또 한, 이하에서는 본 발명의 실시의 형태에 관련되는 백라이트 제어 회로를 적용한 액정표시장치에 대하여 도면을 참조하면서 상세하게 설명한다.
도 5는 본 발명의 실시의 형태에 있어서 백라이트 제어 회로를 구비한 액정표시장치의 구성을 도시한 도면이다. 또한, 도 5에 있어서, 상기 도 1에 도시된 액정표시장치(1)와 동일한 구성 부분에는 동일한 부호를 표기하고, 그에 대한 구체적인 설명은 생략한다. 도 5에 도시된 액정표시장치(10)는 타이밍 제어 회로(3) 및 제어 로직 회로(4)를 가지는 제어부(2)와, 백라이트 제어 유닛(100)과, 백라이트 유닛(6)과, ＬＣＤ패널(7)을 구비한다.
도 6은 제어 로직 회로와 백라이트 제어 유닛과의 접속 관계를 도시한 도면이다.
도 6을 참조하면, 제어 로직 회로(4)와 백라이트 제어 유닛(100)은 수직 동기 신호(v.sync), 시리얼 전송 클록 신호(clock), 디지털 영상 데이터(data)를 각각 시리얼하게 전달하는 3개의 외부 배선에 의해 연결된다. 또한, 상기 백라이트 제어 유닛(100)은 복수의 백라이트 제어 회로(100a∼100j: 도 8을 참조)를 포함한다.
도 7은 백 라이트 제어 유닛(100)의 내부에 포함되는 복수의 백라이트 제어 회로(100a~100j) 중, 백라이트 제어 회로(100a)의 내부 회로 구성의 일례를 나타내는 도면이다. 또한, 도 7에서, 상기 도 3에 도시된 백라이트 제어 회로(5a)와 동일한 구성 부분에는 동일 부호를 표기한다
도 7을 참조하면, 백라이트 제어 회로(100a)는 쉬프트 레지스터(51)과, 데 이터 레지스터(53a∼53f), PWM 제너레이터(54a~54f), 분주회로(101, 103), 카운터/디코더(102)를 포함한다. 여기서, 본 명세서의 특허청구범위에 기재된 제 1 및 제 2 분주회로는 상기 분주회로(101) 및 상기 분주회로(103)를 각각 지칭한다. 또한, 본 명세서의 특허청구범위에 기재된 복수의 제어 신호 생성회로는 상기 PWM 제너레이터(54a~54f)를 지칭한다. 또한, 특허청구범위에 기재된 휘도 제어 신호는 아래에서 기술되는 PWM펄스신호를 지칭한다.
쉬프트 레지스터(51)는 제어 로직 회로(4)로부터 입력되는 시리얼 전송 클록 신호(clock)의 주파수에 따라서 제어 로직 회로(4)로부터 10bit 단위의 디지털 영상 데이터(data)를 저장한다. 또한, 쉬프트 레지스터(51)는 도 8에 도시된 바와 같이, 백라이트 제어 회로(100a∼100j) 간의 디지털 영상 데이터(data)의 시리얼 전송 출력을 지시하는 내부 로드 펄스 신호(data.0: 후술하는 도 10에 도시된 STH에 해당함)를 생성한다. 상기 생성된 내부 로드 펄스 신호(data.0)는 다음 단의 백라이트 제어 회로(100b)로 입력된다. 상기 내부 로드 펄스 신호(data.0)는 다른 백라이트 제어 회로(100b∼100d, 100f∼100ｉ) 내부의 쉬프트 레지스터(51)에 대해서도 각각 후단의 백라이트 제어 회로(100c∼100e, 100g∼100j)에 출력된다.
분주회로(101)는 상기 제어 로직 회로(4)로부터 입력되는 시리얼 전송 클록 신호(clock)를 분주하고, 상기 분주된 시리얼 전송 클록 신호(clock)를 제 1 클록 신호(clk1)로서 생성한다.
분주회로(103)는 상기 제어 로직 회로(4)로부터 입력되는 시리얼 전송 클록 신호(clock)를 분주하고, 상기 분주된 시리얼 전송 클록 신호(clock)를 제 2 클록 신호(clk2)로서 생성한다.
카운터/디코더(102)는 상기 분주회로(101)로부터 입력되는 상기 제 1 클록 신호(clk1)의 펄스 수를 카운트하고, 상기 카운팅된 카운트값을 디코딩한다. 상기 카운터/디코더(102)는 상기 디코딩된 카운트값을 데이터 레지스터(53a∼53f)로부터의 디지털 영상 데이터(data)의 출력 타이밍을 설정하기 위한 디코딩 신호(ld)로서 생성하고, 상기 생성된 디코딩신호(ld)는 각 데이터 레지스터(53a∼53f)로 전송된다. 또한, 상기 카운터/디코더(102)는 제어 로직 회로(4)로부터 입력되는 수직 동기 신호(v.sync)를 리셋 펄스(rst)로서 수신하여 상기 카운트값을 초기화한다.
데이터 레지스터(53a∼53f)는 카운터/디코더(102)로부터 전송되는 디코딩 신호(ld)에 응답하여 쉬프트 레지스터(51)에 로딩된 10bit 단위의 디지털 영상 데이터(data)를 각각 입력받아서 저장한다.
PWM 제너레이터(54a~54f)는 데이터 레지스터(53a~53f)에 저장된 각 디지털 영상 데이터(data)를 각각 입력받고, 상기 제 2 클록 신호(clk2)에 응답하여 상기 입력된 상기 디지털 영상 데이터(data)에 대응하는 WPM 펄스 신호(PWM0∼PWM5)를 생성한다.
상술한 바와 같이, 본 발명의 실시예에 따른 상기 백라이트 제어 회로(100a)는 시리얼 전송 클록 신호(clock)를 분주하여 상기 디코딩 신호(ld)의 기초가 되는 제 1 클록 신호(clk1)를 생성하는 분주회로(101)와, 시리얼 전송 클록 신호(clock)를 분주하여 PWM 펄스 신호의 기초가 되는 제 2 클록 신호(clk2)를 생성하는 분주회로(103)을 구비한다. 이렇게 구성함으로써, 도 3에 도시된 종래의 백 라이트 제어 회로(5a)과 같이 발진기(56)의 설계를 배제할 수 있다. 또한, 영상을 표시 제어하는 타이밍과, 백라이트 유닛의 휘도를 제어하는 타이밍 간의 비동기를 보정하기 위한 PLL회로 등의 설계가 배제된다. 또한, 분주회로(101, 103)들은 동일한 시리얼 전송 클록 신호(clock)를 분주하여 제 1 클록 신호(clk1)와 제 2 클록 신호(clk2)를 생성하므로, 종래와 같이, 기준 클록 신호(clk)와 수직 동기 신호(v.sync) 간의 비동기로 인한 LCD패널에 표시되는 영상의 표시품질의 저하를 방지할 수 있다.
도 7에서는 6개의 데이터 레지스터(53a~53f) 및 6개의 PWM 제너레이터(54a~54f)로 이루어지고, 상기 6개의 PWM 제너레이터(54a~54f)로부터 6개의 ,PWM펄스 신호(PWM0~PWM5)가 각각 출력하는 백라이트 제어 회로(100a)가 도시된다. 그러나, 후술하는 도 8에 도시된 백라이트 제어 회로들(100a∼100j)에서는, 각 백라이트 제어 회로가 8개의 PWM 펄스 신호를 출력하는 것으로 도시되었다. 따라서, 도 7의 백라이트 제어 회로(100a)는 실제로 8개의 데이터 레지스터 및 8개의 PWM제너레이터를 가지는 것으로 가정한다. 즉, 도 7에 도시된 백라이트 제어 회로(100a)는 2개의 데이터 레지스터 및 2개의 PWM 제너레이터를 더 포함하는 것으로 가정하고, 이들에 대한 구체적인 설명은 생략하기로 한다.
도 8은 도 7에 도시된 백라이트 제어 회로를 포함하는 백라이트 제어 유닛 내부의 구성 예를 도시하는 도면이다.
도 8을 참조하면, 백라이트 제어 유닛(100)은 복수의 백라이트 제어 회로(100a∼100j)를 포함한다. 각 백라이트 제어 회로(100b∼100j)는 도 7에 도시한 백라이트 제어 회로(100a)의 구성과 동일하다. 상기 백라이트 제어 유닛(100)은 백라이트 유닛(6) 내부에 구비된 복수의 광원을 가로 10 세로 8로 구획된 국소 블록들의 휘도를 각각 제어하는 경우의 구성 예이다.
상기 백라이트 제어 유닛(100)에 구비된 각 백라이트 제어 회로(100a∼100j)들은 PWM 펄스 신호를 출력하는 8개의 출력 라인을 갖는다. 또한, 각 백라이트 제어 회로들은 3개의 신호(clock, data 및 v.sync)를 각각 전송하는 3개의 신호 라인에 의해 서로 연결된다. 또한, 상기 백라이트 제어 유닛(100)은 10개의 백라이트 제어 회로(100a∼100j)들로 구성되어 백라이트 유닛(6) 내부에 구비된 복수의 광원을 가로 10 세로 8로 구획되는 국소 블록들의 점등 및 소등을 제어하고, 각 국소 블록마다 휘도를 제어하는 국소 휘도 제어를 수행한다.
또한, 백라이트 제어 회로(100a∼100j)로부터 각각 출력되는 8개의 ＰＷＭ 펄스 신호는 도 8에 도시한 바와 같이, PWM 펄스 신호(PWM[0:7]), PWM 펄스 신호(PWM[8:15]), PWM 펄스 신호(PWM[16:23]), PWM 펄스 신호(PWM[24:31]), PWM 펄스 신호(PWM[32:39]), PWM 펄스 신호(PWM[40:47]), PWM 펄스 신호(PWM[48:55]), PWM 펄스 신호(PWM[56:63]), PWM 펄스 신호(PWM[64:71]), PWM 펄스 신호(PWM[72:79])인 것으로 가정한다. 따라서, 각 백라이트 제어 회로(100a∼100j)는 백라이트 유닛(6) 내부의 복수의 광원에 대하여 행방향으로 8개의 PWM 펄스 신호를 각각 출력하여, 가로 10 세로 8의 국소 블록들마다 휘도 제어를 수행하는 것으로 가정한다.
이하, 백라이트 제어 유닛(100)의 동작에 대해 도 9 및 도 10에 도시된 타이밍 차트를 참조하여 설명한다.
도 9에서, (a) 및 (d)는 시리얼 전송 클록 신호(clock)의 파형이고, (b)는 수직 동기 신호(v.sync)/리셋 신호(rst)의 파형이고, (c) 및 (e)는 디지털 영상 데이터(data)의 파형이고, (f)는 내부 로드 펄스 신호(ld: STH: 도 10을 참조)의 파형이다.
도 10에서, (a)는 각 백라이트 제어 회로(100a∼100j)가 1프레임에 대응하는 10bit 단위의 디지털 영상 데이터(data)를 전송하는 상태를 모식적으로 나타낸 것이고, (b)는 1프레임에 대응하는 100bit 단위의 디지털 영상 데이터(data)를 전송하는 상태를 모식적으로 나타낸 것이다. 또한, 도 9 및 도 10에서는 백라이트 유닛(6) 내부에 구비된 복수의 광원의 휘도가 가로 10 세로 8로 분할된 국소 블록들마다 개별적으로 제어되는 경우, 백라이트 제어 유닛(100) 내부의 주요한 동작을 나타낸다. 전술한 바와 같이, 각 백라이트 제어 회로(100a∼100j)는 각각 8개의 데이터 레지스터(53a∼53h) 및 8개의 PWM 제너레이터(54a~54h)를 구비하는 것으로 설명한다.
또한, 각 백라이트 제어 회로(100a∼100j)에서는 1프레임마다 10bit 단위의 디지털 영상 데이터(data)가 10개씩 시리얼하게 전송되는 경우, 128클록(128clk)의 시리얼 전송 클록 신호(clock)를 이용하여 상기 디지털 영상 데이터(data)를 전송하는 것으로 한다. 이를 위하여, 도 9의 (c) 및 (e)에서는 10bit×10개의 디지털 영상 데이터(data)를 시리얼하게 전송하기 전에, 28bit 단위의 더미 데이터(dummy)가 전송된다.
우선, 백라이트 제어 유닛(100)은 제어 로직 회로(4)로부터 도 9의 (a) ∼(c)에 도시된 시리얼 전송 클록 신호(clock), 수직 동기 신호(v.sync)/리셋 신호(rst)가 입력되는 동시에, 28bit의 더미 데이터(dummy)와 10bit×10개의 디지털 영상 데이터(data)를 순차적으로 입력받는다. 상기 28bit의 더미 데이터(dummy)와 10bit×10개의 디지털 영상 데이터(data)는 1프레임의 영상신호에 대응하는 시리얼 전송 데이터인 것으로 가정한다.
각 백라이트 제어 회로(100a∼100j)는 시리얼 전송 클록 신호(clock)에 기초하는 소정의 타이밍으로 쉬프트 레지스터(51)에 의해 더미 데이터(dummy)를 포함하는 10bit×10개의 디지털 영상 데이터(data)를 순차적으로 저장한다. 도 9의 (c) 및 (e)에서는 디지털 영상 데이터(data)로서, 28클록(28clk)에 상응하는 28bit단위의 더미 데이터(dummy)와 10클록(10clk)에 각각 상응하는 10bit×10개의 디지털 영상 데이터들(R0C9∼R0C0)이 처리되는 경우가 도시된다.
각 백라이트 제어 회로(100a∼100j)에서는 분주회로(101)로부터 제 1 클록 신호(clk1)가 생성되고, 동시에, 분주회로(103)로부터 제 2 클록 신호(clk2)가 생성된다. 제 1 클록 신호(clk1)는 카운터/디코더(102)에 의해 클록 수(10clk)가 카운트되고, 이 카운트값이 디코드되어 디코딩 신호(ld)가 복수의 데이터 레지스터에 전송된다. 또한, 각 백라이트 제어 회로(100a∼100j)의 내부에 구비된 쉬프트 레지스터(51)는 한 프레임에 대응하는 클록 수인 128 clk 마다 도 9의 (f)에 도시된 내부 로드 펄스 신호(data.0: STH)를 출력한다.
다음으로, 각 백라이트 제어 회로(100a∼100j)의 내부에 구비된 데이터 레지스터(53a~53h)는 카운터/디코더(102)로부터의 디코딩 신호(ld)에 응답하여 쉬프 트 레지스터(51)에 저장된 10bit×10개의 디지털 영상 데이터(data)를 10bit씩 순차적으로 입력받아서 저장한다.
다음으로, 각 백라이트 제어 회로(100a∼100j)의 PWM 제너레이터(54a~54h)는 데이터 레지스터(53a∼53h)에 순차적으로 저장된 10bit 단위의 각 디지털 영상 데이터(data)를 입력받고, 상기 입력된 디지털 영상 데이터(data)에 대응하는 각 PWM펄스 신호를 분주회로(103)로부터의 제 2 클록 신호(clk2)에 응답하여 순차적으로 생성한다. 즉, 도 8에 도시된 바와 같이, 각 백라이트 제어 회로(100a∼100j)로부터 각각 8개의 PWM 펄스 신호(PWM[0:7]), PWM 펄스 신호(PWM[8:15]), PWM 펄스 신호(PWM[16:23]), PWM 펄스 신호(PWM[24:31]), PWM 펄스 신호(PWM[32:39]), PWM 펄스 신호(PWM[40:47]), PWM 펄스 신호(PWM[48:55]), PWM 펄스 신호(PWM[56:63]), PWM 펄스 신호(PWM[64:71]), PWM 펄스 신호(PWM[72:79])가 출력된다.
이하, 백라이트 제어 유닛(100)의 전체의 동작과정에 대해서 도 10에 도시한 타이밍 차트를 참조하여 설명한다.
도 10의 (a)을 참조하면, 각 백라이트 제어 회로(100a∼100j)의 쉬프트 레지스터51에서는 1프레임의 영상신호에 대응하는 10bit×10개의 디지털 영상 데이터(data)가 유지된다. 그리고, 각 백라이트 제어 회로(100a∼100j)는 상기 도 9에서 설명한 데이터 레지스터(53a~53h) 및 PWM 제너레이터(54a∼54h)의 각 동작에 의해, 도 10 (a)에 도시한 Row0∼Row7 방향으로 10bit 단위의 디지털 영상 데이터(data: 00∼79)를 병렬적으로 순차적으로 저장하고, 각 디지털 영상 데이터(data)에 대응하는 PWM 펄스 신호를 생성한다.
다음으로, 각 백라이트 제어 회로(100a∼100j)는 도 10의 (a)에 도시한 100bit의 디지털 영상 데이터(data), 즉, 한 프레임의 영상신호에 대응하는 국소 휘도 제어가 종료하는 타이밍으로, 내부 로드 펄스 신호(data.0)로서, STH=0∼7를 각각 출력한다. 이 내부 로드 펄스 신호(data.0)인 STH = 0∼7에 의해 1프레임 단위로 디지털 영상 데이터(data)가 처리되는 경우가 도 10의 (b)에 도시된다.
상술한 바와 같이, 백라이트 제어 유닛(100)은 1프레임의 영상신호에 대응하는 ＰＷＭ 펄스 신호를 생성하고, 한 프레임의 영상신호를 표시할 때에, 백라이트 유닛(6)에 구비된 복수의 광원을 가로 10 세로 8의 블록 단위로 분할하고, 각 블록마다 표시되는 영상에 대응하는 휘도를 제어한다.
상술한 바와 같이, 본 실시의 형태에 관련되는 액정표시장치(10)의 백라이트 제어 유닛 (100)에 내장된 각 백라이트 제어 회로(100a∼100j)는 시리얼 전송 클록 신호(clock)을 분주하여 디코딩 신호(ld)의 기초가 되는 제 1 클록 신호(clk1)를 생성하는 분주회로(101)와, 시리얼 전송 클록 신호(clock)를 분주하여 ＰＷＭ 펄스 신호의 근본이 되는 제 2 클록 신호(clk2)를 생성하는 분주회로(10)을 구비한다. 이렇게 구성함으로써, 도 3에 도시된 종래의 백라이트 제어 회로(5a)와 같이 발진기(56)의 설계가 배제되고, 그 결과 동기차이를 보정하기 위한 PLL회로 등의 설계가 배제된다. 따라서, 백라이트 제어 유닛(100)을 구성하는 회로 구성 요소의 수가 삭감되고, 백라이트 제어 유닛(100)의 설계비용이 감소된다.
또한, 분주회로(101, 103)는 동일한 시리얼 전송 클록 신호(clock)를 분주하여 제 1 클록 신호(clk1)과 제 2 클록 신호(clk2)를 생성하므로, 디지털 영상 데 이터(data)를 전송할 때의 동기차이를 회피할 수 있다.
또한, 본 발명의 실시예에 따른 액정표시장치(10) 내의 백라이트 제어 유닛(100)에서는 상기 국소 휘도 제어에 관하여 백라이트 제어 유닛(100)의 내외에서 시리얼하게 전송하는 신호가 수직 동기 신호(v.sync), 시리얼 전송 클록 신호(clock), 디지털 영상 데이터(data)뿐이다. 이 때문에, 백라이트 제어 유닛(100)의 내외에서 접속하는 외부 배선의 수를 종래의 5개에서 3개로 감소된다.
다음으로, 상기 도 8에 도시된 백라이트 제어 유닛(100)을 포함하는 액정표시장치에 대해서 도 11에 도시한 블록도를 참조하여 설명한다.
도 11은 본 발명의 1실시의 형태와 관련된 액정표시장치의 구성을 도시하는 블록도이다.
도 11을 참조하면, 액정표시장치(400)는 AC/DC 전원장치(410), LCD 모듈부(420)과, 백라이트 제어 유닛(501)과, 백라이트 유닛(502)을 구비한다.
AC/DC전원장치(410)는 콘센트(411), AC/DC 정류부(412) 및 AC/DC 컨버터(413)를 포함하며, 외부의 상용교류 전원전압100V 또는 240V를 직류 전원전압으로 변환하여 LCD 모듈부(420)에 출력한다.
LCD 모듈부(420)은 DC/DC 컨버터(421), 공통전극 전압 발생부 (422 또는 Vcom 발생부), γ전압 발생부(423), LCD 패널부(424), 및 백라이트 장치(500)를 포함하고, 외부의 그래픽 컨트롤러(미도시)로 입력되는 화상 데이터에 응답하는 화상을 표시한다.
공통전극 전압 발생부(422)는 DC/DC컨버터(421)에 의해 레벨 변환되어서 공 급되는 직류 전압에 기초하여 공통전극전압(Vcom)을 생성하고, 생성된 공통전극전압(Vcom)을 LCD 패널부(424)로 출력한다.
γ전압 발생부(423)는 ＤＣ/ＤＣ 컨버터(421)에 의해 레벨 변환된 직류 전압에 기초하여 γ전압(Vdd)를 생성하고, 생성된 γ전압(Vdd)은 LCD 패널부(424)로 공급된다. 도 11에서는 공통전극 전압 발생부(422)와 γ전압 발생부(423)가 ＬＣＤ 패널부(424)로부터 분리된 예가 도시었지만, 이들을 LCD 패널부(424)의 내부에 설계될 수 있다.
백라이트 장치(500)은 백라이트 제어 유닛(501) 및 백라이트 유닛(502)을 포함한다. 백라이트 제어 유닛(501)은 상기 도 8에 도시된 백라이트 제어 회로(100a∼100j)를 포함한다. 백라이트 유닛(502)은 복수의 LED등의 복수의 광원을 포함한다.
액정표시장치(400)는 도 8에 도시된 백라이트 제어 회로(100a∼100j)를 구비한 백라이트 제어 유닛(501)을 포함한다. 상술한 바와 같이, 각 백라이트 제어 회로(100a∼100j)는 쉬프트 레지스터(51), 데이터 레지스터(53a∼53h), PWM 제너레이터(54a~54h), 분주회로(101, 103), 및 카운터/디코더(102)를 구비하고, PWM 펄스 신호(PS)를 백라이트 유닛(502)에 출력한다. 따라서, 상기 액정표시장치(400)는 백라이트 유닛(502)내의 복수의 광원을 국소 블록마다 휘도를 제어한다. 또한, AC/DC 전원장치(410)는 LCD 모듈부(420)의 내부에 설계될 수 도 있다.
도 12는 본 발명의 실시예에 따른 액정표시장치의 분해 사시도이다.
도 12를 참조하면, 액정표시장치(700)은 백라이트 어셈블리(710), 디스플레 이 유닛(770) 및 수납 용기(780)를 포함한다. 백라이트 어셈블리(710)는 복수의 ＬＥＤ 등의 복수의 광원을 포함한다.
디스플레이 유닛(770)은 영상을 표시하는 액정표시패널(771), 액정표시패널(771)을 구동하기 위한 구동 신호를 출력하는 데이터 회로(772) 및 게이트 회로(773)를 포함한다. 데이터 회로(772) 및 게이트 회로(773)는 각각 데이터 테이프 캐리어 패키지(774, Tape Carrier Package, 이하에서는 TCP이라고 함) 및 게이트 TCP(775)를 통하여 액정표시패널(771)과 전기적으로 연결된다.
액정표시패널(771)은 박막 트랜지스터(이하, TFT)기판(776), TFT기판(776)에 대향하여 결합되는 컬러 필터 기판(777) 및 상기 TFT기판(776)과 상기 컬러 필터 기판(777) 사이에 개재된 액정(778)을 포함한다.
TFT기판(776)은, 예를 들면, 스위칭 소자인 TFT(미도시)가 형성된 투명한 유리 기판일 수 있다. TFT의 소스 단자 및 게이트 단자에는 각각 데이터 및 게이트 라인이 접속되고, 드레인 단자에는 전기 전도성 재질인 공통 전극(미도시)이 형성된다.
컬러 필터 기판(777)은, 예를 들면, 색화소인 ＲＧＢ 화소(미도시)가 박막공정에 의하여 형성된 기판이다. 컬러 필터 기판(777)은 전기 전도성 재질인 공통 전극(미도시)이 형성된다.
수납 용기(780)는 바닥면(781) 및 바닥면(781)의 수직방향으로 상기 바닥면의 에지부로부터 수직방향으로 연장되는 측벽(782)을 포함한다. 따라서, 상기 수납 용기(780)는 수납공간을 형성한다. 상기 수납공간에는 백라이트 어셈블리(710) 및 액정표시패널(771)이상기 수납공간에 수납되어 고정된다.
바닥면(781)은 백라이트 어셈블리(710)가 안착될수 있는 충분한 면적을 갖는다. 이 예에서는 바닥면(781) 및 백라이트 어셈블리(710)는 사각 플레이트 형상을 갖는다. 측벽(782)은 백라이트 어셈블리(710)가 외부로 이탈하지 않도록 바닥면(781)의 에지부로부터 거의 수직으로 연장된다.
이 예에서의 액정표시장치(700)는 백라이트 제어 유닛(760) 및 탑 샤시(790)를 더 포함한다.
백라이트 제어 유닛(760)은 수납 용기(780)의 외부에 배치되고, 백라이트 어셈블리(710)를 구동하기 위한 PWM 펄스 신호(PS, 도 11에 도시됨)를 생성한다. 백라이트 제어 유닛(760)으로부터 생성된 PWM 펄스 신호(PS, 도 11에 도시됨)는 제 1 전원 배선(763) 및 제 2 전원 배선(764)를 통하여 백라이트 어셈블리(710)에 인가된다. 제 1 전원 배선(763) 및 제 2 전원 배선(764)은 백라이트 어셈블리(710)의 양측 단부에 형성된 제 1 전극(740a) 및 제 2 전극(740b)에 직접 연결되거나 다른 부재(미도시)를 통해 제 1 전극(740a) 및 제 2 전극(740b)에 전기적으로 연결된다. 또한, 상술한 백라이트 제어 회로(100a∼100j)는 백라이트 제어 유닛(760)에 내장된다.
탑 샤시(790)는 액정표시패널(771)의 에지부를 둘러싸고, 수납 용기(780)와 결합된다. 탑 샤시(790)는 외부 충격으로부터 액정표시패널(771)의 파손을 방지하고, 액정표시패널(771)이 수납 용기(780)로부터 이탈되는 것을 방지할 수 있다.
이 액정표시장치(700)는 백라이트 어셈블리(710)로부터 출사되는 빛의 특성 을 향상시키기 위한 적어도 1장의 광학 시트(795)를 더 포함할 수 있다. 광학 시트(795)는 빛을 확산하기 위한 확산 시트 또는 빛을 집광하기 위한 프리즘 시트를 포함할 수 있다.
또한, 본 발명의 실시예에서는, 복수의 광원으로서 LED가 채용된 액정표시장치를 설명하고 있으나, PWM펄스 신호(PS, 도 11에 도시됨)에 의해 제어 가능한 광원이라면, 어떠한 광원을 채용하여도 무방하다. 따라서, 본 발명에 따른 액정표시장치에 채용된 광원이, LED로 한정되는 것은 아니다.
도 1은 종래의 액정표시장치의 개략구성 예를 도시하는 도이다.
도 2는 종래의 제어 로직 회로와 백라이트 제어 유닛과의 접속 관계를 도시하는 도이다.
도 3은 종래의 백라이트 제어 회로의 회로 구성을 도시하는 도이다.
도 4는 종래의 백라이트 제어 유닛의 회로 구성을 도시하는 도이다.
도 5는 본 발명의 일실시의 형태와 관련된 액정표시장치의 개략구성을 도시하는 도이다.
도 6은 본 발명의 일실시의 형태와 관련된 도5의 제어 로직 회로와 백라이트 제어 유닛과의 접속 관계를 도시하는 도이다.
도 7은 본 발명의 일실시의 형태와 관련된 백라이트 제어 회로의 회로 구성을 도시하는 도이다.
도 8은 본 발명의 일실시의 형태와 관련된 백라이트 제어 유닛의 회로 구성을 도시하는 도이다.
도 9는 본 발명의 일실시의 형태와 관련된 (ａ) 및 (d)은 시리얼 전송 클록 신호의 파형을 도시한 도, (b)은 수직 동기 신호/리셋 신호의 파형을 도시한 도, (c) 및 (e)은 디지털 영상 데이터의 파형을 도시한 도, (f)은 내부 로드 펄스 신호의 파형을 도시하는 도이다.
도 10은 본 발명의 일실시의 형태와 관련된 (ａ)은 각 백라이트 제어 회로에 있어서 10bit 장의 디지털 영상 데이터가 한 프레임분 전송되는 상태를 모식적 으로 도시한 도, (b)은 한 프레임 분의 100bit 장의 디지털 영상 데이터가 전송되는 상태를 모식적으로 도시하는 도이다.
도 11은 본 발명의 일실시의 형태와 관련된 액정표시장치의 구성을 도시하는 블록도이다.
도 12본 발명의 일실시의 형태와 관련된 미치는 액정표시장치의 구조를 도시하는 분해 사시도이다.

Claims (10)

  1. 광을 출사하는 복수의 광원을 가지는 백라이트 유닛을 제어하는 백라이트 제어 회로에 있어서,
    전송 클록 신호에 기초하여 영상신호에 대응하는 디지털 영상 데이터를 일정 기간마다 입력받아서 저장하는 쉬프트 레지스터;
    상기 전송 클록 신호를 분주하여 제 1 클록 신호를 생성하는 제 1 분주회로;
    상기 제 1 클록 신호의 클록 수를 카운트하고, 상기 카운트값을 디코딩하여 상기 쉬프트 레지스터에 저장된 상기 디지털 영상 데이터의 출력 타이밍을 설정하는 디코딩 신호를 출력하고, 수직 동기 신호에 기초하여 상기 카운트값을 초기화하는 카운터/디코드 회로;
    상기 디코딩 신호에 응답하여 상기 쉬프트 레지스터에 저장된 디지털 영상 데이터를 입력받아서 저장하는 복수의 데이터 레지스터;
    상기 전송 클록 신호를 분주하여 제 2 클록 신호를 생성하는 제 2 분주회로; 및
    상기 복수의 데이터 레지스터로 저장된 각 디지털 영상 데이터에 응답하여 상기 복수의 광원의 휘도를 국소적으로 제어하는 휘도 제어 신호를 상기 제 2 클록 신호에 기초하여 각각 생성하는 복수의 제어신호 생성회로를 포함하는 것을 특징으로 하는 백라이트 제어 회로.
  2. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 1 프레임 분의 상기 디지털 영상 데이터를 받아 상기 복수의 데이터 레지스터에 전송하고,
    상기 복수의 데이터 레지스터는 1 프레임 분의 상기 디지털 영상 데이터를 각각 분할하여 저장하고,
    상기 복수의 제어신호 생성회로는 상기 복수의 데이터 레지스터로 저장된 각 디지털 영상 데이터에 응답하여, 상기 복수의 광원의 휘도를 국소적으로 제어하는 휘도 제어 신호를 상기 제 2 클록 신호에 기초하여 각각 생성하는 것을 특징으로 하는 백라이트 제어 회로.
  3. 제 2 항에 있어서,
    상기 휘도 제어 신호는 펄스 형태로 제공되고, 상기 복수의 제어신호 생성회로에 의해 상기 펄스의 폭이 제어되는 펄스폭 변조 신호(PWM: Pulse Width Modulation)인 것을 특징으로 하는 백라이트 제어 회로.
  4. 제 1 항 내지 제 3 항의 어느 한 항에 있어서,
    상기 전송 클록 신호, 상기 디지털 영상 데이터, 및 상기 수직 동기 신호를 각각 직렬적으로 입력받는 복수의 외부 배선을 더 포함하는 것을 특징으로 하는 백라이트 제어 회로.
  5. 복수의 광원을 가지는 백라이트 유닛; 및
    상기 복수의 광원의 휘도를 국소적으로 제어하는 복수의 백라이트 제어 회로를 포함하고,
    상기 백라이트 제어 회로는,
    전송 클록 신호에 기초하여 영상신호에 대응하는 디지털 영상 데이터를 일정 기간마다 입력받아서 저장하는 쉬프트 레지스터;
    상기 전송 클록 신호를 분주하여 제 1 클록 신호를 생성하는 제 1 분주회로;
    상기 제 1 클록 신호의 클록 수를 카운트하고, 상기 카운트값을 디코딩하여 상기 쉬프트 레지스터에 저장된 상기 디지털 영상 데이터의 출력 타이밍을 설정하는 디코딩 신호를 출력하고, 수직 동기 신호에 기초하여 상기 카운트값을 초기화하는 카운터/디코드 회로;
    상기 디코딩 신호에 응답하여 상기 쉬프트 레지스터에 저장된 디지털 영상 데이터를 입력받아서 저장하는 복수의 데이터 레지스터;
    상기 전송 클록 신호를 분주하여 제 2 클록 신호를 생성하는 제 2 분주회로; 및
    상기 복수의 데이터 레지스터로 저장된 각 디지털 영상 데이터에 응답하여 상기 복수의 광원의 휘도를 국소적으로 제어하는 휘도 제어 신호를 상기 제 2 클록 신호에 기초하여 각각 생성하는 복수의 제어신호 생성회로를 포함하는 것을 특징으 로 하는 백라이트 장치.
  6. 제 5 항에 있어서,
    상기 복수의 백라이트 제어 회로는 상기 전송 클록 신호, 상기 디지털 영상 데이터 및 상기 수직 동기 신호를 각각 직렬적으로 전송하는 외부 배선들에 의해 서로 연결되는 것을 특징으로 하는 백라이트 장치.
  7. 광을 출사하는 복수의 광원을 가지는 백라이트 유닛;
    상기 복수의 광원의 휘도를 국소적으로 제어하는 복수의 백라이트 제어 회로; 및
    상기 출사된 광을 이용하여 소정의 화상을 표시하는 액정표시패널을 포함하고,
    각 백라이트 제어 회로는,
    전송 클록 신호에 기초하여 영상신호에 대응하는 디지털 영상 데이터를 일정 기간마다 입력받아서 저장하는 쉬프트 레지스터;
    상기 전송 클록 신호를 분주하여 제 1 클록 신호를 생성하는 제 1 분주회로;
    상기 제 1 클록 신호의 클록 수를 카운트하고, 상기 카운트값을 디코딩하여 상기 쉬프트 레지스터에 저장된 상기 디지털 영상 데이터의 출력 타이밍을 설정하는 디코딩 신호를 출력하고, 수직 동기 신호에 기초하여 상기 카운트값을 초기화하 는 카운터/디코드 회로;
    상기 디코딩 신호에 응답하여 상기 쉬프트 레지스터에 저장된 디지털 영상 데이터를 입력받아서 저장하는 복수의 데이터 레지스터;
    상기 전송 클록 신호를 분주하여 제 2 클록 신호를 생성하는 제 2 분주회로; 및
    상기 복수의 데이터 레지스터로 저장된 각 디지털 영상 데이터에 응답하여 상기 복수의 광원의 휘도를 국소적으로 제어하는 휘도 제어 신호를 상기 제 2 클록 신호에 기초하여 각각 생성하는 복수의 제어신호 생성회로를 포함하는 것을 특징으로 하는 액정표시장치.
  8. 광을 이용하여 소정의 화상을 표시하는 액정표시패널; 및
    상기 광을 출사하는 백라이트 장치를 포함하고,
    상기 백라이트 장치는,
    복수의 광원을 가지는 백라이트 유닛;
    전송 클록 신호에 기초하여 영상신호에 대응하는 디지털 영상 데이터를 일정 기간마다 입력받아서 저장하는 쉬프트 레지스터;
    상기 전송 클록 신호를 분주하여 제 1 클록 신호를 생성하는 제 1 분주회로;
    상기 제 1 클록 신호의 클록 수를 카운트하고, 상기 카운트값을 디코딩하여 상기 쉬프트 레지스터에 저장된 상기 디지털 영상 데이터의 출력 타이밍을 설정하 는 디코딩 신호를 출력하고, 수직 동기 신호에 기초하여 상기 카운트값을 초기화하는 카운터/디코드 회로;
    상기 디코딩 신호에 응답하여 상기 쉬프트 레지스터에 저장된 디지털 영상 데이터를 입력받아서 저장하는 복수의 데이터 레지스터;
    상기 전송 클록 신호를 분주하여 제 2 클록 신호를 생성하는 제 2 분주회로; 및
    상기 복수의 데이터 레지스터로 저장된 각 디지털 영상 데이터에 응답하여 상기 복수의 광원의 휘도를 국소적으로 제어하는 휘도 제어 신호를 상기 제 2 클록 신호에 기초하여 각각 생성하는 복수의 제어신호 생성회로를 포함하는 것을 특징으로 하는 액정표시장치.
  9. 액정표시패널과 상기 액정표시패널에 접속되는 데이터 회로 및 게이트 회로를 가지는 디스플레이 유닛;
    광을 출사하는 복수의 광원을 가지는 백라이트 유닛;
    복수의 방전관을 가지는 백라이트 어셈블리;
    상기 백라이트 어셈블리가 수납되는 수납 용기;
    상기 액정표시패널의 에지부를 둘러싸고, 상기 액정표시패널의 손상을 방지하기 위해 상기 수납 용기와 결합되는 탑 샤시;
    상기 액정표시패널과 상기 백라이트 어셈블리의 사이에 구비된 적어도 1장의 광학 시트; 및
    상기 백라이트 유닛을 제어하는 백라이트 제어 회로를 포함하고,
    상기 백라이트 제어 회로는,
    전송 클록 신호에 기초하여 영상신호에 대응하는 디지털 영상 데이터를 일정 기간마다 입력받아서 저장하는 쉬프트 레지스터;
    상기 전송 클록 신호를 분주하여 제 1 클록 신호를 생성하는 제 1 분주회로;
    상기 제 1 클록 신호의 클록 수를 카운트하고, 상기 카운트값을 디코딩하여 상기 쉬프트 레지스터에 저장된 상기 디지털 영상 데이터의 출력 타이밍을 설정하는 디코딩 신호를 출력하고, 수직 동기 신호에 기초하여 상기 카운트값을 초기화하는 카운터/디코드 회로;
    상기 디코딩 신호에 응답하여 상기 쉬프트 레지스터에 저장된 디지털 영상 데이터를 입력받아서 저장하는 복수의 데이터 레지스터;
    상기 전송 클록 신호를 분주하여 제 2 클록 신호를 생성하는 제 2 분주회로; 및
    상기 복수의 데이터 레지스터로 저장된 각 디지털 영상 데이터에 응답하여 상기 복수의 광원의 휘도를 국소적으로 제어하는 휘도 제어 신호를 상기 제 2 클록 신호에 기초하여 각각 생성하는 복수의 제어신호 생성회로를 포함하는 것을 특징으로 하는 액정표시장치.
  10. 액정표시패널과 상기 액정표시패널에 접속되는 데이터 회로 및 게이트 회로 를 가지는 디스플레이 유닛; 및
    복수의 광원을 가지는 백라이트 유닛과 상기 복수의 광원의 휘도를 국소적으로 제어하는 복수의 백라이트 제어 회로를 구비한 백라이트 장치를 포함하고,
    상기 백라이트 장치는,
    복수의 광원을 가지는 백라이트 유닛; 및
    상기 복수의 광원의 휘도를 국소적으로 제어하는 복수의 백라이트 제어 회로를 포함하고,
    상기 백라이트 제어 회로 각각은,
    전송 클록 신호에 기초하여 영상신호에 대응하는 디지털 영상 데이터를 일정 기간마다 입력받아서 저장하는 쉬프트 레지스터;
    상기 전송 클록 신호를 분주하여 제 1 클록 신호를 생성하는 제 1 분주회로;
    상기 제 1 클록 신호의 클록 수를 카운트하고, 상기 카운트값을 디코딩하여 상기 쉬프트 레지스터에 저장된 상기 디지털 영상 데이터의 출력 타이밍을 설정하는 디코딩 신호를 출력하고, 수직 동기 신호에 기초하여 상기 카운트값을 초기화하는 카운터/디코드 회로;
    상기 디코딩 신호에 응답하여 상기 쉬프트 레지스터에 저장된 디지털 영상 데이터를 입력받아서 저장하는 복수의 데이터 레지스터;
    상기 전송 클록 신호를 분주하여 제 2 클록 신호를 생성하는 제 2 분주회 로; 및
    상기 복수의 데이터 레지스터로 저장된 각 디지털 영상 데이터에 응답하여 상기 복수의 광원의 휘도를 국소적으로 제어하는 휘도 제어 신호를 상기 제 2 클록 신호에 기초하여 각각 생성하는 복수의 제어신호 생성회로를 포함하는 것을 특징으로 하는 액정표시장치.
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