KR101450501B1

KR101450501B1 - 전하 펌프 회로

Info

Publication number: KR101450501B1
Application number: KR1020137019392A
Authority: KR
Inventors: 존 폴 레소; 피터 존 프리스; 존 로렌스 펜녹
Original assignee: 울프손 마이크로일렉트로닉스 피엘씨
Priority date: 2010-12-23
Filing date: 2011-12-23
Publication date: 2014-10-13
Also published as: US10333395B2; US20200373833A1; US20210313878A1; GB2486701A; WO2012085598A3; GB2486701B; US20150070082A1; US20170250600A1; US20190379282A1; US9685856B2; US8890604B2; CN103380565A; WO2012085598A2; US11043894B2; US9391508B2; US20180323705A1; US10014769B2; US20120163632A1; US20160322895A1; GB201021810D0

Abstract

입력 전압으로의 접속을 위한 입력 노드(VV) 및 기준 노드(VG), 제1 쌍의 출력 노드(VP, VN) 및 제2 쌍의 출력 노드(VQ, VM), 및 2쌍의 플라잉 커패시터 노드(CF1A, CF1B; CF2A, CF2B)를 선택적으로 접속하기 위한 스위칭 경로망(110), 및 상기 스위칭 경로망의 스위칭을 제어하기 위한 제어기를 갖는 쌍극성 출력 전하 펌프 회로(100)가 제공된다. 이 제어기는, 제1 쌍의 출력 노드(VP, VN)에서 제1 쌍극성 출력 전압과 제2 쌍의 쌍극성 출력 노드(VQ, VM)에서 제2 쌍극성 출력 전압을 제공하도록, 2쌍의 플라잉 커패시터 노드에 접속된 2개의 플라잉 커패시터(CF1, CF2)와 함께 사용할 때 스위칭 경로망을 제어하도록 동작할 수 있다.

Description

전하 펌프 회로{CHARGE PUMP CIRCUIT}

본 발명의 양태는 쌍극성 출력 전압 전하 펌프 회로(bipolar output voltage charge pump circuit)에 관한 것으로, 더 구체적으로는, 2개의 쌍극성 출력 전압, 즉, 2쌍의 상반되는 극성의 출력 전압을 제공하는 쌍극성 출력 전압 전하 펌프 회로에 관한 것이다.

쌍극성, 즉, 2중 레일의, 출력 전압 전하 펌프 회로는 일종의 DC-DC 변환기로서, 변환기가 단극성, 즉, 단일 레일의, 입력 전압원으로부터, 단극성 입력 전압과는 값이 상이할 수 있는 쌍극성 출력 전압을 제공할 수 있도록, 각기 에너지를 전달 및 저장하는 장치로서 전달 및 저장 커패시터들을 이용하는 DC-DC 변환기이다.

사용시, 단일의 쌍극성 출력 전압 전하 펌프 회로는, 통상 "비축 커패시터(reservoir capacitor)"라고 알려진 2개의 출력 저장 커패시터와, 통상 "플라잉 커패시터(flying capacitor)"라고 알려진 하나 이상의 에너지 전달 커패시터를 포함할 수 있다. 2개의 "비축 커패시터"의 단자 또는 커넥터는 각각의 출력 전압 단자나 노드에 영구적으로 접속된다. 대조적으로, 2개의 "플라잉 커패시터"의 단자 또는 커넥터는, 제어된 시퀀스로, 입력 또는 출력 전압 단자나 노드로 또는 기타의 플라잉 커패시터 단자나 노드로 스위칭될 수 있다.

예를 들어, 본 출원인의 동시-계류중인 UK 특허출원 GB 2444985호에 개시된 바와 같은, 공지된 단일의 쌍극성 출력 전압 전하 펌프 회로는, 각각이 전하 펌프 회로의 단극성 입력 전압의 절반 크기와 같은 정극성 및 부극성의 쌍극성 출력 전압(+/-VV/2)을 제공할 수 있다.

또한, 적절한 제어에 의해, 상기 동시-계류중인 UK 특허출원은, 각각이 전하 펌프 회로의 단극성 입력 전압의 크기와 같은 정극성 및 부극성의 쌍극성 출력 전압(+/-VV)도 역시 제공할 수 있다.

이러한 공지된 쌍극성 출력 전압 전하 펌프 회로는, 2개의 비축 커패시터의 단자들, 즉, 2개의 출력 전압 단자들, 및 플라잉 커패시터의 단자들의 접속을 제어하기 위해, 배열(arrangement), 즉, 스위치망을 이용한다. 플라잉 커패시터 단자는 쌍극성 출력 전압 +/-VV/2 또는 +/-VV를 얻기 위하여 이들 스위치들에 의해: 입력 전압 단자, 즉, 단극성 입력 전압; 출력 전압 단자들, 즉, 쌍극성 출력 전압들; 기준 단자, 예를 들어, 접지 전위; 및 서로간에 접속될 수 있다.

도 1은 전하 펌프(12)를 이용하는 공지된 오디오 출력 체인(10)을 개략적으로 도시하고 있다. 오디오 출력 체인(10)은 입력 오디오 신호 데이터(14)를 수신하여, 오디오 신호 데이터를 처리 및 증폭한 후에, 오디오 신호(15)를 출력한다. 오디오 신호(15)는, 아마도 모노 또는 스테레오 잭과 같은 커넥터(미도시)를 통해, 헤드폰, 스피커 또는 라인 부하와 같은 부하(미도시)에 출력될 수 있다.

입력 오디오 신호 데이터(14)는 먼저, DVDD 및 DVSS, 예컨대 1.2V 및 접지, 즉, 0V에 의해 전원공급되는 디지털 처리 블록(16)에서 처리되어 DVDD 및 DVSS와 동등한 출력 논리 레벨을 갖는 출력 2진 디지털 신호를 준다. 그 다음 이들 출력 논리 레벨은, 디지털 레벨 쉬프터(18)에 의해, VV 및 VG, 예컨대 1.8V 및 접지에 의해 공급되는 디지털-대-아날로그 변환기(DAC)(20)를 구동하는데 요구되는 논리 레벨 VV 및 VG로 레벨 쉬프팅된다. 레벨 쉬프팅된 오디오 데이터는 그 다음, DAC(20)에 의해 아날로그 신호로 변환된다. DAC(20)로부터의 출력은 제1 증폭기단(22)에 입력된 다음, 헤드폰 증폭기일 수도 있는 제2 증폭기단(24)으로 입력된다.

도 1에서, 제1 증폭기단(22)은 입력 공급 전압(VV) 및 기준 전압(VG), 예컨대 접지에 의해 전원공급된다. 각 극성에서 신호 스윙을 최대화하기 위해, 증폭기는 그 출력이 바람직하게는 VV와 VG 사이의 약 절반으로, 예를 들어, VV/2로 바이어싱되도록 구성될 것이다. 그러나, 제2 증폭기단(24)도 역시 입력 전압(VV)과 기준 전압(VG)에 의해 전원공급된다면, 증폭기 출력 전압은 또한 바람직하게는 약 VV/2에 중심을 둘 것이다. d.c. 전류가 부하, 예를 들어, 다른 단자가 접지되어 있는 스피커를 통과하는 것을 피하기 위해, 증폭기 출력과 부하 사이에 직렬로 결합 커패시터(coupling capacitor)가 요구될 것이다. 이 직렬 접속된 결합 커패시터는 충분한 베이스(bass) 응답을 허용하도록 큰 값이 될 필요가 있어서, 물리적으로 크고 비싸게 되는 경향이 있다는 것이 본 분야에 공지되어 있다. 또한 파워-업 및 파워-다운시에 이 커패시터를 그 소강 전압(quiescent voltage) VV/2까지 충전하는 것은 오디오 출력 신호(15)에서 가청의 팝(pop), 클릭(click), 및 기타의 오디오 아티팩트를 야기하기 쉽다. 이들 아티팩트를 감소시키는 기술이 알려져 있지만, 사실상 이들을 완전하게 제거할 수 없고, 감소된 오디오 아티팩트에 대한 사용자의 요구는 훨씬 더 엄격해지고 있다.

상기 문제를 제거하기 위하여, 도 1의 회로는, DC 소강 전압이 제거되고 제2 증폭기단(22)으로부터의 신호가 제로 볼트, 즉, 접지 부근에서 밸런싱되도록, 제1 증폭기단(22)으로부터의 출력을 레벨 쉬프팅하기 위해 아날로그 레벨 쉬프트 블록(26)을 이용한다. 그 다음, 단극성 공급(VV)으로부터 제2 증폭기단에 쌍극성 공급 전압(VP, VN)을 제공하여 제2 증폭기단이 접지에 중심을 둔 어느 한 극성에서 오디오 출력 신호(15)를 구동할 수 있도록 전하 펌프 회로(12)(또는 어떤 다른 쌍극성 공급 수단)가 필요하다.

도 1로부터 알 수 있는 바와 같이, 전하 펌프 회로(12)는 입력 전압(VV)과 기준 전압(VG), 예를 들어, 접지를 수신하고, 클록 신호(CK)에 의해 클록킹된다. 전하 펌프 회로(12)는 또한 플라잉 커패시터(28)를 가진다. 전하 펌프(12)의 출력 전압(VP, VN)은 +/-α.VV일 수 있고, 여기서 α는 1 또는 0.5일 수 있다. 이런 방식으로, 제2 증폭기단(24)으로부터의 오디오 출력 신호(15)는 기준(VG), 이 경우에는 접지 전위 주변에서 밸런싱될 수 있기 때문에, 따라서 큰 결합 커패시터를 가져야만 하는 것과 연관된 문제가 더 이상 존재하지 않는다.

그러나, 도 1에서, 증폭기(22)의 VV/2에 중심을 둔 출력 신호에 관해 아날로그 레벨 쉬프트를 수행하여 그 소강 레벨을 접지로 하향시키는 것이 필요하다. 아날로그 레벨 쉬프터(26)는 증폭기(22)의 출력과 출력 구동기단(24)의 입력 사이에 접속된 것으로 도시되어 있다; 일부 구현예에서, 이것은 증폭기단(24)의 출력에 결합된 구동기 증폭기단(24) 내에 저항망을 포함할 수 있다. 이 아날로그 레벨 쉬프터는 바람직하지 않은데, 이것은 VV/2로부터의 접지로의 임의의 쉬프트는 어떤 저항 양단에 소정의 전압 강하를 초래하므로, 전력이 낭비될 것이기 때문이다. 레벨 쉬프트 회로 그 자체는 파워-업시에 오디오 아티팩트를 도입할 수도 있다.

또한, 도 1에 도시된 전하 펌프 회로(12)와 같은, 전하 펌프 회로는, 배터리 방전 시간을 연장시키기 위해 전력 소비를 감소시키는 것이 훨씬 더 중요하게 되는 휴대형 전자 장치에서 널리 이용된다. 예를 들어 16 오옴 헤드폰을 구동하는 오디오 체인의 경우, 정숙한 환경에서의 전형적인 청취 레벨은 100μW(16 오옴 헤드폰의 경우 40 mV rms 또는 2.5 mA rms)만을 요구할 수 있다. 그러나, 이 전류가 +/-1.5V 공급원으로부터 공급된다면(더 시끄러운 환경에서 가청도를 위해 50 mW 피크를 구동할 것이 요구된다면), 1.5V 공급원으로부터 나오는 2.5 mA rms는 3.3 mW를 소비한다, 즉, 효율 100μW/3.3mW=3%이다. 전술된 공지된 전하 펌프를 이용하여 공급 전압(VP, VN)이 절반으로 될 수 있더라도, 효율은 여전히 좋지 않고, 전력 공급을 줄이는 것은, 증폭기(24)의 입력단에 대한 충분한 전압 헤드룸(voltage headroom)을 얻는 것을 현실적으로 어렵게 한다.

또한, 특히 낮은 신호 레벨에서, 전하 펌프의 스위칭 소자들을 스위칭하는데 요구되는 전력은 효율을 열화시키기에 충분히 상당할 수 있다.

또한, 예를 들어 압전 트랜스듀서, 햅틱 트랜스듀서(haptic transducer) 또는 백라이트와 같은 트랜스듀서들을 구동하기 위하여, VV보다 큰 쌍극성 출력 전압이 요구될 수도 있다. 몇몇 사용 사례에서는 이러한 부하를 구동하기 위해 동일한 출력 체인이 요구될 수도 있고, 결과적으로 VV보다 큰 쌍극성 출력단 공급 전압을 갖는 동작 모드에 대한 요구로 이어진다.

상이한 공급 전압들을 이용할 수 있는 다양한 애플리케이션들에서, 특히 집적 회로로 구현된 특정 전하 펌프 회로를 동작시킬 수 있는 것이 바람직하다. 상이한 입력 공급 전압들에서 유사한 성능을 유지하기 위하여, 다양한 스텝-다운 및 스텝-업 비율을 이용할 수 있는 것이 바람직하다.

다양한 출력 전압을 생성하는 전하 펌프는 복수의 플라잉 커패시터를 가질 수 있다. 이들 플라잉 커패시터는 일반적으로 온칩으로 수용되기에는 너무 커서, 패키지 상에서 전용 핀들 뿐만 아니라 PCB 상에서의 점유 면적을 요구한다. 비용과 패키지 크기와 보드 면적을 줄이기 위해 플라잉 커패시터의 개수를 최소화하는 것이 바람직하다.

따라서, 낮은 비용과 작은 물리적 크기를 제공하는 한편, 신호 경로에 어떠한 아날로그 레벨-쉬프팅을 요구하지 않고 체인의 나머지에 충분한 신호 스윙을 허용하면서 광범위한 출력 신호 레벨과 입력 공급에 걸쳐 전력 소비를 줄이거나 최소화하기 위해 광범위한 출력단 쌍극성 공급 전압을 공급할 수 있는 적절한 전하 펌프와 오디오 출력 체인을 제공하는 것이 바람직하다.

본 발명의 양태에 따르면, 전하 펌프 회로가 제공되며, 이 전하 펌프 회로는: 입력 전압으로의 접속을 위한 입력 노드와 기준 노드; 제1 쌍의 출력 노드와 제2 쌍의 출력 노드; 2쌍의 플라잉 커패시터 노드; 상기 노드들을 상호접속하기 위한 스위칭 경로망; 및 제1 쌍의 출력 노드에서 제1 쌍극성 출력 전압과 제2 쌍의 쌍극성 출력 노드에서 제2 쌍극성 출력 전압을 제공하기 위해, 2쌍의 플라잉 커패시터 노드에 접속된 2개의 플라잉 커패시터와 함께 사용할 때 스위칭 경로망을 제어하도록 동작할 수 있는 제어기를 포함한다.

이 제어기는, 제1 쌍극성 출력 전압이 선택적으로 가변 쌍극성 출력 전압이 되도록 동작할 수 있고 제2 쌍극성 출력 전압이 고정된 쌍극성 전압이 되도록 동작할 수 있도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는, 제1 쌍극성 출력 전압이 선택적으로 가변 제1 쌍극성 출력 전압이 되도록 동작할 수 있고, 제2 쌍극성 출력 전압이 선택적으로 가변 제2 쌍극성 출력 전압이 되도록 동작할 수 있도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는, 제1 쌍극성 출력 전압이 +/-VV/6이 되도록 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 전하 펌프 회로에 대한 입력 공급 전압이다.

제어기는, 제1 쌍극성 출력 전압이 +/-(3/2)*VV가 되고 제2 쌍극성 출력 전압이 +/-VV/2가 되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는, 제1 플라잉 커패시터 양단의 전압이 VV/4가 되고 제2 플라잉 커패시터 양단의 전압이 VV/2가 되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는 제1 쌍극성 출력 전압이 +/-3VV가 되도록 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는, 제1 쌍극성 출력 전압이 +/-VV/4가 되고 제2 쌍극성 출력 전압이 +/-VV/2가 되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는, 제1 플라잉 커패시터(CF2) 양단의 전압이 VV/3가 되고 제2 플라잉 커패시터(CF1) 양단의 전압이 VV/3이 되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는 제1 쌍극성 출력 전압이 +/-VV/3이 되도록 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는, 제1 쌍극성 출력 전압이 +/-VV/6이 되고 제2 쌍극성 출력 전압이 +/-VV/2가 되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는, 제1 플라잉 커패시터 양단의 전압이 VV/5가 되고 제2 플라잉 커패시터 양단의 전압이 (3/5)*VV가 되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는 제1 쌍극성 출력 전압이 +/-VV/4가 되도록 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는 제1 쌍극성 출력 전압이 +/-VV/5가 되도록 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는, 제1 쌍극성 출력 전압이 +/-2VV, +/-(3/2)*VV, +/-VV, +/-VV/2, +/-VV/4, 또는 +/-VV/6 중 하나가 되고 제2 쌍극성 출력 전압이 +/-VV/2가 되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는, 제1 쌍극성 출력 전압이 +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6 중 하나가 되고 제2 쌍극성 출력 전압이 +/-VV가 되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기가, 제1 쌍극성 출력 전압이 선택적으로 가변 쌍극성 출력 전압이 되고, 제2 쌍극성 출력 전압이 고정된 쌍극성 전압이 되도록 동작할 수 있도록 스위칭 경로망을 제어하도록 동작할 수 있을 때, 제어기는 상기 고정된 쌍극성 출력 전압으로서 +/-VV/2를 제공하도록 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 전하 펌프 회로에 대한 입력 공급 전압이다. 제어기는 2개 이상의 모드를 선택적으로 제공하도록 스위칭 경로망을 제어하도록 동작할 수 있고, 각 모드에서의 상기 가변 쌍극성 출력 전압은 +/-2VV, +/-(3/2)*VV, +/-VV, +/-VV/2, +/-VV/4, 또는 +/-VV/6의 쌍극성 출력 전압에 대응한다. 제어기는 또한, 상기 고정된 쌍극성 출력 전압으로서 +/-VV을 제공하도록 스위칭 경로망을 제어하도록 동작할 수 있고, 2개 이상의 모드를 선택적으로 제공하도록 스위칭 경로망을 제어하도록 동작할 수 있고, 각 모드에서의 가변 쌍극성 출력 전압은 +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응한다.

제어기가, 제1 및 제2 쌍극성 출력 전압 양쪽 모두가 선택적으로 가변적이 되도록 스위칭 경로망을 제어하도록 동작할 수 있을 때, 제어기는 +/-VV 또는 +/-VV/2가 되는 가변 제2 쌍극성 출력 전압을 선택적으로 제공하도록 스위칭 경로망을 제어하도록 동작할 수 있다. 가변 제2 쌍극성 출력 전압이 +/-VV일 때, 제어기는 하나 이상의 모드를 선택적으로 제공하도록 스위칭 경로망을 제어하도록 동작할 수 있고, 각 모드에서의 가변 쌍극성 출력 전압은 +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응한다. 가변 제2 쌍극성 출력 전압이 +/-VV/2일 때, 제어기는 하나 이상의 모드를 선택적으로 제공하도록 스위칭 경로망을 제어하도록 동작할 수 있고, 각 모드에서의 가변 쌍극성 출력 전압은 +/-2VV, +/-(3/2)*VV, +/-VV, +/-VV/2, +/-VV/4, 또는 +/-VV/6의 쌍극성 출력 전압에 대응한다.

사용시에, 제1 플라잉 커패시터는 제1 및 제2 플라잉 커패시터 노드에 접속될 수 있고, 제2 플라잉 커패시터는 제3 및 제4 플라잉 커패시터 노드에 접속될 수 있으며, 제1 비축 커패시터는 제1 출력 노드와 기준 노드 사이에 접속될 수 있고, 제2 비축 커패시터는 기준 노드와 제2 출력 노드 사이에 접속될 수 있으며, 제3 비축 커패시터는 제3 출력 노드와 기준 노드 사이에 접속될 수 있고, 제4 비축 커패시터는 기준 노드와 제4 출력 노드 사이에 접속될 수 있다.

제어기는, 제1 스위치 상태에서, 제1 플라잉 커패시터, 제2 플라잉 커패시터, 및 제1 비축 커패시터가 입력 노드와 기준 노드 사이에서 직렬로 접속되고, 직렬 접속된 제1 플라잉 커패시터 및 제1 비축 커패시터는 또한 제3 출력 노드와 기준 노드 사이에서 제3 비축 커패시터와 병렬로 접속되고, 제2 플라잉 커패시터와 제3 비축 커패시터는 입력 노드와 기준 노드 사이에서 직렬로 접속되도록, 스위칭 경로망을 제어하도록 동작할 수 있다. 제어기는, 제1 쌍극성 출력 전압이 +/-VV/4가 되고 제2 쌍극성 출력 전압이 +/-VV/2가 되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는, 제2 스위칭 상태에서, 제1 플라잉 커패시터 및 제2 비축 커패시터가 직렬로 접속되고, 제2 플라잉 커패시터는 직렬 접속된 제1 플라잉 커패시터 및 제2 비축 커패시터와 병렬로 접속되도록 스위칭 경로망을 제어하도록 동작할 수 있다. 제어기는, 제1 쌍극성 출력 전압이 +/-VV/6이 되고 제2 쌍극성 출력이 +/-VV/2가 되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

전하 펌프 회로의 적어도 하나의 출력 전압(VP, VN, VQ, VM), 또는 임의의 2개의 출력 전압들 사이의 전압차는 임계치 레벨과 비교될 수 있다. 임계치는 입력 공급 전압 VV와는 독립적일 수 있다.

제어기는, 제1 출력이 제1 임계치보다 크기가 작을 때에는 제1 비축 커패시터가 재충전되고, 제2 출력이 제2 임계치보다 크기가 작을 때에는 제2 비축 커패시터가 재충전되고, 제3 출력이 제3 임계치보다 크기가 작을 때에는 제3 비축 커패시터가 재충전되고, 제4 출력이 제4 임계치보다 크기가 작을 때에는 제4 비축 커패시터가 재충전되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

본 발명의 또 다른 양태에 따르면, 입력 오디오 신호를 수신하고 오디오 신호를 처리하여 부하를 구동하도록 배열된 오디오 출력 체인이 제공되고, 상기 부하는, 헤드폰, 스피커, 라인 부하, 햅틱 트랜스듀서, 압전 트랜스듀서, 또는 초음파 트랜스듀서 중 적어도 하나를 포함하고, 오디오 출력 체인은 임의의 선행하는 청구항에 따른 전하 펌프 회로를 포함한다.

제어기는, 전하 펌프의 출력들 중 적어도 하나 또는 전하 펌프의 쌍극성 출력의 전압차와 임계치 레벨과의 비교에 의존하여 스위치망의 스위칭 시퀀스를 제어하도록 동작할 수 있다. 임계치 레벨은 입력 전압과는 독립적일 수 있다.

오디오 출력 체인은 전하 펌프 제어기를 더 포함할 수 있고, 전하 펌프 제어기는 제어 신호를 수신하도록 동작가능하며, 임계치 레벨은 제어 신호에 의존한다. 제어 신호는 이득 또는 볼륨 신호일 수 있다.

제어기는, 제1 출력이 제1 임계치보다 크기가 작을 때에는 제1 비축 커패시터 재충전되고 제2 출력이 제2 임계치보다 크기가 작을 때에는 제2 비축 커패시터가 재충전되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는 또한, 제3 출력이 제3 임계치보다 크기가 작을 때에는 제3 비축 커패시터가 재충전되고 제4 출력이 제4 임계치보다 크기가 작을 때에는 제4 비축 커패시터가 재충전되도록, 스위칭 경로망을 제어하도록 동작할 수 있다.

전하 펌프 제어기는 입력 오디오 신호를 수신하도록 동작할 수 있고, 임계치 레벨은 입력 오디오 신호에 의존한다.

상기 전하 펌프 회로를 포함하는 집적 회로가 역시 제공된다.

상기 전하 펌프 회로를 포함하는 오디오 장치가 역시 제공된다. 상기 장치는, 배터리 동력형 장치, 휴대형 장치, 개인용 오디오 장치, 개인용 비디오 장치, 모바일 전화, 휴대 정보 단말(personal data assistant), 게임 장치, 휴대형 컴퓨팅 장치, 랩탑 및 위성 항법 시스템 중 적어도 하나일 수 있다.

본 발명의 또 다른 양태에 따르면, 쌍극성 출력 전압을 생성하도록 전하 펌프 회로를 제어하는 방법이 제공되며, 이 전하 펌프 회로는: 입력 전압으로의 접속을 위한 입력 노드와 기준 노드; 제1 쌍의 출력 노드와 제2 쌍의 출력 노드; 2쌍의 플라잉 커패시터 노드; 및 상기 노드들을 상호접속하기 위한 스위칭 경로망을 포함하고; 이 방법은, 제1 쌍의 출력 노드에서 제1 쌍극성 출력 전압과 제2 쌍의 쌍극성 출력 노드에서 제2 쌍극성 출력 전압을 제공하도록, 2쌍의 플라잉 커패시터 노드에 접속된 2개의 플라잉 커패시터와 함께 사용할 때 스위칭 경로망을 제어하는 단계를 포함한다.

본 발명의 실시예들이 이제 첨부 도면들을 참조하여 설명될 것이다.

도 1은 종래 기술의 오디오 출력 체인을 개략적으로 도시한다.
도 2는 본 발명의 실시예에 따른 전하 펌프 회로를 개략적으로 도시한다.
도 3은 오디오 출력 체인에서 사용할 시에 도 2의 전하 펌프 회로를 개략적으로 도시한다.
도 4a는 본 발명의 실시예에 따른 스위치 매트릭스의 회로도를 도시한다.
도 4b는 도 4a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.
도 5a는 도 4a의 스위칭 경로들 중 어느 것이 제1 동작 모드에서 닫히는지를 나타내는 표이다.
도 5b는 제1 동작 모드의 스위칭 페이즈를 도시한다.
도 5c는 제1 동작 모드의 페이즈들의 시퀀싱을 도시한다.
도 6a는 도 4a의 스위칭 경로들 중 어느 것이 제2 동작 모드에서 닫히는지를 나타내는 표이다.
도 6b는 제2 동작 모드의 스위칭 페이즈를 도시한다.
도 6c는 제2 동작 모드의 페이즈들의 시퀀싱을 도시한다.
도 7a는 도 4a의 스위칭 경로들 중 어느 것이 제3 동작 모드에서 닫히는지를 나타내는 표이다.
도 7b는 제3 동작 모드의 스위칭 페이즈를 도시한다.
도 8a는 도 4a의 스위칭 경로들 중 어느 것이 제4 동작 모드에서 닫히는지를 나타내는 표이다.
도 8b는 제4 동작 모드의 스위칭 페이즈를 도시한다.
도 8c는 제4 동작 모드의 페이즈들의 시퀀싱을 도시한다.
도 9a는 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시한다.
도 9b는 도 9a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.
도 10a는 도 9a의 스위칭 경로들 중 어느 것이 제5 동작 모드에서 닫히는지를 나타내는 표이다.
도 10b는 제5 동작 모드의 스위칭 페이즈를 도시한다.
도 11a는 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시한다.
도 11b는 도 11a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.
도 12a는 도 11a의 스위칭 경로들 중 어느 것이 제6 동작 모드에서 닫히는지를 나타내는 표이다.
도 12b는 제6 동작 모드의 스위칭 페이즈를 도시한다.
도 13a는 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시한다.
도 13b는 도 13a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.
도 14a는 도 13a의 스위칭 경로들 중 어느 것이 제7 동작 모드에서 닫히는지를 나타내는 표이다.
도 14b는 제7 동작 모드의 스위칭 페이즈를 도시한다.
도 14c는 제7 동작 모드의 페이즈들의 시퀀싱을 도시한다.
도 15a는 도 13a의 스위칭 경로들 중 어느 것이 제8 동작 모드에서 닫히는지를 나타내는 표이다.
도 15b는 제8 동작 모드의 스위칭 페이즈를 도시한다.
도 16a는 도 13a의 스위칭 경로들 중 어느 것이 제9 동작 모드에서 닫히는지를 나타내는 표이다.
도 16b는 제9 동작 모드의 스위칭 페이즈를 도시한다.
도 17a는 도 13a의 스위칭 경로들 중 어느 것이 제10 동작 모드에서 닫히는지를 나타내는 표이다.
도 17b는 제10 동작 모드의 스위칭 페이즈를 도시한다.
도 18a는 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시한다.
도 18b는 도 18a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.
도 19a는 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시한다.
도 19b는 도 19a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.
도 20a는 도 19a의 스위칭 경로들 중 어느 것이 제11 동작 모드에서 닫히는지를 나타내는 표이다.
도 20b는 제11 동작 모드의 스위칭 페이즈를 도시한다.
도 21a는 도 19a의 스위칭 경로들 중 어느 것이 제12 동작 모드에서 닫히는지를 나타내는 표이다.
도 21b는 제12 동작 모드의 스위칭 페이즈를 도시한다.
도 22a는 도 19a의 스위칭 경로들 중 어느 것이 제13 동작 모드에서 닫히는지를 나타내는 표이다.
도 22b는 제13 동작 모드의 스위칭 페이즈를 도시한다.
도 23a는 도 19a의 스위칭 경로들 중 어느 것이 제14 동작 모드에서 닫히는지를 나타내는 표이다.
도 23b는 제14 동작 모드의 스위칭 페이즈를 도시한다.
도 24a는 도 19a의 스위칭 경로들 중 어느 것이 제15 동작 모드에서 닫히는지를 나타내는 표이다.
도 24b는 제15 동작 모드의 스위칭 페이즈를 도시한다.
도 25a는 도 19a의 스위칭 경로들 중 어느 것이 제16 동작 모드에서 닫히는지를 나타내는 표이다.
도 25b는 제16 동작 모드의 스위칭 페이즈를 도시한다.
도 26a는 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시한다.
도 26b는 도 26a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.
도 27a는 도 26a의 스위칭 경로들 중 어느 것이 제17 동작 모드에서 닫히는지를 나타내는 표이다.
도 27b는 제17 동작 모드의 스위칭 페이즈를 도시한다.
도 28a는 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시한다.
도 28b는 도 28a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.
도 29a는 도 26a의 스위칭 경로들 중 어느 것이 제18 동작 모드에서 닫히는지를 나타내는 표이다.
도 29b는 제18 동작 모드의 스위칭 페이즈를 도시한다.
도 30은 대안적 입력 공급 전압을 갖는 도 28a의 스위치 매트릭스의 회로도를 도시한다.
도 31a는 스트레스를 줄이기 위해 추가의 스위치들이 제공되어 있는, 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시한다.
도 31b는 도 31a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.
도 32a는 본 발명의 실시예들에 따른 전하 펌프 회로를 포함하는 출력 체인을 개략적으로 도시한다.
도 32b는 전하 펌프 제어를 인에이블하는 피드백 회로를 개략적으로 도시한다.
도 32c는 입력 신호 파형 및 대응하는 엔벨로프와 전하 펌프 출력 전압 파형을 도시한다.
도 33은 NMOS 스위치의 단면도를 도시한다.
도 34는 각각의 몸체 접속을 이용하여 구성된 VM 및 VN 스위치를 도시한다.
도 35는 NMOS 출력단을 도시한다.
도 36은 CMOS 출력단을 도시한다.

도 2는, 복수의 노드, 및 복수의 노드의 선택적 접속을 위한 스위칭 경로망, 즉, 스위치 매트릭스 또는 스위치망 또는 스위칭망(110)과, 스위칭 경로망을 제어하기 위한 제어기(120)를 포함하는 전하 펌프 회로(100)를 개략적으로 도시한다. 전하 펌프 회로(100)는, 입력 전압을 수신하기 위한 입력 노드(VV), 기준 전압을 수신하기 위한 기준 노드(VG), 제1 플라잉 커패시터(CF2)와의 접속을 위한 제1 플라잉 커패시터 노드(CF2A) 및 제2 플라잉 커패시터 노드(CF2B), 제2 플라잉 커패시터(CF1)와의 접속을 위한 제3 플라잉 커패시터 노드(CF1A) 및 제4 플라잉 커패시터 노드(CF1B), 제1 출력 노드(VP) 및 제2 출력 노드(VN)를 포함하는 제1 쌍의 출력 노드, 및 제3 출력 노드(VQ) 및 제4 출력 노드(VM)를 포함하는 제2 쌍의 출력 노드를 포함한다.

도 2에 도시된 바와 같이, 그리고 도면들을 통틀어, 입력 노드(VV)는 검정색 X를 갖는 흰색 박스로 도시되어 있다. 마찬가지로, 기준 노드(VG)는 흰색 X를 갖는 검정색 박스로 도시되어 있다. 입력 노드(VV), 기준 노드(VG), 제1 및 제2 출력 노드(VP, VN), 및 제1 내지 제4 플라잉 커패시터 노드(CF1A, CF1B, CF2A, CF2B)는 전하 펌프 외부의 컴포넌트/입력으로의 접속을 위한 전하 펌프 회로 상의 노드들이라는 점을 이해하여야 한다.

도 2는, 사용시의 전하 펌프 회로(100)를 도시하며, 즉, 제1 플라잉 커패시터(CF2) 및 제2 플라잉 커패시터(CF1)는 각각 제1 및 제2 플라잉 커패시터 노드(CF2A, CF2B)와 제3 및 제4 플라잉 커패시터 노드(CF1A, CF1B)에 접속된다. 제1 비축 커패시터(CRP)는 제1 출력 노드(VP)에 접속되고, 제2 비축 커패시터(CRN)는 제2 출력 노드(VN)에 접속되며, 제3 비축 커패시터(CRQ)는 제3 출력 노드(VQ)에 접속되고, 제4 비축 커패시터(CRM)는 제4 출력 노드(VM)에 접속된다. 비축 커패시터들은, 사용시에, 제1 및 제3 비축 커패시터(CRP, CRQ)의 부극성 단자와 제2 및 제4 비축 커패시터(CRN, CRM)의 정극성 단자가 기준 전압에 접속되도록, 구성된다.

이들 커패시터들 상의 정극성 및 부극성 단자들, 즉, 정상 동작시에 서로에 관하여 정극성 및 부극성이 되는 단자들이 이와 같이 식별되지만, 이들 커패시터들은 보통의 설계 선택에 따라 분극성(예를 들어, 전해) 또는 비-분극성(예를 들어, 세라믹) 커패시터일 수도 있다.

도 2에 도시된 예에서, 기준 전압(VG)은 접지이지만, 당업자라면 이해하는 바와 같이, 기준 전압은 접지 이외의 전압일 수도 있다.

제어기(120)는, 전하 펌프 회로(100)가 제1 쌍의 출력 노드에서 제1 쌍극성 출력 전압을 제공하고 제2 쌍의 출력 노드에서 제2 쌍극성 전압을 제공하도록 동작하도록, 스위칭 경로망(110)을 제어할 수 있다.

용어 쌍극성 전압이란, 어떤 기준 전압, 대개는 접지 전압에 관해 상반되는 극성의 2개의 전압을 의미하는 것으로 이해할 수 있다. 쌍극성 전압은, 대칭적, 즉, 접지를 중심으로 한 등가의 상반되는 전압쌍일 수 있거나, 비대칭적, 즉, 비등가의 상반되는 극성 전압쌍일 수 있다. 그러나, 이해하겠지만, 접지 이외의 기준 전압이 이용된다면, 대칭적 쌍극성 출력 전압은 그 기준 전압을 중심으로 할 수 있다.

즉, 전하 펌프 회로는, 제1 출력 노드(VP)에서 정극성 제1 출력 전압, 제2 출력 노드(VN)에서 부극성 제1 출력 전압, 제3 출력 노드(VQ)에서 정극성 제2 출력 전압, 및 제4 출력 노드(VM)에서 부극성 제2 출력 전압을 제공하도록 동작할 수 있다. 제1 및 제2 쌍극성 출력 전압은 동일할 수도 있다.

여기서 설명되는 전하 펌프 회로(100)의 실시예들에서, 제어기(120)에 의한 스위칭 경로망(110)의 제어에 의해, 전하 펌프 회로(100)는, 제1 및 제2 출력 노드(VP, VN)에서, +/-3VV, +/-2VV, +/-3/2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6 중 하나의 제1 쌍극성 출력 전압을 제공하도록 동작할 수 있으며, 여기서, VV는 입력 전압이다.

제어기(120)에 의한 스위칭 경로망(110)의 제어에 의해, 전하 펌프 회로(100)는, 제3 및 제4 출력 노드(VQ, VM)에서, +/-VV 또는 +/-VV/2 중 하나의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있으며, 여기서, VV는 입력 전압이다.

추가로, 제어기(120)는, 제1 및 제2 출력 노드(VP, VN)에서는 가변의 또는 선택가능한 제1 쌍극성 출력 전압을 제공하면서 제3 및 제4 출력 노드(VQ, VN)에서는 고정된 제2 쌍극성 출력 전압을 유지하도록 스위칭망(110)을 선택적으로 제어할 수도 있다. 스위칭망(110)은, 가변의 제1 쌍극성 출력이 +/-3VV, +/-2VV, +/-3/2VV/2, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6 중 하나 이상이 되도록 선택될 수 있도록 제어될 수 있다. 스위칭망(110)은, 고정된 제2 쌍극성 출력이 +/-VV로 고정되거나 +/-VV/2로 고정될 수 있도록 제어될 수 있다.

또한, 제어기(120)는, 제1 및 제2 출력 노드(VP, VN)에서는 가변의 또는 선택가능한 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드(VQ, VN)에서는 가변의 또는 선택가능한 제2 쌍극성 출력 전압을 제공하도록 스위칭망(110)을 선택적으로 제어할 수도 있다. 스위칭망(110)은, 가변의 제1 쌍극성 출력이 +/-3VV, +/-2VV, +/-3/2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6 중 하나 이상이 되도록 선택될 수 있도록 제어될 수 있다. 스위칭망(110)은, 제2 쌍극성 출력이 +/-VV 또는 +/-VV/2이 되도록 사용시에 선택될 수 있도록 제어될 수 있다.

상기 전압들은 도 3에 도시된 바와 같은 제어 신호(CP_Control)에 의해 직접 또는 간접으로 선택될 수 있다. 제어 신호(CP_Control)는 외부적으로 생성되거나, 전하 펌프(100)를 포함하는 오디오 출력 체인 내에서 생성될 수도 있다. 전하 펌프(100)는 또한 외부적으로 공급된 클록(CK)을 수신하거나, 내부적으로 클록을 생성할 수도 있다.

상기 전압들은 공칭 전압이라는 것을 이해하여야 한다. 각 공칭 전압은, 이상적인 조건에서 그 공칭 출력 전압이 달성되도록, 스위치 매트릭스의 특정 제어와 연관된다. 그러나, 실제로는, 실제의 출력 전압은 스위치 저항 및 부하 전류와 같은 효과에 의해 감소될 수도 있다. 일부 실시예들에서, 전하 펌프(100)는, 아마도 VV와는 독립된 기준 전압(예를 들어, 밴드갭 전압)과 관련된, 다소 감소된 전압을 공급하도록 조절(regulate)될 수도 있고, 기준 전압은, 예를 들어, 일부 오디오 신호의 엔벨로프에 따라 시간적으로 변할 수도 있지만, 이러한 조절에 의한 감소가 없는 경우에도 전하 펌프(100)는 상기 공칭 전압들을 생성할 수 있을 것이다, 즉, 공칭 전압들 중 하나에 대응하는 모드에서 여전히 동작할 것이다. 일부 실시예들에서, 전하 펌프의 조절은, 그렇지 않은 경우에는 전하 펌프 출력이 대칭적 쌍극성 출력 전압이 될 것임에도, 출력 전압을 비대칭이 되게 할 수도 있다.

도 3은 도 2의 전하 펌프 회로(100)를 포함하는 오디오 출력 체인을 도시한다. 도 1 및 도 2에 공통되는 요소들에는 동일한 참조 번호가 주어진다.

도 3에서 알 수 있는 바와 같이, 전하 펌프(100)는, 증폭기(24)에 전력을 공급하기 위해 출력(VP, VN)에서 제1 쌍극성 출력 전압을 출력하고 증폭기(22) 및 DAC(20)에 전력을 공급하기 위해 출력(VQ, VM)에서 제2 쌍극성 출력 전압을 출력하도록 동작할 수 있다. 따라서, 전하 펌프 회로(100)를 이용함으로써, 도 1에 도시된 시스템의 레벨 쉬프트(26)에 대한 필요성이 제거되고, 제1 증폭기단(22) 및 제2 증폭기단(24)은 단일의 전하 펌프(100)로부터 출력된 상이한(또는 동일한) 크기의 별개의 쌍극성 전압에 의해 전력 공급될 수 있어서, DAC(20) 및 증폭기단들(22 및 24)로부터의 출력들이 모두 접지, 즉, 기준 전압을 중심으로 할 수 있다.

2개의 쌍극성 출력 전압을 제공하는 것은, 하나는 출력단에서 과도한 전력 소비나 소산을 피하도록 조정되는 것을 허용하면서 다른 하나는 업스트림 신호 및 증폭기 회로에 대해 충분한 헤드룸을 제공하도록 설계될 수 있게 한다.

도 4a는, 스위칭 경로망이 명확하게 도시되어 있는, 스위치 매트릭스의 회로도를 도시한다. 도 4a는, 도 2와 마찬가지로, 입력 전압을 수신하기 위한 입력 노드(VV), 접지 기준 노드(VG), 제1 출력 노드(VP), 제2 출력 노드(VN), 제3 출력 노드(VQ), 및 제4 출력 노드(VM)를 갖는 스위치 매트릭스를 도시한다. 도 2와 같이, 도 4a는, 제1, 제2, 제3 및 제4 플라잉 커패시터 노드(CF2A, CF2B, CF1A, CF1B)에 접속된 2개의 플라잉 커패시터(CF1 및 CF2)와의 사용시의 스위치 매트릭스를 도시한다. 플라잉 커패시터, 및 비축 커패시터 그들 자체는, 정의된 바와 같이 스위치 매트릭스의 일부도 아니고 일반적으로는 동일한 집적 회로 상에 집적되지도 않지만, 이들은 사용시에 스위치 매트릭스에 접속된다. 그러나, 특정 구현에서, 특히 매우 빠른 스위칭 빈도를 갖는 매우 경부하의 경우, 커패시터들은 전하 펌프 회로의 스위치 매트릭스 및 사실상 기타의 요소들과 동일한 집적 회로 내에 집적되는 것도 생각해 볼 수 있다.

명료성을 위해, 제1, 제2, 제3, 및 제4 비축 커패시터들(CRP, CRN, CRQ, CRM)은 도 4a에서는 생략되어 있지만, 당업자라면, 사용시에: 제1 비축 커패시터(CRP)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에 접속될 것이고; 제2 비축 커패시터(CRN)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에 접속될 것이며; 제3 비축 커패시터(CRQ)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에 접속될 것이고; 제4 비축 커패시터(CRM)는 기준 노드(VG)와 제4 출력 노드(VM) 사이에 접속될 것이라는 점을 이해할 것이다.

도 4a에서, 스위칭 경로망의 한 실시예가 명확하게 도시되어 있다. 도 4a의 스위칭 경로망은 다양한 노드들을 함께 접속하기 위한 13개의 스위칭 경로를 포함한다. 도 4a에서 각 스위칭 경로는 하나의 요소를 포함하는 것으로 도시되어 있지만, 당업자라면 이해하는 바와 같이, 각 스위칭 경로는, 다수의 개별 스위치들, 예를 들어, 하나의 MOS 스위치, 또는 MOS 전송 게이트를 포함하거나, 예를 들어, 이러한 개별 스위치들을 포함하는, 후술되는 T-스위치 등일 수도 있다. 도 4a에 제공된 스위칭 경로들은:

● 제1 플라잉 커패시터 노드(CF2A)를 제1 출력 노드(VP)에 접속하기 위한 제1 스위칭 경로(S2AVP);

● 제1 플라잉 커패시터 노드(CF2A)를 입력 노드(VV)에 접속하기 위한 제2 스위칭 경로(S2AVV);

● 제1 플라잉 커패시터 노드(CF2A)를 기준 노드(VG)에 접속하기 위한 제3 스위칭 경로(S2AVG);

● 제2 플라잉 커패시터 노드(CF2B)를 제2 출력 노드(VN)에 접속하기 위한 제4 스위칭 경로(S2BVN);

● 제2 플라잉 커패시터 노드(CF2B)를 제1 출력 노드(VP)에 접속하기 위한 제5 스위칭 경로(S2BVP);

● 제2 플라잉 커패시터 노드(CF2B)를 기준 노드(VG)에 접속하기 위한 제6 스위칭 경로(S2BVG);

● 제3 플라잉 커패시터 노드(CF1A)를 제3 출력 노드(VQ)에 접속하기 위한 제7 스위칭 경로(S1AVQ);

● 제3 플라잉 커패시터 노드(CF1A)를 입력 노드(VV)에 접속하기 위한 제8 스위칭 경로(S1AVV);

● 제3 플라잉 커패시터 노드(CF1A)를 기준 노드(VG)에 접속하기 위한 제9 스위칭 경로(S1AVG);

● 제4 플라잉 커패시터 노드(CF1B)를 제4 출력 노드(VM)에 접속하기 위한 제10 스위칭 경로(S1BVM);

● 제4 플라잉 커패시터 노드(CF1B)를 제3 출력 노드(VQ)에 접속하기 위한 제11 스위칭 경로(S1BVQ);

● 제4 플라잉 커패시터 노드(CF1B)를 기준 노드(VG)에 접속하기 위한 제12 스위칭 경로(S1BVG);

● 제1 플라잉 커패시터 노드(CF2A)를 제4 플라잉 커패시터 노드(CF1B)에 접속하기 위한 제13 스위칭 경로(S1B2A).

도 4a에는 상기 13개의 열거된 스위칭 경로가 도시되어 있지만, 원하는 기능을 제공하기 위해 요구되는 것이 아니라면, 즉, 특정 구현에서 예상되는 임의의 동작 모드에서 요구되는 것이 아니라면, 상기 회로로부터 하나 이상의 스위칭 경로가 제거될 수 있다.

도 4b는 도 4a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다. 본질적으로, 도 4b는, 사이에 각각의 스위칭 경로들이 제공되어 있는 노드쌍들을 더욱 명료하게 도시한다.

다양한 동작 모드에서의 전하 펌프 회로(100)의 다양한 실시예들의 동작이 이하에서 설명된다. 동작 모드는, 특정한 세트의 스위칭 경로를 이용하여 소정 쌍의 쌍극성 전압을 생성하는 부류의 실시예들을 나타낸다.

각 동작 모드는, Ph1, Ph2 등이라 불리는, 동작의 다양한 페이즈들을 통한 시퀀싱을 포함하고, 여기서, 각 페이즈는 가용 스위칭 경로들의 일부 또는 모두를 이용한다.

각 페이즈에서 이용된 스위칭 경로 세트는, 예를 들어, P1, P2a, 또는 P37c로 표기된 스위칭 상태, 또는 아마도 예를 들어 P1 + P2a, P3x + P37c로 표기된 스위칭 상태들의 조합으로 기술된다. 모드에서 이용되는 페이즈들은 복수의 가능한 반복된 시퀀스들 중 선택된 하나로 시퀀싱될 수 있거나, 또는 시퀀스는 다양한 부하 전류 수요(load current demand)와 같은 요인들에 따라 사이클마다 수정될 수도 있다.

이하의 동작 모드들의 설명에서, 각 모드에 관여하는 스위칭 상태들이 도 5b와 같은 도면들에서 개략적으로 도시된다. 모드의 스위칭 상태들 각각에 대해 어느 스위칭 경로가 이용되고("1"로 표기) 어느 스위칭 경로가 이용되지 않는지("0"으로 표기)를 나타내기 위해, 도 5a와 같은 표가 또한 제공된다. 그 다음, 도 5c와 같은 표는 페이즈들의 가능한 시퀀스들, 즉, 다양한 순서의 스위칭 상태들의 조합을 보여준다. 도 4a와 같은 도면들에는, 다양한 세트의 모드들에서의 동작에 적합한 다양한 스위칭 경로망이 도시되어 있다. 몇 가지 가능한 모드들이 사용에 요구되지 않는다면, 결코 이용되지 않는 스위칭 경로들이 존재할 수 있다: 이들은 항상 턴오프되거나, 물리적 구현으로부터 생략되어 더 적은 수의 스위칭 경로들을 갖는 스위칭 경로 세트를 남겨둠으로써, 공간과 비용을 절감할 수 있다.

각 모드에서, 출력 전압은 대수적으로 유도된다. CF1의 정극성 플레이트와 부극성 플레이트 사이의 전압에 대해서는 용어 V(CF1)가 사용되고, 이와 유사하게 V(CF2)가 사용된다. 입력 및 출력 공급 노드 전압들은 간소화를 위해 각각의 노드 VP, VQ 등과 동일한 명칭으로 언급되지만, V(CRP), V(CRQ) 등으로 간주될 수 있다.

제1 동작 모드에서, 도 4a의 스위치 매트릭스는 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/4의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 5b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 4a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다.

도 5b에서 P1로 라벨링된 제1 스위칭 상태에서, 제1 플라잉 커패시터(CF2), 제2 플라잉 커패시터(CF1), 및 제1 비축 커패시터(CRP)는 입력 노드(VV)와 기준 노드(VG) 사이에 직렬 접속되고, 직렬 접속된 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)는 또한 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 제3 비축 커패시터(CRQ)와 병렬 접속되며, 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)는 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬 접속된다. 이것은 S1AVV 스위칭 경로, S1B2A 스위칭 경로, S2BVP 스위칭 경로 및 S1BVQ 스위칭 경로를 닫음으로써 달성된다.

제2 상태 P2n에서, 제1 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 병렬로 접속된다. 이것은, S2AVG 스위칭 경로와 S2BVN 스위칭 경로를 닫음으로써 달성된다.

제3 상태 P2q에서, 제2 플라잉 커패시터(CF1)와 제3 비축 커패시터(CRQ)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S1BVG 스위칭 경로와 S1AVQ 스위칭 경로를 닫음으로써 달성된다.

제4 상태 P2p에서, 제1 플라잉 커패시터(CF2)와 제1 비축 커패시터(CRP)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S2AVP 스위칭 경로와 S2BVG 스위칭 경로를 닫음으로써 달성된다.

제5 상태 P2m에서, 제2 플라잉 커패시터(CF1) 및 제4 비축 커패시터(CRM)는 기준 노드(VG)와 제4 출력 노드(VM) 사이에서 병렬로 접속된다. 이것은, S1AVG 스위칭 경로와 S1BVM 스위칭 경로를 닫음으로써 달성된다.

도 5b의 검사로부터, 정상-상태 출력 전압은, 각 커패시터 상에는 무시할만한 드룹(droop)이 있어서, 각 커패시터 양단의 전압은 다양한 페이즈들 내내 일정하게 머무른다고 가정함으로써, 다음과 같이 유도될 수 있다.

상태 P1에서, V(CF1) + VQ = VV. 상태 P2q로부터, V(CF1) = VQ. 따라서 V(CF1) = VV/2 = VQ.

마찬가지로, 상태 P1로부터, VP + V(CF2) + V(CF1) = VV. 그러나 V(CF1) = VV/2이고, 상태 P2p로부터, V(CF2) = VP이므로, VP + VP + VV/2 = VV, 따라서 VP = VV/4 = V(CF2).

상태들 P2n 및 P2m에서 CRN 및 CRM은 각각 -V(CF2) 및 -V(CF1)로, 즉, 각각 -VV/4 및 -VV/2로 충전된다.

도 5a는, 이 모드의 상기 각 상태에서 도 4a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다른 동작 모드들과 공통으로, 다양한 상태들이 다양한 방식으로 시퀀싱될 수 있고, 도 5c는 이들 페이즈들의 가능한 시퀀스 a, b, c, ...을 도시하는 표이다.

예를 들어, 각 상태는, 시퀀스 a 또는 b에 대해 각 스위칭 페이즈 내에 한 개의 상태로, 또는 아마도 입력 공급(VV)으로부터 더욱 빈번한 재충전을 허용하기 위해 각 사이클의 한 개보다 많은 페이즈 내의 P1을 포함한, 사실상 이들 상태들의 기타 임의의 순서로, 순차적으로 시퀀싱될 수 있다. 그러나 바람직하게는 상태들은 하나의 스위칭 페이즈에서 조합하여 시퀀싱될 수도 있다. 예를 들어, 상태 P2p 및 P2n 중 어느 하나는, 또한 아마도 예를 들어 시퀀스 f와 같이 P1의 더욱 빈번한 출현과 함께, 예를 들어, 시퀀스 d 또는 e에 대하여, P2q 및 P2m 중 어느 하나와 조합하여 시퀀싱될 수 있다.

또한 이들 상태들 중 일부는, 부하 수요 및 결과적인 비축 커패시터에 저장된 전압의 시간에 따른 드룹에 따라 특정 사이클에서 생략 또는 대체될 수 있다. 예를 들어, P1은 각각의 2-페이즈 사이클의 한 페이즈에서 시퀀싱되고, 각 사이클의 다른 페이즈에서는, 시퀀스 g로 나타낸 바와 같이, 각 쌍의 출력 전압 (VP, VN)과 (VQ, VM) 중 어느 멤버가 각각 가장 많이 드룹했는지의 검출에 기초하여, (P2p 또는 P2n 중 어느 하나) 및 (P2q 또는 P2m 중 어느 하나)가 선택된다. 사실상 VQ와 VM 양쪽 모두에 드룹이 거의 없다면, 수반된 스위칭 에너지를 소비할 가치가 있게 할 정도로 충분히 드룹이 누적될 때까지 P2q이든 P2m이든 선택될 필요가 없다.

제2 동작 모드에서, 도 4a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 6b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 4a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다.

도 6b에서 PA로 라벨링된 제1 스위칭 상태에서, 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)가 입력 노드(VV)와 기준 노드(VG) 사이에서 병렬로 접속되어 있다. 이것은, S2AVV 스위칭 경로, S2AVP 스위칭 경로, 및 S2BVG 스위칭 경로를 닫음으로써 달성된다. 이 페이즈에서, 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)는 입력 노드(VV)와 기준 노드(VG) 사이에서 병렬로 접속되기 때문에, 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)는 둘다 VV로 충전된다. 이것은 출력 노드(VP)에서 +VV의 정극성 전압을 제공한다.

도 6b에서 PB로 라벨링된 제2 상태에서, 제1 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 병렬로 접속된다. 이것은, S2AVG 스위칭 경로와 S2BVN 스위칭 경로를 닫음으로써 달성된다. 이 페이즈에서, 제1 플라잉 커패시터(CF2)는 제1 상태에서 VV로 충전되었고, 제1 플라잉 커패시터(CF2)와 제2 비축 커패시터(CRN)는 병렬로 접속되어 있기 때문에, 제2 비축 커패시터도 역시 VV로 충전된다. 제2 비축 커패시터는 그 정극성 플레이트가 기준 노드(VG)에 접속되어 있기 때문에, 제2 출력 노드(VN)에서 -VV의 부극성 전압이 제공된다.

도 6b에서 P1로 라벨링된 제3 상태에서, 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)가 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되어 있다. 이것은, S1AVV 스위칭 경로와 S1BVQ 스위칭 경로를 닫음으로써 달성된다.

도 6b에서 P2로 라벨링된 제4 상태에서, 제2 플라잉 커패시터(CF1)와 제3 비축 커패시터(CRQ)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S1BVG 스위칭 경로와 S1AVQ 스위칭 경로를 닫음으로써 달성된다.

도 6b에서 P3으로 라벨링된 제5 상태에서, 제2 플라잉 커패시터(CF1) 및 제4 비축 커패시터(CRM)는 기준 노드(VG)와 제4 출력 노드(VM) 사이에서 병렬로 접속된다. 이것은, S1AVG 스위칭 경로와 S1BVM 스위칭 경로를 닫음으로써 달성된다.

도 6b의 검사로부터, 정상-상태 출력 전압은 다음과 같이 유도될 수 있다. 상태 P1에서, V(CF1) + VQ = VV. 그러나 상태 P2로부터, V(CF1) = VQ. 따라서 V(CF1) = VV/2 = VQ. 상태 P3에서, CRM은 -V(CF2), 즉, -VV/2로 충전되므로, VM = -VV/2.

도 6a는, 이 모드의 상기 각 상태에서 도 4a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 도 6c는 이들 페이즈들의 가능한 시퀀스 a, b, c,...을 도시하는 표이다.

동작시, 제어기는 이들 상태들 P1, P2, P3, PA, PB, P1, P2, ...을 시퀀싱할 수 있다. 그러나, 바람직하게는 및 더욱 효율적으로는 상태들 P1, P2, P3 중 임의의 하나가 상태들 PA 또는 PB 중 어느 하나와 동시에 시행될 수 있다. 예를 들어, 시퀀스는 3개의 페이즈 (P1+PA), (P2+PB), (P3+PA)를 반복적으로 포함할 수 있다. 대안으로서, 시퀀스는 4개의 페이즈 (P2 +PA), (P1 + PB), (P3 + PA), (P1 + PB)를 반복적으로 포함할 수 있다: 이 시퀀스에서 VV는 4개 페이즈들 중 각 페이즈에서 플라잉 커패시터들 중 하나를 충전하고, 이것은 최대 전류 스파이크를 줄이고 높은 전류 수요에서의 손실을 줄이는 것을 도울 수 있다.

추가의 가능성은 부하 전류 수요나 출력 상의 관찰된 드룹에 따라 즉석에서(on the fly) 스위칭 시퀀스를 수정하는 것이다, 예를 들어, 상기 제3 시퀀스에서, 각 페이즈 (P1 + PB) 후에, 아마도 VQ 또는 VM이 가장 많이 드룹했는지에 기초하여, 예컨대, (P2 + PA) 또는 (P3 + PA)가 선택될 수 있다. 사실상 VQ 및 VM 양쪽 모두에서 드룹이 거의 없었다면, 상태 P2 또는 P3의 스위칭을 포함한 관여된 스위칭 에너지를 소비할 가치게 있게 할 정도로 충분히 VQ 또는 VM 상의 드룹이 누적될 때까지 이 페이즈에서는 P2든 P3이든 어느 쪽도 선택될 필요가 없고, 상태 PA만이 시행된다.

제3 동작 모드에서, 도 4a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/2의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 7b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 4a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다.

도 7b에서 PA로 라벨링된 제1 상태에서, 제1 플라잉 커패시터(CF2)와 제1 비축 커패시터(CRP)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S2AVP 스위칭 경로와 S2BVG 스위칭 경로를 닫음으로써 달성된다.

도 7b에서 PB로 라벨링된 제2 상태에서, 제1 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 병렬로 접속되어 있다. 이것은, S2AVG 스위칭 경로와 S2BVN 스위칭 경로를 닫음으로써 달성된다.

도 7b에서 PC로 라벨링된 제3 상태에서, 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)가 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되어 있다. 이것을 달성하기 위해, S2AVV 스위칭 경로와 S2BVP 스위칭 경로가 닫힌다.

도 7b에서 각각 P1, P2, 및 P3으로 라벨링된 제4, 제5 및 제6 상태는 상기 제2 모드의 제3, 제4, 및 제5 상태와 동일하다.

상태 P1, P2, P3는 제2 모드의 상태 P1, P2, P3와 동일하므로, 앞서 진술된 논의에 의해, 출력 노드 VQ 및 VM에서의 정상 상태 전압은 각각 VQ = VV/2 및 VM = -VV/2이다.

또한 상태 PC, PA, PB는, CF1, VQ 및 VM이 각각 CF2, VP, 및 VN으로 대체된다는 점을 제외하고는 각각 상태 P1, P2, P3와 동일하므로, 결과적으로 등가의 스위칭 경로들에 대한 변경이 이용된다. 따라서 유사성에 의해, VP = VV/2이고 VN = -VV/2.

앞서의 제2 모드에서와 같이, 상태 PA, PB, PC는 상태 P1, P2 및 P3와 임의적으로 결합되거나(그러나 VV, P1 및 PC의 스위칭 전류 스파이크 로딩을 줄이는 것은 바람직하게는 동시적이지 않음), 상이한 순서로 시퀀싱될 수 있거나, 또는 부하 수요 또는 드룹에 따라 특정 사이클에서 이들 상태들 중 일부는 생략될 수 있다.

제4 동작 모드에서, 도 4a의 스위치 매트릭스는, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/2의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다. 제4 모드는 제3 모드와 동일한 출력 전압을 제공하도록 동작할 수 있지만, 상이한 스위칭 상태 및 상이한 스위칭 경로들을 이용하여 이들 출력 전압을 제공하므로, 결과적으로 플라잉 커패시터 전압은 상이하다.

도 8b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 4a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다.

도 8b에서 P1로 라벨링된 제1 상태에서, 제1 플라잉 커패시터(CF2) 및 제2 플라잉 커패시터(CF1)는 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되고, 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)는 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되며, 제1 플라잉 커패시터(CF2) 및 제3 비축 커패시터(CRQ)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S1AVV 스위칭 경로, S1BVQ 스위칭 경로, S1B2A 스위칭 경로 및 S2BVG 스위칭 경로를 닫음으로써 달성된다.

도 8b에서 P2p로 라벨링된 제2 상태에서, 제1 플라잉 커패시터(CF2)와 제1 비축 커패시터(CRP)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S2AVP 스위칭 경로와 S2BVG 스위칭 경로를 닫음으로써 달성된다.

도 8b에서 P2q로 라벨링된 제3 상태에서, 제2 플라잉 커패시터(CF1)와 제3 비축 커패시터(CRQ)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S1BVG 스위칭 경로와 S1AVQ 스위칭 경로를 닫음으로써 달성된다.

도 8b에서 P2n으로 라벨링된 제4 상태에서, 제1 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 병렬로 접속된다. 이것은, S2AVG 스위칭 경로와 S2BVN 스위칭 경로를 닫음으로써 달성된다.

도 8b에서 P2m으로 라벨링된 제5 상태에서, 제2 플라잉 커패시터(CF1) 및 제4 비축 커패시터(CRM)는 기준 노드(VG)와 제4 출력 노드(VM) 사이에서 병렬로 접속된다. 이것은, S1AVG 스위칭 경로와 S1BVM 스위칭 경로를 닫음으로써 달성된다.

상기 모드들과 유사한 분석에 의해, 상태 P1에서, V(CF1) + VQ = VV. 그러나 상태 P2q로부터, V(CF1) = VQ. 따라서 V(CF1) = VV/2 = VQ.

마찬가지로, 상태 P1로부터, V(CF2) + V(CF1) = VV. 그러나 V(CF1) = VV/2이고, 상태 P2p로부터, V(CF2) = VP이므로 VP + VV/2 = VV, 따라서 VP = VV/2 = V(CF2).

상태들 P2n 및 P2m에서 CRN 및 CRM은 각각 -V(CF2) 및 -V(CF1)로, 즉, 양쪽 모두 -VV/2로 충전된다.

도 8a는, 이 모드의 상기 각 상태에서 도 4a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다른 동작 모드들과 공통으로, 다양한 상태들이 다양한 방식으로 시퀀싱될 수 있고, 도 8c는 이들 페이즈들의 가능한 시퀀스 a, b, c,...을 도시하는 표이다.

예를 들어 각 상태는, 제1 동작 모드와 관련하여 상기한 바와 같이, 순차적으로 시퀀싱될 수 있다. 또한 상기 다른 동작 모드들에서와 같이, 상태들 중 일부는 부하 수요 및 드룹에 따라 특정 사이클에서 반복되거나, 생략되거나, 대체될 수 있다.

상기 제1, 제2, 제3, 및 제4 모드에서 설명된 바와 같이, 도 4a의 스위치 매트릭스는, 제1 쌍의 출력 노드(VP, VN)에서 +/-VV, +/-VV/2 또는 +/-VV/4 중 하나의 제1 쌍극성 전압을 제공하고, 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV/2의 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

상기에서 별개로 스위치 매트릭스의 개개의 동작 모드들 및 각 모드에서 이용된 특정 스위칭 경로들을 설명하고 있지만, 도 4a의 스위칭 경로들 모두가 제공될 때 스위치 매트릭스의 동작 모드는 사용시에 달라질 수 있으므로, 스위치 매트릭스는 제1 쌍의 출력 노드(VP, VN)에서 +/-VV, +/-VV/2 또는 +/-VV/4로 이루어진 그룹으로부터 제어기에 의해 선택가능한 제1 쌍극성 전압을 제공하면서 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV/2의 고정된 쌍극성 전압을 제공하도록 동작할 수 있다는 것은 명백할 것이다.

즉, 제1 쌍극성 출력 전압이 가변적이고 제2 쌍극성 출력 전압은 고정된다. 제1 쌍극성 출력 전압은 +/-VV, +/-VV/2 또는 +/-VV/4가 되도록 가변적이고, 제2 고정된 쌍극성 출력 전압은 +/-VV/2로 고정된다.

도 9a는, 스위칭 경로망이 명확하게 도시되어 있는, 도 4a와 유사한, 또 다른 스위치 매트릭스의 회로도를 도시한다. 이 스위치 매트릭스는 도 4a의 스위치 매트릭스의 모든 스위치를 포함하지만, 제2 플라잉 커패시터 단자(CF2B)와 제3 플라잉 커패시터 단자(CF1A) 사이에 추가의 스위칭 경로(S1A2B)가 제공되어 있다.

도 9b는 도 9a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다. 본질적으로, 도 9b는, 사이에 각각의 스위칭 경로들이 제공되어 있는 노드쌍들을 더욱 명료하게 도시한다.

이해하겠지만, 도 9a의 스위치 매트릭스는 도 4a의 스위치 매트릭스의 스위치들 모두를 포함하므로, 전술된 바와 같이 제1, 제2, 제3, 및 제4 모드를 제공하도록 도 9a의 스위치 매트릭스를 제어하는 것도 역시 가능하다.

그러나, 추가의 스위칭 경로(S1A2B)를 제공함으로써, 도 9a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드들(VP, VN)에서 +/-(3/2)VV의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 제5 모드에서 동작할 수 있다.

도 10b는, 제5 모드에서, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 9a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다.

도 10b에서 P1로 라벨링된 제1 스위칭 상태에서, 제1 플라잉 커패시터(CF2)는 입력 노드(VV)와 기준 노드(VG) 사이에 접속되고, 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)는 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되고, 제1 플라잉 커패시터(CF2)와 직렬 접속된 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)는 입력 노드(VV)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은 S2AVV 스위칭 경로, S2BVG 스위칭 경로, S1AVV 스위칭 경로 및 S1BVQ 스위칭 경로를 닫음으로써 달성된다.

도 10b에서 P2로 라벨링된 제2 상태에서, 제1 플라잉 커패시터(CF2) 및 제2 플라잉 커패시터(CF1)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 직렬로 접속되고, 제1 플라잉 커패시터(CF2) 및 제3 비축 커패시터(CRQ)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 직렬로 접속되며, 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은 S2AVP 스위칭 경로, S1AVQ 스위칭 경로, S1BVG 스위칭 경로 및 S1A2B 스위칭 경로를 닫음으로써 달성된다.

도 10b에서 P3으로 라벨링된 제3 상태에서, 제1 플라잉 커패시터(CF2) 및 제2 플라잉 커패시터(CF1)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 직렬로 접속되고, 제1 플라잉 커패시터(CF2) 및 제4 비축 커패시터(CRM)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 직렬로 접속되며, 제2 플라잉 커패시터(CF1) 및 제4 비축 커패시터(CRM)는 기준 노드(VG)와 제4 출력 노드(VN) 사이에서 병렬로 접속된다. 이것은 S2BVN 스위칭 경로, S1AVG 스위칭 경로, S1BVM 스위칭 경로 및 S1B2A 스위칭 경로를 닫음으로써 달성된다.

이전 모드들과 유사한 분석에 의해, 상태 P1에서, V(CF1) + VQ = VV. 그러나 상태 P2b로부터, V(CF1) = VQ. 따라서 V(CF1) = VV/2 = VQ.

또한 상태 P1로부터, V(CF2) = VV. 상태 P2로부터, VP = V(CF1) + V(CF2) 따라서 VP = VV/2 + VV = 3VV/2.

마찬가지로, 상태 P3으로부터, VN = - V(CF2) - V(CF1) 따라서 VN = - VV - VV/2 = -3 VV/2.

마지막으로 상태 P3으로부터, VM = -V(CF1) = -VV/2.

도 10a는, 이 모드의 상기 각 상태에서 도 4a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 이 모드에서, CF1 및 CF2 양쪽 모두가 각 상태에서 및 상이한 단자 전압에서 이용되어, 동작 페이즈들 Ph1, Ph2, Ph3은 단일 상태 P1, P2, P3을 포함할 뿐이다. 이들 상태들은 임의의 순서, 예를 들어, P1, P2, P3, ... 또는 P1, P2, P1, P3로 시퀀싱될 수 있다: 예를 들어, VM 및 VN 상에 부하가 거의 없어서, 이들 출력들이 사이클마다 전압 드룹을 거의 보이지 않는 한편 VP 및 VQ는 더 많이 부하가 걸린다면, 시퀀스는 P1, P2, P1, P3, P1, P2, P1, P2, P1, P2, P1, P3...로 수정될 수도 있다.

도 11a는, 스위칭 경로망이 명확하게 도시되어 있는, 도 4a와 유사한, 또 다른 스위치 매트릭스의 회로도를 도시한다. 이 스위치 매트릭스는 도 9a의 스위치 매트릭스의 모든 스위치를 포함하지만, 2개의 추가 스위칭 경로가 제공된다: 제1 플라잉 커패시터 단자(CF2A)와 제3 플라잉 커패시터 단자(CF1A) 사이에 제공되는 S1A2A, 및 제4 플라잉 커패시터 단자(CF1B)와 입력 노드(VV) 사이에 제공되는 S1BVV. 또한, 이 스위치 매트릭스는 도 4a의 스위치 매트릭스의 스위칭 경로들 모두를 포함하지만, 추가의 스위칭 경로들 S1A2B, S1A2A 및 S1BVV가 제공된다.

도 11b는 도 11a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다. 본질적으로, 도 11b는, 사이에 각각의 스위칭 경로들이 제공되어 있는 노드쌍들을 더욱 명료하게 도시한다.

이해하겠지만, 도 11a의 스위치 매트릭스는 도 9a의 스위치 매트릭스의 스위치들 모두를 포함하므로, 전술된 바와 같이 제1, 제2, 제3, 제4, 및 제5 모드를 제공하도록 도 11a의 스위치 매트릭스를 제어하는 것이 역시 가능할 것이다.

추가의 스위칭 경로(S1A2A 및 S1BVV)를 제공함으로써, 도 11a의 스위치 매트릭스는, 제1 및 제2 출력 노드들(VP, VN)에서 +/-2VV의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 제6 모드에서 동작할 수 있다.

도 12b는, 제6 모드에서, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 11a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다.

도 12b에서 P1로 라벨링된 제1 상태에서, 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)가 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되어 있다. 이것은, S1AVV 스위칭 경로와 S1BVQ 스위칭 경로를 닫음으로써 달성된다.

도 12b에서 P2로 라벨링된 제2 상태에서, 제1 플라잉 커패시터(CF2)는 기준 전압(VG)과 제2 플라잉 커패시터(CF1)의 한 단자 사이에 접속되고, 제2 플라잉 커패시터(CF1)의 다른 단자는 입력 전압(VV)에 접속된다. 이것은 S2BVG 스위칭 경로, S1A2A 스위칭 경로, 및 S1BVV 스위칭 경로를 닫음으로써 달성된다.

도 12b에서 P3으로 라벨링된 제3 상태에서, 제1 플라잉 커패시터(CF2)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 제2 플라잉 커패시터(CF1)와 직렬 접속되고, 직렬 접속된 제1 및 제2 플라잉 커패시터들은 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 제1 비축 커패시터(CRP)와 병렬 접속되며, 제1 플라잉 커패시터(CF2)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 제3 비축 커패시터(CRQ)와 직렬 접속되고, 제2 플라잉 커패시터(CF1)는 제3 비축 커패시터(CRQ)와 병렬 접속된다. 이것은 S2AVP 스위칭 경로, S1BVG 스위칭 경로, S1AVQ 스위칭 경로 및 S1A2B 스위칭 경로를 닫음으로써 달성된다.

도 12b에서 P4로 라벨링된 제4 상태에서, 제1 플라잉 커패시터(CF2) 및 제2 플라잉 커패시터(CF1)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 직렬 접속되고, 직렬 접속된 제1 및 제2 플라잉 커패시터는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 제2 비축 커패시터(CRN)와 병렬 접속되고, 제1 플라잉 커패시터(CF2)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 제4 비축 커패시터(CRM)와 직렬 접속되고, 제2 플라잉 커패시터(CF1)는 제4 비축 커패시터(CRM)와 병렬 접속된다. 이것은, S2BVN 스위칭 경로, S1B2A 스위칭 경로, S1AVG 스위칭 경로 및 S1BVM 스위칭 경로를 닫음으로써 달성된다.

정상-상태 출력 전압은 도 8b의 검사로부터 다른 모드에서와 같이 유도될 수 있다.

상태 P1에서, V(CF1) + VQ = VV. 상태 P3으로부터, V(CF1) = VQ. 따라서 V(CF1) = VV/2 = VQ.

상태 P2로부터, V(CF2) = VV + V(CF1). 그러나 V(CF1) = VV/2 따라서 V(CF2) = VV + VV/2 = 3VV/2. 따라서 상태 P3에서, VP = V(CF1) + V(CF2) = VV/2 + 3VV/2 = 2.VV.

마찬가지로 상태 P4로부터, VN = -V(CF1) - V(CF2) = -2.VV.

마지막으로, 상태 P4에서, VM = -V(CF1) = -VV/2.

도 12a는, 이 모드의 상기 각 상태에서 도 4a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 이 모드에서, CF1 및 CF2 양쪽 모두가 각 상태에서 및 상이한 단자 전압에서 이용되고, 따라서 이들 상태들의 조합은 가능하지 않아, 동작 페이즈들 Ph1, Ph2, Ph3, ...은 단일 상태 P1, P2, P3, P4를 포함할 뿐이다. 이들 상태들은 임의의 순서, 예를 들어, P1, P2, P3, P4 ... 또는 P1, P4, P1, P2, P3으로 시퀀싱되거나, 부하 전류 수요 및 드룹에 따라 일부 사이클에서는 생략될 수도 있다.

도 13a는, 스위칭 경로망이 명확하게 도시되어 있는, 도 4a와 유사한, 또 다른 스위치 매트릭스의 회로도를 도시한다. 이 스위치 매트릭스는 도 4a의 스위치 매트릭스의 모든 스위칭 경로를 포함하지만, 3개의 추가 스위칭 경로가 제공된다: 제1 플라잉 커패시터 단자(CF2A)와 제3 플라잉 커패시터 단자(CF1A) 사이에 제공되는 S1A2A, 제2 플라잉 커패시터 단자(CF2B)와 제4 플라잉 커패시터 단자(CF1B) 사이에 제공되는 S1B2B, 및 제1 플라잉 커패시터 단자(CF2A)와 제2 출력 노드(VN) 사이에 제공되는 S2AVN.

도 13b는 도 13a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다. 본질적으로, 도 13b는, 사이에 각각의 스위칭 경로들이 제공되어 있는 노드쌍들을 더욱 명료하게 도시한다.

추가의 스위칭 경로(S1A2A, S1B2B 및 S2AVN)를 제공함으로써, 도 13a의 스위치 매트릭스는, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/6의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다. 도 13a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/2 또는 +/-VV/4의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하기 위한 대안적 모드를 제공하도록 동작할 수 있다.

이해하겠지만, 도 13a 스위치 매트릭스는 도 4a의 스위치 매트릭스의 스위치들 모두를 포함하므로, 전술된 바와 같이 제1, 제2, 제3, 및 제4 모드를 제공하도록 도 13a의 스위치 매트릭스를 제어하는 것도 역시 가능하다.

제7 동작 모드에서, 도 13a의 스위치 매트릭스는, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/6의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 14b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 13a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다.

도 14b에서 P1로 라벨링된 제1 스위칭 상태에서, 제1 플라잉 커패시터(CF2), 제2 플라잉 커패시터(CF1), 및 제1 비축 커패시터(CRP)는 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되고, 직렬 접속된 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)는 또한 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 제3 비축 커패시터(CRQ)와 병렬로 접속되며, 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)는 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속된다. 이것은, S1AVV 스위칭 경로, S1B2A 스위칭 경로, S2BVP 스위칭 경로 및 S1BVQ 스위칭 경로를 닫음으로써 달성된다.

도 14b에서 P2c로 라벨링된 제2 상태에서, 제1 비축 커패시터(CRP) 및 제2 비축 커패시터(CRN)는 제1 출력 노드(VP)와 제2 출력 노드(VN) 사이에서 직렬로 접속되고, 제1 플라잉 커패시터(CF2)는 직렬 접속된 제1 비축 커패시터(CRP)와 제2 비축 커패시터(CRN) 사이에서 병렬로 접속된다. 이것은, S2AVP 스위칭 경로와 S2BVN 스위칭 경로를 닫음으로써 달성된다. 이 페이즈는 P2m 및 P2q 중 어느 하나 또는 양쪽 모두와 동시에 수행될 수 있다는 점에 유의한다.

도 14b에서 P2q로 라벨링된 제3 상태에서, 제2 플라잉 커패시터(CF1)와 제3 비축 커패시터(CRQ)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S1BVG 스위칭 경로와 S1AVQ 스위칭 경로를 닫음으로써 달성된다.

도 14b에서 P2m으로 라벨링된 제4 상태에서, 제2 플라잉 커패시터(CF1) 및 제4 비축 커패시터(CRM)는 기준 노드(VG)와 제4 출력 노드(VM) 사이에서 병렬로 접속된다. 이것은, S1AVG 스위칭 경로와 S1BVM 스위칭 경로를 닫음으로써 달성된다.

도 14b에서 P3으로 라벨링된 제5 상태에서, 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)는 직렬로 접속되고, 제2 플라잉 커패시터(CF1)는 직렬 접속된 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)와 병렬로 접속된다. 이것은, S1A2A 스위칭 경로, S1BVG 스위칭 경로, 및 S2BVP 스위칭 경로를 닫음으로써 달성된다.

도 14b에서 P4로 라벨링된 제6 상태에서, 제1 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)는 직렬로 접속되고, 제2 플라잉 커패시터(CF1)는 직렬 접속된 제1 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)와 병렬로 접속된다. 이것은 S1AVG 스위칭 경로, S1B2B 스위칭 경로, 및 S2AVN 스위칭 경로를 닫음으로써 달성된다.

또한 상태 P1로부터,

V(CF2) + VP + V(CF1) = VV,

따라서: V(CF2) + VP + VV/2 = VV,

따라서 V(CF2) + VP = VV/2. ...(x)

그러나, 상태 P4로부터,

-V(CF1) = -V(CF2) + VN,

따라서 V(CF2) - VN = V(CF1) = VV/2. ...(y)

따라서, (x)와 (y)를 비교하면:

VP = -VN.

그러나, 상태 P2c로부터

V(CF2) = VP-VN

따라서

V(CF2) = 2.VP

따라서 (상기)로부터

V(CF2) + VP = 2.VP + VP = VV/2

따라서

V(CF2) = VV/6.

그에 따라 VP = VV/6; VN = -VV/6.

마지막으로, 상태 P2m으로부터, VM = -V(CF1) = -VV/2.

P3은 상기 분석에는 포함되지 않으므로, 필수적인 상태는 아니라는 점에 유의한다. 대안으로서, P3가 존재한다면 P2q는 생략될 수 있다는 것을 보여줄 수 있다.

상기 분석으로부터, 이 모드의 실시예들은 적어도 스위치 상태들 P1, P2c, P4 및 P2m과, P3 또는 P2q 중 적어도 하나를 포함해야 한다. 그러나, P2c는 CF2만을 포함하므로, P2c는 원한다면 P2q 또는 P2m 중 하나와 결합될 수 있다. 또한 CF1이 P2q 및 P3에서 동일한 전압에 접속되므로, P2q는 P3와 결합될 수도 있다. 마찬가지로, P4는 P2m과 결합할 수도 있다. 따라서, 이 동작 모드를 구현할 수 있는 이들 상태들 또는 상태들의 조합들의 몇몇 가능한 시퀀스들이 존재한다.

도 14a는, 각 상태에서 도 10a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 도 14c는 각각이 이들 상태들의 4개 페이즈 시퀀스 Ph12, Ph2, Ph3, Ph4를 포함하는 3개의 가능한 시퀀스 a, b, c를 나타내는 표이다.

이들 페이즈들은 임의의 순서, 예를 들어, Ph1, Ph2, Ph3, Ph4... 또는 Ph1, Ph2, Ph1, Ph3으로 시퀀싱될 수 있다. 다른 모드들과 공통으로, 부하나 다양한 출력 상에서의 드룹에 따라 일부 사이클에서는 다양한 상태들이 반복되거나, 대체되거나, 또는 생략될 수 있다.

제8 동작 모드에서, 도 13a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/2의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다. 제8 모드는 제3 및 제4 모드와 동일한 출력 전압을 제공하지만, 추가 스위치들에 의해 인에이블된 상이한 스위칭 상태를 이용하여 이들 출력 전압을 제공한다.

도 15b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 14a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다.

도 15b에서 P1로 라벨링된 제1 상태에서, 제어기는, 제1 플라잉 커패시터(CF2) 및 제2 플라잉 커패시터(CF1)가 입력 노드(VV)와 제3 출력 노드(VQ) 사이에서 병렬로 접속되고, 제1 플라잉 커패시터(CF2) 및 제3 비축 커패시터(CRQ)가 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되며, 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)가 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되도록 스위치망을 제어하도록 동작할 수 있다. 이것은, S1AVV 스위칭 경로, S1BVQ 스위칭 경로, S1B2B 스위칭 경로 및 S2AVV 스위칭 경로를 닫음으로써 달성된다.

제2, 제3, 제4, 및 제5 스위칭 상태 P2q, P2m, P2p 및 P2n는 제3 및 제4 모드의 각 상태와 동일하다.

상기 모드들과 유사한 분석에 의해, 상태 P1에서, V(CF1) + VQ = VV. 그러나 상태 P2b로부터, VQ = V(CF1). 따라서 VQ + VQ = VV이므로, VQ = VV/2이고, 또한 V(CF1) = VV/2.

또한, 상태 P1로부터, V(CF2) = V(CF1)이므로 V(CF2) = VV/2.

상태들 P3a 및 P3b에서, CRN 및 CRM은 각각 -V(CF2) 및 -V(CF1)로, 즉, VN 및 VM 양쪽 모두 -VV/2로 충전된다.

도 15a는, 이 모드의 상기 각 상태에서 도 13a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다양한 상태들이 제2 및 제3 모드에 관하여 설명된 바와 같은 다양한 방식으로 시퀀싱될 수 있다. 제3 모드의 상태 P1 또는 제2 모드의 상태들 P1, PC, 또는 P1+PC는 원한다면 일부 사이클에서 이 모드의 상태 P1과 인터리브(interleave)되거나 이것을 대체할 수도 있다. 또한 상기 다른 동작 모드들에서와 같이, 상태들 중 일부는 부하 수요 및 드룹에 따라 특정 사이클에서 반복되거나, 대체되거나, 생략될 수 있다.

제9 동작 모드에서, 도 13a의 스위치 매트릭스는, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/2의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다. 제9 모드는 제3, 제4 및 제8 모드와 동일한 출력 전압을 제공하도록 동작할 수 있지만, 상이한 스위칭 상태들을 이용하여 이들 출력 전압을 제공한다.

도 16b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 13a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다.

도 16b에서 P1로 라벨링된 제1 상태에서, 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)는 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되고, 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)는 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되며, 제1 플라잉 커패시터(CF2) 및 제2 플라잉 커패시터(CF1)는 입력 노드(VV)와 제3 출력 노드(VQ) 사이에서 병렬로 접속되고, 제1 비축 커패시터(CRP)와 제3 비축 커패시터(CRQ)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 병렬로 접속되고, 또한 제1 출력 노드(VP)와 기준 전압(VG) 사이에서 병렬로 접속된다. 이것은, S1AVV 스위칭 경로, S1BVQ 스위칭 경로, S1B2B 스위칭 경로, S2AVV 스위칭 경로, 및 S2BVP 스위칭 경로를 닫음으로써 달성된다.

도 16b에서 P2로 라벨링된 제2 상태에서, 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 병렬로 접속되고, 제2 플라잉 커패시터(CF1) 및 제3 비축 커패시터(CRQ)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 병렬로 접속되며, 제1 출력 노드(VP)와 제3 출력 노드(VQ)는 함께 접속된다. 이것은, S2AVP 스위칭 경로, S2BVG 스위칭 경로, S1BVG 스위칭 경로, S1AVQ 스위칭 경로, 및 S1A2A 스위칭 경로를 닫음으로써 달성된다.

도 16b에서 P3으로 라벨링된 제3 상태에서, 제1 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 병렬로 접속되고, 제2 플라잉 커패시터(CF1) 및 제4 비축 커패시터(CRM)는 기준 노드(VG)와 제4 출력 노드(VM) 사이에서 병렬로 접속되며, 제2 출력 노드와 제4 출력 노드는 함께 접속된다. 이것은, S2AVG 스위칭 경로, S2BVN 스위칭 경로, S1AVG 스위칭 경로, S1BVM 스위칭 경로, 및 S1B2B 스위칭 경로를 닫음으로써 달성된다.

이전 모드들과 유사한 분석에 의해, 상태 P1에서, V(CF1) + VQ = VV. 그러나 상태 P2로부터, V(CF1) = VQ. 따라서 VQ + VQ = VV이므로, VQ = VV/2이고, 그에 따라 V(CF1) = VV/2.

상태 P3에서, CRM은 -V(CF1), 즉, -VV/2로 충전된다. 마찬가지로 상태 P1에서, V(CF2) + VP = VV. 그러나 상태 P2로부터, V(CF2) = VP. 따라서 V(CF2) = VV/2이고 그에 따라 VP = VV/2.

상태 P3에서, CRN은 -V(CF2), 즉, -VV/2로 충전된다.

도 16a는, 이 모드의 상기 각 상태에서 도 14a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 이들 상태들은 임의의 순서, 예를 들어, P1, P2, P3, ... 또는 P1, P2, P1, P3으로 시퀀싱될 수 있다: 예를 들어, VM 및 VN 상에 부하가 거의 없어서, 이들 출력들이 사이클마다 전압 드룹을 거의 보이지 않는 한편 VP 및 VQ는 더 많이 부하가 걸린다면, 시퀀스는 상태 P3보다 상태 P2의 더 많은 인스턴스를 포함하도록, 예를 들어, P1, P2, P1, P3, P1, P2, P1, P2, P1, P2, P1, P3...로 수정될 수도 있다.

제10 동작 모드에서, 도 13a의 스위치 매트릭스는 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/4의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다. 제10 모드는, 제1 모드와 동일한 출력 전압을 제공하도록 동작할 수 있지만, 이용가능한 여분의 스위치들은, 도 17b에서 P4 및 P5로 라벨링된 추가의 스위칭 상태들을 제공하는 것을 가능케 하여, 상이한 부하들 하에서 전하 펌프의 동적인 거동을 최적화하는 데 있어서 더 많은 융통성을 준다.

도 17b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 13a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다.

도 17b에서 P4로 라벨링된 제1 상태에서, 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 직렬로 접속되고, 제2 플라잉 커패시터(CF1), 제3 비축 커패시터(CRQ), 및 직렬 접속된 제1 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)는 제3 출력 노드(VQ)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은 S2BVP 스위칭 경로, S1AVQ 스위칭 경로, S1BVG 스위칭 경로 및 S1A2A 스위칭 경로를 닫음으로써 달성된다.

도 17b에서 P5로 라벨링된 제2 상태에서, 제1 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)는 기준 노드(VG)와 제4 출력 노드(VM) 사이에서 직렬로 접속되고, 제2 플라잉 커패시터(CF1), 제4 비축 커패시터(CRM), 및 직렬 접속된 제1 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)는 기준 노드(VG)와 제4 출력 노드(VM) 사이에서 병렬로 접속된다. 이것은, S1AVG 스위칭 경로, S1BVM 스위칭 경로, S1B2B 스위칭 경로 및 S2AVN 스위칭 경로를 닫음으로써 달성된다.

(P1, P2n, P2p, P2q, 및 P2n으로 라벨링된) 제3 내지 제7 상태는 제1 동작 모드의 대응적으로 라벨링된 상태들과 동일하다. 따라서 동일한 분석은 VQ = V(CF1) = VV/2, VM = -VV/2, VP = V(CF2) = VV/4, 및 VN = -VV/4를 증명한다.

상태들 P4 및 P5는 제3 내지 제7 상태와 호환되는, 즉 동일한 정상 상태 커패시터 전압을 유지할 수 있는, 추가 상태들을 제공하며, 여기서, 예를 들어, 상태 P5에서, 이전 페이즈 상의 중부하로 인해 V(CF2)가 VV/4 아래로 드룹하였더라도, CF2는 CRM으로부터 전하를 소싱하여 VN 상의 부하에 공급하는 것을 도울 수 있다.

도 17a는, 이 모드의 상기 각 상태에서 도 14a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 이들 상태들은, 도 5c에 관하여 설명된 것들과 유사한 다양한 방식으로 시퀀싱될 수 있지만, 새로운 페이즈 P4 및 P5가 가능하게 된 것으로부터 추가의 가능성들이 생긴다. 상기 다른 동작 모드들에서와 같이, 상태들 중 일부는 부하 수요 및 드룹에 따라 특정 사이클에서 생략될 수 있다.

상기 제7, 제8, 제9, 및 제10 모드에서 설명된 바와 같이, 도 13a의 스위치 매트릭스는, 제1 쌍의 출력 노드(VP, VN)에서 +/-VV/2, +/-VV/4 또는 +/-VV/6의 쌍극성 출력 전압을 제공하고, 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV/2의 쌍극성 출력 전압을 제공하도록 동작할 수 있다. 도 13a의 스위치 매트릭스는 또한 도 4a의 스위치 매트릭스의 스위칭 경로들 모두를 포함하므로, 도 13a의 스위치 매트릭스는 또한 전술된 제1, 제2, 제3, 및 제4 모드를 제공하도록 동작할 수 있다는 것을 역시 알아야 한다.

즉, 도 13a의 스위치 매트릭스는, 제1 쌍의 출력 노드(VP, VN)에서 +/-VV, +/-VV/2, +/-VV/4 또는 +/-VV/6의 제1 쌍극성 전압을 제공하고, 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV/2의 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

상기에서는 별개로 스위치 매트릭스의 개개 동작 모드 및 각 모드에서 이용된 특정 스위칭 경로들을 설명하고 있지만, 도 13a의 스위칭 경로들 모두가 제공될 때 스위치 매트릭스의 동작 모드는 사용시에 달라질 수 있으므로, 스위치 매트릭스는 제1 쌍의 출력 노드(VP, VN)에서 +/-VV, +/-VV/2, +/-VV/4 또는 +/-VV/6로 이루어진 그룹으로부터 제어기에 의해 선택가능한 제1 쌍극성 전압을 제공하면서 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV/2의 쌍극성 전압을 제공하도록 동작할 수 있다는 것은 명백할 것이다.

즉, 도 13a의 스위치 매트릭스는 가변의 제1 쌍극성 전압과 고정된 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 18a는, 스위칭 경로망이 명확하게 도시되어 있는, 도 4a와 유사한, 또 다른 스위치 매트릭스의 회로도를 도시한다. 이 스위치 매트릭스는 도 13a의 스위치 매트릭스의 모든 스위치를 포함하지만, 2개의 추가 스위칭 경로가 제공된다: 제2 플라잉 커패시터 단자(CF2B)와 제3 플라잉 커패시터 단자(CF1A) 사이에 제공되는 S1A2B, 및 제4 플라잉 커패시터 단자(CF1B)와 입력 노드(VV) 사이에 제공되는 S1BVV.

도 18b는 도 18a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다. 본질적으로, 도 18b는, 사이에 각각의 스위칭 경로들이 제공되어 있는 노드쌍들을 더욱 명료하게 도시한다.

추가의 스위칭 경로들 S1A2B 및 S1BVV를 제공함으로써, 도 18a의 스위치 매트릭스는 도 13a의 스위치 매트릭스의 스위칭 경로들 모두를 포함하며, 추가의 스위칭 경로 S1A2B 및 S1BVV가 제공된다. 즉, 도 18a의 스위치 매트릭스는 도 11a에서 제공된 것과 동일한 추가의 스위칭 경로들을 제공한다. 따라서 도 18a의 스위치 매트릭스는, 제1 및 제2 출력 노드들(VP, VN)에서 +/-2VV 또는 +/-3/2VV의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 전술된 바와 같이 제5 및 제6 모드에서 동작할 수 있다.

이해하겠지만, 도 18a 스위치 매트릭스는 도 4a, 9a, 11a 및 13a의 스위치 매트릭스의 스위치들 모두를 포함하므로, 도 18a의 스위치 매트릭스는, 전술된 바와 같이 제1 내지 제10 모드 모두를 제공하도록 동작할 수 있다.

이제는 명백하겠지만, 도 18a의 스위칭 경로들 모두가 제공될 때, 스위치 매트릭스는, 제1 쌍의 출력 노드(VP, VN)에서 +/-2VV, +/-3/2VV, +/-VV, +/-VV/2, +/-VV/4 또는 +/-VV6으로 이루어진 그룹으로부터 제어기에 의해 선택가능한 제1 쌍극성 전압을 제공하면서, 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV/2의 고정된 쌍극성 전압을 제공하도록 동작할 수 있다.

즉, 도 18a의 스위치 매트릭스는, 제1 쌍의 출력 노드(VP, VN)에서 가변의 제1 쌍극성 전압을 제공하고 제2 쌍의 출력 노드(VQ, VM)에서 고정된 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

전술된 실시예들은 한 쌍의 출력(VQ, VM)에서 +/-VV/2를 생성하고 다른 쌍의 출력(VP, VN)에서 하나 또는 선택가능한 더 많은 다른 쌍극성 출력 전압들을 생성한다. 일부 시스템 또는 장치에서, 예를 들어 더 낮은 공급 전압 VV로부터 전원공급되는 장치의 경우, VQ, VM에서의 쌍극성 전압이 +/-VV/2가 아닌 +/-VV가 되는 것이 바람직하다.

도 19a는, 스위칭 경로망이 명확하게 도시되어 있는, 도 4a와 유사한, 또 다른 스위치 매트릭스의 회로도를 도시한다.

도 19b는 도 19a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다. 본질적으로, 도 19b는, 사이에 각각의 스위칭 경로들이 제공되어 있는 노드쌍들을 더욱 명료하게 도시한다.

후술되는 바와 같이, 도 19a의 스위치 매트릭스는 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/6, +/-VV/4, +/-VV/3, +/-VV/2, +/-VV, 또는 +/-2*VV의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 모드들에서 동작할 수 있다.

이해하는 바와 같이, 도 19a의 스위치 매트릭스는 도 4a의 스위치 매트릭스의 스위치들 모두를, 예를 들어, S1BVQ를 포함하는 것은 아니다.

제11 동작 모드에서, 도 19a의 스위치 매트릭스는 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/4의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 20b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 19a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 20b는 각 페이즈에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 20b의 검사로부터, 정상-상태 출력 전압은 위의 분석과 유사하게 유도될 수 있다.

상태 P1에서, V(CF1) +V(CF2) +VP = VV.

그러나 P3으로부터, V(CF1) = V(CF2) + VP, 따라서 V(CF1)을 대체함으로써, 2*V(CF2) + 2*VP = VV.

그러나 상태 P5로부터, V(CF2) = VP, 따라서 V(CF2)를 대체함으로써, 2*VP + 2*VP = 4*VP = VV, 따라서 VP = VV/4, 또한 V(CF2) = VV/4이고 V(CF1) = V(CF2) + VP = VV/4 + VV/4 = VV/2.

상태 P4로부터, VN = -(V(CF1) - V(CF2), 따라서 VN = - (VV/2 - VV/4) = -VV/4.

상태 P2로부터, VM = -(V(CF1) + V(CF2) - VN) = - (VV/2 + VV/4 +VV/4) = -VV.

마지막으로, 상태 P1에서 S1AVV 및 S1AVQ를 통한 직접적인 접속으로부터 VQ = VV.

도 20a는, 이 모드의 상기 각 상태에서 도 19a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다른 동작 모드들과 공통으로, 다양한 상태들이 임의의 순서, 예를 들어, P1, P2, P3, P4, P5 ... 또는 P1, P4, P1, P2, P1, P3, P1, P5로 시퀀싱되거나, 부하 전류 수요 및 드룹에 따라 일부 사이클에서는 일부 상태들이 생략될 수도 있다.

제12 동작 모드에서, 도 19a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/6의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 21b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 19a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 21b는 각 페이즈에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

제1, 제2, 제3, 및 제4 스위칭 상태들 P1, P2, P3, P4은 이전의 제11 모드의 각각의 상태들과 동일하다는 점에 유의한다.

도 21b의 검사로부터, 정상-상태 출력 전압은 위의 분석과 유사하게 유도될 수 있다.

상태 P1에서, V(CF1) + V(CF2) + VP = VV, 그러나 상태 P3에서, VP = V(CF1) -V(CF2), 따라서 2*V(CF1) = VV, 즉, V(CF1) = VV/2.

상태 P3에서, VP = V(CF1) - V(CF2), 그러나 상태 P4로부터, VN = -(V(CF1) -V(CF2)), 따라서 VN = -VP.

상태 P5로부터, V(CF2) = VP - VN, 그러나 VN = -VP이므로, V(CF2) = 2*VP.

따라서 상태 P1로 되돌아가면, 여기서 V(CF1) + V(CF2) + VP = VV이고, V(CF1) = VV/2 및 V(CF2) = 2*VP이므로, VV/2 + 2*VP + VP = VV, 따라서 VP = VV/6.

따라서 V(CF2) = VV/3이고, VN = -VV/6.

상태 P2로부터, VM = -(V(CF1) +V(CF2) - VN) = VV.

도 21a는, 이 모드의 상기 각 상태에서 도 19a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다른 동작 모드들과 공통으로, 다양한 상태들이 임의의 순서, 예를 들어, P1, P2, P3, P4, P5 ... 또는 P1, P4, P1, P2, P1, P3, P1, P5로 시퀀싱되거나, 부하 전류 수요 및 드룹에 따라 일부 사이클에서는 일부 상태들이 반복되거나, 대체되거나, 생략될 수도 있다.

제13 동작 모드에서, 도 19a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/3의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 22b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 19a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 22b는 각 페이즈에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

제1 및 제2 스위칭 상태들 P1 및 P2는 이전의 제11 모드와 제12 모드의 각각의 상태들과 동일하다는 점에 유의한다.

도 22b의 검사로부터, 정상-상태 출력 전압은 위의 분석과 유사하게 유도될 수 있다.

상태 P1에서, V(CF1) + V(CF2) + VP = VV, 그러나 상태 P3에서, VP = V(CF1) = V(CF2), 따라서 V(CF1) = V(CF2) = VP = VV/3.

상태 P4에서, VN = -V(CF1), 따라서 VN = -VV/3.

상태 P2에서, VM = -(V(CF1) + V(CF2) - VN), 따라서 VM = -VV.

도 22a는, 이 모드의 상기 각 상태에서 도 Ca의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다른 동작 모드들과 공통으로, 다양한 상태들이 임의의 순서, 예를 들어, P1, P2, P3, P4 ... 또는 P1, P4, P1, P2, P1, P3, P1로 시퀀싱되거나, 부하 전류 수요 및 드룹에 따라 일부 사이클에서는 일부 상태들이 생략될 수도 있다.

제14 동작 모드에서, 도 19a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/2의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 23b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 19a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 23b는 각 페이즈에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 23b의 검사로부터, 정상-상태 출력 전압은 위의 분석과 유사하게 유도될 수 있다.

상태 P2 및 P3으로부터, VQ = V(CF1), VM = -V(CF1), VP = V(CF2), VN = -V(CF2).

P1로부터, V(CF2) + VP = VV, 그러나 V(CF2) = VP이므로, VP = VV/2이고 V(CF2) = VV/2.

또한 P1로부터, V(CF1) = VV, 따라서 VQ = V(CF1) = VV이고 VM = -V(CF1) = -VV.

상태 P4는 도 19a의 스위치들로 실현가능한 선택사항적 상태이며, 여기서 CF2는 CRN과 직렬로 배치된다: 따라서 CF2 상의 임의의 드룹은 실제로 이 상태로의 천이 이후에 VN을 더욱 부극성이 되게 하는 것을 돕는다.

도 23a는, 이 모드의 상기 각 상태에서 도 Ca의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다른 동작 모드들과 공통으로, 다양한 상태들이 임의의 순서, 예를 들어, P1, P2, P3, ... 또는 P1, P4, P1, P2, P1, P3, P1로 시퀀싱되거나, 부하 전류 수요 및 드룹에 따라 일부 사이클에서는 일부 상태들이 생략될 수도 있다.

제15 동작 모드에서, 도 19a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 24b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 19a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 24b는 각 페이즈에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 24b의 검사로부터, 정상-상태 출력 전압은 위의 분석과 유사하게 유도될 수 있다.

상태 P1에서, V(CF1) = VQ =V(CF2) = VP = VV. 상태 P2에서, VN = VM = -V(CF1) = -VV.

도 24a는, 이 모드의 상기 각 상태에서 도 19a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다른 동작 모드와 공통으로, 다양한 상태들이 임의의 순서로 시퀀싱될 수 있고, 일부 상태들은 부하 전류 수요 및 드룹에 따라 일부 사이클에서 생략될 수 있다.

제16 동작 모드에서, 도 19a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드들(VP, VN)에서 +/-2*VV의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 25b는, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 19a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 25b는 각 페이즈에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 25b의 검사로부터, 정상-상태 출력 전압은 위의 분석과 유사하게 유도될 수 있다.

상태 P1에서, V(CF1) = V(CF2) = VQ = VV.

상태 P2에서, VP = V(CF1) + V(CF2) = 2*VV

상태 P3에서, VM = -V(CF1) = -VV이고, VN = -(V(CF1) + V(CF2) = -2*VV.

도 25a는, 이 모드의 상기 각 상태에서 도 19a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다른 동작 모드들과 공통으로, 다양한 상태들이 임의의 순서로 시퀀싱될 수 있고, 일부 상태들은 부하 전류 수요 및 드룹에 따라 일부 사이클에서 생략될 수도 있다. 상태 P4는 위의 정상 상태 전압과 호환되는, 기존의 스위치들을 이용하는 선택사항적인 여분의 상태이고, 따라서 원한다면 다른 상태들과 인터리브될 수도 있다.

위의 제11 내지 제16 모드에서 설명된 바와 같이, 도 19a의 스위치 매트릭스는, 제1 쌍의 출력 노드(VP, VN)에서 +/-2*VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4 또는 +/-VV/6의 쌍극성 출력 전압을 제공하고, 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV의 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

상기에서는 별개로 스위치 매트릭스의 개개 동작 모드 및 각 모드에서 이용된 특정 스위칭 경로들을 설명하고 있지만, 도 19a의 스위칭 경로들 모두가 제공될 때 스위치 매트릭스의 동작 모드는 사용시에 달라질 수 있고, 따라서, 스위치 매트릭스는 제1 쌍의 출력 노드(VP, VN)에서 +/-2*VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4 또는 +/-VV/6로 이루어진 그룹으로부터 제어기에 의해 선택가능한 제1 쌍극성 전압을 제공하면서 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV의 쌍극성 전압을 제공하도록 동작할 수 있다는 것은 명백할 것이다.

즉, 도 19a의 스위치 매트릭스는, 제1 쌍의 출력 노드(VP, VN)에서 가변의 제1 쌍극성 전압을 제공하고 제2 쌍의 출력 노드(VQ, VM)에서 고정된 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 26a는, 스위칭 경로망이 명확하게 도시되어 있는, 도 19a와 유사한, 또 다른 스위치 매트릭스의 회로도를 도시한다. 도 26b는 도 26a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.

이 스위치 매트릭스는 도 19a의 스위치 매트릭스의 모든 스위치를 포함하지만, 3개의 추가 스위칭 경로가 제공된다: 제4 플라잉 커패시터 단자(CF1B)와 입력 노드(VV) 사이에 제공된 S1BVQ; 제1 플라잉 커패시터 단자(CF2A)와 입력 노드(VV) 사이에 제공된 S2AVV; 및 제1 플라잉 커패시터 단자(CF2A)와 기준 노드(VG) 사이에 제공된 S2AVG.

또한, 이 스위치 매트릭스는 도 13a의 스위치 매트릭스의 모든 스위치를 포함하지만, 제3 플라잉 커패시터 단자(CF1A)와 제2 플라잉 커패시터 단자(CF2B) 사이에 하나의 추가 스위칭 경로(S1A2B)가 제공되어 있다.

도 26a의 스위치 매트릭스는 도 19a의 스위치 매트릭스의 스위칭 경로들 모두를 포함하므로, 제1 및 제2 출력 노드들(VP, VN)에서 +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4 또는 +/-VV/6의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 제11 내지 제16 모드들에서 동작할 수 있다.

그러나 또한, 도 26a의 스위치 매트릭스는 도 13a의 스위치 매트릭스의 스위칭 경로들 모두를 포함하므로, 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV, +/-VV/2, +/-VV/4 또는 +/-VV/6의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 제1 내지 제4 및 제7 내지 제10 모드들에서 동작할 수 있다.

게다가, 이 스위치 매트릭스는 도 4a의 스위칭 경로들 모두 외에도, 스위칭 경로(S1A2B)를 포함하므로, 제1 및 제2 출력 노드들(VP, VN)에서 +/-(3/2)*VV의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 제5 모드에서 또한 동작할 수 있다.

또한, 후술되는 바와 같이, 도 26a의 스위치 매트릭스는 그에 따라 제1 및 제2 출력 노드들(VP, VN)에서 +/-3VV의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 제17 모드에서 동작할 수 있다.

도 27b는, 제17 모드에서, 출력 노드들에서 상기 전압들을 제공하기 위해 이용될 수 있는 도 26a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 27b는 각 페이즈에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 27b의 검사로부터, 정상-상태 출력 전압은 위의 분석과 유사하게 유도될 수 있다.

상태 P1에서, V(CF1) = VV = VQ.

상태 P2에서, V(CF2) = V(CF1) + VQ = 2*VV

상태 P1에서, VP = V(CF1) + V(CF2) = VV + 2*VV = 3*VV

상태 P3에서, VM = -V(CF1) = -VV이고 VN = -(V(CF1) + V(CF2) = -3*VV.

도 27a는, 이 모드의 상기 각 상태에서 도 26a의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다른 동작 모드와 공통으로, 다양한 상태들이 임의의 순서로 시퀀싱될 수 있고, 일부 상태들은 부하 전류 수요 및 드룹에 따라 일부 사이클에서 생략될 수 있다.

도 28a는, 스위칭 경로망이 명확하게 도시되어 있는, 도 26a와 유사한, 또 다른 스위치 매트릭스의 회로도를 도시한다. 도 28b는 도 28a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.

이 스위치 매트릭스는 도 26a의 스위치 매트릭스의 모든 스위치를 포함하지만, 2개의 추가 스위칭 경로가 제공된다: 제4 플라잉 커패시터 단자(CF1B)와 입력 노드(VV) 사이에 제공되는 S1BVV; 제4 플라잉 커패시터 단자(CF1B)와 출력 노드(VN) 사이에 제공되는 S1BVN.

도 28a의 스위치 매트릭스는 도 26a의 스위치 매트릭스의 스위칭 경로들 모두를 포함하므로, 제1 및 제2 출력 노드(VP, VN)에서 +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4 또는 +/-VV/6의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 제11 내지 제17 모드에서 동작할 수 있고, 또한 제1 및 제2 출력 노드(VP, VN)에서 +/-(3/2)*VV, +/-VV, +/-VV/2, +/-VV/4 또는 +/-VV/6의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 제1 내지 제4 모드와 제6 내지 제10 모드에서 동작할 수 있다.

게다가, 이 스위치 매트릭스는 스위칭 경로(S1BVV)를 포함하므로, 제1 및 제2 출력 노드들(VP, VN)에서 +/-2*VV의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV/2의 제2 쌍극성 출력 전압을 제공하도록 제6 모드에서 또한 동작할 수 있다.

또한, 후술되는 바와 같이, 도 28a의 스위치 매트릭스는 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/5의 제1 쌍극성 출력 전압을 제공하고 제3 및 제4 출력 노드들(VQ, VM)에서 +/-VV의 제2 쌍극성 출력 전압을 제공하도록 제18 모드에서 동작할 수 있다.

도 29b는, 출력 노드들에서 상기 전압들을 제공하기 위해 제18 모드에서 이용될 수 있는 도 28a의 전하 펌프의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 29b는 각 페이즈에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

제1 상태 P1, 제2 상태 P2, 및 제4 상태 P4는, 도 20b의 제1 상태 P1, 제2 상태 P2, 및 제5 상태 P5와 동일하다는 점에 유의한다.

도 29b의 검사로부터, 정상-상태 출력 전압은 위의 분석과 유사하게 유도될 수 있다.

상태 P4에서, VP = CF2, 그러나 상태 P5에서 = VN = -V(CF2), 따라서 VN = -VP.

그러나 상태 P3에서, V(CF1) = V(CF2) + VP - VN, 따라서 V(CF1) = 3*V(CF2)

상태 P1로부터, VV = V(CF1) + V(CF2) + VP

V(CF1) 및 VP를 대체하면,

VV = 3*V(CF2) + V(CF2) + V(CF2) = 5*VV, 따라서 V(CF2) = VV/5.

따라서 상태 P4로부터, VP = V(CF2) = VV/5

그리고 상태 P5로부터, VN = -V(CF2) = -VV/5

상태 P2로부터, VM = -((CF1) + V(CF2) -VN) = -5*(VV/5) = -VV

마지막으로 상태 P1에서의 직접 접속으로부터, VQ = VV.

도 29a는, 이 모드의 상기 각 상태에서 도 Ca의 전하 펌프의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 다른 동작 모드와 공통으로, 다양한 상태들이 임의의 순서로 시퀀싱될 수 있고, 일부 상태들은 부하 전류 수요 및 드룹에 따라 일부 사이클에서 생략될 수 있다.

도 28a의 스위치 매트릭스는, 제1 쌍의 출력 노드(VP, VN)에서 +/-3*VV, +/-2*VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5, 또는 +/-VV/6의 쌍극성 출력 전압을 제공하는 한편, 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV의 쌍극성 출력 전압을 제공하도록 상기 제11 내지 제18 모드에서 동작할 수 있다. 도 28a의 스위치 매트릭스는 또한, 제1 쌍의 출력 노드(VP, VN)에서 +/-2*VV, +/-(3/2)*VV, +/-VV, +/-VV/2, +/-VV/4 또는 +/-VV/6의 쌍극성 출력 전압을 제공하는 한편, 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV/2의 쌍극성 출력 전압을 제공하도록 상기 제1 내지 제10 모드에서 동작할 수 있다.

상기에서는 스위칭 경로망의 특정 스위치들이 이용될 때 단일의 출력 전압을 제공하는 상황을 설명하고 있지만, 도 28a의 스위칭 경로들 모두가 제공될 때 스위치 매트릭스는 제1 쌍의 출력 노드(VP, VN)에서 +/-3*VV, +/-2*VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6로 이루어진 그룹으로부터 제어기에 의해 선택가능한 제1 쌍극성 전압을 제공하면서 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV의 쌍극성 전압을 제공하도록 동작할 수 있다는 것은 명백할 것이다. 또한, 스위치 매트릭스는, 제1 쌍의 출력 노드(VP, VN)에서 +/-2*VV, +/-(3/2)*VV, +/-VV, +/-VV/2, +/-VV/4 또는 +/-VV/6로 이루어진 그룹으로부터 제어기에 의해 선택가능한 제1 쌍극성 전압을 제공하는 한편, 제2 쌍의 출력 노드(VQ, VM)에서 +/-VV/2의 쌍극성 전압을 제공하도록 동작할 수 있다.

즉, 도 28a의 스위치 매트릭스는, 제1 쌍의 출력 노드(VP, VN)에서 가변의 제1 쌍극성 전압을 제공하고 제2 쌍의 출력 노드(VQ, VM)에서 고정된 또는 선택된 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 30은, 스위칭 경로망이 명확하게 도시되어 있는, 또 다른 스위치 매트릭스인, 도 28a와 유사한, 스위치 매트릭스의 회로도를 도시한다. 이 스위치 매트릭스는 도 28a의 스위치 매트릭스를 포함하지만, 추가의 전압 입력 노드(VW) 및 스위칭 경로들(S1AVW 및 S2AVW)과 선택사항으로서 S1BVW를 포함한다.

제어기가 입력 전압(VV)이 아니라 추가 입력 전압(VW)을 선택하는 경우에, 스위칭 경로(S1AVV 및 S2AVV)(및 적용가능한 경우 S1BVV)는 전술된 제1 내지 제18 스위칭 모드들의 스위칭 페이즈들 모두에서 개방된 채로 남아 있고, 스위칭 경로들(S1AVW 및 S2AVW)(및 적용가능한 경우 S1BVW)은 그들의 위치에서 이용된다.

이들 추가 스위치들은 전하 펌프가 VV 또는 VW로부터 공급되는 것을 허용한다. VV와 VW가 둘다 동시에 이용가능하지만 상이한 전압이라면, 이것은 더 넓은 범위의 출력 전압, 즉, VV로부터 유도가능한 것과 VW로부터 유도가능한 것들의 조합을 허용한다. 일부 경우에, 예를 들어 호스트 장치가 5V USB 포트로부터 또는 USB 접속이 없을시에 3V 배터리-유도형 공급기로부터 전력을 공급받는 경우 한 번에 하나만 선택될 수 있다.

어느 경우든, 스위치들의 직렬 접속으로부터 생기는 오옴 손실을 피하기 위해, VV와 VW 사이에서 업스트림 선택기 스위치를 이용하는 것이 아니라, 이들 병렬 스위치들을 이용하는 것이 바람직하다.

단일 추가 입력 전압(VW)만이 도시되어 있지만, 당업자라면 이해하는 바와 같이, S1AVW 및 S2AVW(및 필요하다면 S1BVW)와 유사한 적절한 추가 스위칭 경로를 제공함으로써 임의 개수의 추가 입력 전압이 이용될 수 있다.

도 28a의 전하 펌프에 기초한 전하 펌프만이 도 30에 도시되어 있지만, 도 4a, 9a, 11a, 13a, 18a, 19a 및 26a의 전하 펌프는 추가의 입력 전압(들)을 제공하기 위해 유사한 방식으로 수정될 수 있다는 것이 명백할 것이다.

앞서 언급한 바와 같이, 스위칭 경로는 하나의 스위치를 포함하거나, 아마도 복수의 스위치를 포함하는 등가의 네트(net)를 포함할 수 있다. 도 31a는, 스위칭 경로망이 명확하게 도시되어 있는, 이러한 네트를 포함하는 스위치 매트릭스의 회로도를 도시한다. 도 31b는 도 31a의 스위치 매트릭스 내의 스위칭 경로망의 도면을 도시한다.

여분의 경로들은 도 31b를 도 13b와 비교함으로써 가장 명확하게 식별될 수 있다. 도시된 망들은 유사하지만, 도 31b는, VN 또는 VM으로의 스위칭 경로들에 접속된 플라잉 커패시터 단자들(CF1B, CF2B 및 CF2A)로의 여분의 스위칭 경로들과 다른 스위칭 경로들이 끝나는 추가 노드 XX, YY, ZZ를 도시하고 있다. 예를 들어, 도 31b에서, CF2의 정극성 플레이트(노드 CF2A)는 여전히 스위칭 경로를 통해 VN에 직접 접속되지만, 추가의 스위칭 경로와 노드 ZZ를 통해 다른 스위칭 경로들에 접속되고, 여기서 CF2A에 이전에 접속된 다른 스위칭 경로들은 이제 끝난다.

도 31a는 본질적으로 도 13a의 스위치 매트릭스를 도시하고 있지만, 3개의 추가 스위칭 경로를 도시한다. 제1 추가 스위칭 경로는 제1 플라잉 커패시터 단자(CF2A)와 ZZ로 라벨링된 노드 사이에 위치한다. 제2 추가 스위칭 경로는 제2 플라잉 커패시터 단자(CF2B)와 ZY로 라벨링된 노드 사이에 위치한다. 제3 추가 스위칭 경로는 제4 플라잉 커패시터 단자(CF1B)와 XX로 라벨링된 노드 사이에 위치한다.

도 31a 및 도 31b로부터 알 수 있는 바와 같이, 추가의 스위칭 경로들은 제2 및 제4 출력 노드(VN, VM)에 접속된 스위칭 경로들 상의 스트레스를 줄이는 역할을 한다. 특히, 각각의 커패시터 단자들(예를 들어, CF2A)이 VM 또는 VN으로 스위칭되는 상태들 동안에 이들 여분의 스위칭 경로들이 비활성화된다면, 추가된 스위칭 경로(예를 들어, ZZ)의 다른 끝으로부터 고 전압 노드들 VV, VP 또는 VQ로의 다른 개방된 스위칭 경로들(예를 들어, S2AVP, S2AVV)의 근처 단자들은 부극성 전압 VM 또는 VN에 더 이상 접속되지 않아서, 최대 전압 스트레스(예를 들어, VV-VN)에 놓이지 않는다. 이러한 상태에서, 노드 ZZ는 (예를 들어, S2AVG에 의해) 접지에 접속된다. 즉, 추가의 스위칭 경로들은 임의의 하나의 스위칭 경로 양단의 최대 전압과 그 컴포넌트 물리적 스위치를 감소시키는 작용을 하여, 이들 스위칭 경로들을 구현하기 위해 더 작거나 더 간단한 스위칭 구조가 이용되는 것을 허용하므로 유익하다.

소정 노드들에서의 접속에 관여하는 이들 추가 스위칭 경로들은, 각 스위칭 상태에서 전압 노드들(VP, VN, VQ, VM, VV, 및 VG)로의 플라잉 커패시터 노드들의 접속에 영향을 주지 않는다. 설명된 T-스위치 구조는 이들 노드들의 요구되는 상호접속을 구현하기 위한 변종 방법으로서만 역할한다.

부하를 줄이기 위해 단 3개의 추가 스위칭 경로가 제공되지만, 스위치 매트릭스의 스위칭 요소들 양단의 스트레스를 줄이기 위해 3개보다 적거나 더 많은 추가 스위칭 경로가 제공될 수 있다는 것은 명백할 것이다.

도 32a는, 전술된 제1 내지 제18 모드들 중 임의의 하나 또는 그 이상에서 동작가능한 전하 펌프 회로(202)를 포함하는, 오디오 출력 체인(200)을 개략적으로 도시한다.

도 32a로부터 알 수 있는 바와 같이, 전하 펌프 회로(202)는, 스위치 매트릭스 또는 스위칭 경로망(204), 및 원하는 출력 전압들을 제공하도록 스위치 매트릭스(204)의 다양한 스위칭 경로들의 개방, 즉, 인에이블링(enabling), 및 폐쇄, 즉, 디스에이블링(disabling)을 제어하기 위한 스위치 제어기(206)를 포함한다. 스위치 매트릭스(204)는 다양한 노드들을 선택적으로 함께 접속하도록 동작할 수 있다. 이들 노드들은, 전하 펌프 회로가 사용 중에 있을 때, 입력 공급 전압(VV), 기준 또는 접지 전압(VG), 제1 및 제2 플라잉 커패시터(CF2, CF1), 및 2쌍의 출력 노드(VP, VN) 및 (VQ, VM)와의 접속을 위한 전하 펌프 회로 상의 단자들일 수 있다. 제1, 제2, 제3, 및 제4 비축 커패시터(CRP, CRN, CRQ, CRM)는, 전술된 바와 같이, 출력 노드쌍으로의 영구 접속용으로 이용시에 배열된다.

제어 데이터(208)는, 전하 펌프 회로(202)의 스위치 제어기(206)를 제어하도록 동작할 수 있는 전하 펌프 제어 블록(210)에 제공된다. 제어 데이터(208)는 볼륨 제어 신호, 즉, 이득 신호일 수 있다. 제어 데이터는 또한 셧-다운/스타트-업 신호를 포함할 수도 있다.

신호 데이터(212)는 신호 경로 블록(214)에 제공된다. 신호 데이터는 디지털 또는 아날로그 데이터일 수 있고, 소정의 업스트림(아날로그 또는 디지털) 이득을 이미 거쳤을 수도 있다. 또한, 신호 데이터(212)는 오디오 데이터일 수도 있다.

신호 경로 블록(214)은 입력(213)에서 신호 데이터(212)를 수신하고 이 신호 데이터를 출력 구동기(218)에 결합한다. 출력 구동기(218)는, 전하 펌프(202)의 공급(VP, VN)으로부터 전력을 공급받는 적어도 출력단(222)을 포함한다. 이 예시된 예에서, 전하 펌프(202)의 공급(VQ, VM)으로부터 전력을 공급받을 수 있는 선행 증폭기단(220)도 역시 포함된다.

기타의 회로(216), 예를 들어, DAC 또는 전치 증폭기 이득단이 입력(213)으로부터 출력 구동기(218)로의 경로에 제공될 수 있다. 이러한 기타의 회로(216) 중 일부는 VQ, VM으로부터 전력을 공급받을 수도 있다. 사실상 일부 실시예들에서, 이 선행 회로(216)의 일부 및 218의 일부 또는 모든 선행단들은, 예를 들어, VM 상의 가능한 노이즈로부터 일부 민감한 스테이지들을 격리하기 위해 VQ, VM이 아닌 VQ, GND로부터 공급받을 수 있다.

도 32a에는 도시되지 않았지만, 전하 펌프 회로(202)의 VQ, VM, 출력들로부터 전력을 공급받거나 받지 않을 수 있는 기타의 회로가 제공될 수 있다. 예를 들어, 이 기타의 회로는 디지털 공급 DVDD 및 DVSS로부터 전력을 공급받을 수 있는 디지털 필터링 또는 디지털 지연단, 및 아마도, (DVDD, DVSS)으로부터 (VQ, VG) 또는 (VQ, VM)으로 논리 레벨을 변환하는 디지털 레벨-쉬프팅 회로를 포함할 수 있다.

또한, 신호 경로 블록(214)에는, 제어 데이터(208)에 의해 제어되는, 이득/볼륨 조절이 포함될 수도 있다. 이득/볼륨 조정은, 디지털적으로, 즉, DAC(미도시) 이전에, 또는 아날로그 비-최종단에서 아날로그 방식으로, 또는 출력 구동기(218)에서/부근에서 수행될 수 있다.

신호 경로 블록(214)의 출력(224)은, 가능하게는 모노 또는 스테레오 잭과 같은 커넥터(미도시)를 통해, 헤드폰, 스피커, 라인 부하, 또는 햅틱 또는 압전 트랜스듀서 또는 초음파 트랜스듀서와 같은 다른 타입의 트랜스듀서일 수도 있는 부하(미도시)에 제공된다. 따라서, 오디오 신호는, 음악이나 말 등과 같은 가청음으로/으로부터 변환된 데이터를 포함할 수 있지만, 오디오 신호는 추가로 또는 대안으로서 햅틱 트랜스듀서 등을 구동하기 위한 초음파 데이터 및/또는 파형을 포함할 수 있다는 것을 이해할 것이며, 용어 "오디오", "오디오 신호", 및 "오디오 출력 체인"은 그에 따라 이해되어야 한다.

전하 펌프 회로(202)는 출력 전압(VP, VN, VQ 및 VM)을 제공하여 신호 경로 블록에 전력을 공급한다. 제1 출력 전압쌍(VP, VN)은 증폭기 출력단(222)에 제1 쌍극성 전압을 제공하고 제2 출력 전압쌍(VQ, VM)은 제2 쌍극성 출력 전압을 선행 증폭기단(220) 및/또는 선행 회로(216)에 제공할 수 있다.

제1 내지 제18 모드에서 전술된 바와 같이, 공칭 제1 출력 쌍극성 전압은 +/-2*VV; +-3/2*VV; +/-VV; +/-VV/2; +/-VV/4; 또는 +/-VV/6 중 하나가 되도록 선택될 수 있고, 공칭 제2 출력 쌍극성 전압은 +/-VV/2이 되도록 고정 또는 선택될 수 있고, 또는 공칭 제1 출력 쌍극성 전압은 +/-3*VV; +/-2*VV; +/-VV; +/-VV/2; +/-VV/3; +/-VV/4; +/-VV/5; 또는 +/-VV/6 중 하나가 되도록 선택될 수 있고, 공칭 제2 출력 쌍극성 전압은 +/-VV이 되도록 고정 또는 선택될 수 있다. 즉, 스위치 제어기는 이들 전압들에 대응하는 모드들에서 선택적으로 동작하게끔 스위치 매트릭스를 구동하도록 동작할 수 있다.

전하 펌프 회로(202)로부터의 출력 전압(VP, VN, VQ, VM)은 입력 제어 데이터(208)에 기초하여 전하 펌프 제어 블록(210)을 통해 선택될 수 있다. 입력 제어 데이터(208)는, 예를 들어, 신호 데이터(212)와는 독립적일 수 있는 볼륨 제어 신호일 수 있다. 전하 펌프 출력 전압(VP, VN, VQ, VM)은, 그 다음에 지정된 이득에서 최대 입력 신호(212)에 대해서도 클립핑(clipping)을 피하기 위해, 충분한 헤드룸(headroom)을 허용하도록 설정될 수 있다. 그러나, 입력 신호(212)가 지속적으로 최대 예상 진폭보다 작다면, 전하 펌프 출력 전압(VP, VN, VQ, VM)은 불필요하게 클 것이므로 전력을 낭비하게 된다. 따라서, 일부의, 그러나 바람직하게는 모든, 전하 펌프 출력 전압(VP, VN, VQ, VM) 및 아마도 기타의 동작 파라미터들을, 아마도 제어 데이터(208) 외에도, 입력 신호(212)에 의존하게 하는 것이 유익하다.

따라서 전하 펌프 제어(210)는 입력 신호(212)의 크기를 나타내는 신호 Venv를 유도하기 위해 엔벨로프 검출 회로를 포함할 수도 있다. 엔벨로프 검출 회로는 당업자에게 공지된 여러 형태를 취할 수 있다. 엔벨로프 검출 회로는, 예를 들어, 입력 신호의 피크를 검출할 수 있고, 신호 크기에서의 임의의 증가에 대해 비교적 짧은 공격 시간으로 신속하게 응답하지만, 입력 신호에서의 임의의 감소에 대해 더 긴 감쇠 시간으로 더 느리게 반응한다. 신호 Venv로부터, 전하 펌프 제어기(210)는 전하 펌프 제어 신호(CPC)를 유도하여 전하 펌프 회로(202)의 스위치 제어기(206)에 출력할 수 있다.

따라서 제어 신호(CPC)는 신호 데이터(212)의 엔벨로프의 크기를 나타날 수 있다. 그 다음에 전하 펌프 회로(202)는 대응하는 출력 전압(VP, VN 및/또는 VQ, VM)을 공급하도록 제어 신호(CPC)에 기초하여 제어될 수 있다. 따라서 전하 펌프 회로(202)의 출력 전압들은 제어 신호(CPC)에 따라 변동하여, 비교적 큰 엔벨로프가 전하 펌프 회로에 의해 비교적 높은 전압이 공급되게 하고, 역으로, 작은 엔벨로프는 전하 펌프 회로에 의해 비교적 작은 전압이 공급되게 한다. 엔벨로프 검출기 회로가 비교적 짧은 공격 시간을 이용한다면, 이것은, 신호 데이터(212)에서의 빠른 스파이크가 엔벨로프 검출 회로에 의한 빠른 반응을 야기하고, 이에 따라 공급 전압을 증가시키기 위해 빠른 응답이 이루어질 수 있는 반면, 긴 감쇠 시간은, 하나의 고-진폭 신호 피크 뒤에는 곧 또 다른 것이 뒤따를 가능성이 높기 때문에 제어 신호의 불필요한 스위칭을 피할 것임을 보장할 것이다.

엔벨로프 검출 회로의 또 다른 예는, 입력 신호의 엔벨로프 Venv를 검출하여 이것을 어떤 임계치와 비교하는 검출기를 포함할 수 있다. 검출된 엔벨로프가 임계치 아래이면, 전하 펌프 회로(202)는 비교적 낮은 전압을 제공하도록 제어될 수 있고, 검출된 엔벨로프가 임계치 위이면, 전하 펌프 회로(202)는 비교적 높은 전압을 제공할 것이다. 절감되는 것보다 더 많은 에너지를 낭비할 수도 있는 전하 펌프 전압 레벨들 사이의 비생산적인 스위칭을 피하기 위해, 비교에 적용되는 일부 히스테리시스(hysteresis)가 있을 수 있거나, 전하 펌프(202)가 제어 신호(CPC)를 통해 그 출력 전압(들)을 줄이도록 명령받는 것이 허용되기 이전에 부과되는 최소 타임아웃이 있을 수도 있다.

더 일반적으로는, 엔벨로프 검출 회로는 명시적인 피크 검출기 또는 실제 신호 Venv를 포함하지 않을 수 있지만, 전하 펌프 제어 신호는, 다른 수단, 예를 들어, 피크 검출없이 입력 신호 데이터(212)에 결합된 비교기에 의해 생성될 수 있고, 비교기는 일종의 엔벨로프 검출을 효과적으로 제공하고 전하 펌프 제어 신호를 생성하기 위해 히스테리시스 및/또는 타임아웃을 가진다.

공격 및 감쇠 시간 제약, 또는 히스테리시스 또는 타임아웃에 따라, 엔벨로프 검출기로부터 출력된 신호 Venv는 순시적 입력 신호(212)를 더 근접하게 또는 덜 근접하게 따를 수 있다. 이것은 본질적으로 순시적 입력 신호를 추적할 수 있다.

앞서 언급된 바와 같이, 출력 구동기(218) 및/또는 블록(216)의 요소들은 출력 신호가 되는 것에 이득을 적용하기 위한 수단을 포함할 수 있다. 엔벨로프 검출기는 바람직하게는 이들 이득 블록들 이전의 신호 데이터를 취하여, 출력 구동기(218) 또는 그에 선행하는 임의의 회로(216)에서 겪게 되는 임의의 처리 지연 이전에 입력 신호가 샘플링된다. 특히, 회로(216)는, 신호에 처리 지연을 도입할 수 있는 오버-샘플링 DAC(미도시)에 선행하는 디지털 보간 필터(미도시)를 포함할 수 있다. 임의의 이러한 지연은 임의의 피크 검출기의 공격 시간에 관한 요건을 완화하고, 갑작스런 신호 스파이크에 기인한 과부하를 피하기 위해 제시간에 전하 펌프(202)에게 그 출력 전압(들)을 램프업(ramp up)할 더 많은 시간을 줄 것이다. 엔벨로프 검출기는 비대칭 지연을 포함하여, 신호 레벨에서의 임의의 증가에 대해서는 신속한 응답을 허용하지만, 신호가 상기 처리 지연을 통해 전파되기 이전에 전하 펌프 출력이 감쇠하는 것을 피하기 위해 그 출력 이전의 지연이 감쇠를 시작하도록 허용된다.

그러나, 구동기(218)로부터의 출력 신호의 스윙은 이 가변 이득에 종속되기 때문에, 신호 샘플링된 업스트림은 출력 신호를 직접 나타내지 않는다. 엔벨로프 검출기로의 인가를 위해 신호가 탭 오프되는(tapped off) 지점으로부터 하류에 적용된 이 이득의 효과에 대해 보정하기 위한 몇 가지 방법이 있다: 인가된 입력 신호(212)와 전하 펌프 제어 블록(210) 내의 엔벨로프 검출기 사이의 경로에 등가 이득이 삽입될 수 있다; 엔벨로프 검출기 출력 신호는 신호 경로에 적용된 이득을 허용하도록 진폭이 조절될 수 있다; 엔벨로프 검출기 출력 신호에 적용되는 임계치 레벨은 프로그램된 이득을 보상하도록 조절될 수 있다.

즉, 전하 펌프(202)는, 이득 제어, 또는 볼륨, 신호에 의해 제어되는 이득의 소정 인가 이전에 입력 오디오 신호로부터 유도된 전하 펌프 제어 신호에 의해 제어될 수 있고, 전하 펌프 제어 신호는 이득 제어, 또는 볼륨, 신호에 따라 조절된다.

전하 펌프 제어 블록(210)은 증폭기 블록(218)의 단(stage)들의 바이어스 전류를 제어하기 위한 출력을 가질 수도 있다. 예를 들어, 구동기단(218)으로부터 출력되는 신호가 작을 것으로 예측될 수 있다면, 예컨대 입력 신호 크기 또는 볼륨 설정에 기초하여, 너무 많은, 또는 사실상 임의의, 왜곡을 야기하지 않고 적어도 출력단의 바이어스를 줄이는 것이 가능할 것이다. 출력 구동기가 낮은 이득으로 설정된다면, 총 출력 노이즈에 대한 선행단들의 기여는 줄어들 수 있어서, 이들 단들의 입력단 바이어스는 이 출력 노이즈에 중요한 영향을 미치지 않고 줄어들 수 있다. 이들 바이어스는 편리하게도 전하 펌프 제어 블록(210)을 통해 제어될 수 있다.

전하 펌프 제어 블록(210)으로부터의 제어 신호는 스위치 제어기(206)에 제공된다. 스위치 제어기(206)는 전하 펌프(202)의 스위치 매트릭스(204) 내의 스위치들에 대한 구동 신호를 출력한다.

스위치 제어기(206)는 전하 펌프 제어(210)로부터의 제어 신호에 기초하여 스위치 매트릭스(204)를 제어하여 VP, VN에서 쌍극성 출력 전압의 선택된 값을 생성하도록 필요한 스위치 선택 및 페이징을 제공할 수 있다. 전술된 바와 같이, VP, VN에서의 공칭 쌍극성 출력 전압은, +/-2VV, +-3/2VV, +/-VV, +/-VV/2, +/-VV/4 또는 +/-VV/6이 되도록 선택될 수 있다. 또한, 스위치 제어기(206)는 전하 펌프 제어(210)로부터의 제어 신호에 기초하여 스위치 매트릭스(204)를 제어하여 (VQ, VM)에서 선택된 쌍극성 출력 전압을 생성하도록 필요한 스위치 선택 및 페이징을 제공할 수 있다. 전술된 바와 같이, VQ, VM에서의 공칭 쌍극성 출력 전압은 +/-VV 또는 +/-VV/2이 되도록 선택될 수 있다.

스위치 제어기(206)는, 경부하가 예상될 때에는 스위칭 활동을 줄이지만 중부하가 예상될 때에는 과도한 리플(ripple)을 생성하지 않기 위하여, 제어 데이터(208), 예를 들어, 볼륨 제어 신호, 또는 엔벨로프 검출기 출력 신호에 기초하여, 스위치 매트릭스(204)를 제어하여 전하 펌프의 다른 동작 파라미터들, 예를 들어, 스위치 매트릭스(204)의 스위치들의 스위칭의 빈도 또는 시퀀싱을 변동시킬 수 있다.

따라서, 스위치들의 스위칭 빈도 또는 상태들의 시퀀스 또는 선택 또는 전하 펌프(202)의 기타의 동작 파라미터들은, 스위치 제어기로부터의 피드 포워딩된 제어 신호에 따라 조절될 수 있다. 그러나, 일부 실시예들에서 스위치들의 스위칭 또는 기타의 동작 파라미터들은 전하 펌프 출력 노드들로부터 피드백된 신호들에 의해 영향을 받을 수 있다.

도 32b를 참조하면, 이 도면은 피드백된 전하 펌프 출력 신호에 의해 그러한 제어를 인에이블하는 회로의 실시예를 나타낸다. 도 32a에서와 같이, 전하 펌프 제어 블록(210)은, 적절한 전하 펌프 쌍극성 출력 전압(VP, VN) 및 (VQ, VM)을 생성하도록 스위치 제어 블록(206)에 의해 제어되는 스위치 매트릭스, 즉, 스위치망(204)을 포함하는 전하 펌프(202)를 제어하는 것으로 도시되어 있다. 도 32b에서, 스위치 제어 블록(206)의 실시예의 더 많은 상세사항이 명료하게 도시되어 있다. 스위치 제어 블록(206)은 제어 로직 블록(252)의 제어하에 스위치 매트릭스의 스위치들을 구동하는 시퀀서(250)를 포함하는 것으로 도시되어 있고, 제어 로직 블록(252)은, 시퀀서(250)에 인가하기 전에 인입 클록 CK의 주파수를 분할하는 클록 분할기(254)에 대한 분할 비율 N을 선택할 수 있고, 시퀀서(250)가 시퀀싱할 다양한 저장된 시퀀스들 중 하나를 선택할 수 있다. 제어 로직(252)은 또한, 다양한 다른 입력들에 따라 차례로 후술되는 다양한 다른 출력들에 의해 시퀀서 출력을 제어한다.

앞서 언급한 바와 같이, 스위치들을 스위칭하는데 있어서 전하 펌프(202)에 의해 소비되는 전력은, 스위칭 시퀀스를 중단하고, 필요한 스위치들을 스위칭하는데 관여된 에너지를 소비할 가치가 있을 정도로 충분히 비축 커패시터(CRP, CRN, CRQ, CRM) 상의 전압이 드룹했을 때에만 스위치들을 활성화함으로써 줄어들 수 있다. 전압 드룹은, 실제의 출력 전압을, 예컨대 용인가능한 전압 드룹과 동일한 양만큼 타겟 전압보다 작은 전압과 동등한 비교 전압과 비교하고 이러한 비교의 결과를 비교 제어 신호로서 스위치 제어기(206) 내의 제어 로직(252)에 전달하여 시퀀싱을 중단함으로써 검출될 수 있다.

도 32b에서, 전하 펌프 출력 전압(VP)은 비교기(256)에 입력되는 것으로 도시되어 있고, 여기서 이것은 다중입력 다중출력 멀티플렉서(258)에 입력되는 복수의 비교 전압(VenvP, Vref1, Vref2, VV/2-50mV, VV/4.2) 중 하나로부터 선택된 비교 전압 Vcomp와 비교된다. 비교기 출력 신호 Vco는 도시된 제어 로직 블록 내의 적절한 로직에 입력된다. 이 제어 로직 블록(252)은 시퀀서에게 "Stop"이라 라벨링된 입력을 통해 시퀀싱을 중단할 것을 명령할 수 있다.

비교는 등가 수단에 의해 수행될 수도 있다. 예를 들어, 차이 증폭기단(미도시)에 의해 차이 전압이 생성될 수 있고, 이 차이 전압은 공칭 전압과 실제 출력 전압 사이의 차이를 나타내며, 이 차이 전압은 비교기(256)와 유사한 비교기에 의해 허용가능한 드룹을 나타내는 기준과 비교될 수 있다.

유사하게, 출력 전압들 중 2개 사이의 차이 출력 전압, 예를 들어, VP-VN은 차이 증폭기단(미도시)에 의해 생성될 수 있고, 이 차이 전압은 임계치 전압과 비교된다.

어느 경우든, 이 차이 전압의 생성은, 스위칭 스파이크를 평활화하기 위한 일부 저역 통과 필터링, 또는 비교를 드룹의 경사의 임의의 증가에 민감하게 하여 부하의 임의의 증가를 시도 및 예상하기 위한 일부 고역 통과 필터링을 포함할 수 있다.

전술된 전하 펌프 회로의 공칭 출력 전압은, 입력 공급 전압의 유리 분수, 아마도 가분수 또는 배수이므로, 비교 전압 Vcomp는 공급 전압의 이러한 분수의 약간 아래로, 예를 들어, "VV/2 - 50mV" 또는 "VV/4.2"로 라벨링된 설명이 필요없는(self-explanatory) 멀티플렉서 입력보다 약간 아래로 설정될 수 있다. 대안으로서, 비교 전압 Vcomp는, 특히 최대 증폭기 출력 신호가 그 자체로 공급 전압의 분수가 되는 것이 아니라 절대 전압의 관점에서 잘 정의되어 있다면, 아마도 밴드갭 전압 기준과 같은 공급-독립적 전압 기준으로부터 유도되는, 예를 들어, Vref1 및 Vref2로 라벨링된 멀티플렉서 입력과 같은 절대값에 설정될 수 있다.

비교 전압 Vcomp는 고정될 수 있거나, 예를 들어 제어 로직이 멀티플렉서 접속을 변경하거나 수신된 기준 전압의 어떤 다른 변경에 의해 예를 들어 전하 펌프의 선택된 출력 전압에 따라, 사용 동안에 변경될 수도 있다.

비교 전압 Vcomp는, 예를 들어, 도 32b에 도시된 엔벨로프 검출기의 출력 Venv에 기초하여 가변적일 수 있다. 입력 오디오 신호(212)가 작아지면, 비축 커패시터들은 재충전되기 이전에 유사하게 작은 값 또는 어떤 최소 헤드룸 전압으로까지 방전하는 것이 허용되어, 스위칭 에너지를 절감할 것이다.

각각의 비축 커패시터 전압(VQ, VP, VN, VM)은, 각각의 비교 전압에 관하여, 독립적으로 모니터링될 수 있다. 전하 펌프 출력 전압(VN)은 제2 비교기(260)에 입력되어 제어 로직 블록(252)에 의한 이용을 위해 제2 비교기 출력 신호(Vco2)를 생성하는 것으로 도시되어 있다. 편의를 위해 VN은 도시된 바와 같이 비교기(260)로의 입력 전에 반전될 수 있고, 이것은 편리하게도 대칭 응답이 요구되는 경우 공통의 비교 전압이 양쪽 비교기에 이용되는 것을 허용한다.

스위치 제어기(206) 내의 적절한 로직이 그 다음에 Vco 및 Vco2로부터 어느 비축 커패시터 또는 커패시터들이 재충전할 필요가 있는지를 결정할 수 있고, 그에 따라 비대칭 부하에 효율적으로 대처하도록 스위칭 시퀀스를 조절할 수 있다. 제어 로직(252)은, 각각 비축 커패시터(CRP 또는 CRN)를 재충전할 스위칭 상태들에 우선권을 줄 것을 시퀀서에게 명령하는 제어 신호 PP 및 PN을 입력한다. 어떤 비축 커패시터도 재충전이 필요하지 않다면, 비축 커패시터(CRP, CRN, CRQ, CRM)) 중 하나 상의 전압이 그것을 재충전하는 데 필요한 스위칭 에너지를 소비할 가치가 있을 정도로 충분히 드룹할 때까지, 스위칭 시퀀스는 중단, 즉, 정지될 수 있다.

전하 펌프 제어(210) 내의 엔벨로프 검출기가 입력 신호(212)의 크기의 표시를 제공한다면, 이 공통의 크기 신호 Venv는 정극성 VP 및 부극성 VN 전하 펌프 출력 전압 양쪽 모두에 이용될 수 있다. 엔벨로프 검출기가, VenvP 및 VenvN으로서 도시된, 입력 신호의 정극성 및 부극성 엔벨로프의 별개의 표시를 제공한다면, 정극성 및 부극성 전하 펌프 출력 전압에 이용되는 비교 전압은 독립적으로 제어될 수 있고, 특히 입력 신호(212)가 비대칭이라면 접지를 중심으로 더 이상 밸런싱되지 않을 수도 있다. 즉, 전하 펌프 동작 모드의 공칭 쌍극성 전압이 대칭이더라도, 적어도 소정 기간 동안, 실제 쌍극성 출력 전압은 비대칭일 수 있다.

도 32c는 이러한 경우에 대한 입력 신호 파형 및 대응하는 엔벨로프와 전하 펌프 출력 전압 파형을 나타낸다. 정극성 엔벨로프 VenvP는 신호의 빠른 정극성 램프(ramp)를 따르지만, 피크 이후에 다음 번 더 작은 피크가 도달할 때까지 단지 천천히 감쇠한다. 부극성 엔벨로프 VenvN은 신호가 눈에 띄게 부극성으로 될 때까지 미리 설정된 최소값으로 감쇠한다. 이들 엔벨로프들은 또한 미리 설정된 헤드룸 허용량만큼 입력 신호로부터 변위된다(displaced). 전하 펌프 출력 전압(VP)은, 신호 크기, 즉, 부하 전류에 의존하는 속도로 엔벨로프 VenvP로 다시 감쇠하기 전에, VP가 엔벨로프 VenvP로 감쇠될 때마다 비축 커패시터(CRP)가 재충전되면 도약(jump up)한다. 따라서, VP가 정극성으로 램핑할 때 재충전 이벤트는 빈번하지만, 부극성으로 램핑할 때, 특히 신호가 제로 부근 또는 부극성으로 감소할 때는 재충전 이벤트는 비교적 적다. (부극성 신호에서도, 일부 전류가 여전히 CRP로부터 취해져 증폭기 출력단의 요소들에 전력을 공급할 수 있다.) 마찬가지로, CRN은, 대응하는 신호 및 엔벨로프 VenvN이 부극성으로 램핑하고 있는 동안에만 빈번하게 재충전된다.

재충전의 최대 속도에서, 출력 전압은, 이용되고 있는 상태들의 세트, 즉, 모드에 대한 공칭 출력 전압에 가깝게 상승할 수 있다. 예를 들어, 이 최대 전하 펌프 출력 전압은 +/-VV/2일 수도 있다. 더 큰 신호의 우발적인 버스트를 허용하기 위해, 또는 신호가 소정 기간 동안 작아질 경우 효율을 증가시키기 위해, 이용가능한 상태 세트, 즉, 전하 펌프의 동작의 기본 모드가, 예컨대 검출된 엔벨로프에 기초한 제어 신호(CPC)에 따라 변경될 수 있다. 예를 들어 큰 엔벨로프는 +/-VV를 생성할 수 있는 모드로의 모드 변경을 야기하거나, 또는 작은 엔벨로프는 많아야 +/-VV/4만을 생성할 수 있는 모드로의 모드 변경을 야기할 수 있다. 이 경우 전하 펌프의 동작은 피드포워드 및 피드백된 제어 신호 양쪽 모두에 의해 영향을 받을 것이다.

따라서 스위치 제어기(206)는, 전하 펌프 출력 전압으로부터 유도된 비교 제어 신호 또는 신호들을 통한 피드백에 기초하여, 전하 펌프(202)의 동작 파라미터들을 조절하도록, 스위치 매트릭스(204)를 제어할 수 있다. 따라서 스위치 제어기(206)는, 전하 펌프 제어기(210)를 통해 피드포워드된 제어 신호 또는 전하 펌프 출력 전압으로부터 비교를 통해 피드백된 제어 신호에 기초하여, 스위치 매트릭스(204)를 제어할 수 있다. 스위치 제어기(206)는, 피드백 또는 피드포워드된 제어 신호(양쪽의 조합을 이용할 가능성도 포함)에 기초하여, 전하 펌프(202)의 동작 파라미터들을 조절하도록, 스위치 매트릭스(204)를 제어할 수 있다.

스위치 제어기(206)는, 피드백 또는 피드포워드된 제어 신호에 기초하여, 경부하에서는 각 스위치 천이에 요구되는 에너지를 감소시키면서 중부하에서는 공급 강하(supply drop)를 최소화하기 위해 이용되는 일부 또는 모든 스위치들의 크기를 변경하도록 스위치 매트릭스(204)를 제어할 수 있다. 유효 스위치 크기(MOS 트랜지스터 스위치의 경우 W/L)는, 스위치의 병렬 요소들, 예를 들어, MOS 스위치의 병렬 세그먼트들의 스위칭을 활성화 또는 비활성화함으로써 변경될 수 있다. 도 32c는, 큰 스위치 또는 작은 스위치가 요구되는지를 나타내기 위한 논리 입력 "As"와, 각각의 스위치, 예를 들어, MOS 스위치(S1)의 각 부분을 제어하는, 예를 들어, S1A 및 S1B와 같은 2개의 제어선을 갖도록 시퀀서를 도시함으로써 이러한 가능성을 나타내고 있다. 통상 S1A 및 S1B는 양쪽 모두 동일한 신호로 구동되어, 요구시에 S1의 양쪽 부분을 활성화할 것이다. 그러나 제어 로직(252)이 시퀀서의 입력 "As"를 어써팅(assert)하면, S1B에 대응하는 스위치 요소는 비활성화될 수 있으므로, S1의 유효 크기를 감소시킨다. 다른 스위치들, 예를 들어, Sn의 유효 크기도 유사한 제어선쌍 SnA 및 SnB를 통해 유사하게 제어될 수 있다. 모든 스위치들의 크기는 동일한 입력 "As"에 의해 영향을 받을 수 있거나, 유사한 입력을 통해 별개로 제어될 수 있거나, 일부 스위치들의 크기는 일정하게 남아 있을 수 있다.

스위치 제어기(206)는 또한, 피드백 또는 피드포워드된 제어 신호에 기초하여, 스위칭 페이즈들의 클록킹을 제어하는 입력 클록의 가장자리에 적용되는 디더(dither)의 크기를 변경하도록 스위치 매트릭스(204)를 제어할 수도 있다. 디더 신호는, 경부하에서는 출력 내의 가짜 톤(spurious tone)을 줄이지만 중부하에서는 듀티 사이클과 출력 임피던스를 보존하기 위해 포함될 수 있고, 여기서, 이러한 임의의 톤은 인가된 신호, 즉, 오디오 신호에 의해 무작위화되는 경향이 있다. 디더링(dithering)은, 제어 로직으로부터, 시퀀서에 의해 이용되는 클록(CLK)을 생성하는 클록 체인 내의 일부 회로에 출력되는 제어 신호에 의해 제어될 수 있다. 제어 로직은 클록 분할기(254)로 입력 클록(CK)을 분할하는 계수 N을 조절할 수 있거나, 디더는 예를 들어 공지된 기술에 의해 디더 스펙트럼을 노이즈 성형(noise shape)하기 위해 어떤 더 복잡한 업스트림 회로(미도시)에 의해 생성될 수 있다.

예를 들어, 부하에 따라 전하 펌프(202)의 스위칭 주파수를 변경하기 위해, 전하 펌프의 동작 파라미터들을 조절하기 위하여 전하 펌프(202)의 출력 전류가 또한 모니터링될 수 있다.

한 실시예에서, 높은 전류가 검출되어, 낮은 임피던스가 접속되어 있다는 것을 나타낸다면, 헤드폰 부하가 추정될 수 있고, 이 경우 볼륨은 헤드폰 또는 사용자 과부하를 피하도록 제한되어야 하고, 그에 따라 전하 펌프(202)로부터의 출력단 공급 전압(VP, VN)은 감소될 수 있거나, 또는 소정 기간 동안 낮은 전류만이 검출되어 오직 높은 임피던스 부하의 접속을 나타낸다면, 라인 부하가 가정될 수 있고, 이 경우 신호-대-노이즈를 최대화하기 위해 최대 출력 스윙이 요구되고 결과적으로 비교적 높은 공급 전압이 전하 펌프(202)에 의해 출력될 것이 요구되는 한편 출력 부하 전류는 비교적 낮거나, 또는 장치는 라인 출력이 접속되는 외주 주변기기나 부속물, 예를 들어, 도킹 스테이션으로부터 전력이 공급되는 것으로 가정되어, 전력 효율은 덜 중요하다.

전류 감지 블록은 하나 이상의 스위치 양단의 전압 강하, 예를 들어, 스위치 매트릭스(204) 내의 MOS 스위치의 드레인-소스 전압을 모니터링할 수 있다. 도 32b의 실시예에서, 신호들 VsnsP 및 VsnsP는 스위치 매트릭스로부터 나오는 것으로 도시되어 있으며, 매트릭스의 MOS 스위치의 각 단자에서의 전압들을 나타낸다. 그 다음, 그들의 차이가 비교기(262)에 의해 임계치 신호와 비교되어 제어 로직(252)에 의한 이용을 위해 대응하는 논리 신호를 생성하여 전하 펌프 출력 전압이나 기타의 동작 파라미터들을 조절한다.

전류는 또한 출력 구동기 증폭기 내의 회로에 의해 감지될 수 있다. 이것은 또한 아마도 구동기 증폭기 출력 상에서의 접지로의 단락 검출과 같은 기능을 위해 이용될 수 있다. 이 경우, 감지된 전류, 또는 이로부터 유도된 과도 전류를 나타내는 논리 신호는 제어 로직(252) 대신에 또는 이에 추가하여 전하 펌프 제어(210)에 전송될 수 있다. 이것이 도 32b에서 전하 펌프 제어에 입력되는 출력 상태 검출 신호(Output Condition Detect Signal)로 도시되어 있다. 이러한 출력 상태 검출 신호는 또한 기타의 소스로부터, 예를 들어, 구동기 증폭기를 부하에 접속하는데 이용되는 출력 잭 소켓 상의 잭-검출 컨택트(jack-detect contact)로부터 수신될 수도 있다.

도 32에 나타낸 시스템은 신호 경로 블록(214)으로부터의 단일의 출력 경로만을 나타내지만, 도 32의 시스템은 적절한 제어에 의해 추가 신호 경로 블록(214')(미도시)을 제공함으로써 스테레오 출력을 위해서 개조될 수 있다는 것을 이해해야 한다. 사실상, 좌측 채널과 우측 채널 사이의 공산이 있는 상관관계(likely correlation)를 상정하면, 2개의 전하 펌프에 독립된 출력을 공급하는 비용의 가치가 없어서, 가장 과중한 수요에 대응하는 공통 제어가 공유된 전하 펌프에 인가될 것이다. 일반적으로 예를 들어 2.1, 5.1 또는 7.1과 같은 서라운드 음향 포멧을 위한 복수의 채널은 전하 펌프 제어 신호들의 적절한 조합에 의해 공통의 전하 펌프를 공유할 수 있다.

앞서 언급한 바와 같이, 전하 펌프 제어 블록(210)에 공급되는 제어 데이터는 스타트-업/셧-다운 명령을 포함할 수 있다. 이들은 스위치 제어기(206)를 통해 인가되어 스위칭 페이즈의 시퀀싱이나 지속기간 또는 (예를 들어, MOS 스위치에 인가되는 게이트 구동 전압을 조절함으로써) 이용되는 스위치들의 유효 크기 또는 저항을 변경할 수 있다.

제어 데이터는 또한 임의의 엔벨로프 검출이나 볼륨 제어 데이터를 무시하고 스위치 제어기(206)의 설정을 직접 제어하기 위한, 예를 들어, 아마도 시스템 기동중에 고정된 전하 펌프 스텝-다운 비율을 설정하거나, 출력 신호가 그와 다르게 알려진 경우, 예를 들어 고정된 진폭 톤인 경우, 엔벨로프 검출기가 파워 다운되는 것을 허용하는 명령을 포함할 수 있다. 제어 데이터는, 일부 센서, 아마도 모바일 장치가 도킹 스테이션에 접속되는 때를 검출하는 기계적 스위치 또는 일부 근접 검출기로부터 유도될 수도 있다. 그 다음, 부하가 라인 부하인 것으로 알려져 바람직하게는 출력 신호가 신호-대-노이즈를 최대화하도록 증가될 것이고, 임의의 경우에 장치는 도킹 스테이션으로부터 전력을 공급받을 수 있으므로 출력단 효율은 더 이상 그렇게 중요하지 않다. 따라서 제어 데이터는 하드웨어 또는 소프트웨어에 의해 임의의 엔벨로프 검출 회로를 디스에이블 및 무시하도록 설정될 수 있다.

도 32b는 피드백된 신호에 대한 모든 다양한 응답을 인에이블하는 회로를 도시하지만, 특정 실시예는 아마도 이들 중 부분집합만을 요구할 것이므로, 예를 들어, 멀티플렉서와 그 기준 전압 입력들의 대부분을 간단한 하드-와이어드(hard-wired) 기준 전압 접속으로 대체함으로써 회로가 단순화될 수 있다.

스위치 매트릭스(204) 내의 스위치들은 MOS 스위치로서 구현될 수도 있다. 특히, S1BVM 및 S2BVN과 같은 스위치들은 NMOS 스위치로서 구현될 수 있다. 도 33은 NMOS 스위치의 단면도를 도시한다.

동작시, NMOS 소스, 드레인은 부극성 전압 VM, VN에 종속될 것이다. 이들 전압들 중 어느 하나가 p 기판보다 더 부극성이면, 접합은 포워드 바이어싱되고, 노드를 기판 전압으로부터 아래로 다이오드에 클램프할 것이다. 가능한 래치업과, 예를 들어, 기생 npn 작용을 통한 예기지 않은 노드로의 전하의 주입도 존재한다. 이를 피하기 위해, 기판은 칩 상의 가장 부극성의 전압, 아마도 VM 또는 VN에 접속될 수 있다. 그러나, 이것은 칩 상의 모든 NMOS의 임계 전압을 변경하여, VN이 변함에 따라 변하고, 칩에 걸쳐 VN 상의 임의의 노이즈를 결합시킬 것이다. 또한, VM 또는 VN이 때때로 가장 부극성일 수 있는 구성에서, 기판을 VN, VM 중 더 부극성인 쪽에 선택적으로 접속하는 것도 필요할 것이다.

이것을 피하기 위해, 및 회로의 나머지 부분에 대해 기판이 접지에 있도록 허용하기 위해, VM 및 VN 스위치 아래의 기판은 현대의 집적 회로 제조 프로세스 상에서 이용가능한 깊은-웰(deep-well)(또는 "트리플-웰(triple-well)") 옵션을 이용하여 격리될 수 있다. 도 34는 각각의 몸체 접속을 이용하여 구성된 VM 및 VN 스위치를 도시한다. 측면 n-웰 및 기저의 깊은 n-웰 주입(implant)은 이들 영역들을 분리한다. Vwell이 칩 상에서 가장 정극성의 전위라면, 이들 n-웰로의 접합은 포워드 바이어싱으로 끝날 수 없다.

마찬가지로, 유사한 NMOS 몸체 접속을 필요로 할 VM 및 VN으로부터 전력공급되는 증폭기들 내부에 NMOS가 존재할 수도 있다. 도 35는 NMOS 출력단을 도시한다. VB가 일정하다면 이것은 Class A 소스 팔로워이거나; 또는 MN2 게이트 전압은 Class AB 출력단을 구현하기 위해 A 상의 입력 신호에 의해 조정될 수 있다. 이 경우, MN2의 p-몸체는 VN에서 바이어싱되어, 주변 n-웰은 포워드 바이어싱의 위험없이 접지에서 바이어싱될 수도 있다. 그러나, MN1의 p-몸체는 VP 부근으로 풀업될 수도 있는 Vout에 접속되어, 이 p-몸체를 둘러싼 n-웰은 VP(또는 그 이상)로 바이어싱될 필요가 있다.

도 36은, 또한 가능하게는 Class AB 출력단을 주는 A와 B사이의 연결을 갖춘, CMOS 출력단을 도시한다. 양쪽 모두가 VP에 접속된다면 PMOS 웰은 격리 n-웰과 병합되거나(A로 라벨링된 도면 참조), MN2 격리 웰이 예를 들어 VG에 접속된다면 분리될 수 있다(B로 라벨링된 도면 참조).

당업자에게 명백한 바와 같이, 상기에서 18개의 동작 모드만이 설명되었지만, 다양한 다른 동작 모드 및 각 동작 모드 내의 다양한 페이즈들에 대한 다양한 다른 스위칭 시퀀스가, 본 발명의 범위로부터 벗어나지 않고 본 발명의 스위치 매트릭스에 기초하여 제공될 수 있다.

상기 설명은 일반적으로 스위칭 경로를 참조하고 있지만, 각 스위칭 경로는 단일 스위치를 포함할 수도 있다는 점을 이해하여야 한다. 대안으로서, 각 스위칭 경로에 걸쳐 효율적으로 전압 스트레스를 관리하는 것이 바람직하므로 각 스위칭 경로는 임의 개수의 개별 스위치를 포함할 수도 있다.

전하 펌프의 회로는 하드-와이어드 로직에 의해 제어될 수도 있다. 그러나, 더 싸고 더 빠른 처리가 이용가능해짐에 따라, 일부 기능, 예를 들어 엔벨로프 검출을 적절한 소프트웨어 알고리즘을 탑재한 범용 DSP 하드웨어로 구현하는 것이 바람직할 수 있다.

스위칭 경로는, 예를 들어 MEMS 릴레이와 같은 대안적 스위칭 구조를 이용할 수도 있다.

물리적 레이아웃 이유로 또는 공급 노이즈 관리 이유로 입력 공급 및 접지, 또는 아마도 전하 펌프 출력 노드에 대해 하나보다 많은 물리적 단자(예를 들어, 패키지 핀, 리드, 또는 솔더 볼)를 제공하는 것이 편리할 수 있고, 여기서, 사용시에 해당 단자는 기저 기판 또는 인쇄 회로 보드 상에서 함께 접속된다. 그러면 이들 단자들은 단일 노드를 구성할 것이다. 일부 경우에, 접속은 집적 회로로부터 소정 거리만큼 떨어져 있어 인쇄 회로 보드에 대한 스타 접지 접속점을 제공하지만, 여전히 단일 노드를 구성할 것이다.

전술한 실시예들은 2개의 플라잉 커패시터 및 연관된 스위치 매트릭스 또는 스위치망을 이용한다. 추가 실시예들에서, 설명된 바와 같은 전하 펌프는 더 큰 스위치망의 일부를 구성하거나 2개보다 많은 플라잉 커패시터를 이용하여, 예를 들어 또 다른 전압을 생성할 수 있다. 그러나 이들 추가 스위칭 경로 또는 플라잉 커패시터가 제거된다면, 남은 회로는 여전히 상기 실시예에서 설명된 바와 같이 동작할 수 있다.

전술한 실시예들에서의 커패시터와 출력의 전압 극성은, 정극성 입력 공급 전압(VV)(또는 VW)이 전하 펌프에 인가되는 것으로 가정하였다. 전압 극성에 대한 조정의 결과로 부극성 입력 공급 전압에 의해 등가의 회로 및 동작이 가능하다.

요약하면, 본 발명의 실시예들은 전하 펌프로부터 한 쌍의 쌍극성 출력 전압을 제공하고, 전하 펌프는 특히 배터리-동력형 장치에 적합한 저전력 저비용의 전하 펌프이다. 설명된 실시예들은 또한, 소비가 아닌 구동기 상의 감소된 전력 소산이 문제가 되고 오디오 아티팩트의 제거 또는 적어도 최소화가 중요한 고전력 증폭기에도 적용가능하다.

상기에서 오디오 증폭기에 관련하여 본 발명을 설명하였지만, 본 발명은 기타의 시스템, 특히 유사한 주파수의 신호로 상당한 부하를 구동하는 시스템들, 예를 들어, 햅틱 트랜스듀서 구동 및 초음파 구동기에도 적용가능하다는 것이 당업자에게 명백할 것이다.

Claims

전하 펌프 회로로서,
입력 공급 전압으로의 접속을 위한 입력 노드(VV)와 기준 노드(VG);
제1 쌍의 출력 노드(VP, VN)와 제2 쌍의 출력 노드(VQ, VM);
제1 쌍의 플라잉(flying) 커패시터 노드(CF2A, CF2B)와 제2 쌍의 플라잉 커패시터 노드(CF1A, CF1B);
상기 입력 노드, 상기 기준 노드, 상기 제1 쌍의 출력 노드, 상기 제2 쌍의 출력 노드 및 상기 제1 및 제2 쌍의 플라잉 커패시터 노드를 상호접속하기 위한 스위칭 경로망; 및
상기 제1 쌍의 출력 노드(VP, VN)에서 제1 쌍극성 출력 전압과 상기 제2 쌍의 쌍극성 출력 노드(VQ, VM)에서 제2 쌍극성 출력 전압을 제공하도록, 상기 제1 및 제2 쌍의 플라잉 커패시터 노드에 접속된 제1 플라잉 커패시터(CF2) 및 제2 플라잉 커패시터(CF1)와 함께 사용할 때 상기 스위칭 경로망을 제어하도록 동작가능한 제어기
를 포함하고,
상기 제1 쌍의 출력 노드(VP, VN)는 제1 출력 노드(VP) 및 제2 출력 노드(VN)를 포함하고,
상기 제2 쌍의 출력 노드(VQ, VM)는 제3 출력 노드(VQ) 및 제4 출력 노드(VM)를 포함하며,
상기 제1 쌍의 플라잉 커패시터 노드는 제1 플라잉 커패시터 노드(CF2A) 및 제2 플라잉 커패시터 노드(CF2B)를 포함하고,
상기 제2 쌍의 플라잉 커패시터 노드는 제3 플라잉 커패시터 노드(CF1A) 및 제4 플라잉 커패시터 노드(CF1B)를 포함하며, 사용시에,
상기 제1 플라잉 커패시터(CF2)는 상기 제1 및 제2 플라잉 커패시터 노드(CF2A, CF2B)에 접속되고, 제2 플라잉 커패시터(CF1)는 상기 제3 및 제4 플라잉 커패시터 노드(CF1A, CF1B)에 접속되며,
제1 비축(reservoir) 커패시터(CRP)가 상기 제1 출력 노드(VP)와 상기 기준 노드(VG) 사이에 접속되고, 제2 비축 커패시터(CRN)가 상기 기준 노드(VG)와 상기 제2 출력 노드(VN) 사이에 접속되며, 제3 비축 커패시터(CRQ)가 상기 제3 출력 노드(VQ)와 상기 기준 노드(VG) 사이에 접속되고, 제4 비축 커패시터(CRM)가 상기 기준 노드(VG)와 상기 제4 출력 노드(VM) 사이에 접속되는
전하 펌프 회로.
제1항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 선택적으로 가변 쌍극성 출력 전압이 되도록 동작할 수 있고, 상기 제2 쌍극성 출력 전압이 고정된 쌍극성 전압이 되도록 동작할 수 있도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 전하 펌프 회로.
제1항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 선택적으로 가변 제1 쌍극성 출력 전압이 되도록 동작할 수 있고, 상기 제2 쌍극성 출력 전압이 선택적으로 가변 제2 쌍극성 출력 전압이 되도록 동작할 수 있도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 +/-VV/6이 되도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 +/-(3/2)*VV가 되고 상기 제2 쌍극성 출력 전압이 +/-VV/2가 되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 플라잉 커패시터(CF2) 양단의 전압이 VV/4가 되고 상기 제2 플라잉 커패시터(CF1) 양단의 전압이 VV/2가 되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 +/-3VV이 되도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 +/-VV/4가 되고 상기 제2 쌍극성 출력 전압이 +/-VV/2가 되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 플라잉 커패시터(CF2) 양단의 전압이 VV/3이 되고 상기 제2 플라잉 커패시터(CF1) 양단의 전압이 VV/3이 되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 +/-VV/3이 되도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 +/-VV/6이 되고 상기 제2 쌍극성 출력 전압이 +/-VV/2가 되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 플라잉 커패시터(CF2) 양단의 전압이 VV/5가 되고 상기 제2 플라잉 커패시터(CF1) 양단의 전압이 (3/5)*VV가 되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 +/-VV/4가 되도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 +/-VV/5가 되도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 제1 쌍극성 출력 전압이 +/-2VV, +/-(3/2)*VV, +/-VV, +/-VV/2, +/-VV/4, 또는 +/-VV/6 중 하나가 되고 상기 제2 쌍극성 출력 전압이 +/-VV2가 되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어기는, 제1 쌍극성 출력 전압이 +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6 중 하나가 되고 상기 제2 쌍극성 출력 전압이 +/-VV가 되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제2항에 있어서, 상기 제어기는, 상기 고정된 쌍극성 출력 전압으로서 +/-VV/2를 제공하도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서, VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제17항에 있어서, 상기 제어기는 2개 이상의 모드를 선택적으로 제공하도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 각 모드에서의 상기 가변 쌍극성 출력 전압은 +/-2VV, +/-(3/2)*VV, +/-VV, +/-VV/2, +/-VV/4, 또는 +/-VV/6의 쌍극성 출력 전압에 대응하는, 전하 펌프 회로.
제2항에 있어서, 상기 제어기는, 상기 고정된 쌍극성 출력 전압으로서 +/-VV를 제공하도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서, VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제19항에 있어서, 상기 제어기는 2개 이상의 모드를 선택적으로 제공하도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 각 모드에서의 상기 가변 쌍극성 출력 전압은 +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응하는, 전하 펌프 회로.
제3항에 있어서, 상기 제어기는, +/-VV 또는 +/-VV/2가 되는 상기 가변 제2 쌍극성 출력 전압을 선택적으로 제공하도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서, VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제21항에 있어서, 상기 가변 제2 쌍극성 출력 전압이 +/-VV일 때, 상기 제어기는 1개 이상의 모드를 선택적으로 제공하도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 각 모드에서의 상기 가변 제1 쌍극성 출력 전압은 +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응하며;
상기 가변 제2 쌍극성 출력 전압이 +/-VV/2일 때, 상기 제어기는 1개 이상의 모드를 선택적으로 제공하도록 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 각 모드에서의 상기 가변 제1 쌍극성 출력 전압은 +/-2VV, +/-(3/2)*VV, +/-VV, +/-VV/2, +/-VV/4, 또는 +/-VV/6의 쌍극성 출력 전압에 대응하는, 전하 펌프 회로.
삭제
제1항에 있어서, 상기 제어기는, 제1 스위칭 상태에서, 상기 제1 플라잉 커패시터(CF2), 상기 제2 플라잉 커패시터(CF1), 및 상기 제1 비축 커패시터(CRP)는 상기 입력 노드(VV)와 상기 기준 노드(VG) 사이에서 직렬로 접속되고, 상기 직렬 접속된 제1 플라잉 커패시터(CF2) 및 상기 제1 비축 커패시터(CRP)는 또한 상기 제3 출력 노드(VQ)와 상기 기준 노드(VG) 사이에서 상기 제3 비축 커패시터(CRQ)와 병렬로 접속되며, 상기 제2 플라잉 커패시터(CF1) 및 상기 제3 비축 커패시터(CRQ)는 상기 입력 노드(VV)와 상기 기준 노드(VG) 사이에서 직렬로 접속되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 전하 펌프 회로.
제24항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력 전압이 +/-VV/4가 되고 상기 제2 쌍극성 출력 전압이 +/-VV/2가 되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항에 있어서, 상기 제어기는, 제2 스위칭 상태에서, 상기 제1 플라잉 커패시터(CF2) 및 상기 제2 비축 커패시터(CRN)가 직렬로 접속되고, 상기 제2 플라잉 커패시터(CF1)는 상기 직렬 접속된 제1 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)와 병렬로 접속되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 전하 펌프 회로.
제24항에 있어서, 상기 제어기는, 상기 제1 쌍극성 출력이 +/-VV/6이 되고 상기 제2 쌍극성 출력이 +/-VV/2가 되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 VV는 상기 전하 펌프 회로에 대한 상기 입력 공급 전압인, 전하 펌프 회로.
제1항에 있어서, 적어도 하나의 출력 전압(VP, VN, VQ, VM) 또는 임의의 2개의 출력 전압들 사이의 전압 차이가 임계치 레벨과 비교되는, 전하 펌프 회로.
제28항에 있어서, 상기 임계치는 상기 입력 공급 전압과 독립적인, 전하 펌프 회로.
제28항 또는 제29항에 있어서,
상기 제1 쌍의 출력 노드(VP, VN)는 제1 출력 노드(VP) 및 제2 출력 노드(VN)를 포함하고,
상기 제2 쌍의 출력 노드(VQ, VM)는 제3 출력 노드(VQ) 및 제4 출력 노드(VM)를 포함하며,
상기 제1 출력 노드(VP)와 상기 기준 노드(VG) 사이에 접속된 제1 비축 커패시터(CRP), 상기 기준 노드(VG)와 상기 제2 출력 노드(VN) 사이에 접속된 제2 비축 커패시터(CRN), 상기 제3 출력 노드(VQ)와 상기 기준 노드(VG) 사이에 접속된 제3 비축 커패시터(CRQ), 및 상기 기준 노드(VG)와 상기 제4 출력 노드(VM) 사이에 접속된 제4 비축 커패시터(CRM)와 함께 사용될 때,
상기 제어기는, 상기 제1 출력(VP)이 제1 임계치보다 크기가 작을 때에는 제1 비축 커패시터(CRP)가 재충전되고, 상기 제2 출력(VN)이 제2 임계치보다 크기가 작을 때에는 상기 제2 비축 커패시터(CRN)가 재충전되고, 상기 제3 출력(VQ)이 제3 임계치보다 크기가 작을 때에는 상기 제3 비축 커패시터(CRQ)가 재충전되고, 상기 제4 출력(VM)이 제4 임계치보다 크기가 작을 때에는 상기 제4 비축 커패시터(CRM)가 재충전되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 전하 펌프 회로.
입력 오디오 신호를 수신하고 상기 오디오 신호를 처리하여 부하를 구동하도록 구성된 오디오 출력 체인(audio output chain)으로서, 상기 부하는, 헤드폰, 스피커, 라인 부하, 햅틱 트랜스듀서, 압전 트랜스듀서, 초음파 트랜스듀서 중 적어도 하나를 포함하고, 상기 오디오 출력 체인은 제1항 내지 제3항, 제17항 내지 제22항, 제28항 및 제29항 중 어느 한 항에 따른 전하 펌프 회로를 포함하는, 오디오 출력 체인.
제31항에 있어서, 상기 제어기는 상기 전하 펌프의 출력들 중 적어도 하나와 임계치 레벨과의 비교에 의존하여 스위치망의 스위칭 시퀀스를 제어하도록 동작할 수 있는, 오디오 출력 체인.
제32항에 있어서, 상기 임계치 레벨은 상기 입력 공급 전압과 독립적인, 오디오 출력 체인.
제32항에 있어서, 전하 펌프 제어기(210)를 더 포함하고, 상기 전하 펌프 제어기(210)는 제어 신호(208)를 수신하도록 동작가능하며, 상기 임계치 레벨은 상기 제어 신호(208)에 의존하는, 오디오 출력 체인.
제34항에 있어서, 상기 제어 신호(208)는 이득 또는 볼륨 신호인, 오디오 출력 체인.
제32항에 있어서,
상기 제1 쌍의 출력 노드(VP, VN)는 제1 출력 노드(VP) 및 제2 출력 노드(VN)를 포함하며,
상기 제1 출력 노드(VP)와 상기 기준 노드(VG) 사이에 접속된 제1 비축 커패시터(CRP), 및 상기 기준 노드(VG)와 상기 제2 출력 노드(VN) 사이에 접속된 제2 비축 커패시터(CRN)와 함께 사용할 때,
상기 제어기는, 상기 제1 출력(VP)이 제1 임계치보다 크기가 작을 때에는 제1 비축 커패시터(CRP)가 재충전되고, 상기 제2 출력(VN)이 제2 임계치보다 크기가 작을 때에는 상기 제2 비축 커패시터(CRN)가 재충전되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 오디오 출력 체인.
제36항에 있어서,
상기 제2 쌍의 출력 노드(VQ, VM)는 제3 출력 노드(VQ) 및 제4 출력 노드(VM)를 포함하며,
상기 제3 출력 노드(VQ)와 상기 기준 노드(VG) 사이에 접속된 제3 비축 커패시터(CRQ), 및 상기 기준 노드(VG)와 상기 제4 출력 노드(VM) 사이에 접속된 제4 비축 커패시터(CRM)와 함께 사용할 때,
상기 제어기는, 상기 제1 출력(VP)이 상기 제1 임계치보다 크기가 작을 때에는 제1 비축 커패시터(CRP)가 재충전되고, 상기 제2 출력(VN)이 상기 제2 임계치보다 크기가 작을 때에는 상기 제2 비축 커패시터(CRN)가 재충전되며, 상기 제3 출력(VQ)이 제3 임계치보다 크기가 작을 때에는 상기 제3 비축 커패시터(CRQ)가 재충전되고, 상기 제4 출력(VM)이 제4 임계치보다 크기가 작을 때에는 상기 제4 비축 커패시터(CRM)가 재충전되도록, 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 오디오 출력 체인.
제34항에 있어서, 상기 전하 펌프 제어기(210)는 상기 입력 오디오 신호(212)를 수신하도록 동작가능하며, 상기 임계치 레벨은 상기 입력 오디오 신호(212)에 의존하는, 오디오 출력 체인.
제1항 내지 제3항, 제17항 내지 제22항, 제28항 및 제29항 중 어느 한 항에 따른 전하 펌프 회로를 포함하는 집적 회로.
제1항 내지 제3항, 제17항 내지 제22항, 제28항 및 제29항 중 어느 한 항에 따른 전하 펌프 회로를 포함하는 오디오 장치.
제40항에 있어서, 상기 장치는, 배터리 동력형 장치(battery powered device), 휴대형 장치, 개인용 오디오 장치, 개인용 비디오 장치, 휴대 전화, 휴대 정보 단말(personal data assistant), 게임 장치, 휴대형 컴퓨팅 장치, 랩탑 및 위성 항법 시스템 중 적어도 하나인, 오디오 장치.
쌍극성 출력 전압을 생성하도록 전하 펌프 회로를 제어하는 방법으로서, 상기 전하 펌프 회로는, 입력 공급 전압으로의 접속을 위한 입력 노드(VV)와 기준 노드(VG); 제1 쌍의 출력 노드(VP, VN) 및 제2 쌍의 출력 노드(VQ, VM); 제1 쌍의 플라잉(flying) 커패시터 노드(CF2A, CF2B)와 제2 쌍의 플라잉 커패시터 노드(CF1A, CF1B); 및 상기 입력 노드, 상기 기준 노드, 상기 제1 쌍의 출력 노드, 상기 제2 쌍의 출력 노드 및 상기 제1 및 제2 쌍의 플라잉 커패시터 노드를 상호접속하기 위한 스위칭 경로망을 포함하고; 상기 방법은,
상기 제1 쌍의 출력 노드(VP, VN)에서 제1 쌍극성 출력 전압과 상기 제2 쌍의 쌍극성 출력 노드(VQ, VM)에서 제2 쌍극성 출력 전압을 제공하도록, 상기 제1 및 제2 쌍의 플라잉 커패시터 노드에 접속된 제1 플라잉 커패시터(CF2) 및 제2 플라잉 커패시터(CF1)와 함께 사용할 때 상기 스위칭 경로망을 제어하는 단계를 포함하고,
상기 제1 쌍의 출력 노드(VP, VN)는 제1 출력 노드(VP) 및 제2 출력 노드(VN)를 포함하고,
상기 제2 쌍의 출력 노드(VQ, VM)는 제3 출력 노드(VQ) 및 제4 출력 노드(VM)를 포함하며,
상기 제1 쌍의 플라잉 커패시터 노드는 제1 플라잉 커패시터 노드(CF2A) 및 제2 플라잉 커패시터 노드(CF2B)를 포함하고,
상기 제2 쌍의 플라잉 커패시터 노드는 제3 플라잉 커패시터 노드(CF1A) 및 제4 플라잉 커패시터 노드(CF1B)를 포함하며, 사용시에,
상기 제1 플라잉 커패시터(CF2)는 상기 제1 및 제2 플라잉 커패시터 노드(CF2A, CF2B)에 접속되고, 제2 플라잉 커패시터(CF1)는 상기 제3 및 제4 플라잉 커패시터 노드(CF1A, CF1B)에 접속되며,
제1 비축(reservoir) 커패시터(CRP)가 상기 제1 출력 노드(VP)와 상기 기준 노드(VG) 사이에 접속되고, 제2 비축 커패시터(CRN)가 상기 기준 노드(VG)와 상기 제2 출력 노드(VN) 사이에 접속되며, 제3 비축 커패시터(CRQ)가 상기 제3 출력 노드(VQ)와 상기 기준 노드(VG) 사이에 접속되고, 제4 비축 커패시터(CRM)가 상기 기준 노드(VG)와 상기 제4 출력 노드(VM) 사이에 접속되는
전하 펌프 회로 제어 방법.
삭제