KR101434482B1 - 신호 처리 장치, 이를 이용한 데이터 보정 방법 및 이를구비한 표시 장치 - Google Patents

신호 처리 장치, 이를 이용한 데이터 보정 방법 및 이를구비한 표시 장치 Download PDF

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Abstract

신호 처리 장치는 색보정 데이터가 저장된 메모리를 구비한다. 상기 메모리에는 입력 영상 데이터의 비트 수로 이루어진 제 1 색 보정 데이터 및 상기 입력 영상 데이터의 비트 수보다 작은 비트 수로 이루어진 제 2 색 보정 데이터가 로딩된다. 이 신호 처리 장치에 의하면, 저 계조 구간에서는 색보정 데이터의 수가 증가하고, 증가된 색보정 데이터의 수에 비례하여 고 계조 구간에서는 상기 색보정 데이터의 수가 감소된다. 따라서, 본 발명은 색보정 데이터의 변동없이, 저계조 구간에서 색 특성을 향상시킬 수 있다.

Description

신호 처리 장치, 이를 이용한 데이터 보정 방법 및 이를 구비한 표시 장치{SIGNAL PROCESSING DEVICE, METHOD OF CORRECTING DATA FOR THE SIGNAL PROCESSING DEVICE AND DISPLAY APPRATUS HAVING THE SAME}
본 발명은 신호 처리 장치, 이의 데이터 보정방법 및 이를 구비한 표시 장치에 관한 것으로서, 더욱 상세하게는 외부 영상 신호의 색 특성(감마 특성)을 보정하는 신호 처리 장치, 이를 이용한 데이터 보정 방법 및 이를 구비한 표시장치에 관한 것이다.
일반적으로, 액정 표시 장치(Liquid Crystal Display)는 액정(Liquid Crystal)을 이용하여 영상을 표시하는 평판 표시 장치 중 하나이다.
이러한 액정 표시 장치는 영상 표시하는 액정패널과, 상기 액정 패널을 구동하는 타이밍 컨트롤러를 포함한다. 상기 타이밍 컨트롤러는 외부로부터 R, G, B로 이루어지는 영상 신호를 입력받고, 상기 영상 신호의 타이밍을 조절하여 상기 액정 패널로 전달한다. 이때, 타이밍 컨트롤러는 색 특성(또는 감마 특성)을 향상시키기 위한 색 보정(Adaptive Color Correction)을 수행한다. 이러한 색 보정을 수행하기 위해 상기 타이밍 컨트롤러는 메모리에 셋팅된 보정 데이터를 독출하고, 독출된 보 정 데이터에 참조하여 상기 영상 신호의 색 특성을 보정한다.
한편, 8비트의 영상 신호를 처리하는 상기 타이밍 컨트롤러의 경우, 상기 메모리에는 8비트의 색 보정 데이터가 저장된다. 즉, 상기 메모리에는 0계조 내지 255 계조에 대응하는 256개의 색 보정 데이터가 저장된다. 만일 상기 타이밍 컨트롤러로 10비트의 영상 신호가 입력되는 경우, 10비트의 색 보정 데이터가 저장되어야 하지만, 상기 10비트의 영상 신호에 대응하는 색보정 데이터는 메모리의 절감을 위해 8비트 방식으로 저장된다. 만일, 상기 메모리에 10비트의 색보정 데이터가 저장되는 경우, 상기 메모리에는 0계조 내지 1023계조에 대응하는 1024개의 색 보정 데이터가 저장된다. 그러나 상기 메모리에 상기 10비트의 색 보정 데이터가 상기 8비트 방식으로 저장되는 경우, 상기 10비트의 색 보정 데이터는 4계조 간격으로 상기 메모리에 저장된다. 따라서, 상기 메모리에는 0계조, 4계조, 8계조, ...1020계조에 대응하는 256개의 보정 데이터가 셋팅(저장)된다. 이러한 셋팅 방식은 기존의 메모리를 그대로 사용할 수 있으므로, 추가 설계비용은 절약된다.
그러나, 상기 셋팅 방식은 상기 영상 신호의 색 특성을 보정하기 위한 충분한 데이터 량을 제공하지 못한다. 특히, 색 특성이 가장 취약한 저 계조 구간에서 상술한 바와 같이 상기 메모리에 셋팅된 색보정 데이터는 외부로부터 입력되는 영상 신호의 색특성(감마특성)을 보정하기 위한 참조 데이터로서의 기능을 제대로 수행하지 못한다.
따라서, 본 발명의 목적은 색보정 데이터의 변동없이, 저계조 구간에서 색 특성을 향상시킬 수 있는 신호 처리 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 신호 처리 장치를 이용한 데이터 보정 방법을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 상기 신호 처리 장치를 구비한 표시장치를 제공하는 것이다.
본 발명의 신호 처리 장치는 메모리, 비트 확장부 및 색보정부를 포함한다. 상기 메모리는 입력 영상 데이터의 비트 수로 이루어진 제 1 색 보정 데이터 및 상기 입력 영상 데이터의 비트 수보다 작은 비트 수로 이루어진 제 2 색 보정 데이터를 저장한다. 상기 비트 확장부는 선형 보간을 이용하여 상기 제 2 색 보정 데이터를 상기 입력 영상 데이터의 비트 수로 이루어진 제 3 색 보정 데이터로 확장한다. 상기 색보정부는 상기 제 1 색 보정 데이터를 참조하여 제 1 계조 구간에 대응하는 상기 입력 영상 데이터를 보정하고, 상기 제 3 색 보정 데이터를 참조하여 제 1 계조 구간보다 높은 계조 레벨을 갖는 제 2 계조 구간에 대응하는 상기 입력 영상 데이터를 보정한다.
본 발명의 데이터 보정 방법은 다음과 같다. 입력 영상 데이터의 비트 수로 이루어진 제 1 색 보정 데이터 및 상기 입력 영상 데이터의 비트 수보다 작은 비트 수로 이루어진 제 2 색 보정 데이터가 저장된다. 이후, 상기 제 2 색 보정 데이터는 선형 보간을 통해 상기 입력 영상 데이터의 비트 수로 이루어진 제 3 색 보정 데이터로 확장한다. 이후, 제 1 계조 구간에 대응하는 상기 입력 영상 데이터는 상기 제 1 색 보정 데이터를 참조하여 보정하고, 제 1 계조 구간보다 높은 계조 레벨을 갖는 제 2 계조 구간에 대응하는 상기 입력 영상 데이터는 상기 제 3 색 보정 데이터를 참조하여 보정한다.
본 발명에 의하면, 저 계조 구간에서는 색보정 데이터의 수가 증가하고, 증가된 색보정 데이터의 수에 비례하여 고 계조 구간에서는 상기 색보정 데이터의 수가 감소된다.
따라서, 본 발명은 색보정 데이터의 변동없이, 저계조 구간에서 색 특성을 향상시킬 수 있다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 신호 처리 장치를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 신호 처리 장치의 구성을 도시한 도면이다. 도 1에는 상기 신호 처리 장치(500)로 입력 영상 데이터와 입력 제어 신호를 제공하는 외부 장치가 더 도시된다.
먼저, 도 1을 참조하면, 본 발명의 일 실시예에 따른 신호 처리 장치(500)는 영상을 표시하는 패널 모듈(도 1에는 미도시)을 구동한다. 이를 위하여 상기 신호 처리 장치(500)는 타이밍 컨트롤러(200)와 메모리(300)를 포함한다. 상기 타이밍 컨트롤러(200)는 외부 장치(이하, 그래픽 컨트롤러라 한다.)로부터 R, G, B로 이루어진 입력 영상 데이터(IDATA)와 상기 입력 영상 데이터(IDATA)의 출력 타이밍을 제어하는 입력 제어 신호(ICS)에 응답하여 출력 영상 신호(ODATA)와 출력 제어 신호(OCS)를 각각 출력한다. 이때, 상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IDATA)의 색 특성(또는 감마 특성)을 보정하기 위하여 기설정된 색 보정 데이터(Color Correction Data)를 참조하여 상기 입력 영상 데이터(IDATA)를 보정한다. 보정된 상기 입력 영상 데이터(IDATA)는 디더링(dithring) 처리과정을 거쳐 상기 출력 영상 데이터(ODATA)로 변환된다. 상기 메모리(300)는 상기 타이밍 컨트롤러(200)의 외부에 설계되고, 상기 입력 영상 데이터(IDATA)에 대한 상기 기설정된 색 보정 데이터를 저장한다. 본 실시예에서는 상기 메모리(300)가 상기 타이밍 컨트롤러(200)의 외부에 설계된 예가 도시되었으나, 상기 타이밍 컨트롤러(200)의 내부에 설계될 수도 있다. 상기 메모리(300)는 램(RAM: Random Access Memory) 또는 롬(ROM: Read Only Memory)으로 구현될 수 있으며, 바람직하게는 롬으로 구현된다. 보다 바람직하게는 이이피롬(EEPROM: Electrically Erasable and Programmable Read Only Memory)으로 구현된다. 상기 메모리(200)가 이이피롬으로 설계되는 경우, 본 발명의 일 실시예에 따른 상기 신호 처리 장치(500)가 구동을 시작하게 되면, 상기 타이밍 컨트롤러(200)는 상기 이이피롬(300)에 저장된 모든 색 보정 데이터를 독출하고, 독출된 색 보정 데이터를 참조하여 상기 그래픽 컨트롤러(100)로부터 제공되는 입력 영상 데이터(IDATA)의 색 특성(감마 특성)을 보정한다.
한편, 상기 색 보정 데이터는 상기 입력 영상 데이터(IDATA)의 비트 수와 동일한 비트 수로 이루어진 제 1 색 보정 데이터(CCD1), 상기 입력 영상 데이터(IDATA)의 비트 수보다 작은 비트 수로 이루어진 제 2 색 보정 데이터(CCD2)를 포함한다. 이하, 상기 입력 영상 데이터(IDATA)의 비트 수는 N비트로 가정한다.
상기 제 1 색 보정 데이터(CCD1)는 N(여기서, N은 자연수)비트의 조합으로 이루어지며, 상기 입력 영상 데이터(IDATA)의 제 1 계조 구간에 대응한다. 상기 제 2 색 보정 데이터(CCD2)는 상기 제 1 계조 구간보다 높은 계조 레벨을 갖는 제 2 계조 구간에 대응한다. 상기 제 1 계조 구간은 전체 계조 구간 중 최하위 계조 레벨로부터 기설정된 n 계조 레벨까지로 정의된다. 상기 제 2 계조 구간은 상기 전체 계조 구간 중 상기 n+1 계조 레벨로부터 최상위 계조 레벨까지로 정의된다. 따라서, 상기 제 1 계조 구간은 저계조 레벨이 분포한 저 계조 구간이다. 상기 제 2 계조 구간에는 상대적으로 고계조 레벨이 분포한다. 또한, 상기 제 2 계조 구간은 중간 계조 구간과 상기 중간 계조 구간의 계조 레벨보다 높은 고 계조 구간으로 정의된다. 상기 저 계조 구간은 상기 n+1계조 레벨로부터 기설정된 n+k 계조 레벨까지로 정의되고, 상기 고 계조 구간은 n+k+1 계조 레벨로부터 상기 최상위 계조 레벨까지로 정의된다.
상기 제 2 색 보정 데이터는 M(여기서, M은 상기 N보다 작은 자연수)비트로 이루어진 색 보정 데이터(이하, M비트의 색 보정 데이터라 칭함) 및 L비트로 이루어진 색 보정 데이터(이하, L비트의 색 보정 데이터라 칭함)를 포함한다. 상기 M비트의 색 보정 데이터(12)는 상기 중간 계조 구간에 대응하는 상기 입력 영상 데이 터(IDATA)에 대한 색 보정 데이터이고, 상기 L비트의 색 보정 데이터(14)는 상기 고 계조 구간에 대응하는 상기 입력 영상 데이터(IDATA)에 대한 색 보정 데이터이다.
도 2는 도 1에 도시된 메모리에 셋팅된 색 보정 데이터의 저장방식의 일 예(Ⅲ)를 보여주는 도면이다. 또한, 도 2에는 종래의 저장방식에 따른 8비트의 색 보정 데이터의 저장 방식의 일 예(Ⅰ)와 종래의 저장방식에 따른 10비트의 색 보정 데이터의 저장 방식의 일 예(Ⅱ)가 각각 더 도시된다.
도 2를 참조하면, 종래의 저장방식에 따르면, 상기 메모리(300)에 8비트의 색 보정 데이터가 저장되는 경우(Ⅰ), 저 계조 구간, 중간 계조 구간 및 고 계조 구간으로 이루어진 전체 계조 구간은 동일한 8비트의 간격(1계조의 간격)으로 설정된다. 만약 상기 메모리의 사이즈를 그대로 유지한 상태에서, 상기 메모리(300)에 10비트의 색 보정 데이터가 저장되는 경우(Ⅱ), 상기 전체 계조 구간은 동일한 10비트의 간격(4계조의 간격)으로 설정된다. 전체 계조 구간에서, 8비트의 색 보정 데이터의 총수와 10비트의 색 보정 데이터의 총수는 동일하다.
입력 영상 데이터(IDATA)의 비트 수가 8비트에서 10비트로 변경되는 경우, 메모리(300)에는 상기와 같은 계조 간격(4계조 간격)으로 10비트의 색 보정 데이터가 저장된다. 이와 같이, 10비트의 색 보정 데이터가 메모리에 저장되는 경우, 10비트 간격(4계조 간격)으로 메모리에 저장된 10비트의 색 보정 데이터는 참조 데이터로서 부적절하다. 특히 색 특성이 가장 취약한 저계조 구간에서는 종래의 저장방식으로 저장된 10비트의 색 보정 데이터는 참조 데이터로서 더욱 부적절하다.
이를 해결하기 위해 본 발명(Ⅲ)에 따른 10비트의 입력 영상 데이터의 저장방식에서는, 저 계조 구간에서 계조 간격이 세분화되고, 세분화된 계조마다 색 보정 데이터가 추가된다. 중간 계조 구간에서는 종전의 계조 간격을 그대로 유지한다. 고 계조 구간에서는 저 계조 구간에서 추가된 색 보정 데이터의 수만큼 색 보정 데이터의 수가 감소된다. 즉, 저계조 구간에서는, 고계조 구간에서 추가된 색 보정 데이터의 수에 비례하여 계조가 추가되므로, 저 계조 구간의 색 보정 데이터와 중간 계조 구간의 색 보정 데이터 및 고계조 구간의 색 보정 데이터는 각각 서로 다른 계조 간격을 갖는다. 즉, 상기 제1 색보정데이터(CCD1)의 계조 간격은 상기 제 2 색보정 데이터(CCD2)에 포함된 L비트의 색보정 데이터(14)의 계조 간격보다 좁다. 요약하면, 저계조 구간에서의 제 1 색보정 데이터(CCD1)의 수가 종래의 저장방식에 따른 저계조 구간에서의 색보정 데이터의 수보다 증가하므로, 상기 입력 영상 데이터(IDATA)의 색특성을 보다 정밀하게 튜닝할 수 있다.
또한, 저 계조 구간에서 상기 제1 색보정 데이터의 수가 증가한 만큼 고계조 구간에서 L비트DML 색보정 데이터 수가 감소하므로, 전체 색 보정 데이터의 수는 변하지 않는다. 따라서 색 보정 데이터의 수의 증가에 의한 메모리의 교체가 불가피한 종래 기술과는 달리 본 발명에서는, 메모리 교체가 요구되지 않는다. 그러므로, 메모리 교체 따른 추가 설계비용이 절감된다.
이하, 상기 메모리(300)에 저장된 색 보정 데이터(CCD1, CCD2)를 참조하여 입력 영상 데이터(IDATA)를 보정하는 타이밍 컨트롤러(200)에 대해 상세히 설명하기로 한다.
도 3은 도 1에 도시된 타이밍 컨트롤러의 내부구성을 도시한 블록도이고, 도 4는 도 3에 도시된 데이터 처리부의 내부구성을 도시한 블록도이다.
도 3을 참조하면, 상기 타이밍 컨트롤러(200)는 제어신호 생성부(210)와 데이터 처리부(230)를 포함한다. 상기 제어신호 생성부(210)는 그래픽 컨트롤러(100)로부터 입력 영상 데이터(IDATA)의 타이밍을 제어하는 입력 제어 신호(ICS)를 출력 영상 데이터(ODATA)의 타이밍을 제어하는 출력 제어 신호로 변환하여 출력한다. 상기 데이터 처리부(230)는 상기 메모리(300)에 저장된 제 1 및 제 2 색 보정 데이터(CCD1, CCD2)를 독출하고, 독출된 제 1 및 제 2 색 보정 데이터(CCD1, CCD2)를 참조하여 그래픽 컨트롤러(100)로부터 제공되는 상기 입력 영상 데이터(IDATA)를 상기 출력 영상 데이터(ODATA)로 변환하여 출력한다.
도 4를 참조하면, 상기 데이터 처리부(230)는 비트 확장부(240)와 색보정부(250)를 포함한다.
상기 비트 확장부(240)는 상기 제 2 색 보정 데이터(CCD2)를 입력받고, 선형 보간을 이용하여 상기 제 2 색 보정 데이터(CCD2)를 상기 입력 영상 데이터(IDATA)의 비트 수(본 실시예에서는 N비트로 가정한다)로 이루어진 제 3 색 보정 데이터(CCD3)로 확장하여 출력한다. 전술한 바와 같이, 상기 제 2 색 보정 데이터(CCD2)는 M비트의 색 보정 데이터(12)와 L비트의 색 보정 데이터(14)를 포함한다. 또한, 상기 제 3 색 보정 데이터(CCD3)는 제 4 색 보정 데이터(16) 및 제 5 색 보정 데이터(18)를 포함한다. 상기 선형 보간에 대한 내용은 널리 알려진 이론이므로, 이에 대한 구체적인 설명은 생략하기로 한다.
상기 비트 확장부(240)는 제 1 선형 보간기(242) 및 제 2 선형 보간기(244)를 포함한다.
상기 제 1 선형 보간기(242)는 상기 메모리(300)로부터 상기 M비트의 색 보정 데이터(12)를 입력받고, 상기 선형 보간을 이용하여 상기 M비트의 색 보정 데이터(12)를 (N―M)비트만큼 확장하여 상기 제 4 색 보정 데이터(16)를 생성한다. 따라서, 상기 제 4 색보정 데이터(16)의 데이터 비트 수는 N비트로 확장된다.
상기 제 2 선형 보간기(244)는 상기 메모리(300)로부터 상기 L비트의 색 보정 데이터(14)를 입력받고, 상기 선형 보간을 이용하여 상기 L비트의 색 보정 데이터(14)를 (N―L)비트만큼 확장하여 상기 제 5 색 보정 데이터(18)를 생성한다. 따라서, 상기 제 5 색 보정 데이터(18)의 데이터 비트 수는 N비트로 확장된다. 상기 N이 10이고(즉, 입력 영상 데이터가 10비트 일때), M이 8이고, L이 6일 때, 상기 제 1 선형 보간기(242)는 상기 M비트의 색 보정 데이터(12)를 2비트 확장하여 10비트의 상기 제 4 색 보정 데이터(16)로 보간하고, 상기 제 2 선형 보간기(244)는 상기 L비트의 색 보정 데이터(14)를 4비트 확장하여 10비트의 상기 제 5 색 보정 데이터(18)로 보간한다. 상기 보간된 제 4 및 제 5 색 보정 데이터(16, 18)은 색보정부(250)로 출력된다.
상기 색보정부(250)는 룩업 테이블(252) 및 디더링 처리부(254)를 포함한다. 상기 룩업 테이블(252, Look Up Table)은 상기 비트 확장부(240)를 통해 선형 보간된 상기 제 4 및 제 5 색 보정 데이터(16, 18)와, 상기 메모리(300)로부터 출력되는 제 1 색 보정 데이터(CCD1)를 입력받아서 저장한다. 즉, 상기 룩업 테이블(252) 에는 선형 보간된 제 4 및 제 5 색 보정 데이터(16, 18)와 선형 보간되지 않은 제 1 색 보정 데이터(CCD1)를 각각 저장한다. 결과적으로, 본 발명은 저계조 구간에서 확장된 제 1 색 보정 데이터(CCD1)의 수만큼 고계조 구간에서 축소된 L비트의 색 보정 데이터(14)를 선형 보간을 통해 보충한다. 이후, 상기 룩업 테이블(252)은 저계조 구간에 대응하는 상기 N비트의 입력 영상 데이터(IDATA)를 상기 제 1 색 보정 데이터(CCD1)를 참조하여 색보정된 N비트의 입력 영상 데이터(CDATA)로 변환하고, 중간 계조 구간에 대응하는 상기 N비트의 입력 영상 데이터(IDATA)를 상기 제 4 색 보정 데이터(16)를 참조하여 색보정된 N비트의 입력 영상 데이터(CDATA)로 변환하고, 고 계조 구간에 대응하는 상기 N비트의 입력 영상 데이터(IDATA)를 상기 제 5 색 보정 데이터(18)를 참조하여 색보정된 N비트의 입력 영상 데이터(CDATA)로 변환한다. 상기 색보정된 N비트의 입력 영상 데이터(CDATA)는 상기 디더링 처리부(254)로 출력된다.
상기 디더링 처리부(254)는 상기 색보정된 N비트의 입력 영상 데이터(CDATA)를 디더링(dithering)하여 출력 영상 신호(ODATA)를 생성한다. 상기 디더링 과정은 N비트의 입력 영상 데이터 중에서 패널 모듈이 처리할 수 있는 비트 수인 K비트만을 이용하여 상기 N비트의 입력 영상 데이터에 대응하는 화상을 표시하도록 입력 영상 데이터를 재구성하는 기술이다. 즉, 상기 디더링 과정은 상기 입력 영상 데이터의 하위 비트 즉, (N-K)비트에 대하여 공간적 및 시간적으로 인접한 화소의 평균 계조를 표시하여 상기 N비트의 입력 영상 데이터에 대응하는 화상을 표시한다. 이러한 디더링 처리과정은 널리 알려진 내용이므로 이에 대한 보다 구체적인 설명은 생략하기로 한다.
도 5는 도 1 내지 도 3에 도시된 신호 처리 장치를 이용한 데이터 보정 방법을 나타낸 순서도이다.
도 5를 참조하면, 서로 다른 비트 수를 갖는 제 1 색 보정 데이터(CCD1)와 제 2 색 보정 데이터(CCD2)를 저장한다(S410). 구체적으로 상기 제 1 색 보정 데이터(CCD1)는 입력 영상 데이터(IDATA)의 비트수와 동일한 비트 수를 가지며, 제 1 계조 구간에 대응하는 상기 입력 영상 데이터를 보정하는 색 보정 데이터이다. 상기 제 2 색 보정 데이터(CCD2)는 상기 제 1 색 보정 데이터(CCD1)의 비트 수보다 작은 비트 수를 가지며, 상기 제 1 계조 구간보다 높은 계조 레벨을 갖는 제 2 계조 구간에 대응하는 상기 입력 영상 데이터를 보정하는 색 보정 데이터이다. 여기서, 상기 제 1 계조 구간은 저 계조 구간이고, 상기 제 2 계조 구간은 중간 계조 구간과 고 계조 구간을 포함한다.
상기 제 1 색 보정 데이터(CCD1)의 비트 수가 상기 제 2 색 보정 데이터(CCD2)의 비트 수보다 크므로, 상기 제 1 색 보정 데이터(CCD1)의 수는 상기 제 2 색 보정 데이터(CCD2)의 수보다 크다. 상기 입력 영상 데이터(IDATA)의 비트 수를 N(여기서, N은 자연수)비트로 가정할 때, 상기 제 2 색 보정 데이터(CCD2)는 M(여기서, M은 N보다 작은 자연수)비트의 색 보정 데이터(12)와 L(여기서, L은 M보다 작은 자연수)비트의 색 보정 데이터(14)를 포함한다. 따라서, 상기 M비트의 색 보정 데이터(12)의 수가 상기 L비트의 색 보정 데이터(14)의 수보다 크다. 상기 M비트의 색 보정 데이터(12)는 중간 계조 구간에 대응하는 입력 영상 데이터(IDATA) 의 색 보정 데이터이고, 상기 L비트의 색 보정 데이터(14)는 고계조 구간에 대응하는 입력 영상 데이터(IDATA)의 색 보정 데이터이다.
이후, 선형 보간을 이용하여 상기 제 2 색 보정 데이터(CCD2)를 제 3 색 보정 데이터(CCD3)로 확장한다(S430). 구체적으로, 선형 보간을 이용하여 상기 제 2 색 보정 데이터(CCD2)를 상기 제 1 색 보정 데이터(CCD1)의 비트 수와 동일한 비트 수를 갖는 상기 제 3 색 보정 데이터(CCD3)로 확장한다. 여기서, 상기 제 3 색 보정 데이터(CCD3)는 제 4 색 보정 데이터(16)와 제 5 색 보정 데이터(18)를 포함한다. 상기 제 4 색 보정 데이터(16)는 상기 M비트의 색 보정 데이터로부터 확장된 데이터이고, 상기 제 5 색 보정 데이터(18)는 상기 L비트의 색 보정 데이터로부터 확장된 데이터이다. 따라서, 상기 제 4 및 제 5 색 보정 데이터들(16, 18)의 비트 수는 모두 N비트이다. 결과적으로, 저계조 구간에 대응하는 입력 영상 데이터를 보정하는 제 1 색 보정 데이터는 선형 보간 되지 않는다.
이후, 상기 제 1 색 보정 데이터(CCD1)를 참조하여 제 1 계조 구간에 대응하는 입력 영상 데이터를 보정하고, 상기 제 3 색 보정 데이터(CCD3) 즉, 상기 제 4 및 제 5 색 보정 데이터(16, 18)를 참조하여 제 2 계조 구간에 대응하는 입력 영상 데이터(IDATA)를 보정한다(S450).
이와 같이, 본 발명의 신호 처리 장치는 색 특성(감마 특성)이 가장 취약한 저계조 구간에서는 색 보정 데이터(CCD1)의 비트 수를 확장하여 데이터의 수를 증가시키고, 고계조 구간에서는 저계조 구간에서 확장된 비트 수만큼 색 보정 데이터의 비트 수를 축소하여 데이터 수를 감소시킨다. 따라서, 종래의 8비트의 색 보정 데이터를 10비트의 색 보정 데이터로 확장할지라도 전체 색 보정 데이터의 총량은 변하지 않으므로, 색 보정 데이터의 수의 증가에 따른 메모리(300)의 교체가 불필요하다.
또한, 저계조 구간에서 메모리에 저장되는 색 보정 데이터의 비트 수가 8비트에서 10비트로 확장되는 경우, 저계조 구간에서 10비트의 색 보정 데이터 수는 8비트의 색 보정 데이터 수의 4배로 증가하게 된다. 따라서, 색 특성(감마 특성)이 가장 취약한 저계조 구간에서 색 보정 데이터의 수의 증가에 따라 정밀한 튜닝(Fine Tuning)이 가능하므로, 저계조 구간에서 색 특성(감마 특성)을 보다 향상시킬 수 있다.
도 6은 도 1에 도시된 신호 처리 장치를 구비한 액정 표시 장치의 블록도이고, 도 7은 도 1에 도시된 액정 패널의 한 픽셀에 대한 등가 회로도이다. 도 6에 있어서, 신호 처리 장치(500)는 도 1에 도시된 신호 처리 장치와 동일한 구성 및 기능을 가지므로 동일한 참조번호를 부여하고, 각 내부 구성 및 기능의 상세한 설명은 생략한다.
도 1에 도시된 신호 처리 장치(이하, '신호 처리부'라 칭한다.)가 구비된 본 발명의 액정 표시 장치를 설명함에 있어서, 액정 표시 장치는 측면 시인성을 향상시키기 위해 액정의 수직 배향(Vertical Alignment) 모드를 이용한다. 수직 배향 모드는 전기장이 인가되지 않은 상태에서는 액정 분자가 수직으로 분포하며, 액정에 전압이 인가되면 전기장 방향에 수직하게 배열되는 액정을 이용한다. 수직 배향 모드 중 슈퍼-피브이에이(S-PVA: Super-Patterned Vertical Alignment)는 한 픽 셀(PX)을 두 개의 서브 픽셀(PXA, PXB)로 구분하여 각 서브 픽셀(PXA, PXB)에 대한 액정의 충전율을 서로 다르게 조절한다. 두 개의 서브 픽셀(PXA, PXB)에 대한 충전율 차이는 투과율 차이를 유도하여 액정 표시 장치의 측면 시인성을 향상시키게 된다.
도 6을 참조하면, 상기 액정 표시 장치(1000)는 도 1에 도시된 신호 처리부(500) 및 패널 모듈(900)을 포함한다.
상기 신호 처리부(500)는 외부의 그래픽 컨트롤러(도 1의 100)로부터 입력 영상 데이터(IDATA) 및 입력 제어 신호(ICS)를 입력받는다. 상기 입력 제어 신호(ICS)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 클럭 신호(MCLK), 및 데이터 인에이블 신호(DE)를 포함한다. 상기 신호 처리 장치(500)는 상기 입력 영상 데이터(IDATA)의 색 특성을 보정하고, 보정된 입력 영상 데이터(IDATA)를 출력 영상 신호(ODATA)로서 출력한다. 상기 출력 영상 신호(ODATA)는 제 1 데이터 신호(DATA_A)와 제 2 데이터 신호(DATA_B)를 포함한다. 도 3에는 하나의 색보정부(250)와 하나의 비트 확장부(240)가 도시되었으나, 상기 제 1 데이터 신호(DATA_A)와 제 2 데이터 신호(DATA_B)를 생성하기 위하여 상기 색보정부(240)와 상기 비트 확장부(250)가 각각 2개씩 구비될 수 있다. 또한, 상기 신호 처리부(500)는 상기 입력 제어 신호(ICS)를 상기 출력 영상 신호(ODATA)의 타이밍을 제어하는 출력 제어 신호(OCS)로 변환하여 출력한다. 상기 출력 제어 신호(OCS)는 제 1 제어 신호(CNT1)와 제 2 제어 신호(CNT2)를 포함한다.
상기 패널 모듈(900)은 액정 패널(600), 데이터 구동부(700) 및 게이트 구동 부(800)를 포함한다. 상기 액정 패널(600)은 복수의 데이터 라인(D1A ~ DmB), 복수의 게이트 라인(G1 ~ Gn), 그리고 상기 데이터 라인(D1A ~ DmB)과 상기 게이트 라인(G1 ~ Gn)에 의해 정의되는 복수의 픽셀(PX)을 포함한다.
상기 복수의 픽셀(PX) 각각은 두 개의 데이터 라인(D1A, D1B) 각각 연결되고, 하나의 게이트 라인(G1)에 공통으로 연결된 제 1 서브 픽셀(PXA)과 제 2 서브 픽셀(PXB)을 포함한다. 상기 데이터 라인(D1A ~ DmB)은 상기 액정 패널(600)의 열 방향으로 서로 평행하게 배열되고, 상기 게이트 라인(G1 ~ Gn)은 상기 액정 패널(600)의 행 방향으로 서로 평행하게 배열된다.
상기 데이터 구동부(700)는 상기 제 1 제어 신호(CNT1)에 응답하여 상기 제 1 및 제 2 데이터 신호(DATA_A, DATA_B)를 아날로그 형태의 제 1 및 제 2 데이터 신호(DATA_A, DATA_B)로 변환한다. 변환된 아날로그 형태의 제 1 및 제 2 데이터 신호(DATA_A, DATA_B)는 상기 데이터 라인(D1A ~ DmB)에 인가된다. 변환된 아날로그 형태의 제 1 및 제 2 데이터 신호(DATA_A, DATA_B)는 픽셀에 인가되는 데이터 전압이다.
상기 게이트 구동부(800)는 상기 신호 처리장치(500)로부터 제공되는 상기 제 2 제어 신호(CNT2)에 응답하여 상기 액정 패널(100)의 상기 게이트 라인(G1 ~ Gn)으로 상기 게이트 신호를 출력한다. 상기 게이트 신호는 상기 액정 패널(100)의 각 픽셀(PX)로 인가되는 게이트 전압이 된다. 상기 게이트 전압은 상기 각 픽셀(PX)을 구성하는 박막 트랜지스터를 턴온 또는 턴오프시킨다.
도 7을 참조하면, 상기 액정 패널(600)의 한 픽셀(PX)은 상기 제 1 서브 픽 셀(PXA)과 상기 제 2 서브 픽셀(PXB)로 이루어진다. 상기 제 1 서브 픽셀(PXA)은 제 1 데이터 라인(D1A), 제 1 게이트 라인(G1)으로 둘러싸이며, 제 1 박막 트랜지스터(TA), 제 1 스토리지 커패시터(CSTA), 및 제 1 액정 커패시터(CLCA)로 이루어진다. 상기 제 2 서브 픽셀(PXB)은 제 2 데이터 라인(D1B), 상기 제 1 게이트 라인(G1)으로 둘러싸이며, 제 2 박막 트랜지스터(TB), 제 2 스토리지 커패시터(CSTB), 및 제 2 액정 커패시터(CLCB)로 이루어진다.
상기 제 1 및 제 2 데이터 라인(D1A, D1B)은 상기 데이터 구동부(300)와 연결되어, 상기 제 1 및 제 2 서브 픽셀(PXA, PXB)에 서로 다른 레벨의 데이터 전압을 각각 인가한다. 상기 제 1 게이트 라인(G1)은 상기 게이트 구동부(400)와 연결되며, 상기 제 1 게이트 라인(G1)을 통해 인가되는 상기 게이트 전압은 상기 제 1 및 제 2 서브 픽셀(PXA, PXB)의 상기 제 1 및 제 2 박막 트랜지스터(TA, TB)를 동시에 턴온 또는 턴오프시킨다. 이와 같이, 각 픽셀(PX)은 해당하는 스위칭 소자(TA, TA)의 턴온 동작에 따라서 해당 데이터 전압을 입력받고, 입력된 데이터 전압에 응답하여 해당 영상을 표시하게 된다.
한편, 도 6 및 도 7에서는 액정 표시 장치를 예로 들어 본 발명의 실시예를 설명하였으나, 본 발명의 실시예는 색 보정이 필요한 표시 장치, 예를 들면, 플라즈마 표시 장치(Plasma Display Panel device: PDP), 유기 발광 표시 장치(Organic Light Emitting Display: OLED) 등에 모두 적용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 신호 처리부의 구성을 도시한 도면이다.
도 2는 도 1에 도시된 메모리에 저장된 색 보정 데이터의 저장방식을 보여주는 도면이다.
도 3은 도 1에 도시된 타이밍 컨트롤러의 내부구성을 도시한 블록도이다.
도 4는 도 3에 도시된 데이터 처리부의 내부구성을 도시한 블록도이다.
도 5는 도 1 내지 도 3에 도시된 신호 처리 장치를 이용한 데이터 보정 방법을 나타낸 순서도이다.
도 6은 도 1에 도시된 신호 처리 장치를 구비한 액정 표시 장치의 블록도이다.
도 7은 도 1에 도시된 액정 패널의 한 픽셀에 대한 등가 회로도이다.

Claims (16)

  1. N(여기서, N은 자연수) 비트 수로 이루어진 입력 영상 데이터와 동일한 N 비트 수로 이루어진 제 1 색 보정 데이터 및 상기 N 비트 수보다 작은 M 비트 수로 이루어진 색 보정 데이터(이하, M 비트 색 보정 데이터)를 포함하는 제 2 색 보정 데이터가 저장된 메모리;
    상기 제 2 색 보정 데이터를 입력받고, 선형 보간을 이용하여 상기 제 2 색 보정 데이터를 상기 N 비트 수로 이루어진 제 3 색 보정 데이터로 확장하는 비트 확장부; 및
    상기 입력 영상 데이터를 입력받고, 상기 제 1 색 보정 데이터를 참조하여 제 1 계조 구간에 대응하는 상기 입력 영상 데이터를 보정하고, 상기 제 3 색 보정 데이터를 참조하여 제 1 계조 구간보다 높은 계조 레벨을 갖는 제 2 계조 구간에 대응하는 상기 입력 영상 데이터를 보정하는 색보정부를 포함하는 것을 특징으로 하는 신호 처리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 색 보정 데이터는 상기 N 비트 수보다 작고 상기 M 비트 수와 다른 L 비트 수로 이루어진 색 보정 데이터(이하, L 비트 색 보정 데이터)를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 계조 구간은 중간 계조 구간과 상기 중간 계조 구간의 계조 레벨보다 높은 고 계조 구간으로 정의되고,
    상기 M 비트 색 보정 데이터는 상기 중간 계조 구간에 대응하는 상기 입력 영상 데이터에 대한 색 보정 데이터이고, 상기 L 비트 색 보정 데이터는 상기 고 계조 구간에 대응하는 상기 입력 영상 데이터에 대한 색 보정 데이터인 것을 특징으로 하는 신호 처리 장치.
  4. 제 3 항에 있어서,
    상기 제 3 색 보정 데이터는 상기 M 비트 색 보정 데이터를 상기 N 비트 수로 확장한 제 4 색 보정 데이터 및 상기 L 비트 색 보정 데이터를 상기 N 비트 수로 확장한 제 5 색 보정 데이터를 포함하는 것을 특징으로 하는 신호 처리 장치.
  5. 제 3 항에 있어서,
    상기 비트 확장부는,
    상기 메모리로부터 상기 M 비트 색 보정 데이터를 입력받고, 상기 선형 보간을 이용하여 상기 M 비트 색 보정 데이터를 (N―M) 비트 수로 확장하여 상기 제 4 색 보정 데이터를 생성하는 제 1 선형 보간기; 및
    상기 메모리로부터 상기 L 비트 색 보정 데이터를 입력받고, 상기 선형 보간을 이용하여 상기 L 비트 색 보정 데이터를 (N―L) 비트 수로 확장하여 상기 제 5 색 보정 데이터를 생성하는 제 2 선형 보간기를 포함하는 것을 특징으로 하는 신호 처리 장치.
  6. 제 5 항에 있어서,
    상기 색보정부는,
    상기 제 1 색 보정 데이터, 상기 제 4 색 보정 데이터, 및 상기 제 5 색 보정 데이터를 입력받아서 저장하고, 상기 입력 영상 데이터를 상기 저장된 제 1 색 보정 데이터, 상기 제 4 색 보정 데이터 및 상기 제 5 색 보정 데이터를 참조하여 상기 색보정된 입력 영상 데이터로 변환하는 룩업 테이블; 및
    상기 색보정된 입력 영상 데이터를 디더링하여 출력 영상 신호를 생성하는 디더링 처리부를 포함하는 것을 특징으로 하는 신호 처리 장치.
  7. 제 2 항에 있어서,
    상기 제 1 색 보정 데이터, 상기 M 비트 색 보정 데이터, 및 상기 L 비트 색 보정 데이터는 서로 다른 계조 간격을 갖는 것을 특징으로 하는 신호 처리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 색 보정 데이터의 계조 간격은 상기 L 비트 색 보정 데이터의 계조 간격보다 작은 것을 특징으로 하는 신호 처리 장치.
  9. 제 8 항에 있어서,
    상기 N은 10이고, 상기 M은 8이고, 상기 L은 6인 것을 특징으로 하는 신호처리 장치.
  10. 제 1 항에 있어서,
    상기 메모리는 이이피롬(Electrically Erasable and Programmable Read Only Memory: EEPROM)인 것을 특징으로 하는 신호 처리 장치.
  11. N(여기서, N은 자연수) 비트 수로 이루어진 입력 영상 데이터와 동일한 N 비트 수로 이루어진 제 1 색 보정 데이터 및 상기 N 비트 수보다 작은 M 비트 수로 이루어진 색 보정 데이터(이하, M 비트 색 보정 데이터)를 포함하는 제 2 색 보정 데이터를 저장하는 단계;
    선형 보간을 이용하여 상기 제 2 색 보정 데이터를 상기 N 비트 수로 이루어진 제 3 색 보정 데이터로 확장하는 단계; 및
    상기 제 1 색 보정 데이터를 참조하여 제 1 계조 구간에 대응하는 상기 입력 영상 데이터를 보정하고, 상기 제 3 색 보정 데이터를 참조하여 제 1 계조 구간보다 높은 계조 레벨을 갖는 제 2 계조 구간에 대응하는 상기 입력 영상 데이터의 감마 특성을 보정하는 단계를 포함하는 것을 특징으로 하는 데이터 보정 방법.
  12. 제 11 항에 있어서,
    상기 제 2 색 보정 데이터는 상기 N 비트 수보다 작고 상기 M 비트 수와 다른 L 비트 수로 이루어진 색 보정 데이터(이하, L 비트 색 보정 데이터)를 더 포함하는 것을 특징으로 하는 데이터 보정 방법.
  13. 제 12 항에 있어서,
    상기 제 2 계조 구간은 중간 계조 구간과 상기 중간 계조 구간의 계조 레벨보다 높은 고 계조 구간으로 정의되고,
    상기 M 비트 색 보정 데이터는 상기 중간 계조 구간에 대응하는 상기 입력 영상 데이터에 대한 색 보정 데이터이고, 상기 L 비트 색 보정 데이터는 상기 고 계조 구간에 대응하는 상기 입력 영상 데이터에 대한 색 보정 데이터인 것을 특징으로 하는 데이터 보정 방법.
  14. 제 13 항에 있어서,
    상기 제 1 색 보정 데이터, 상기 M 비트 색 보정 데이터 및 상기 L 비트 색 보정 데이터는 서로 다른 계조 간격을 갖는 것을 특징으로 하는 데이터 보정 방법.
  15. 제 14 항에 있어서,
    상기 제 1 색 보정 데이터의 계조 간격은 상기 L 비트 색 보정데이터의 계조 간격보다 작은 것을 특징으로 하는 데이터 보정 방법.
  16. 입력 영상 데이터와 동일한 N(여기서, N은 자연수) 비트 수로 이루어진 제 1 및 제 3 색 보정 데이터를 참조하여 상기 입력 영상 데이터의 색특성을 보정하고, 보정된 상기 입력 영상 데이터를 출력 영상 데이터로서 출력하는 신호 처리부; 및
    상기 출력 영상 데이터에 응답하여 영상을 표시하는 패널 모듈을 포함하고,
    상기 신호 처리부는,
    상기 제 1 색 보정 데이터 및 상기 N 비트 수보다 작은 M 비트 수로 이루어진 제 2 색 보정 데이터가 저장된 메모리;
    상기 제 2 색 보정 데이터를 입력받고, 선형 보간을 이용하여 상기 M 비트 수로 이루어진 상기 제 2 색 보정 데이터를 상기 N 비트 수로 이루어진 상기 제 3 색 보정 데이터로 확장하는 비트 확장부; 및
    상기 입력 영상 데이터를 입력받고, 상기 제 1 색 보정 데이터를 참조하여 제 1 계조 구간에 대응하는 상기 입력 영상 데이터를 보정하고, 상기 제 3 색 보정 데이터를 참조하여 제 1 계조 구간보다 높은 계조 레벨을 갖는 제 2 계조 구간에 대응하는 상기 입력 영상 데이터를 보정하는 색보정부를 포함하는 것을 특징으로 하는 표시 장치.
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