KR101432826B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 액정표시장치가 공정을 추가하지 않고도 잔물결 노이즈를 개선할 수 있는 액정표시장치가 개시된다.
개시된 본 발명의 액정표시장치는 기판상에 화소영역을 정의하는 게이트 라인 및 데이터 라인과, 기판의 가장자리에 형성되어 공통전압을 공급하기 위한 공통전압 공급라인과, 공통전압 공급라인과 일정 간격 이격되며, 공통전압을 피드백하기 위한 공통전압 피드백 라인과, 공통전압 피드백 라인과 오버랩되어 백라이트 유닛의 구동부로부터 발생된 전기장을 차폐하기 위한 차폐라인을 포함하는 것을 특징으로 한다.
전기장, 노이즈, VCOM, 공통전압, 차폐라인

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 액정표시장치에 관한 것으로, 특히 물결 노이즈를 개선할 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
액정표시장치(liquid crastal display device)는 경량, 박형, 저소비 전력 구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이러한 추세에 따라, 상기 액정표시장치는 사무자동화 기기, 오디오/비디오 기기 등에 이용되고 있다.
액정표시장치는 인가 전압에 따라 액체와 결정의 중간 상태 불질인 액정(liquid crystal)의 광투과도가 변화하는 특성을 이용하여, 전기 신호를 시각 정보로 변화시켜 영상을 표시한다. 통상의 액정표시장치는 전극이 구비된 두 개의 기판과 두 기판 사이에 개재된 액정 층으로 구성된다. 이와 같은 액정표시장치는 동일한 화면 크기를 가지는 다른 표시장치에 비하여 무게가 가볍고 부피가 작으며 작은 전력으로 동작한다.
액정표시장치는 후면의 광원에서 발생한 빛을 전면에 있는 액정표시패널의 각 화소가 일종의 광 스위치 역할을 하여 선택적으로 투과시킴으로 인하여 화상을 디스플레이하는 장치이다. 즉, 종래의 음극선관(CRT: cathode ray tube)이 전자선의 세기를 조절하여 휘도를 제어하는데 반하여, 액정표시장치는 광원에서 발생한 광의 세기를 제어하여 화면이 디스플레이된다.
조립이 완료된 액정표시장치는 디스플레이 시에 물결 노이즈 등의 표시 불량이 빈번하게 발생한다.
상기 물결 노이즈는 액정표시패널의 배면에 가장자리에 배치된 백라이트 유닛의 구동부에서 발생한 전기장에 의해 이와 대응되는 액정표시패널의 가장자리에 형성된 공통전압 라인들로 공급되는 공통전압에 영향을 주어 발생한다. 상기 공통전압은 액정표시장치의 구동시에 기준이 되기 때문에 백라이트 유닛으로부터 발생한 전기장에 의해 액정표시장치의 오동작(물결 노이즈 등)이 발생하는 문제가 있었다. 여기서, 전기장은 불필요한 전자기 신호 또는 전자기 잡음을 의미하는 것으로 디지털 기술과 반도체 기술을 비롯해 정밀전자기기의 오동작을 유발시키고 인체 등 생체에 악영향을 미치고 있다.
본 발명은 공정을 추가하지 않고도 잔물결 노이즈를 개선할 수 있는 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명의 일 실시예에 따른 액정표시장치는,
기판상에 화소영역을 정의하는 게이트 라인 및 데이터 라인; 상기 기판의 가장자리에 형성되어 공통전압을 공급하기 위한 공통전압 공급라인; 상기 공통전압 공급라인과 일정 간격 이격되며, 상기 공통전압을 피드백하기 위한 공통전압 피드백 라인; 및 상기 공통전압 피드백 라인과 오버랩되어 백라이트 유닛의 구동부로부터 발생된 전기장을 차폐하기 위한 차폐라인을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 액정표시장치의 제조방법은,
기판상에 게이트 전극, 공통전압 공급라인 및 차폐라인을 형성하는 단계; 상기 게이트 전극, 공통전압 공급라인 및 차폐라인을 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 전극과 대응되는 상기 게이트 절연막 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 소스/드레인 전극을 형성하는 단계; 및 상기 차폐라인과 대응되는 상기 게이트 절연막 상에 공통전압 피드백 라인을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명은 백라이트 유닛의 구동부로부터 발생한 전기장에 의해 이와 대응되 는 공통전압 피드백 라인과 오버랩되도록 형성된 차폐라인을 형성하여 전기장을 차폐하여 액정표시장치의 오동작을 방지할 수 있다.
또한, 본 발명은 별도의 공정을 추가하지 않고, 백라이트 유닛으로부터 발생하는 전기장을 차폐함으로써, 잔물결 노이즈와 같은 액정표시장치의 불량률을 줄일 수 있다. 즉, 본 발명은 액정표시장치의 수율을 향상시킬 수 있는 효과 있다.
첨부한 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 개략적으로 도시한 도면이고, 도 2는 도 1의 A영역을 도시한 박막 트랜지스터 기판의 평면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정표시장치는 게이트 라인들(GL1 내지 GLn)과 데이터 라인들(DL1 내지 DLm)이 교차되며, 상기 게이트 라인들(GL1 내지 GLn)과 일정 간격 이격되어 형성된 공통전압 라인들(VL1 내지 VLn)과, 상기 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)의 교차부에 액정 셀(Clc)을 구동하기 위한 박막 트랜지스터(TFT: thin film transistor)가 형성된 액정표시패널(110)을 포함한다.
액정표시장치는 상기 액정표시패널(110)의 데이터 라인들(DL1 내지 DLm)로 데이터 신호를 공급하기 위한 데이터 드라이버(120)와, 상기 액정표시패널(110)의 게이트 라인들(GL1 내지 GLn)로 스캔 신호를 공급하기 위한 게이트 드라이버(130)와, 액정표시패널(110)에 광을 제공하는 백라이트 유닛(190)과, 데이터 드라이버(120)와 게이트 드라이버(130) 및 백라이트 유닛(190)을 제어하는 타이밍 컨트롤 러(150)와, 공통전압(Vcom)을 생성하는 공통전압 생성부(170)를 더 포함한다.
액정표시패널(110)은 액정 셀마다 스위칭 소자로써, 박막 트랜지스터(TFT)가 형성된다. 박막 트랜지스터(TFT)의 게이트 전극은 게이트 라인들(GL1 내지 GLn)에 접속되고, 소스 전극은 데이터 라인들(DL1 내지 DLm)에 접속되며, 드레인 전극은 액정 셀(Clc)의 화소 전극(140)과 스토리지 캐패시터(Cst)의 일측 전극에 접속된다. 액정 셀(Clc)의 공통전압 라인들(VL1 내지 VLn)에는 공통전압(Vcom)이 공급되고, 스토리지 캐패시터(Cst)는 박막 트랜지스터(TFT)가 턴-온될 때 데이터 라인들(DL1 내지 DLm)로부터 공급되는 데이터 전압을 충전하여 액정 셀(Clc)의 전압을 일정하게 유지시키는 역할을 한다.
스캔 펄스가 게이트 라인들(GL1 내지 GLn)에 순차적으로 공급되면, 박막 트랜지스터(TFT)는 턴-온되어 소스 전극과 드레인 전극 사이의 채널을 형성하여 데이터 라인(DL1 내지 DLm) 상의 전압을 액정 셀(Clc)의 화소 전극(140)에 공급한다. 이때 액정 셀(Clc)의 액정분자들은 화소 전극(140)과 공통 전극(미도시) 사이의 전계에 의해 배열이 바뀌면서 입사광을 변조하게 된다.
데이터 드라이버(120)는 타이밍 컨트롤러(150)로부터 공급되는 데이터 구동 제어신호(DDC)에 응답하여 데이터 신호를 데이터 라인들(DL1 내지 DLm)에 공급한다. 또한, 데이터 드라이버(120)는 타이밍 컨트롤러(150)로부터 입력된 영상 데이터(Data R, G, B)를 샘플링하여 래치한 다음 도시되지 않은 감마기준전압 생성부로부터 공급된 감마기준전압을 기준으로 액정표시패널(110)의 액정 셀(Clc)에서 계조를 표현할 수 있는 아날로그 데이터 전압으로 변환시켜 데이터 라인들(DL1 내지 DLm)에 공급한다.
게이트 드라이버(130)는 타이밍 컨트롤러(150)로부터 공급되는 게이트 구동 제어신호(GDC)에 의해 스캔 펄스 즉, 게이트 드라이버(130)는 스캔 펄스를 순차적으로 발생하여 게이트 라인들(GL1 내지 GLn)에 순차적으로 공급한다.
타이밍 컨트롤러(150)는 외부로부터 공급되는 수직/수평 동기신호(Vsync/Hsync), 데이터 인에이블 신호(DE), 클럭 신호(clk) 및 데이터 신호(Data R, G, B)를 이용하여 데이터 드라이버(120), 게이트 드라이버(130)를 제어하는 게이트/데이터 구동 제어신호(GDC/DDC)를 생성한다.
타이밍 컨트롤러(150)으로부터 게이트 드라이버(130)로 입력되는 게이트 구동 제어신호(GDC)는 GSC(Gate Shift Clock), GSP(Gate Start Pulse), GOE(Gate Output Enable), MGOE(Modulation Gate Output Enable) 등을 포함하고, 데이터 드라이버(120)로 입력되는 데이터 구동 제어신호(DDC)는 SSC(Source Sampling Clock), SSP(Source Start Pulse), SOE(Source OutPut Enable), POL(Polarity Reverse) 등을 포함한다.
공통전압 생성부(170)는 공통전압 라인들(VL1 내지 VLn)에 공통전압(Vcom)을 공급하기 위해 상기 공통전압 라인들(VL1 내지 VLn)과 병렬로 연결된 공통전압 공급라인(171)과, 공통전압 라인들(171)에 공급된 공통전압(Vcom)을 피드백하여 보상하기 위한 공통전압 피드백 라인(173)을 포함한다.
상기 공통전압 피드백 라인(173)과 대응되는 액정표시패널(110)의 하부에는 백라이트 유닛(190)의 구동부가 배치되는데, 상기 공통전압 피드백 라인(173)의 하 부면에는 상기 백라이트 유닛(190)의 구동부로부터 발생한 전기장을 차폐하는 차폐라인(180)이 형성된다.
차폐라인(180)은 게이트 전극, 게이트 라인들(GL1 내지 GLn), 공통전압 라인들(VL1 내지 VLn) 및 공통전압 공급라인(171)이 형성될 때 동시에 형성되며, 공통전압 피드백 라인(173)과 오버랩된다.
상기 차폐라인(180)은 상기 공통전압 피드백 라인(173)보다 더 넓거나 동일한 면적을 가진다.
차폐라인(180)은 백라이트 유닛(190)의 구동부로부터 발생되는 전기장에 의해 공통전압 피드백 라인(173)으로 피드백되는 공통전압(Vcom F/B)이 영향을 받지 않도록 상기 전기장을 차폐하여 상기 백라이트 유닛(190)으로부터 발생된 전기장에 의해 액정표시장치의 오동작을 개선할 수 있다.
도 3은 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 라인을 따라 절단한 박막 트랜지스터 기판의 단면도이고, 도 4a 내지 도 4e는 본 발명의 박막 트랜지스터 기판의 제조공정을 도시한 도면이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 모기판 상에 게이트 전극(111), 공통전압 공급라인(171) 및 차폐라인(180)이 형성되고, 상기 게이트 전극(111), 공통전압 공급라인(171) 및 차폐라인(180)을 포함한 모기판 상에 게이트 절연막(112)이 형성된다.
상기 공통전압 공급라인(171)과 상기 차폐라인(180)은 일정 간격 이격되어 형성된다.
게이트 절연막(112) 상에는 상기 게이트 전극(111)과 대응되는 영역에 활성층(113)과 오믹 콘택층(114)을 포함한 반도체층이 형성된다.
상기 반도체층 상에는 소스/드레인 전극(115, 116)이 형성되고, 상기 차폐라인(180)과 대응되는 게이트 절연막(112) 상에는 공통전압 피드백 라인(173)이 형성된다.
여기서, 상기 소스/드레인 전극(115, 116)은 제1 콘택홀(160a)이 형성됨으로써, 서로 분리된다.
상기 소스/드레인 전극(115, 116) 및 공통전압 피드백 라인(173)을 포함한 게이트 절연막(112) 상에는 보호층(117)이 형성된다.
보호층(117)에는 상기 드레인 전극(116)이 노출되도록 제2 콘택홀(160b)이 형성되고, 상기 공통전압 공급라인(171) 및 공통전압 피드백 라인(173)이 노출되도록 제3 및 제4 콘택홀(160c, 160d)이 형성된다.
상기 보호층(117) 상에는 상기 제2 콘택홀(160b)을 통해 드레인 전극(116)과 전기적으로 연결되는 화소 전극(140)이 형성된다.
또한, 보호층(117) 상에는 상기 제3 및 제4 콘택홀(160c, 160d)을 통해 공통전압 공급라인(171)과 공통전압 피드백 라인(173)을 전기적으로 연결시키는 연결 전극(141)이 형성된다.
이상에서 설명한 본 발명의 일 실시예에 따른 액정표시장치는 백라이트 유닛의 구동부로부터 발생한 전기장에 의해 이와 대응되는 공통전압 피드백 라인(173)과 오버랩되도록 형성된 차폐라인(180)을 형성하여 상기 전기장을 차폐하여 오동작 을 방지할 수 있는 효과가 있다.
따라서, 본 발명은 별도의 공정을 추가하지 않고, 백라이트 유닛으로부터 발생하는 전기장을 차폐함으로써, 액정표시장치의 불량률을 줄일 수 있다.
도 4a 내지 도 4e를 참조하여 본 발명의 박막 트랜지스터 기판의 제조공정을 설명하도록 한다.
도 4a를 참조하면, 모기판 상에 스퍼터링 등의 증착방법을 통해 제1 도전물질을 형성하고 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 전극(111), 공통전압 공급라인(171) 및 차폐라인(180)을 형성한다.
게이트 전극(111), 공통전압 공급라인(171) 및 차폐라인(180)은 Al, Mo, Cu, MoW, MoTa, MoNb, Cr 및 AlNb으로 이루어진 군에서 적어도 어느 하나일 수 있다.
게이트 전극(111), 공통전압 공급라인(171) 및 차폐라인(180)을 포함하는 모기판의 전면에 걸쳐 게이트 절연막(112)을 형성한다.
여기서, 상기 게이트 절연막(112)은 화학기상 증착법 또는 스퍼터링 법 중 어느 하나의 방식을 통해 형성된 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.
도 4b를 참조하면, 게이트 전극(111)과 대응되는 게이트 절연막(112) 상에는 활성층(113) 및 오믹 콘택층(114)을 포함한 반도체층이 형성된다.
상기 게이트 절연막(112) 상에 비정질 실리콘층 및 불순물 비정질 실리콘층을 형성한 뒤, 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 형성된다.
도 4c를 참조하면, 상기 반도체층을 포함한 게이트 절연막(112) 상에 제2 도 전물질을 형성하고, 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 소스/드레인 전극(115, 116)과 공통전압 피드백 라인(173)을 형성한다. 여기서, 상기 소스/드레인 전극(115, 116)은 서로 분리되어 제1 콘택홀(160a)이 형성된다.
상기 공통전압 피드백 라인(173)은 상기 차폐라인(180)과 오버랩되며, 상기 차폐라인(180)보다 작거나 같은 면적을 가진다.
도 4d를 참조하면, 상기 반도체층, 소스/드레인 전극(115, 116) 및 공통전압 피드백 라인(173)을 포함한 게이트 절연막(112) 상에는 보호층(117)이 형성된다.
상기 보호층(117)에는 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 패터닝함으로써, 드레인 전극(116)을 노출시키는 제2 콘택홀(160b)이 형성된다.
또한, 상기 보호층(117)에는 공통전압 공급라인(171)과 공통전압 피드백 라인(173)을 노출시키는 제3 및 제4 콘택홀(160c, 160d)이 형성된다.
도 4e를 참조하면, 제2 내지 제4 콘택홀(160b, 160c, 160d)을 포함한 보호(117)의 전면에 걸쳐 투명 도전막을 형성하고 패터닝하여 화소 전극(140) 및 연결 전극(141)이 형성된다.
보다 상세히 설명하면, ITO 또는 IZO 등의 투명 도전막을 제2 내지 제4 콘택홀(160b, 160c, 160d)을 포함하는 보호층(117) 상에 형성하고, 마스크를 이용하는 포토리쏘그래피 공정 및 식각 공정으로 패터닝하여 화소 전극(140) 및 연결 전극(141)이 형성된다.
연결 전극(141)은 상기 공통전압 공급라인(171)과 공통전압 피드백 라인(173)을 전기적으로 연결시키는 역할을 한다.
이상에서 설명한 본 발명의 액정표시장치는 백라이트 유닛의 구동부로부터 발생한 전기장에 의해 이와 대응되는 공통전압 피드백 라인(173)과 오버랩되도록 형성된 차폐라인(180)을 형성하여 상기 전기장을 차폐하여 오동작을 방지할 수 있는 효과가 있다.
따라서, 본 발명은 별도의 공정을 추가하지 않고, 백라이트 유닛으로부터 발생하는 전기장을 차폐함으로써, 액정표시장치의 불량률을 줄일 수 있다. 즉, 본 발명은 액정표시장치의 수율을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 개략적으로 도시한 도면이다.
도 2는 도 1의 A영역을 도시한 박막 트랜지스터 기판의 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 라인을 따라 절단한 박막 트랜지스터 기판의 단면도이다.
도 4a 내지 도 4e는 본 발명의 박막 트랜지스터 기판의 제조공정을 도시한 도면이다.

Claims (7)

  1. 기판상에 화소영역을 정의하는 게이트 라인 및 데이터 라인;
    상기 기판의 가장자리에 형성되어 공통전압을 공급하기 위한 공통전압 공급라인;
    상기 공통전압 공급라인과 일정 간격 이격되며, 상기 공통전압을 피드백하기 위한 공통전압 피드백 라인; 및
    상기 공통전압 피드백 라인과 오버랩되어 백라이트 유닛의 구동부로부터 발생된 전기장을 차폐하기 위한 차폐라인을 포함하고,
    상기 공통전압 피드백 라인은 상기 차폐라인과 대응되며, 상기 차폐라인 상에 형성된 게이트 절연막 상에 형성된 것을 특징으로 하는 액정표시장치.
  2. 제1 항에 있어서,
    상기 차폐라인은 상기 게이트 라인 및 상기 공통전압 공급라인과 동일층에 형성된 것을 특징으로 하는 액정표시장치.
  3. 삭제
  4. 제1 항에 있어서,
    상기 차폐라인은 상기 공통전압 피드백 라인보다 크거나 같은 면적을 가지는 것을 특징으로 하는 액정표시장치.
  5. 기판상에 게이트 전극, 공통전압 공급라인 및 차폐라인을 형성하는 단계;
    상기 게이트 전극, 공통전압 공급라인 및 차폐라인을 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 전극과 대응되는 상기 게이트 절연막 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 소스/드레인 전극을 형성하는 단계; 및
    상기 차폐라인과 대응되는 상기 게이트 절연막 상에 공통전압 피드백 라인을 형성하는 단계;를 포함하고,
    상기 차폐라인은 상기 공통전압 피드백 라인과 오버랩되어 전기장을 차폐하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제5 항에 있어서,
    상기 공통전압 공급라인과 상기 차폐라인은 일정 간격 이격되어 형성된 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제5 항에 있어서,
    상기 차폐라인은 상기 공통전압 피드백 라인보다 크거나 같은 면적을 가지도록 형성된 것을 특징으로 하는 액정표시장치의 제조방법.
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