KR101415733B1 - 전압 제어 발진기 - Google Patents

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controlled oscillator
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voltage
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KR1020130071645A
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박창근
조성웅
윤재혁
이미림
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숭실대학교산학협력단
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Abstract

본 발명은 전압 제어 발진기에 관한 것이다. 본 발명에 따르면, 제1단이 제1 전원에 연결되고 바디가 게이트와 연결되어 있으며 제2단을 통해 제1 출력 신호가 출력되는 제1 트랜지스터와, 제1단이 상기 제1 전원에 연결되고 상기 제1 트랜지스터의 제2단과 연결된 바디가 게이트와 연결되어 있으며 제2단이 상기 제1 트랜지스터의 바디에 연결되어 상기 제1 트랜지스터와 교차 결합되어 있고, 제2단을 통해서 상기 제1 출력 신호와 반대 위상의 제2 출력 신호가 출력되는 제2 트랜지스터, 및 제1단이 상기 제1 트랜지스터의 제2단에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결된 공진 필터를 포함하는 전압 제어 발진기를 제공한다.
상기 전압 제어 발진기에 따르면, 트랜지스터의 바디를 통해 게이트와 동일한 위상의 신호 및 직류 전압을 인가함으로써 문턱 전압을 조절할 수 있어, 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있으며, 추가 궤환 루프를 형성함에 따라 발진 시간을 단축시킬 수 있는 이점이 있다.

Description

전압 제어 발진기{Voltage controlled oscillator}
본 발명은 전압 제어 발진기에 관한 것으로서, 보다 상세하게는 전압 제어 발진기를 구성하는 전력 증폭기의 바디 효과를 제어하여 동일한 전력 소모 대비 상대적으로 높은 이득 값을 얻을 수 있는 전압 제어 발진기에 관한 것이다.
일반적으로 전압 제어 발진기는 외부에서 인가된 전압으로 원하는 발진 주파수를 출력할 수 있게 해주는 장치에 해당된다. 이와 관련하여 교차 결합(cross couple) 된 트랜지스터를 활용한 전압 제어 발진기가 종래에 개시되어 있다.
도 1은 종래기술에 의한 교차 결합 구조의 LC 전압 제어 발진기를 나타낸다. 일반적으로 LC 전압 제어 발진기는 LC 공진 필터를 이용한 전압 제어 발진기의 설계 시에 발진을 위하여 임의의 궤환 루프를 형성시켜 주며, 차동 구조일 경우 서로의 입출력을 연결시켜 줌으로써 발진 조건을 만족시킨다.
도 1을 참조하면, 각 트랜지스터의 게이트에는 상대 트랜지스터의 드레인 신호가 입력되고 드레인은 다시 이를 증폭하여 출력하는 과정을 반복한다. 도 1의 구조는 별도의 교류 입력 신호가 없이 자체적으로 발진하는 구조를 갖는다.
그런데, 이러한 종래기술에 의한 트랜지스터의 바디 활용은 문턱전압을 일정하게 유지시키는 것에 국한되는 것이 일반적이다. 원하지 않는 문턱전압의 변동은 신호의 왜곡으로 선형성을 감소시키고, 경우에 따라 누설전류의 발생 등 회로의 성능에 악영향을 야기하기 때문이다. 이러한 문턱전압은 제조 공정상의 변수 및 트랜지스터의 물리적 변수, 소스와 바디의 전압차이에 의해서 변동된다. 이중 제조 공정상의 변수 및 트랜지스터의 물리적 변수는 제어하기 어렵기 때문에 이러한 변수의 영향을 최소화할 필요가 있다. 때문에 일반적으로 소스와 바디를 연결시킴으로써 공정 및 물리적 변수에 의한 영향을 제거하여 트랜지스터 고유의 문턱전압을 유지한다.
하지만 실제 회로 구현할 때에는 문턱전압을 유지하기 위하여 성능이 제한되는 면이 있다. Triple-well 공정이 적용되지 않은 종래 기술의 경우, 소스와 바디를 연결시켜 고유의 문턱전압을 유지하기 힘들다. 캐스코드 구조 및 그와 유사한 구조가 적용될 경우 각각의 MOSFET가 기판을 서로 공유하고 있기 때문에 MOSFET들의 바디는 서로 연결되어야 한다. 이때, MOSFET들이 PMOS인 경우에는 바디가 전원 전압에 연결되어야 하고, NMOS인 경우에는 바디는 그라운드에 연결되어야 한다. 그로 인하여 바디와 소스가 분리되는 일이 발생하고 문턱전압 상승으로 인한 Ron 저항의 증가 등 성능의 감소를 야기한다.
다른 방법으로 문턱전압의 상승을 막기 위해서 기판의 공유를 무시하고 각각의 바디를 소스에 연결하면, 바디 간의 다른 전압차이로 인하여 기판이 가지는 저항성분을 통해 전류가 흐르게 되고 이는 발열, 잡음생성, 신호 누설 등 오히려 많은 문제를 야기한다.
Triple-well 공정이 적용된 종래기술의 경우는 각각의 MOSFET이 Triple-well에 의해서 분리되어 각각의 바디를 소스와 연결할 수 있다. 따라서 기판효과에 의한 문턱전압의 변화를 방지할 수 있고 결과적으로 설계 면적이 증가하지만 성능의 악화를 방지할 수 있다.
이와 같이 종래 기술에 의한 소스와 바디를 DC적으로 연결하여 사용하는 경우, 트랜지스터의 문턱 전압은 하나의 값으로 고정이 된다. 따라서, 해당 증폭기의 이득 혹은 최대 출력 전력은 증폭기에 사용되는 트랜지스터의 크기에 비례하는 특성을 가진다.
또 다른 종래 기술로서 소스와 바디의 바이어스를 분리시키고, 바디 바이어스를 증가시키는 기법의 경우, Body-Bias Effect에 의하여 문턱 전압이 낮아지는 효과를 기대할 수 있는데, 이 경우 소스와 바디를 연결하는 종래 기술과 비교하여 동일한 트랜지스터를 사용하고도 상대적으로 높은 이득과 최대 출력 전력을 얻을 수 있는 이점이 있다. 하지만, 이와 같은 종래 기술은 높은 이득과 높은 최대 출력 전력 특성을 확보하기 위하여 바디 바이어스를 높게 설정해 줌으로서 높은 DC 전류를 사용하게 되어, 전체 증폭기의 전력 사용 효율이 낮아지고 누설전류가 증가하는 문제점이 있다.
본 발명의 배경이 되는 기술은 대한민국 공개특허공보 제2009-0040640호(2009.04.27 공개)에 개시되어 있다.
본 발명은 동일한 소모 전력에 대비하여 높은 이득을 가질 수 있는 전압 제어 발진기를 제공하는데 목적이 있다.
본 발명은, 제1단이 제1 전원에 연결되고 바디가 게이트와 연결되어 있으며 제2단을 통해 제1 출력 신호가 출력되는 제1 트랜지스터와, 제1단이 상기 제1 전원에 연결되고 상기 제1 트랜지스터의 제2단과 연결된 바디가 게이트와 연결되어 있으며 제2단이 상기 제1 트랜지스터의 바디에 연결되어 상기 제1 트랜지스터와 교차 결합되어 있고, 제2단을 통해서 상기 제1 출력 신호와 반대 위상의 제2 출력 신호가 출력되는 제2 트랜지스터, 및 제1단이 상기 제1 트랜지스터의 제2단에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결된 공진 필터를 포함하는 전압 제어 발진기를 제공한다.
여기서, 상기 전압 제어 발진기는, 상기 제1 및 제2 트랜지스터의 바디에 연결되어 있는 직류 전원을 더 포함할 수 있다.
또한, 상기 전압 제어 발진기는 제1단이 상기 제1 트랜지스터의 게이트에 연결되고 제2단이 상기 직류 전원에 연결되어 있는 제1 커패시터, 및 제1단이 상기 제2 트랜지스터의 게이트에 연결되고 제2단이 상기 직류 전원에 연결되어 있는 제2 커패시터를 더 포함할 수 있다.
또한, 상기 제1 및 제2 트랜지스터의 제2단은 제2 전원에 연결될 수 있다.
여기서, 상기 제1 전원은 접지 전원일 수 있다.
그리고, 본 발명은 제1단이 제1 전원에 연결되고 제2단을 통해 제1 출력 신호가 출력되는 제1 트랜지스터와, 제1단이 상기 제1 전원에 연결되고 게이트가 상기 제1 트랜지스터의 제2단과 연결되어 있으며 제2단이 상기 제1 트랜지스터의 게이트에 연결되어 상기 제1 트랜지스터와 교차 결합되어 있고, 제2단을 통해서 상기 제1 출력 신호와 반대 위상의 제2 출력 신호가 출력되는 제2 트랜지스터와, 1차측의 제1단이 상기 제1 트랜지스터의 제2단에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결되며, 2차측의 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 바디에 연결되어 있는 트랜스포머, 및 제1단이 상기 제1 트랜지스터의 제2단에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결된 공진 필터를 포함하는 전압 제어 발진기를 제공한다.
여기서, 상기 트랜스포머의 1차측에 제2 전원이 연결될 수 있다.
또한, 상기 전압 제어 발진기는 상기 트랜스포머의 2차측에 연결되어 있는 직류 전원을 더 포함할 수 있다.
또한, 상기 제1 전원은 접지 전원일 수 있다.
본 발명에 따르면 트랜지스터의 바디를 통해 게이트와 동일한 위상의 신호 및 직류 전압을 인가함으로써 문턱 전압을 조절할 수 있어, 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있으며, 추가 궤환 루프를 형성함에 따라 발진 시간을 단축시킬 수 있는 이점이 있다.
도 1은 종래기술에 의한 교차 결합 구조의 LC 전압 제어 발진기를 나타낸다.
도 2는 본 발명의 실시예에 따른 전압 제어 발진기를 설명하기 위한 도면이다.
도 3은 본 발명의 제1 실시예에 따른 전압 제어 발진기의 구조를 나타낸 도면이다.
도 4는 도 3에서 바디 바이어싱 네트워크를 커패시터를 통해 구현한 예를 나타낸다.
도 5는 본 발명의 제2 실시예에 따른 전압 제어 발진기의 구조를 나타낸 도면이다.
도 6은 본 발명의 제1 실시예 따른 전압 제어 발진기에 PMOS를 함께 사용한 발진기의 구조를 나타낸 도면이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.
도 2는 본 발명의 실시예에 따른 전압 제어 발진기를 설명하기 위한 도면이다. 전압 제어 발진기(Voltage Controlled Oscillator)는 일반적으로 저 전력 동작을 필요로 하며 낮은 위상 잡음, 높은 이득을 요구한다. 이러한 한계를 극복하기 위하여, 본 발명의 실시예에서는 바디 바이어싱 네트워크(Body Biasing Network)를 통한 트랜지스터의 바디 효과(body effect)를 이용하여 위상 잡음은 더 높아지지 않게 제어하는 한편 동일한 전력 소모 대비 상대적으로 높은 이득 값을 얻을 수 있도록 한다.
이하에서는 본 발명의 실시예에 따른 전압 제어 발진기를 구성하는 트랜지스터를 설명의 편의상 NMOS(N-Channel MOSFET)인 것으로 나타내었으나, PMOS(P-Channel MOSFET)로 형성된 트랜지스터도 동일하게 적용될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 전압 제어 발진기의 구조를 나타낸 도면이다. 이러한 도 3의 전압 제어 발진기는 차동 구조를 갖는다. 각 트랜지스터의 바디는 게이트와 연결되어 있어 바디에는 트랜지스터의 VGS(게이트-소스 간의 전압)와 동일한 위상의 신호가 입력된다.
이를 구체적으로 설명하면, 도 3에 도시된 전압 제어 발진기는 제1 트랜지스터(110), 제2 트랜지스터(120), 공진 필터(130)를 포함한다. 제1 트랜지스터(110)는 제1단이 제1 전원(ex, GND)에 연결되고, 바디가 게이트와 연결되어 있으며, 제2단을 통해 제1 출력 신호(Positive output)가 출력된다.
제2 트랜지스터(120)는 제1단이 상기 제1 전원(ex, GND)에 연결되고, 상기 제1 트랜지스터(110)의 제2단과 연결된 바디가 게이트와 연결되어 있으며, 제2단이 상기 제1 트랜지스터(110)의 바디에 연결되어 상기 제1 트랜지스터와 교차 결합되어 있다. 이러한 제2 트랜지스터(120)는 제2단을 통해서 상기 제1 출력 신호와 반대 위상의 제2 출력 신호(Negative output)를 출력한다.
상기 제1 트랜지스터(110) 및 제2 트랜지스터(120)의 제2단은 공진 필터(130)를 통해 제1 전원보다 큰 제2 전원(ex, VDD)에 연결되어 있다. 상기 공진 필터(130)는 LC 공진 필터의 구조를 가지며, 제1단이 상기 제1 트랜지스터(110)의 제2단에 연결되고 제2단이 상기 제2 트랜지스터(120)의 제2단에 연결되어 있다.
이상과 같은 도 3과 같은 제1 실시예에 따른 구성에 있어 전압 제어 발진기의 신호 변화에 대하여 더욱 상세하게 설명하면 다음과 같다. 제2 트랜지스터(120)의 드레인으로 출력된 Negative output 신호는 제1 트랜지스터(110)의 게이트 및 바디에 동시에 입력된다(①,②).
그리고, 제1 트랜지스터(110)의 드레인을 통해서는 자신의 게이트에 입력된 신호와 반대 위상을 갖는 Positive output 신호가 증폭되어 출력된다(③). 이때, 앞서 제1 트랜지스터(110)의 게이트에 입력되는 신호는 바디로 입력되는 신호와 위상이 동일하기 때문에, 결과적으로 상기 바디로 입력된 동일 위상의 신호에 의하여 제1 트랜지스터(110)를 통한 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다.
또한, 제1 트랜지스터(110)의 드레인으로 출력된 Positive output 신호는 다시 제2 트랜지스터의 게이트 및 바디에 동시에 입력된다(④,⑤). 그리고, 제2 트랜지스터(120)의 드레인을 통해서는 자신의 게이트에 입력된 신호와 반대 위상을 갖는 Negative output 신호가 증폭되어 출력된다(⑥). 이때, 제2 트랜지스터(120)의 게이트에 입력되는 신호는 바디로 입력되는 신호와 위상이 동일하기 때문에, 결과적으로 상기 바디로 입력된 동일 위상의 신호에 의하여 제2 트랜지스터(120)를 통한 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다.
도 4는 도 3에서 바디 바이어싱 네트워크를 커패시터를 통해 구현한 예를 나타낸다. 도 4는 도 3과 같이 각 트랜지스터의 바디는 게이트와 연결되어 있어 바디에는 트랜지스터의 VGS(게이트-소스 간의 전압)와 동일한 위상의 신호가 입력되고, 더불어 직류 전압(Body bias)이 인가된다.
더 상세하게는 도 4의 구성에 따르면, 제1 트랜지스터(110) 및 제2 트랜지스터(120)의 바디에 직류 전압(Body bias) 인가를 위한 직류 전원이 연결되어 있다. 또한, 직류 전원과 각 트랜지스터의 게이트 사이에는 커패시터(140,150)가 연결되어 있다.
상기 제1 커패시터(140)는 제1단이 상기 제1 트랜지스터(110)의 게이트에 연결되고 제2단이 상기 직류 전원에 연결되어 있다. 제2 커패시터(150)는 제1단이 상기 제2 트랜지스터(120)의 게이트에 연결되고 제2단이 상기 직류 전원에 연결되어 있다.
각각의 커패시터(140,150)는 DC block cap에 해당되는 것으로서, 바디에 직접 인가되는 직류 전압(Bias bias)이 각 트랜지스터(110,120)의 게이트로 유입되는 것을 방지하는 역할을 한다. 이러한 도 4의 실시예의 경우, 결과적으로 상기 직류 전압(Body Bias)과 커패시터들을 이용함에 따라 발진 시작 시점을 당겨서 발전 시간을 단축시키는 역할을 한다.
이상과 같은 본 발명의 실시예에 따르면 전압 제어 발진기(Voltage Controlled Oscillator)를 구성하는 전력 증폭기(MOSFET)의 동작 위상에 따른 신호와 DC Bias 전압을 바디에 각각 인가하여 문턱전압을 적절하게 변화시켜 종래기술의 증폭 한계를 극복한다. 또한 궤환 루프를 추가해 줌으로써 발진 시간을 단축시킨다. 더욱이, 단순히 VGS와 동일한 위상의 신호를 해당되는 트랜지스터의 바디로 궤환 시키는 것만으로도 추가적인 소자의 연결없이 간단히 구현할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 전압 제어 발진기의 구조를 나타낸 도면이다. 도 5에서 각 트랜지스터의 바디는 트랜스포머(230)의 2차측(232)과 연결되어 있으며 이를 통해 바디 바이어싱 네트워크를 구성하고 있다. 이에 따라 각 트랜지스터의 바디에는 트랜지스터의 VGS(게이트-소스 간의 전압)와 동일한 위상의 신호가 입력되는 구성을 갖는다.
이를 구체적으로 설명하면, 도 5에 도시된 전압 제어 발진기는 제1 트랜지스터(210), 제2 트랜지스터(220), 트랜스포머(230), 커패시터(240)를 포함한다.
제1 트랜지스터(210)는 제1단이 제1 전원(ex, GND)에 연결되고 제2단을 통해 제1 출력 신호(Positive output)가 출력된다.
제2 트랜지스터(220)는 제1단이 상기 제1 전원(ex, GND)에 연결되고, 게이트가 상기 제1 트랜지스터(210)의 제2단과 연결되어 있으며, 제2단이 상기 제1 트랜지스터(210)의 게이트에 연결되어 상기 제1 트랜지스터(210)와 교차 결합되어 있다. 이러한 제2 트랜지스터(220)는 제2단을 통해서 상기 제1 출력 신호와 반대 위상의 제2 출력 신호(Negative output)를 출력한다.
상기 트랜스포머(230)는 1차측(231)과 2차측(232)을 포함한다. 1차측(231)은 제1단이 상기 제1 트랜지스터(210)의 제2단에 연결되고 제2단이 상기 제2 트랜지스터(220)의 제2단에 연결되어 있다. 2차측(232)은 제1단이 상기 제1 트랜지스터(210)의 바디에 연결되고 제2단이 상기 제2 트랜지스터(220)의 바디에 연결되어 있다. 또한, 트랜스포머(230)의 1차측(231)에는 제1 전원보다 큰 제2 전원(ex, VDD)이 연결되어 있고, 2차측(232)에는 바디에 직류 전압(Body Bias)을 인가하는 전원 전압이 연결되어 있다.
상기 커패시터(240)는 제1단이 상기 제1 트랜지스터(210)의 제2단에 연결되고 제2단이 상기 제2 트랜지스터(220)의 제2단에 연결되어, 트랜스포머(230)와 공진 필터 구조를 형성한다.
이상과 같은 도 5과 같은 제2 실시예에 따른 구성에 있어 전압 제어 발진기의 신호 변화에 대하여 더욱 상세하게 설명하면 다음과 같다.
제2 트랜지스터(220)의 드레인으로 출력된 Negative output 신호는 제1 트랜지스터(210)의 게이트에 입력된다(①). 그리고, 제1 트랜지스터(210)의 드레인을 통해서는 자신의 게이트에 입력된 신호와 반대 위상을 갖는 Positive output 신호가 증폭되어 출력된다(②). 마찬가지로 제1 트랜지스터(210)의 드레인으로 출력된 신호는 제2 트랜지스터(220)의 게이트로 입력된다(③). 그리고, 제2 트랜지스터(220)의 드레인을 통해서는 자신의 게이트에 입력된 신호와 반대 위상을 갖는 Negative output 신호가 증폭되어 출력된다(④).
앞서, ②의 과정을 통해 제1 트랜지스터(210)의 드레인을 통해 출력된 신호는 트랜스포머(230)의 1차측(231)의 제1단으로 입력되고(⑤), 앞서 ④의 과정을 통해 제2 트랜지스터(220)의 드레인을 통해 출력된 그 반대 위상의 신호는 1차측(231)의 제2단으로 입력된다(⑥).
그러면, 2차측(232)의 제1단을 통해서는 상기 1차측(231)의 제1단에 입력된 신호와 반대 위상의 신호가 출력되어 제1 트랜지스터(210)의 바디로 유입된다(⑦). 이때 제1 트랜지스터(210)의 바디로 유입된 신호와 앞서 과정 ①에서 게이트로 입력된 신호의 위상이 동일하므로, 결과적으로 바디로 입력된 동일 위상의 신호에 의하여 제1 트랜지스터(210)를 통한 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다.
반대로, 2차측(232)의 제2단을 통해서는 상기 1차측(231)의 제2단에 입력된 신호와 반대 위상의 신호가 출력되어 제2 트랜지스터(220)의 바디로 유입된다(⑧). 이때 제2 트랜지스터(220)의 바디로 유입된 신호와 앞서 과정 ③에서 게이트로 입력된 신호의 위상이 동일하므로, 결과적으로 바디로 입력된 동일 위상의 신호에 의하여 제2 트랜지스터(220)를 통한 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다.
도 6은 본 발명의 제1 실시예 따른 전압 제어 발진기에 PMOS를 함께 사용한 발진기의 구조를 나타낸 도면이다. 이러한 도 6은 이는 도 3의 NMPS로 구성된 전압 제어 발진기에 PMOS의 구조를 병용한 구성으로서, 상단에 PMOS의 제3 트랜지스터(160) 및 제4 트랜지스터(170)를 더 포함한 것이다.
여기서, 상기 제3 트랜지스터(160)와 제4 트랜지스터(170)는 서로 교차 결합된 형태를 가지며 자신의 바디와 게이트가 서로 연결된 구조를 가지고 있어서 증폭 효율을 더욱 높이게 된다. 이와 같이 제1 트랜지스터(210) 및 제2 트랜지스터(220)의 출력단에 제3 트랜지스터(160) 및 제4 트랜지스터(170)를 추가로 사용한다면 도 3에 비하여 회로의 사이즈는 커지지만 보다 높은 이득을 확보할 수 있게 된다.
이상과 같은 본 발명에 따른 전압 제어 발진기에 따르면, 동일한 소모 전력에 대비하여 높은 이득을 가질 수 있다. 또한, 수동 소자를 활용한 다양한 방법들을 통하여 대부분의 증폭기에 적용할 수 있는 이점이 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110,210: 제1 트랜지스터 120,220: 제2 트랜지스터
130: 공진 필터 140: 제1 커패시터
150: 제2 커패시터 230: 트랜스포머
231: 1차측 232: 2차측
240: 커패시터 160: 제3 트랜지스터
170: 제4 트랜지스터

Claims (9)

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  6. 제1단이 제1 전원에 연결되고 제2단을 통해 제1 출력 신호가 출력되는 제1 트랜지스터;
    제1단이 상기 제1 전원에 연결되고 게이트가 상기 제1 트랜지스터의 제2단과 연결되어 있으며 제2단이 상기 제1 트랜지스터의 게이트에 연결되어 상기 제1 트랜지스터와 교차 결합되어 있고, 제2단을 통해서 상기 제1 출력 신호와 반대 위상의 제2 출력 신호가 출력되는 제2 트랜지스터;
    1차측의 제1단이 상기 제1 트랜지스터의 제2단에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결되며, 2차측의 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 바디에 연결되어 있는 트랜스포머; 및
    제1단이 상기 제1 트랜지스터의 제2단에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결된 커패시터를 포함하는 전압 제어 발진기.
  7. 청구항 6에 있어서,
    상기 트랜스포머의 1차측에 제2 전원이 연결되어 있는 전압 제어 발진기.
  8. 청구항 7에 있어서,
    상기 트랜스포머의 2차측에 연결되어 있는 직류 전원을 더 포함하는 전압 제어 발진기.
  9. 청구항 6에 있어서,
    상기 제1 전원은 접지 전원인 전압 제어 발진기.
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