KR101415648B1 - 시모스 엠오이엠에스 센서 소자 - Google Patents

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Abstract

본 발명은 센서 소자에 관한 것이다. 더욱 상세하게는, 본 발명은 현재의 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor, CMOS) 기술 또는 절연체 상 실리콘 (Silicon on Insulator (SOI) 기술을 이용하여 제작되는 실리콘 발광 소자들, 실리콘 도파관들 및 실리콘 검출기를 가지고 있는 CMOS계 마이크로 광전자 기계 센서(CMOS-based micro-optical-electromechanical-sensor, MOEMS) 소자에 관한 것이다.
본 발명에 따르면, 실리콘계 발광 구조체; 기계적 굴절들(mechanical deflections)을 감지할 수 있는 집적된 전기-광학 기계적 인터페이스 구조체(integrated electro-optical mechanical interface structure); 진동(vibration), 운동(motion), 회전(rotation), 가속도(acceleration)와 같은 물리적 변수들을 측정하기 위해서 집적된 전기적 구동 회로 및 처리 회로;를 포함하는 센서가 제공되어 있다.

Description

시모스 엠오이엠에스 센서 소자 {CMOS MOEMS sensor device }
본 발명은 센서 소자에 관한 것이다. 더욱 상세하게는, 본 발명은 현재의 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor, CMOS) 기술 또는 절연체 상 실리콘 (Silicon on Insulator (SOI) 기술을 이용하여 제작되는 실리콘 발광 소자들, 실리콘 도파관들 및 실리콘 검출기를 갖는 CMOS계 마이크로 광전자 기계 센서(CMOS-based micro-optical-electromechanical-sensor, MOEMS) 소자에 관한 것이다.
대다수의 마이크로-전자 소자들(micro-electronic devices) 실리콘으로 형성되고, 지난 수 십년에 걸쳐서, 상당한 노력이 이러한 소자들의 신뢰성 (Reliability)과 제조가능성(manufacturability)을 개선하는 것(refining)으로 향했다. 그 결과, 실리콘계 마이크로 전자 소자들은 신뢰할 수 있고, 비싸지 않은 상품들이 되었다. 특히, 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor, CMOS)기술은 모든 전자 상품들의 거의 80%에 대한 기반 제조 기술을 사회에 제공하는 수십 억 달러 규모의 산업이 되었다. 또한, 절연체 상 실리콘(Silicon-on-Insulator, SOI) 기술은 주류 전자소자 제조 기술과 광전자 기술(Optoelectronics technology)을 결합하기 위한 미래의 기반 기술로서 여겨진다.
현존하는 실리콘 기반의 지식과 사회 기반 시설(infrastructure)을 이용하기 위하여, 능동 광학 부품들(active optical components)을 CMOS 와 SOI 실리콘 기술들로 통합하는 것에 대한 큰 관심이 있다.
그러나, 실리콘은 간접 밴드 갭 반도체 물질(indirect band gap semiconductor material)이고, 직접 밴드 갭 반도체 물질(direct band gap semiconductor material)과 달리, 낮은 광자 방출 효율(low photon emission efficiency)을 가진다. 그 결과, 실리콘은 불충분한 전기발광 방사(electroluminescent radiation)원으로 여겨진다.
비록 광자-생성 메커니즘(photon-generation mechanism)이 잘 이해되지 않는다 할지라도, 실리콘으로부터 방출되는 가시광선의 하나의 소스(one source)는 애벌런치 항복 조건(avalanche breakdown conditions)에서 역방향 바이어스 p-n 접합(reverse biased p-n junction)이다.
애벌런치 항복은, p-n 접합이 역방향 바이어스되고 상기 접합을 가로지르는 전기장이 전자들을 격자와의 이온화 충돌(Ionizing collision)이 일어나는 방향으로 가속시킬 때, 일어난다.
상기 이온화 충돌들은 추가의 전자들을 생성하고, 이들은 초기 전자들과 마찬가지로 추가의 이온화 충돌이 일어나는 방향으로 가속된다. 이 프로세스가 계속될 때, 전자들의 수는 극적으로 증가하고, 전류 증식 효과를 발생시킨다.
이 원리를 토대로, 본 출원의 발명자 등은, 애벌런치 실리콘 발광 소자의(Avalanching Silicon Light Emitting Device, Av Si LED) 실리콘으로부터 방출된 빛의 효율은, 수직 전기장(vertical electric field) 및 측면 전기장(lateral electric field)을 한정하는 V자 형상의 팁(Wedge-shaped tip)이 있는 역방향 바이어스 p-n 접합을 사용함으로써 실질적으로 증가될 수 있음을 보고하였다. (Snyman, et al., "A Dependency of Quantum Efficiency of Silicon CMOS n+pp+ LEDs on Current Density, IEEE Photonics Technology Letters, Vol. 17, No. 10, October 2005, pp 2041-2043")
센서 소자들은, 온도, 충격, 운동, 가속도, 회전, 조도(light level), 유체 유량(fluid flow rate), 유동 시스템의 입자 카운팅, 형광(fluorescence) 및 입자 흡수와 같은 물리적 변수들을 측정하기 위해서, 개별적인 패키지들(discrete packages)로 제작되어 왔다. 그러나, 이러한 소자들은 종종 복잡하고 정교한(sophisticated) 기술을 요구한다.
비록 센서 소자가 하이브리드 모듈(hybrid module)상에 형성될 수 있다 하더라도, 특히 통합화와 콤팩트화에 대한 센서 소자들의 추가적인 개량(improvement)은, 이러한 소자들의 새로운 적용들을 탐지하기 위하여 일반적으로 바람직하다.
그러므로, 현재 상업적으로 이용가능한 CMOS 제조 기술로의 더 쉬운 통합화를 제공하는 센서 소자일 뿐만 아니라 개량된 성능 특성들을 제공하는 통합화를 제공하는 센서 소자 또한 요구된다.
본 발명의 목적은 센서 소자, 바람직하게는, 상업적으로 이용가능한 제조 기술로 제작되어 적어도 부분적으로 현존하는 센서 구조체들과 관련된 문제점들을 극복하는 발광 구조체를 제공하는 것이다.
또한 본 발명의 목적은 신규하고 진보성 있는 센서 소자를 제공하는 것이다.
본 발명의 제 1 측면에 따르면, 실리콘계 발광 구조체; 기계적 굴절들(mechanical deflections)을 감지할 수 있는 집적된 전기-광학 기계적 인터페이스 구조(integrated electro-optical mechanical interface structure); 진동(vibration), 운동(motion), 회전(rotation), 가속도(acceleration)와 같은 물리적 변수들을 측정하기 위해서 집적된 전기적 구동 회로 및 처리 회로;를 포함하는 센서가 제공되어 있다.
상기 센서는 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor (CMOS)) 기술 기반 또는 실리콘 온 인슐레이터(Silicon-on-insulator (SOI)) 기반이고 싱글 칩상에 집적되어 있을 수 있다.
상기 센서는 측정 소자의 감도를 증가시키기 위하여 별개의 광학 필터들과 기준 광로 구획(reference optical path section)을 더 포함할 수 있다.
상기 센서는 동일한 칩 상에 실리콘 발광 구조체와 집적되어 있는 모놀리식 집적 도파관 시스템(monolithically integrated wave-guiding system)을 더 포함할 수 있다.
상기 도파관 시스템은 질화 규소(silicon nitride) 또는 산질화규소(silicon-oxinitride) 또는 광학적으로 투명한 고분자(optically transparent polymer)를 포함할 수 있다.
상기 센서는 광 흡수(optical absorption), 기체 또는 유체 샘플들 내 추가적인 파장 첨가 또는 생략 원소들을 검출하기 위하여, 전기-기계 모듈(elector-mechanical module)을 대체하는 유체 인터페이싱 모듈을 더 포함할 수 있다.
본 발명의 제 2 측면에 따르면, 실리콘 LED계 센서를 제조하는 방법이 제공되어 있고, 상기 방법은,
강화된 빛 방출이 실리콘 자체에서 강화된 2차 여기 프로세스를 통해 생성되거나;
강화된 빛 방출이 높은 광자 수율을 갖는 제 2 몸체들에서 강화된 2차 여기 프로세스를 통해서 그리고 제 2 몸체의 도달범위 내의 제 2 몸체를 위치시킴으로써 생성되고;
환경과 밀접하게 접속하고 강도(intensity) 변조 또는 위상차 기술들을 통해 물리적 변화들의 강화된 검출(detection)을 생성하는 제 2 의 광로 배열을 생성함으로써 측정되는 물리적 또는 유체적 변화 변수들을 감지하는 빛 방출을 사용한다.
상기 소자는 낮은 가격의 방사체를 사용하고, 상기 방사체는, 마이크로 크기(micro dimension)의 칩 레벨에서 시스템으로 통합될 수 있고, 섬유 또는 유리 기술 및 기계적 모듈들(mechanical modules)와 함께, 필수적인 물리적 변수의 측정을 제공할 수 있다. 제조비용의 면에서 우수한 가격경쟁력은 설계 단순화, 조립 단순화 및 낮은 가격의 집적 회로 집적 LED들의 사용의 단순화로 달성된다.
요컨대, 본 발명에 따른 CMOS계 센서 소자는 CMOS 실리콘계 발광 소자, 하나 또는 둘의 광로들, 전자 기계 모듈(electronic mechanical module) 또는 유체 환경 인터페이스 모듈, 실리콘 감지기 및 전자 프로세싱 회로(electronic processing circuitry), 전기적 구동 회로(electronic driving circuitry) 및 모듈레이션 회로(modulation circuitry)를 포함하는 몸체를 포함한다.
전기 광학적 모듈은 광로 B에서 교란(disturbance) 또는 위상 변이(phase shift)를 도입하고, 광로 B는 기준 광로 A와 상호작용하고 검출기에서 강도(intensity) 또는 위상 변이 변화(phase shift change)를 도입한다.
그에 따라, 기계적 진동 팔(mechanical vibrating arm)에 의해 야기되는 진동, 운동, 회전, 가속도 또는 유체 가스들 또는 액체들에 의해 야기되는 강도 변화(intensity changes)와 같은 물리적 변화들이 검출될 수 있다.
상기 소자는, 표준 상보성 금속 산화막 반도체(CMOS) 집적 또는 절연체 상 실리콘(SOI) 기술을 사용하는 작은 부피의 집적 회로 공간에 주로 통합될 수 있다.
상기 소자는 낮은 가격의 방사체를 사용하고, 상기 방사체는, 마이크로 크기(micro dimension)의 칩 레벨에서 시스템으로 통합될 수 있고, 섬유 또는 유리 기술 및 기계적 모듈들(mechanical modules)와 함께, 필수적인 물리적 변수의 측정을 제공할 수 있다. 제조비용의 면에서 우수한 가격경쟁력은 설계 단순화, 조립 단순화 및 낮은 가격의 집적 회로 집적 LED들의 사용의 단순화로 달성된다.
도 1은 본 발명에 따른 p+nn+ 버전의 강화된 측면 2차 여기 Si LED(Enhanced Lateral Secondary Excitation Si LED)를 나타내는 평면도이다;
도 2는 일반적인 Si LED의 일례 및 본 발명에 따른 CMOS 기술 기반 마이크로-광학-기계적-센서(Micro-Optical-Mechanical-Sensor)의 횡단면도이다;
도 3은 본 발명의 바람직한 제 1 실시예로서 하이브리드 구현 MOEMS 소자를 보여주는 모식도이다;
도 4는 본 발명의 바람직한 제 2 실시예로서 하이브리드-모놀리식 구현 MOEMS 소자를 보여주는 모식도이다;
도 5는 본 발명의 바람직한 제 3 실시예로서, 풀 모놀리식 구현 MOEMS소자를 보여주는 모식도이다;
도 6은 CMOS 집적 회로 기술에 사용되는 대표적인 층들을 보여주는 모식도이다;
도 7은 광원을 위치시키고 CMOS 집적 회로 기술을 사용함으로써 광 분배 구조체(optical splitting structure)를 보여주는 모식도이다;
도 8은 광원을 위치시키고 CMOS 집적 회로 기술을 사용함으로써 광 분배 구조체에서 완벽한 도포관의 달성을 보여주는 모식도이다;
도 9는 Si LED 방사 포인트 바로 위로 그래이디드 인덱스 광학적 투명 층들(graded index optically transparent layers)을 사용함으로써, 측면 증배 및 2차 여기 Si LED로부터 질화 규소 또는 CMOS 칩 상층들에 위치되어 있는 다른 도파관 층들로 광 방사선의 효과적인 광학적 커플링의 달성을 보여주는 모식도이다;
도 10 내지 도 12는 0.35 마이크론 이상 CMOS 기술을 사용하는 더 바람직한 일부 실시예들을 보여준다;
도 13은 0.35 마이크론 이하 CMOS 기술을 사용하는 기술과 관련되어 있는 Si LED 및 도파관 기술의 바람직한 실시예들을 보여준다;
도 15는 측면 증배 및 2차 여기 Si LED로부터 0.35 마이크론 이하 CMOS 기술에 통합될 수 있는 격리 트렌치 기반 도파관 구조체로 광 방사선의 효과적인 커플링의 달성을 보여주는 모식도이다;
도 15는 본 발명의 더 바람직한 실시예들로서 절연체 상 실리콘(SOI)기술을 사용하여 도 2와 같은 MOEMS의 구현을 보여주는 모식도이다.
이하, 도면을 참조하여, 본 발명을 더욱 상술하지만 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.
Si LED들의 강화된 버전들은 최근에 개발되었다. 도 1은 이런 유형의 소자를 설명하고 있다.
상기 소자(100)은 연장된 삼각형(elongated triangle)과 끝이 뾰족한 돌출부(122)을 가진 고 농도 도핑 반도체 영역(120)를 포함하는 구조로 이루어져 있다.
이 구조체는, 영역(120)으로부터 접합 주변부(접합 1 및 2 인터페이스들)을 따라 역방향 바이어스 시 확장하는 최대 확장 공핍 영역(maximum extended depletion region)을 수용하기에 충분히 큰 저농도 도핑 반도체 영역(110) 내에 위치되고, 상기 연장 삼각 몸체 측면(elongated triangle body side)에 인접하여 위치된다.
제 3 의 낮은 저항 전기적/오믹 접합 영역들(third low resistance electrical/ohmic contact regions)(130)은 제 1 영역(in the first)에 위치되고, 최대 돌출 몸체 길이에 반대이고 직접 평행하다.
상기 소자는 제 2 몸체 접합의 주변부(140)을 따라 전기 접촉 몸체 영역들로 연장된 공핍 영역을 생성할 정도로 적절히 전압 바이어스 되어 있다.
접합(도 1의 p+n 접합) 인터페이스에 가까운 최대 전기장 영역에서 여기된 전하 캐리어들은, 가속하고 상기 접합 인터페이스에 대해 수직이 아닌 가로로 횡단할 것이다. 그러나, 도 11의 화살표들로 표시되어 있는 것과 같이 제 1 및 2 접합 인터페이스를 따라 다소 측면으로 횡단할 것이다.
공핍영역(가장자리(160)까지)은 정상적으로 배열되는 공핍 영역과 비교하여 훨씬 더 확장되기 때문에, 가속된 캐리어들은 공핍 영역의 끝에서 접합이 존재하기 전에 훨씬 더 긴 경로를 횡단할 것이다.
그것들의 횡단 경로 동안, 그것들은 복합적인 평균 자유 가속 경로들(multiple mean free acceleration paths)을 경험할 것이고, 각각은 충돌(collision) 및 호스트 격자 결정 원자들의 이온화(ionisation) 프로세스, 결함들(defects), 불순물들(impurities) 및/또는 다른 캐리어들로 끝이 날 것이다.
이러한 상호작용 프로세스들 동안, 빛 광자들은 방사되고, 상기 소자로부터 전체 빛 방사 레벨 내 특별한 증가로 이어진다. 그 결과 더 긴 측면 곡선 경로는 강화된 산란 및 복합 평균 자유 경로들을 야기하게 된다.
이것은 제 2 캐리어들의 증배 내에서 강화된 애벌런치로 이어진다; 더 가속된 캐리어들의 기하급수적인 증가 및 상기 접합으로부터 전체 광 방사의 기하급수적 증가. 상기 증식 영역(180)은 우세한 광 방사 영역(170)으로 이어진다.
여기된 캐리어들은 실리콘 그 자체 내에서 새로운 여기들 및 새로운 발광 프로세스들을 다시 야기하는 제 2 캐리어들을 생성한다.
주된 반도체 몸체 물질과 개개의 몸체들의 전도 유형을 선택함으로써, 그리고 전자의 증배와 애벌런치가 실리콘 내 홀들의 그것에 비해 거의 두배라는 사실을 이용함으로써, 에너지 캐리어들의 농도 및 유형이 조작(engineered)될 수 있다.
그러므로 p+nn+ 유형 배열은 고 강도 CMOS 및 LED들을 생산하기에 특히 적합하다.
따라서, 적합한 제 2 몸체들은 또한 1차 또는 2차 여기된 캐리어들로부터 빛 방출을 발생시키기 위하여 여기된 캐리어들의 도달범위 내에 위치될 수 있다.
이러한 Si LED들은 2차 여기 Si LED들로 적절히 지정된다.
상기 소자 구조체는 상대적으로 간단하고 CMOS 기술을 사용하여 쉽게 제작될 수 있다.
그러한 제 2 몸체들의 바람직한 포지셔닝은 도 1에서 190 처럼 보여진다.
도 2는 구체적인 개요(example overview) 및 본 발명에 따른 다양한 서브 컴포넌트들 보여주고 상기 Si LED들을 사용하는 Si LED계 CMOS MOEMS 소자(200)의 횡단면도를 보여주고 있다.
종래의 CMOS 제작 기술 사용 시, 실리콘 발광 소자(Si LED)(100)이 제작된다.
적절한 구동 및 모듈레이션 회로(210)은 LED의 강도(intensity) 및 펄스 폭(pulse width)의 측면에서 소자의 광 출력을 제어한다.
광학적 방사는, 좁은 대역폭을 확보하기 위하여 광 필터(220)이용하여 (선택적으로) 여과된다.
광 방사는 방향성 방사 또는 광학적 강도 산란(optical intensity splitting) 및 도파관 기술들(wave-guiding technologies)을 이용하는 도파관 기술을 이용하여 적합한 광 경로들 A 및 B를 따라 안내된다.
A 경로는 위상 및 강도의 측면에서 기준 경로로서 사용되고, B 경로는 강도 및/또는 위상 변이를 광 빔에 도입하는 전자-기계적 인터페이스 또는 유체 인터페이스 모듈(230)을 통하여 전송된다.
이 모듈은 CMOS 상층들의 기재에 위치될 수 있거나 또한 CMOS 칩 표면과 인터페이스 한다.
2개의 빔들은 실리콘 광 검출기(240)로 전달되는 빔 구획 C에서 결합된다.
상기 검출기로부터 신호 출력은 적절한 신호 프로세싱 회로(250)에 의해 처리되고, 이 후 측정된 물리적 변수의 측면에서 신호 및 정보를 성공적으로 해석할 수 있는 CMOS 회로의 나머지로, 아날로그 또는 디지털 포맷(format)으로 전송된다.
전기-기계적 센서 인터페이스 구역은 기계적 진동, 운동, 회전, 가속도를 측정하도록 지정되고, 강도(intensity) 또는 위상 변이(phase change)를 광 경로 B로 도입한다.
유사하게, 만약 유체 인터페이스 모듈이 가스 또는 액체 유체와 결합하는데 사용된 경우, 그에 따라 경로 B 내 강도 변이, 위상 변이 또는 파장 변이를 광 빔으로 도입한다.
따라서, 시스템은 진동, 운동, 회전, 가속도, 기체 유동, 기체 조성 또는 액체 유동 또는 액체 조성과 같은 기계적 변수들을 감지하도록 사용될 수 있다.
전체 배열은 CMOS 칩의 작은 부분에서 고 집적된 모듈로서 제작된다.
시스템은 검출 및 프로세싱 광학 수단을 사용하기 때문에, 고 소형화 시스템(miniaturized system), 고 집적 저 비용의 제조업(manufacturing), 잡음 여유도(noise immunity) 및 고 신뢰성과 같은 광 신호 프로세싱 기술들과 관련되어 있는 모든 장점들을 갖는다.
전자-기계적 인터페이스 모듈은 최신의 캔틸레버(state of the art cantilever), 마이크로 빔 굴절 또는 디스크 로테이션 기술들(micro-beam deflection or disc rotation techniques)을 사용할 수 있다.
유체 인터페이스 모듈은 최신의 기체 또는 유체 흡수 모니터링 또는 광원들 및 광 센서들을 사용하는 도파관 스펙트럼 검출 기술들을 사용할 수 있다.
상기 소자/배열의 신규한 구성요소는, 실리콘 표면 아래로 통합될 수 있고 정보가 처리되고 인근 회로로 출력될 수 있도록 검출기들이 충분한 신호 대 잡음 비(signal to noise ratio)를 가진 기계적 또는 유체 인터페이스 모듈에 의해 도입된 광학적 변이들을 측정할 수 있도록 충분한 광출력을 제공하는 Si LED 이다.
도 3 내지 도 5는 본 발명의 다양한 바람직한 실시예들을 설명한다.
도 3은 본 발명의 바람직한 제 1 실시예로서, 기계 모듈, Si LED를 호스팅(hosting)하는 CMOS 칩 상의 리세스 캐비티(recess cavity)로 제조되는 광 모듈, 광 검출 회로 및 적절한 구동 및 신호 프로세싱 회로를 사용하는 하이브리드 구현 MOEMS 소자를 보여주는 모식도이다.
도 3은 CMOS 상층들에 리세스를 제작하고, 전체 시스템이 복합 구성요소 및 복합 구성요소 조립 수단을 사용하여 구현되도록 다양한 광학 및 기계적 모듈들을 추가하며, CMOS 칩의 리세스 캐비티로의 구성요소들의 픽 앤드 플레이스(Pick and Placing)를 포함하는 본 발명의 제 1 의 하이브리드 실시예를 설명한다.
도 3은 본 발명의 복합 기법(hybrid approach)를 이용하는 본 발명의 실시예를 설명한다.
상기 소자는, 도 4에 보여지는 것과 같이 서로에 대하여, 세 개의 독립된 모듈들 또는 몸체들, 즉, 반도체 칩 모듈 B1, 광 모듈 또는 몸체 B2 및 기계적 모듈 또는 몸체 B3로 이루어져 있다.
통합된(또는 내장된) 발광 다이오드, LED 는 CMOS 상층들의 미리 제작된 좁은 대역폭의 빛을 리세스 캐비티 C1 로 방사한다.
광선들은 부분적으로 반사면(reflecting surface) RS1에 영향을 준다.
이러한 광선들의 특정 비율 강도는 통합된(또는 내장된) 검출기, DET에 반사된다.
다른 비율의 빛은 광학적 몸체(optical body) B2로 반사되고 그 결과 도 3에 나타난 바와 같이 내부반사 경로들(R3)이 뒤를 잇는다.
부분적인 반사면(RS2)에서, 일정 비율의 빛은 빛 광선들 경로 R6를 따라서 칩 인터페이스로 다시 반사된다.
추가적인 반사 이후 광학적 몸체로부터 방사하고, 외부로 반사된 빛은 초기 반사 빛 R2와 접속하고 검출기 DET의 빛 도달에 강도 변이를 야기한다.
RS2에서 부분적으로 반사되는 다른 비율의 빛은 광학적 몸체(B2)의 n3 반사 인덱스 영역으로 들어가고, 정상적으로 이 몸체로 방사한다. 이후에 제 2 캐비티 C2를 통해 이동하고, 반사면 RS3에서 다시 반사된다. 이 반사 빛의 일정 비율은 광학적 몸체 B2로 다시 돌아가고 검출기 DET에서 위상 차(phase contrast) 및 강도 변이(intensity change)에 기여한다.
만약 기계적 팔(arm)의 위치가 상태(status)를 변화시킨다면, 광선 R4 및 R5에 의한 경로 길이는 검출기에서 강도 변이(intensity change)를 야기할 것이다.
상기 소자의 충돌(shock), 운동, 가속도 또는 회전은 반사면 RS3의 위치 변이를 가져올 것이고 검출기에서 검출된 강도 변화(intensity changes)를 야기할 것이다.
제 2 캐비티 환경으로 공기 간격 경로를 확장함으로써, 강도 변화(intensity changes)는, 캐비티에서의 다양한 상태 변화, 예를 들어, 유체 유동이 캐비티 C2를 통해 도입되는 경우로 인하여 검출기에서 검출될 것이다.
암(arm)은 유체 흐름율을 측정하도록 적절히 수정될 수 있다.
고 광 흡수 입자들이 캐비티 C2를 통해 흐른다면, 이것은 C2를 통하여 전송되는 강도의 급격한 변화를 가져올 것이고, 이는 프로세싱 회로에 의해 입자 카운트를 가능하게 할 것이다.
유사하게, 입자들에 의해 야기된 흡수 및 형광과 같은 성질들은 검출기로 검출되는 강도상의 변이를 가져올 수 있다. 검출기에서의 신호들은 적절히 전기적으로 분석되고 마이크로-프로세서 회로에 의해 적절히 해석되기 위해 처리된다.
도 4는 본 발명의 바람직한 제 2 실시예로서, Si LED를 호스트하는 CMOS 칩상의 리세스 캐비티(recess cavity)로 제작된 기계 모듈, 광 검출 회로 및 적절한 구동 및 신호 프로세싱 회로를 사용하는 기계적 모듈 혼합 복합-모놀리식 구현 MOEMS 소자를 보여주는 모식도이다.
광학적 필터 및 기준 광학 경로는 CMOS 칩의 표면에 복합적으로 추가될 수 있거나 CMOS 칩의 내부 파트로서 모놀리식으로 제작될 수 있다.
도 4는 복합적으로 CMOS 칩으로 리세스 캐비티로 복합적으로 추가된 기계적 또는 유체 인터페이스 유닛을 사용하는 및/또한 복합적으로 추가된 광학적 필터 및 제 2 의 광 경로들을 사용하는 본 발명의 제 2 의 실시예를 설명한다.
도 4는 혼합 복합 모놀리식 기법을 사용하는 본 발명의 제 2 의 실시예를 제공한다.
리세스(recess)는, 수직방향에서 또는 비스듬한 방향에서 상기 칩의 외부로 수직으로 빛을 방출하기 위해 칩 표면(400)이 충분히 노출되도록 제조된다.
적절한 광 필터(220)는, Si LED(100)의 광학적 방사 파장 내에서 유일한 좁은 대역폭(bandwidth)이 리세스 캐비티(410)으로 전송되도록 칩-리세스 인터페이스에 제작된다.
전자-기계적 또는 유체 인터페이스 모듈(230)은 리세스 캐비티의 내부또는, 리세스 캐비티(410)의 부분적인 내부 또는 리세스 캐비티의 완전 외부에 위치된다.
광학 필터(220)은 모놀리식 층 제조기술을 사용하여 제작될 수 있거나, 캐비티로 독립적으로 픽 앤드 플레이스되어 위치(pick and placed positioned)될 수 있다.
전자 기계적 또는 유체 인터페이스 모듈(230)을 향하는 한편 그로부터 되돌아오는 경로 A를 따르는 광 방사선은 좁은 대역폭 또는 위상 차를 강화하고 결국에는 검출기에 의해 검출되는 강화된 강도 변화로 기여하는 단색의 네이처(monochromatic nature)중에 있다.
선택적 광로 A는 모놀리식 기술들, 도파관 기반 기술들 또는 다른 복합 기술들을 사용하여 제작될 수 있다. 이 첨가는 전자-기계적 또는 유체 인터페이스 모듈에 의해 도입된 변이들의 결과로서 위상 차이 및 강도 변이를 강화할 것이다.
도 5는 모든 CMOS 제작 기술을 사용하는 본 발명의 제 3 의 모놀리식 실시예를 설명한다.
도 5는 본 발명의 제 3 의 바람직한 실시예로서, CMOS 칩 상의 리세스 캐비티로 제작된 기계적 모듈을 사용하는 완전 모놀리식 구현 MOEMS 소자(500)를 보여주는 모식도이다.
Si LED(100), 도파관 회로, 구성요소들을 여과하는 것 및 위상 차이 개선 구성요소들은 모두 CMOS 칩의 필수적인 부분으로서 모놀리식으로 제작된다.
넓은 면적 실리콘 발광 소자는 칩상 또는 구획 상에 모놀리식으로 집적되어 있는 도파관 시스템에 충분한 광출력을 공급한다.
광출력(optical power)은 적절한 광학적 커플러(510)을 통해서 도파관들로 전송된다.
섬유 내에서 커플링된 광 방사선(coupled optical radidation)은 (가능한 한 단색(mono-chromatic)에 근접할 정도로) 매우 좁은 밴드 방사가 얻어지도록 브래그 그래이팅 필터(520) 또는 (선택적) 고리형 공진기 필터(ring resonator filter)(530)(또는 다른 최신의 도파관 필터링 수단)에 의해 여과된다.
이후 광방사선은, 불균형 마하 젠더형 위상 검출기(un-balanced Mach Zender phase detector)(540)에서와 같이, 두 개의 도파관 경로들, 경로 A 및 경로 B로 나뉘어진다. 상기 광 경로 B에서, 광 방사선은 전자-기계적 또는 유체 인터페이스 모듈(230)에 노출되고, 선택된 물리적 측정 변수에 따라 위상 변이를 도입한다.
이 위상 변이는 광 검출기(240)으로 주어지기 전에 최종 광 경로(C)에서 결과적인 강도 변화(resulting intensity change)를 야기한다.
도 6 내지 8은 광로들 A, B 및 C에 사용될 수 있는 다양한 빔 지향(beam directing) 기술들, 광 분배(optical splitting) 기술들 및 도파관 기술들을 설명하고 있다.
도 6은 CMOS 집적 회로 기술에 사용되는 대표적인 층들, 즉, (1) 광학적으로 투명한 SiO2 필드 산화물(filed oxide) 층, (2) 합금(inter- metallic) 플라즈마 증착 산화물 층 및 (3) 질화 규소(Si3N4) 부동태 막(passivation layer)을 보여주는 모식도이다.
두 개의 선택적 광학적 방사 지점(point)들(A, B)가 CMOS 칩에 보여지고, 구조체의 초점화 및 방향성의 방사 성질들이 설명되어 있다.
도 6은 광학적 적용 목적을 위한 CMOS 집적 회로 기술에 사용되는 대표적인 층들을 보여주는 모식도를 나타낸다.
광학적으로 투명한 층들은 SiO2 필드 산화물 층, 질화 규소(Si3N4) 부동태 막 및 실리콘 기재의 상층들로서 모두 증착되어 있는 합금(inter-metallic) 플라즈마 증착 산화물 층들이다.
이 때, 필드 산화물의 작은 구획은, 오버라잉 플라즈마 산화물(overlying plasma oxide) 및 질화 규소층들에서 만곡부(curvature)를 생성하기 위하여, 0.35 마이크로 이상 CMOS 기술을 사용하여 제작된다.
구조체의 측면 길이(lateral length)는 감소되고 광원의 위치는 구조체 중심의 실리콘 기재-필드 산화물 인터페이스(silicon substrate-field oxide interface)에서 최적화된 지점에 위치되었다.
광선(ray)들을 위한 광학적 개시 각도들(optical launch angles)은 30 내지 150℃의 범위에서 선택되었다. 설계는 중심 필드 산화물 영역(centre field oxide region)의 원형의 네이처(circular nature)를 포함하도록 실행될 수 있다.
소스(source)가 위치 A에 놓인 때, 구조체로부터 수직으로 방사하는 모든 광선들의 명확한 초점화가 관측된다.
포커싱(forcusing)과 빔의 방향 변화(beam directional change)들은 다양한 층들의 굴절률 변화에 의해 야기된다. 실리콘 산화물에 대한 1.4, 실리콘 플라즈마 산화물에 대한 1.55 및 질화 규소에 대한 2.4.
상기 소스가 위치 B에 놓인 때, 경사진 45도 각으로 방사선의 명확한 방향 방사(directional emission)가 관측되고 또한, 광선(optical rays)들의 일부 초점화(forcusing) 또는 수렴(converging)화 존재한다.
도 7은 CMOS 집적 회로 기술에서 위치 C 에 광원을 위치시킴으로써 광학적 광 분배 구조체(optical splitting structure) 보여주는 모식도를 나타낸다.
층 정의는 도 6에서와 같다. 도 7은 두 개의 상이한 경로들에서 동일 비율 초과 또는 미만으로 광학적 방사 전력(optically radiated power)의 광 분배를 생성하는데 사용될 수 있는 구조체를 보여주고 있다.
이 때, 0.3 마이크로 필드 산화물 막 및 1 마이크로 실리콘 부동태 막 및 플라즈마 증착 막들은 0.35 마이크로 CMOS 기술 내에 일반적으로 만나는(encounter) 것처럼 여겨진다.
공기로 구조체 밖으로 방사된 방사선의 어느 부분 및 다른 방사선은 질화 규소 층으로 측면으로(laterally) 방사된다.
도 8은 CMOS 집적 회로 기술에서, 광원을 위치 D에 위치시킴으로써 광 분배 구조체 내 완전한 도파관의 달성을 보여주는 모식도이다.
층 정의들은 도 6에서와 같다. 도 8은 매우 높은 비율의 완전 방사된 Si LED 방사에 대해 질화 규소 층을 따라 최적화된 측면 도파관을 세로로(longitudinal) 보여준다.
플라즈마 산화물 층 두께는 국부적으로(locally) 감소되었고, 생성된 구조체에서 광학적 방사 지점은 실리콘 산화물 층에서 "새 부리(bird beak)" 근처에 위치된다. 34 내지 76℃ 범위의 초기 광선 개시 각도(initial rays launch angles)는 질화 규소 층에 효과적으로 결합(couple)한다.
상기 층 아래의 플라즈마 및 필드 산화물의 낮은 굴절률들 및 상기 층위의 공기의 굴절률로 인하여, 방사선은 질화 규소 층을 따라 효과적으로 안내된다.
본 발명과 관련된 매우 중요한 측면은 질화 규소 및 산질화 규소는 600nm 보다 높은 방사선의 방사를 위해 필수적으로 투명해야 한다는 것이다.
이것은 대략 850 내지 950 nm에 놓여있는 실리콘의 흡수 가장자리보다 낮고, 이는 방사선이 표준 CMOS 검출기 기술을 이용하여 여전히 효과적으로 검출될 수 있다는 점을 암시한다.
그러므로, 질화 규소는 CMOS 집적 회로에서 전자 광학 및 도파관 구조체들을 생성하는 가장 적합한 후보로서 그 자체를 제공한다.
만약 더 긴 파장의 Si LED들이 광원으로 사용되는 경우, 그것은 "올-실리콘(all-silicon)" 도파관 및 MOEMS 시스템이 매우 효과적으로 CMOS 기술로 구현될 수 있다는 것을 내포한다.
도 9 및 도 10은 Si LED로부터 광 경로(A, B, C)로의 광학 커플링 기술의 세부사항들을 설명하고 있다.
도 9는 Si LED 방사 지점 바로 위에 그레이디드 인덱스 광학적 투명 층들(graded index optically transparent layers)을 사용함으로써, 측면 증배 및 2 차 여기 Si LED(Lateral Multiplication and Secondary Excitation Si LED)에서 CMOS 칩 상층들에 놓여진 질화 규소 또는 다른 도파관 층들로 광 방사선의 효과적인 광학적 커플링의 달성을 보여주는 모식도를 나타낸다.
도 9는 Si LED(100)으로부터 측면으로 위치되어 있는 도파관(900)으로 방사되는 광방사선의 커플링을 위한 실시예를 도시하고 있다.
창은 Si CMOS LED 발광 영역(920)위에서 습식 에칭 또는 건식 에칭되어 있고, 마이크로 범위의 크기를 가진다.
뒤이어, 마스크(mask)로 CMOS 칩의 평면도의 남은 부분을 적절히 마스킹(masking)하고 캐비티(cavity)에 그레이디드 인덱스(graded index)의 다양한 층들(910)의 증착이 뒤따른다.
상기 표면으로 향하는 Si-SiO2 인터페이스로부터 하나의 진행(progress)으로서, 그레이딩(grading)의 선택이 올바르게 선택된 것이라면, 이 경우, 로우(low)부터 하이(high)까지, 빛의 굴절은, 상기 방출된 빛이 매우 좋은 커플링 계수(coupling coeffient)로 어느 싱글 모드 또는 멀티모드 광 섬유 코어로 포커스되도록, 이차원으로(in two dimensions) 생성될 수 있다.
이전의 실시예들과 관련하여 설명된 소자들과 유사하게, 제 2 영역(120), 전기 접촉 영역(960) 및 산화물 절연층(980) 뿐만 아니라 공핍 층(930), 캐리어 여기 영역(940)은 Si LED(100)의 일부이다.
다른 실시예들에서, 다른 상층들(over-layers)은, 일련의 광 그래이디드 인덱스 도파관들(optical graded index waveguides)이 적절한 후처리 가공 절차(post-processing procedures)를 이용함으로써, 종래의 CMOS 집적 회로의 상층들 내에 형성되도록, 상기 상층 내 동일한 그레이디드 인덱스 개념(graded index concepts) 및 광 인덱스 그레디언트(optical index gradient)를 측면으로 및 수직으로 모두 이용하는 마스크(masks)를 통하여 증착될 수 있다.
또 다른 실시예에서, 상기 상층들은, 일련의 광 그래이디드 인덱스 도파관들(optical graded index waveguides)이 절연층(insulating layer), 일반적으로 CMOS IC's의 필드 산화물 층(field oxide layer of CMOS IC's)의 최상단에 직접(directly) 형성되고, 높은 굴절률 영역이 필드 산화물 층(field oxide layer) 바로 위에 형성되며, 종래의 립 도파관(rib wavequide) 또는 싱글 또는 멀티모드 모드 고 인덱스 섬유/도파관(multimode mode high index fibre/waveguide)이 형성되고, Si CMOS LED로부터 방출이 상기 도파관의 더 높은 인덱스 부분(higher index part of the waveguide)으로 효과적으로 커플링하도록, 상기 상층 내 동일한 그레이디드 인덱스 개념(graded index concepts) 및 광 인덱스 그레디언드(optical index gradient)를 측면으로 및 수직으로 모두 이용하는 마스크(masks)를 통하여 증착될 수 있다.
기술을 최적화하기 위하여 구체적인 프로세스들과 물질의 선택은 선택될 수 있다. 필요하다면, 광학 층들은, 금속 층들이 증착되기 전에 미리 증착될 수 있고, 통상적으로 낮은 열적 부담(thermal budget)을 요구하며, CMOS 프로세싱 절차의 끝에 수용된다.
그레이디드 인덱스 조성물(graded index composition)은 또한 종래의 유리 도핑(glass doping)과 유리 흐름 기술들(glass flow techniques)로 얻어질 수 있다.
필요하다면, 특정한 전용 광학 모듈(certain dedicated optical modules)이 독립적으로 다른 프로세스들을 이용하여 제작될 수 있고, CMOS 프로세스 이후에 후처리 절차로서, 섬유 광학 모듈의 픽 앤드 플레이스(Pick and Placing)로 픽 앤드 플레이스 포지셔닝될 수 있다, 모든 이러한 실시예들은 보통 0.35 마이크론 이상 CMOS 기술 실행에 적합하다.
도 10 내지 도 12는 0.35 마이크로 이상 CMOS 기술을 이용하는 일부 다른 바람직한 실시예들을 보여준다.
도 10에서 도 1에 따르는 Si LED(100)은 1 마이크로 굵은(thick) 질화 규소 또는 폴리머 도파관(1800)으로 효과적으로 결합한다.
질화 규소 또는 산질화 규소 또는 고분자 계 도파관(1800) 커플링은 플라즈마 증착(1802)의 최상단에 구현되고, 필드 산화물 층(1804)은 0.35 마이크론 이상 CMOS 기술 내에서 만나게 된다.(encountered).
도파관을 매립(embed)하기 위해, 도파관(1800)위에, 플라즈마 증착 산화물 층(1808)이 더 존재한다.
실리콘 기재(1806)에서 적절한 n-웰(n-well) 및 p+ 정의들(130)은 빛의 최적화된 커플링이 달성되도록 190에서 빛 발생 구역(light generation zone)의 포지셔닝(positioning)을 정의하고 있다.
도 11은 기계적, 화학적 또는 흡착(adsorption) 프로세스가 도파관과 관련되어 있는 미세한 필드(evanescent field)를 방해할 수 있도록 습식 에칭 또는 RF 에칭을 이용하여 구현되고, 도파관 내 과도한 광학적 전력 손실 및 직후의 강도 변화를 초래하는 작은 인터페이스 영역(1820)을 보여줌으로써 이 실시예를 상술한다.
기준 광로 A는 효과적인 기준 강도 및 신호를 보증(ensure)하기 위하여 도파관에 대해 평행으로 구현될 수 있다.
도 12는 이 기술에 대해 상술하고 있는 대응 CMOS 기반 검출기(corresponding CMOS based detector)의 실시예를 보여준다. 광 검출기 구조체는 질화규소 층의 증착 전에 p+ 영역상에 RF 사전 에칭으로 구현될 수 있다.
p+n-웰(p+n-well) 기반 검출기는, 600 nm 이상 파장을 위해 웨이퍼로 45 도 대각선 아래로, 연장된 공핍 층을 제공하기 위해 사용된다. 질화 규소 또는 고 인덱스 고분자 도파관(high index polymer waveguide)들을 사용할 때, 이것은 검출기의 더 큰 검출 효율을 제공할 것이다.
도 13 및 도 14는 Si LED의 바람직한 실시예들과 0.35 마이크로 이하 CMOS 기술을 이용하는 기술과 관련되어 있는 도파관 기술을 보여준다. 도 13a는 도 1에서와 같이 적절한 도핑 층들 및 매립 기술들(embedding techniques)로 구현되는 측면 향상 증배 Si LED(lateral enhanced multiplication)의 구현을 보여준다.
고 농도 도핑 영역(1310)은 저농도 도핑 영역(1320)에 매립되어 있다.
고농도 영역 1의 삼각형 팁은 발광구역(light emission zone)이 별개의 기술로 도파관 구조체에 근접하게 위치되는 트렌치계 광도파관(trench-based optical waveguide)(1330)의 코어와 인터페이스(interface)할 정도이다.
도 13b는 트렌치계 도파관(trench-based optical waveguide)의 횡단면도이다.
트렌치는 필드 산화물 또는 다른 기반 실리콘 산화물(1330)의 얇은 층에 의해 윤곽을 보여준다.
높은 굴절률 물질(1340)은 적합한 기술을 이용하여 트렌치 내부에 구현된다.
보통의 광섬유 기술에 따라 싱글 모드 또는 다중 모드의 광학적 전파(optical propagation)을 생성하기 위하여 코어 영역은 사각형 또는 원형의 굴절률 프로파일(refractive index profile)일 수 있다.
도 14는 측면 증배 및 2차 Si LED로부터 0.35 마이크로 이하 CMOS 기술 내에서 실행될 수 있는 격리 트렌치계 도파관 구조체로 광방사선의 효과적인 커플링의 달성을 보여주는 모식도를 보여준다.
측방향으로 트렌치를 따라 광도파관을 형성하기 위하여, 전기적 격리 (electrical isolation)목적으로 일반적으로 사용되는 격리 트렌치(isolation trench)는 상이한 굴절률 물질의 적합한 층들에 의해 채워져 있다,
도 14는 몸체(100) 구조체로부터 광학적 전도성 몸체(1092)로 광학적 커플링을 강화시키기 위하여 본 발명의 다른 실시예를 보여준다.
도 14는 Si LED로부터 측면 위치 도파관으로 광학적 커플링을 강화할 뿐만 아니라 실리콘 및 광도파관 인터페이스 전하 캐리어 상호작용(silicon and optical waveguide interface charge carrier interaction)을 강화하기 위해 일반적인 E-MOD Si LED의 실시예의 모식도를 보여준다.
여기서 세개 또는 네개 영역들(1010 내지 1040)을 포함하는 일반적인 몸체(800) 구조체가 사용되나 금속 접촉체들 및 피드들이 금속 층(1060) 상에 위치되어 있으므로, 더 높은 전류 밀도는 제 2 영역(1020) 및 제 3 영역(1030)에 바람직하다. 그리하여, 광섬유 코어가 있는 영역(1030) 및 영역(1020)에 광학적 수율을 최대화하고, 도파관(1092)의 높은 인덱스 코어(1096)로 광방사선(1090)의 커플링을 강화시킨다.
여기서, 각각의 영역들(1010 내지 1040)은 기능적인 Si LED 구조체를 제조하기 위해, 상호 인접하여 위치되거나 및/또는 서로 매립될(embedded into each other)될 수 있다.
전기적 접촉 영역(electrical contact region)들은 보통의 플라즈마 증착 및 에칭 기술들로 되어 있다.
도파관 2차 광학적 전도성 영역(wave-guiding secondary optically conductive region)은 0.35 마이크로 이하 기술용으로 사용되는 격리 트렌치 기술을 사용하거나 고분자 기술로 제작될 수 있다.
높은 코어 굴절률은 트렌치 제작 기술을 수정함으르써 제작될 수 있다.
몸체(100)영역의 캡슐화(encapsulating)는 절연 구조체상 산화물 위의 실리콘 중에서 최상단 실리콘층을 사용하는 리소그래피 프로세스(lithographic processes)에 의해 실리콘 영역들(1410 내지 1440)을 최초로 정의하고, 이후 초기 몸체(100)를 캡슐화하기 위해 2차 산화물 층들을 증착하고 성장시킴으로써 달성될 수 있다.
도파관 2차 광학적 전도성 영역(1094)는, 몸체(1092)의 능동 발광 영역(active light emission region)을 접촉하는 낮은 굴절률의 스트립이 발생되도록 플라즈마 증착, 젖은 산화물(wet oxide) 또는 2차 고분자 증착 기술들을 사용함으로써 제작될 수 있다.
높은 굴절률 인덱스 코어 영역(1096)은 광섬유 원거리 통신 기술에 일반적으로 사용되는 동일한 절차들 또는 동일한 기술들을 사용함으로써 제조될 수 있다,
전기적 접촉 영역(electrical contact region)들은 일반적인 플라즈마 증착 및 에칭 기술들로 제조될 수 있다.
도 15는 SOI 기술에서 본 발명을 구현화하는 세부사항들을 제공한다.
도 15는 본 발명의 바람직한 실시예들로서, 절연체 상 실리콘(SOI) 기술을 사용함으로써 도 2에 설명되어 있는 것과 같은 MOEMS 소자의 구현을 보여주는 모식도를 보여준다.
발광 다이오드는 절연층의 상단에 위치되어 있는 절연층에서 제작된다.
적절한 광 투과성 도파관들은 Si LED로부터 빛을 멀리 안내할 수 있는 측방향으로 동일한 층에서 인접하게 제작된다.
광 분배기들을 사용하고 실리콘 층 평면의 외부로 빛을 안내하는 제 2 의 광로들이 발생될 수 있다.
도 15는 절연체 상 실리콘 기술을 사용하는 도파관들로의 광학적 커플링의 실시예를 횡단면도로 보여준다.
실리콘 기재(600)상에, 실리콘 산화물 절연 층(610)이 형성된다.
상기 실리콘 산화물 절연 층(610) 위에 실리콘 층(620)이 존재하고, 상기 실리콘 층(620)은 선택적으로 능동 전기적 구성요소들(640)을 위해 사용될 수 있다.
실리콘 산화물 절연층(610)상에는 몸체(300)이 형성된다.
여기서 몸체(300)의 개개의 영역들(310, 320, 330)은 기능적인 Si LED 구조체를 창조하도록 서로 인접하여 정의된다.
p+nn+ 능동 영역은 실리콘 절연 기재(600)상의 세 개의 산화물 상 실리콘(silicon-on oxide) 층의 실리콘 층(620)상에 제작된다.
전기 접촉 영역들(650, 650, 650'')은 몸체(300)의 개개의 영역들(310, 320, 330)에 접촉하는 모든 단자들(T1, T2, T3)을 위한 보통의 플라즈마 증착기술들 및 에칭 기술들로 구현된다.
더 높은 코어 굴절률(660)은 변이기술 및 트렌치 제작기술에 의해서 제작될 수 있다.
도파관 2차 광학적 전도성 영역(670)은, 몸체(300) 영역의 능동 발광 영역들과 접촉하는 낮은 굴절률의 스트립이 발생되도록 플라즈마 증착, 습식 산화물 또는 2차 고분자 증착 기술을 사용함으로써 제작되고, 실리콘 온 인슐레이터 층(620)의 면에 놓인다.
더 높은 굴절률의 코어 영역들(660)은, 광섬유 원거리 통신 기술에서 일반적으로 사용되는 것과 동일한 절차들 또는 기술들의 사용에 의해서 그리고, 구조적 레이아웃 개념들에 따라, 실리콘 층(620)과 동일한 면에 몸체(300)구조체들에 인접하여 제작될 수 있다.
위에서 설명되고 실시예에서 구현된 도파관들 및 전기-광학적 커플링 구조체들은 산화 규소(silicon oxide), 산질화 규소(silicon oxi-nitride), 고분자 또는 질화 규조 또는 이것들의 결합을 사용할 수 있다.
상기 도파관들은 적합하고, 낮은 손실 선택적이며, 유리(glass) 유형이어야 한다.
도 15에 보여지는 것과 같이, 몸체(300)에서와 같은 각각의 영역들은 기능적인 Si LED 구조체를 생성하기 위하여 상호 매립(embedded into each other)될 수 있고 및/또는 서로 인접하여 위치될 수 있다.
전기적 접촉 영역들은 일반적인 플라즈마 증착 및 에칭 기술들로 되어 있다.
도파관 2차 광학적 전도성 영역(wave-guiding secondary optically conductive region)은 0.35 마이크로 이하 기술용으로 사용되는 격리 트렌치 기술을 사용하거나 고분자 기술에 의해서 제작될 수 있다.
높은 코어 굴절률은 트렌치 제작 기술을 수정함으르써 제작될 수 있다.
몸체(100) 영역의 캡슐화는 절연 구조체의 산화물 위의 실리콘 중 최상단 실리콘층을 사용하는 리소그래피 프로세스들(lithographic processes)에 의해 실리콘 영역들(1410 내지 1440)을 정의하고, 이후에 초기 몸체(100)를 캡슐화하기 위해 제 2 산화물 층들을 증착하고 성장시킴으로써 달성될 수 있다.
도파관 2차 광학적 전도성 영역(1094)는 몸체(1092)의 능동 발광 영역을 접촉하는 낮은 굴절률의 스트립이 발생되도록 플라즈마 증착, 젖은 산화물(wet oxide) 또는 제 2 의 고분자 증착 기술들을 사용함으로써 제작될 수 있다.
높은 굴절률의 코어 영역들은, 광섬유 원거리 통신 기술에서 일반적으로 사용되는 것과 동일한 절차들 또는 기술들의 사용에 의해 제조될 수 있다,
전기적 접촉 영역들은 일반적인 플라즈마 증착 및 에칭 기술들로 제조될 수 있다.
상기 실시예들에서 구현되고 위에서 설명된 도파관들 및 전자 광학적 커플링 구조체들은 산화 규소, 산질화 규소, 고분자 또는 질화 규소 또는 이것들의 결합들을 사용할 수 있다.
상기 도파관들은 적합하고, 낮은 손실 선택적이며, 유리(glass) 타입이어야 한다.
표준 Si p-n 및 Si p-i-n 검출기 배열은 검출기들로서 본 발명에 사용될 수 있다.
본 발명이 속한 분야에서 통상의 지식을 가진 자라면 상기 내용을 바탕으로 본 발명의 범주 내에서 다양한 응용 및 변형을 행하는 것이 가능할 것이다.
따라서, 이러한 응용 및/또는 변형은 여기에서 설명되고 및/또는 예시되었던 본 발명의 기술적 사상 및 권리범위에 포함되는 것이다.

Claims (15)

  1. 애벌린치 항복 모드에서 작동하고, 발광 구조체가 Si LED이며, 600 nm 이상이고 실리콘의 흡수 가장자리 950 nm 이하의 파장을 가지는 빛을 전송할 수 있는 실리콘계 발광 구조체;
    전송된 빛의 강도(intensity)변화 및/또는 위상 변화를 도입하는 인터페이스 모듈;
    강도 및/또는 위상 변화를 검출하는 검출기; 및
    검출기 출력 신호를 처리하거나, 진동(vibration), 운동(motion), 회전(rotation), 가속도(acceleration), 기체 흐름(gas flow), 기체 조성(gas composition) 또는 액체 흐름(liquid flow) 또는 액체 조성(liquid composition)과 같은 물리적 변수들을 감지하거나 광 흡수(optical absorption), 기체 또는 유체 샘플들 내의 추가적인 파장 첨가 또는 생략 구성요소들을 검출하기 위해 집적된 전기적 구동 회로 및 처리 회로;를 포함하고,
    상기 실리콘계 발광 구조체, 검출기 및 집적 전기적 구동 및 처리 회로는 하나의 칩 상에 집적되는 것을 특징으로 하는 센서 소자.
  2. 제 1 항에 있어서, 상기 센서 소자는, 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor (CMOS)) 기술 기반 또는 실리콘 온 인슐레이터(Silicon-on-insulator (SOI)) 기반인 것을 특징으로 하는 센서 소자.
  3. 제 1 항에 있어서, 상기 센서 소자는 측정 소자의 감도를 증가시키기 위하여 별개의 광학 필터들 및/또는 기준 광로 구획(reference optical path section)을 더 포함하는 것을 특징으로 하는 센서 소자.
  4. 제 1 항에 있어서, 실리콘계 발광 구조체의 빛은 방향적으로 방사되는 것을 특징으로 하는 센서 소자.
  5. 제 1 항에 있어서, 상기 센서 소자는 동일한 칩 상에 실리콘 발광 구조체와 집적되어 있는 모놀리식 집적 웨이브-가이딩 시스템(monolithically integrated wave-guiding system)을 더 포함하는 것을 특징으로 하는 센서 소자.
  6. 제 5 항에 있어서, 상기 웨이브-가이딩 시스템은 그레이드형 굴절률(graded refractive indices)를 가진 복수의 투명 층들을 포함하고 있는 것을 특징으로 하는 센서 소자.
  7. 제 5 항에 있어서, 상기 웨이브-가이딩 시스템은 기재 내에 산화물 층에 의해 윤곽이 잡힌 트렌치를 포함하고, 상기 트렌치는 싱글 모드 또는 멀티 모드 광 전파(optical propagation)을 생성하기 위해 사각형의 또는 원형의 굴절률 프로파일 중에 있는 것을 특징으로 하는 센서 소자.
  8. 제 7 항에 있어서, 상기 트렌치는 0.35 ㎛ 이하의 CMOS 기술 내 격리 트렌치인 것을 특징으로 하는 센서 소자.
  9. 제 5 항에 있어서, 상기 웨이브-가이딩 시스템은 질화 규소(silicon nitride) 또는 산질화규소(silicon-oxinitride) 또는 광학적으로 투명한 고분자(optically transparent polymer)를 포함하는 것을 특징으로 하는 센서 소자.
  10. 삭제
  11. 제 1 항에 있어서, 상기 발광 구조체는, 저농도 도핑 영역 내에 매립되는 고농도 도핑 영역을 가지는 한편, 발광 구역이 트렌체 계 광 도파관의 코어와 인터페이싱 하도록 삼각형 팁(triangular tip)을 가지는 측면 강화 증배 Si LED을 포함하는 것을 특징으로 하는 센서 소자.
  12. 제 1 항에 있어서, 상기 검출기는, 600 nm 이상 파장 검출을 위한 웨이퍼로 45도 대각선 하향되어 있는 연장된 공핍 층이 있는 p+n-웰 기반 검출기인 것을 특징으로 하는 센서 소자.
  13. 제 1 항에 따른 센서 소자를 제조하는 방법으로서, 강화된 빛 방출이 실리콘 자체에서 강화된 제 2 의 여기 프로세스를 통해 생성되는 것을 특징으로 하는 센서 소자를 제조하는 방법.
  14. 제 1 항에 따른 센서 소자를 제조하는 방법으로서, 강화된 빛 방출이 실리콘보다 상대적으로 높은 광자 수율을 갖는 제 2 몸체들 내에서 강화된 제 2 의 여기 프로세스를 통해서 그리고 제 2 몸체의 도달범위 내의 제 2 몸체를 위치시킴으로써 생성되는 것을 특징으로 하는 센서 소자를 제조하는 방법.
  15. 제 13 항 또는 제 14 항에 있어서, 강도 변조 또는 위상차(phase contrast)기술들을 통해 물리적 변화들의 강화된 측정(detection)을 생성하는 제 2 의 광로 배열을 생성함으로써 측정되는 물리적 또는 유체적 변화 변수들을 감지하는 빛 방출을 활용하는 것을 특징으로 하는 센서 소자를 제조하는 방법.
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