KR101413474B1 - Liquid crystal display device - Google Patents

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Abstract

본 발명은 하나의 데이터 라인을 기준으로 서브 픽셀들이 지그-재그 형태로 접속되어 구동하는 액정표시장치에 있어서, 특정 색의 영상 구현시 수평 라인간 화소의 휘도를 균일하게 유지하도록 구성한 액정표시장치에 관한 것으로서, 다수개의 게이트 라인 및 데이터 라인이 교차하여 정의되는 단위화소에 도트 단위로 하는 R(적), 녹(G), 청(B)의 서브 픽셀들이 다수개의 수평 라인을 이루어 형성될 때, 기수 번째 및 우수 번째의 수평 라인마다 배치되어 수직 방향으로 직렬을 이루는 동일 색의 서브 픽셀들과 2개의 지그-재그 열을 이루어 각각 동일 색을 띠는 서브 픽셀들을 포함하되, 상기 지그-재그 행태로 2개의 열을 이루는 동일 색의 서브 픽셀들 중 하나의 지그-재그 열을 이루는 동일 색의 서브 픽셀들이 동일 데이터 라인에 접속되는 액정패널과; 상기 액정패널에 형성된 다수의 데이터 라인에 화소 전압을 인가하는 데이터 드라이버와; 상기 액정패널의 게이트 라인에 제어신호를 인가하는 게이트 드라이버; 및 외부로부터 데이터 및 수직/수평동기신호를 인가받아 데이터의 재정렬 및 제어신호를 생성하여 상기 게이트 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함하여 구성되는 것을 특징으로 한다.

Figure R1020070107457

지그-재그(zig-zag), 라인 딤(line dim), 화소 배열, 차징(charging)

The present invention relates to a liquid crystal display device in which subpixels are driven in a jig-jag manner on the basis of a single data line, and a liquid crystal display device configured to uniformly maintain the luminance of horizontal low- When red (R), green (G), and blue (B) subpixels in dot units are formed in a unit pixel defined by intersecting a plurality of gate lines and data lines, And subpixels of the same color arranged in the vertical direction and arranged in each of the odd-numbered and odd-numbered horizontal lines and the subpixels of the same color in the two jig-jagged columns, A liquid crystal panel in which subpixels of the same color forming a jig-row sequence of one of subpixels of the same color forming two columns are connected to the same data line; A data driver for applying a pixel voltage to a plurality of data lines formed on the liquid crystal panel; A gate driver for applying a control signal to a gate line of the liquid crystal panel; And a timing controller for receiving the data and the vertical / horizontal synchronizing signal from the outside to generate data reordering and control signals to control the gate and the data driver.

Figure R1020070107457

A zig-zag, a line dim, a pixel arrangement, a charging,

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

본 발명은 액정표시장치에 관한 것이다. 더 자세하게는 하나의 데이터 라인을 기준으로 서브 픽셀들이 지그-재그 형태로 접속되어 구동하는 액정표시장치에 있어서, 화소 단위로 형성되는 R, G, B의 서브 픽셀들 중 하나의 동일 색을 갖는 서브 픽셀들이 동일 데이터 라인에 접속되어 구동함으로써 특정 색의 영상 구현시 수평 라인간 화소의 휘도가 균일하게 유지되는 액정표시장치에 관련된다.The present invention relates to a liquid crystal display device. More specifically, in a liquid crystal display device in which subpixels are connected in a jig-jag manner on the basis of one data line, the subpixels are divided into subpixels of R, G, Pixels are connected to the same data line and driven thereby to uniformly maintain the luminance of a horizontal luminescent pixel when an image of a specific color is implemented.

일반적으로 액정표시장치는 화소 전압에 따라 액정셀별로 광 투과율을 조절함으로써 화상을 표시하게 된다. 물론 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 그 액정패널을 구동하기 위하여 게이트 드라이버 및 데이터 드라이버, 그리고 두 개의 드라이버를 제어하기 위한 타이밍 제어부 등의 구동회로를 포함하여 구성된다.In general, a liquid crystal display device displays an image by adjusting the light transmittance of each liquid crystal cell according to a pixel voltage. Of course, the liquid crystal display device includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix form, a driving circuit such as a gate driver and a data driver for driving the liquid crystal panel, and a timing controller for controlling two drivers, do.

무엇보다 상기의 구성을 갖는 액정표시장치의 화질개선과 관련하여 다양한 구동방법이 알려진 바 있는데, 그 중에서도 대표적으로 액정패널상의 액정셀들을 구동하기 위하여 프레임 인버젼(frame inversion), 라인 인버젼(line inversion) 및 도트 인버젼 방식(dot inversion system) 등의 구동 방법을 사용해 왔다. 여기 에서 인버젼 방식이란 적(R)·녹(G)·청(B) 각각의 서브 화소별로, R·G·B의 화소 단위로 이루어진 다수개의 수평라인별로, 그리고 R·G·B를 화소 단위로 하는 다수개의 수평라인이 이루는 프레임이 변경될 때마다 액정패널상의 액정셀들에 공급되는 화소 전압의 극성을 반전시켜 구동하는 방법을 가리키는 것이다.In particular, various driving methods have been known in connection with improving the picture quality of a liquid crystal display device having the above-mentioned configuration. Among them, in order to drive liquid crystal cells on a liquid crystal panel, a frame inversion, a line inversion inversion and a dot inversion system have been used. Herein, the inversion method refers to each of the sub-pixels of red (R), green (G), and blue (B), for each of a plurality of horizontal lines in units of R, G, and B, The polarity of the pixel voltage supplied to the liquid crystal cells on the liquid crystal panel is inverted and driven whenever the frame formed by a plurality of horizontal lines in units of units is changed.

그러나 최근 들어서는 화질 개선과 관련해 액정패널의 구조변경으로까지 확장된 바 있다. However, recently, it has been extended to the structural change of the liquid crystal panel regarding the image quality improvement.

도 1은 그 하나의 예로서 종래기술에 따른 액정표시장치의 구조를 나타내는 도면이다. 1 is a diagram showing a structure of a liquid crystal display device according to the related art as an example thereof.

도 1에 도시된 바와 같이, 종래의 액정표시장치는 하나의 데이터 라인을 기준으로 하여 좌/우 양측에서 R, G, B의 서로 다른 색을 띠는 서브 픽셀(sub-pixel)(13)들이 접속되어 있고 동일 극성의 액정셀들이 지그-재그(zig-zag) 형태로 구동하는 액정패널(12)과, 상기 액정패널(12)의 게이트 라인(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(14)와, 상기 액정패널(12)의 데이터 라인(DL1 내지 DLm+1)을 구동하기 위한 데이터 드라이버(16)와, 상기 게이트 드라이버(14) 및 데이터 드라이버(16)를 제어하기 위한 타이밍 제어부(18)를 포함하여 구성된다.1, a conventional liquid crystal display device includes sub-pixels 13 having different colors of R, G, and B on both sides of a single data line And a gate driver (14) for driving the gate lines (GL1 to GLn) of the liquid crystal panel (12), wherein the liquid crystal cells are connected to the liquid crystal panel and are driven in a zig- A data driver 16 for driving the data lines DL1 to DLm + 1 of the liquid crystal panel 12; a timing controller 18 for controlling the gate driver 14 and the data driver 16; ).

물론 상기의 액정표시장치는 수평 1도트 인버젼 방식이면서 수직 1도트 인버젼 방식으로 구동된다. 더 구체적으로 말해, 게이트 드라이버(14)로부터 제1게이트라인(GL1)을 통해 제1수평라인분에 해당하는 게이트 전압이 공급되면, 데이터 드라이버(16)는 입력되는 R, G, B의 데이터를 아날로그의 화소 전압으로 변환하여 제1게이트라인(GL1)의 제1수평라인분에 해당하는 화소 전압을 데이터 라인(DL1 내지 DLm+1)에 공급한다. 이때 데이터 드라이버(16)는 감마계조전압회로(미도시)로부터 공급되는 감마전압들을 이용하여 R, G, B 데이터를 화소 전압으로 변환하여 수평 1도트 인버젼 방식으로 화소 전압을 공급하게 된다. Of course, the above-described liquid crystal display device is driven by a version method in which a horizontal one-dot version method and a vertical one-dot version method are used. More specifically, when the gate voltage corresponding to the first horizontal line is supplied from the gate driver 14 through the first gate line GL1, the data driver 16 supplies the input R, G, and B data Analog pixel voltage to supply the pixel lines corresponding to the first horizontal line of the first gate line GL1 to the data lines DL1 to DLm + 1. At this time, the data driver 16 converts R, G, and B data into pixel voltages using gamma voltages supplied from a gamma gradation voltage circuit (not shown), and supplies the pixel voltages in a horizontal one-dot-inversion manner.

이어, 게이트 드라이버(14)로부터 제2게이트라인(GL2)을 통해 제2수평라인분에 해당하는 게이트 전압이 공급되면, 데이터 드라이버(16)는 라인 인버젼 방식으로 제1수평라인의 데이터 극성과 서로 반대되는 제2수평라인분에 해당하는 화소 전압을 데이터 라인(DL1 내지 DLm+1)에 공급하게 된다. When the gate voltage corresponding to the second horizontal line is supplied from the gate driver 14 through the second gate line GL2, the data driver 16 sets the data polarity of the first horizontal line And supplies pixel voltages corresponding to the second horizontal lines opposite to each other to the data lines DL1 to DLm + 1.

그 결과, 액정표시장치는 단위 프레임당 기수 번째 데이터 라인과 우수 번째 데이터 라인에 정극성(+) 및 부극성(-)의 서로 다른 데이터 극성을 수평 1도트 인버젼 방식으로 번갈아 나타나게 하고, 화면 전체적으로는 라인 인버젼 및 프레임 인버젼을 주어 수평 1도트 및 수직 1도트 방식으로 화상을 구현하게 된다. As a result, the liquid crystal display apparatus alternately displays different polarities of positive (+) and negative (-) data in the odd-numbered data line and the odd-numbered data line per unit frame in a one-dot-by-horizontal version manner, Line inversion and frame inversion to implement the picture in the horizontal 1 dot and vertical 1 dot manner.

도 2는 R·G·B를 화소 단위로 하여 "RGBRGB……RGB"로 배열되는 도 1의 액정패널(12)상에 노란색의 영상이 구현될 때 턴-온되는 R 및 G의 서브 픽셀의 전위 상태를 나타낸 파형도이다.Fig. 2 is a diagram showing the relationship between the R and G sub-pixels turned on when a yellow image is implemented on the liquid crystal panel 12 of Fig. 1 arranged in "RGBRGB ...... RGB" And Fig.

도 2에서와 같이, 도 1의 액정패널(12)상에 노란색의 영상 구현시 제1수평라인에서 R, G, B의 화소를 각각 관장하는 제(m-2)번째 데이터 라인(DLm-2), 제(m-1)번째 데이터 라인(DLm-1) 및 제m번째 데이터 라인(DLm) 중 G의 서브 픽셀들을 턴-온시키기 위하여 제(m-1)번째 데이터 라인(DLm-1)에 하이 레벨의 전압이 인가되고, G의 서브 픽셀들에 이웃하여 화소를 구성하는 R의 서브픽셀들을 구동시키기 위하여는 제(m-2)번째 데이터 라인(DLm-2)에 하이 레벨의 전압이 인가되며, 또 G의 서브 픽셀들에 이웃하여 화소를 구성하는 B의 서브픽셀들에는 제m번째 데이터 라인(DLm)을 통해 로우 레벨의 전압이 인가되어 노란색의 제1화소가 구동된다.2, the (m-2) th data line DLm-2 (m-2) controlling the pixels of R, G, and B in the first horizontal line when the yellow image is implemented on the liquid crystal panel 12 of Fig. (M-1) th data line DLm-1 to turn on the G subpixels of the (m-1) th data line DLm-1 and the mth data line DLm, A high level voltage is applied to the (m-2) th data line DLm-2 to drive the subpixels of R adjacent to the G subpixels and constituting the pixel, And a low level voltage is applied to the B subpixels adjacent to the G subpixels through the mth data line DLm to drive the first pixel of yellow.

또한, 이와 같은 제1화소에 인가된 전압은 제2수평라인에서 R, G, B의 화소를 관장하는 제(m-1)번째 데이터 라인(DLm-1), 제m번째 데이터 라인(DLm) 및 제(m+1)번째 데이터 라인 중 G의 서브 픽셀들을 턴-온시키기 위하여 제m번째 데이터 라인(DLm)에 인가된 로우 레벨의 전압이 하이 레벨로 변환되어 인가되고, G의 서브 픽셀들에 이웃하여 화소를 구성하는 R의 서브픽셀들에는 제(m-1)번째 데이터 라인(DLm-1)에 인가된 하이 레벨의 전압이 그대로 유지되어 인가되며, G의 서브 픽셀들에 이웃하여 화소를 구성하는 B의 서브픽셀들에는 제(m+1)번째 데이터 라인에 인가되는 로우 레벨의 전압이 인가되어 제2화소가 구동된다.The voltage applied to the first pixel is applied to the (m-1) th data line DLm-1, the m-th data line DLm, and the (m- Th sub-pixel of the (m + 1) th data line and the (G + 1) th data line are turned on and applied to the m-th data line DLm to turn on the sub- The voltage of the high level applied to the (m-1) th data line DLm-1 is applied to the R subpixels neighboring the G pixel, And the second pixel is driven by applying a low level voltage applied to the (m + 1) th data line to the subpixels of B constituting the second subpixel.

이는 다시 말해, 제(m-1)번째 데이터 라인(DLm-1)에 접속되어 구동하는 기수 번째 수평라인의 G의 서브 픽셀들과 우수 번째 수평라인에 위치하는 R의 서브 픽셀들에 계속해서 하이 레벨의 전압이 인가되므로 그만큼 해당 데이터 라인의 라인 저항이 감소되거나, 혹은 데이터 라인의 기생 커패시터를 먼저 차징시켜야 하는 것과 같은 기생 용량과 관련한 저해 요인이 감소되어 R 및 G의 서브 픽셀들에 충분한 화소 전압이 인가된다. 반면, 제m번째 데이터 라인(DLm)에 접속되어 구동하는 우수 번째 수평라인의 G의 서브 픽셀들은 턴-오프되어 있는 B의 서브 픽셀들로 인해 데이터 라인의 라인 저항 및 기생 용량의 영향을 받게 되므로 그만큼 주어진 1수평기간 동안 기수 번째 수평라인에 배치된 G의 서브 픽셀들에 차징되는 전하량은 작아지게 된다.This means that the subpixels of G in the odd-numbered horizontal line connected to the (m-1) -th data line DLm-1 and the subpixels of R in the even-numbered horizontal line are continuously Level voltage is applied so that the line resistance of the corresponding data line is reduced or the parasitic capacitance associated with the parasitic capacitance of the data line is firstly charged. . On the other hand, the G subpixels connected to the mth data line DLm to be driven are influenced by the line resistance and the parasitic capacitance of the data lines due to the B subpixels being turned off The amount of charge charged in the G subpixels arranged in the odd-numbered horizontal line for a given horizontal period becomes small.

그 결과, 각각의 수평라인마다 배치되어 화소의 일부를 구성하는 R 및 G의 서브 픽셀들에 차징되는 전하량이 서로 다르게 나타남으로써 특정 색의 영상 구현시 수평라인간 색상의 휘도 차이가 발생하여 라인 딤(line dim) 현상이 유발되고 있다.As a result, the amounts of charges charged to the R and G subpixels, which are arranged for each horizontal line and constitute a part of the pixels, are different from each other, so that a luminance difference of horizontal luminescent colors occurs when a specific color image is implemented, (line dim) phenomenon.

물론, 이러한 현상은 위에서와 같이 노란색의 영상 구현시뿐만 아니라, 화소 단위의 R·G·B 서브 픽셀 중 G와 B의 서브 픽셀들을 턴-온시켜 청록색(cyan)의 영상을 구현하거나, 혹은 R과 B의 서브 픽셀들을 턴-온시켜 보라색의 영상을 구현할 때에도 발생하게 되는데, 이는 화질저하의 요인이 되고 있다.Of course, this phenomenon can be realized not only in the case of implementing the yellow image as described above, but also by embodying a cyan image by turning on the G and B subpixels among the R, G, and B subpixels of the pixel unit, And subpixels of B are turned on to implement a purple image, which is a cause of deterioration of image quality.

본 발명은 상기의 문제점을 개선하기 위하여 안출된 것으로서, 그 목적은 기수 번째 수평라인과 우수 번째 수평라인의 서브 픽셀들이 서로 다른 배열을 이루도록 하되 R, G, B의 서브 픽셀 중 하나의 서브 픽셀은 동일 데이터 라인에 접속되어 특정 색의 영상 구현시 수평라인간 화소들에 차징되는 전하량이 동일하게 유지되도록 하는 액정표시장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above problems, and it is an object of the present invention to provide a liquid crystal display device in which subpixels of an odd-numbered horizontal line and an even- And to provide a liquid crystal display device which is connected to the same data line so as to maintain a charge amount charged in a horizontal laparoscopic pixel at the same time in the case of imaging an image of a specific color.

상기의 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 다수의 게이트라인 및 다수의 데이터라인이 교차하여 정의되는 영역에 R(적), 녹(G), 청(B)의 서브픽셀들이 다수개의 수평라인을 이루어 형성되고, 상기 서브픽셀들은 수평라인마다 배치되되 수직방향으로 직렬을 이루는 하나의 서브픽셀 및 상기 수평라인마다 배치되되 상기 수직방향으로 지그재그 형태를 이루는 두 개의 서브픽셀을 포함하며, 상기 지그재그 형태를 이루는 두 개의 서브픽셀 중에서 하나는 동일한 데이터라인에 접속된 액정패널; 상기 액정패널의 상기 다수의 데이터라인 각각에 화소 전압을 인가하는 데이터 드라이버; 상기 액정패널의 상기 다수의 게이트라인에 순차적으로 제어신호를 인가하는 게이트 드라이버; 및 외부로부터 데이터 및 수직/수평동기신호를 인가받아 데이터의 재정렬 및 제어신호를 생성하여 상기 게이트 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함하여 구성되는 것을 특징으로 한다. According to an aspect of the present invention, there is provided a liquid crystal display device including a plurality of sub-pixels of red (R), green (G), and blue (B) in a region where a plurality of gate lines and a plurality of data lines intersect with each other Wherein the subpixels include one subpixel arranged in a horizontal direction and a plurality of subpixels arranged in a vertical direction and a plurality of subpixels arranged in the horizontal direction and zigzag in a vertical direction, One of the two zigzag subpixels is connected to the same data line; A data driver for applying a pixel voltage to each of the plurality of data lines of the liquid crystal panel; A gate driver sequentially applying a control signal to the plurality of gate lines of the liquid crystal panel; And a timing controller for receiving data and a vertical / horizontal synchronizing signal from the outside and generating a data reordering and control signal to control the gate and the data driver.

상기의 구성 결과, 본 발명에 따른 액정표시장치는 화면상에 특정 색의 영상 구현시 수평 라인간 형성되어 구동하는 화소의 휘도가 균일하게 유지됨으로써 화면 전체적으로 화질이 개선될 것이다.As a result of the above-described configuration, in the liquid crystal display device according to the present invention, when the image of a specific color is imaged on the screen, the brightness of the driven pixels is uniformly maintained.

이하, 도면을 참조하여 상기 구성에 대하여 좀더 구체적으로 살펴보고자 한다. Hereinafter, the configuration will be described in more detail with reference to the drawings.

도 3은 본 발명에 따른 액정표시장치의 구동부를 나타내는 도면이고, 도 4는 도 3의 액정패널에 형성된 화소 구조를 나타내는 도면이다.FIG. 3 is a view illustrating a driving unit of a liquid crystal display device according to the present invention, and FIG. 4 is a diagram showing a pixel structure formed in the liquid crystal panel of FIG.

도 3 및 도 4를 참조하면, 본 발명에 따른 액정표시장치는 다수개의 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm+1)이 교차하여 정의되는 단위화소에 도트 단위로 하는 R, G, B의 서브 픽셀들이 다수개의 수평 라인을 이루어 형성될 때, 기수 번째 및 우수 번째의 수평 라인마다 배치되어 수직 라인 방향으로 직렬을 이루는 동일 색의 서브 픽셀들과 2개의 지그-재그 열을 이루어 동일 색을 띠는 서브 픽셀들을 포함하며, 상기 지그-재그의 열을 이루어 동일 색을 띠는 서브 픽셀들 중 하나의 지그-재그 열을 이루는 서브 픽셀들이 동일 데이터 라인에 접속되어 서로 구동하는 액정패널(100)과; 상기 액정패널(100)의 게이트 라인(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(110)와, 상기 액정패널(100)의 데이터 라인(DL1 내지 DLm+1)을 구동하기 위한 데이터 드라이버(120)와, 상기 게이트 드라이버(110) 및 데이터 드라이버(120)를 제어하기 위한 타이밍 제어부(130)와, 구동 전 압을 생성하는 전원전압생성부(200)와, 상기 액정패널(100)에 광을 제공하는 백라이트(220)와, 상기 백라이트(220)의 구동을 위한 구동전압을 생성하고 상기 타이밍 제어부(130)로부터의 제어신호에 따라 백라이트(220)를 제어하는 램프 구동부(210)와, 상기 전원전압생성부(200)로부터 전원전압(Vdd)을 인가받아 기준전압(Vref)을 생성하여 데이터 드라이버(120)에 제공하는 기준전압생성부(230)를 포함하여 구성된다.3 and 4, a liquid crystal display according to an exemplary embodiment of the present invention includes a plurality of gate lines GL1 to GLn and data lines DL1 to DLm + 1, G, and B subpixels are formed in a plurality of horizontal lines, the subpixels of the same color arranged in the odd-numbered and even-numbered horizontal lines and in the vertical direction are arranged in two jig- The subpixels forming the jig-row sequence of one of the subpixels having the same color as the row of the jig-reed are connected to the same data line, (100); A gate driver 110 for driving the gate lines GL1 to GLn of the liquid crystal panel 100 and a data driver 120 for driving the data lines DL1 to DLm + 1 of the liquid crystal panel 100, A timing controller 130 for controlling the gate driver 110 and the data driver 120, a power supply voltage generator 200 for generating a driving voltage, and a controller 130 for supplying light to the liquid crystal panel 100 A lamp driver 210 for generating a driving voltage for driving the backlight 220 and controlling the backlight 220 according to a control signal from the timing controller 130, And a reference voltage generator 230 receiving the power supply voltage Vdd from the generator 200 to generate a reference voltage Vref and providing the reference voltage Vref to the data driver 120.

먼저, 액정패널(100)은 다수의 게이트 라인(GL1 내지 GLn)과 그 게이트 라인(GL1 내지 GLn)에 서로 절연되어 교차하는 다수의 데이터 라인(DL1 내지 DLm+1)이 구비되고, 또 그 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm+1)이 교차하여 정의되는 단위화소마다 액정셀들이 매트릭스 형태로 배열되어 있다. 이때 각각의 액정셀은 n개의 게이트 라인(GL1 내지 GLn) 중 어느 하나와 (m+1)개의 데이터 라인(DL1 내지 DLm+1) 중 어느 하나에 접속된 박막 트랜지스터(101)를 구비하고 있다.First, the liquid crystal panel 100 includes a plurality of data lines DL1 to DLm + 1 that are insulated from each other by a plurality of gate lines GL1 to GLn and their gate lines GL1 to GLn, Liquid crystal cells are arranged in a matrix form for each unit pixel defined by intersecting lines GL1 to GLn and data lines DL1 to DLm + 1. At this time, each liquid crystal cell is provided with a thin film transistor 101 connected to any one of the n gate lines GL1 to GLn and one of (m + 1) data lines DL1 to DLm + 1.

무엇보다 박막 트랜지스터(101)가 데이터 라인(DL1 내지 DLm+1)을 따라 이웃하는 단위화소들과 지그-재그 형태로 접속됨에 따라, 동일한 수직 라인의 동일 컬럼(Column)에 포함되는 액정셀들은 수평 라인마다 서로 다른 인접한 데이터 라인(DL1 내지 DLm+1)에 번갈아 접속되고, 이로 인해 액정셀들이 각각의 데이터 라인(DL1 내지 DLm+1)을 기준으로 지그-재그 형태로 구현된다.As the thin film transistor 101 is connected in a jig-jig form with neighboring unit pixels along the data lines DL1 to DLm + 1, the liquid crystal cells included in the same column of the same vertical line are horizontal Are alternately connected to the adjacent data lines DL1 to DLm + 1 for each line, whereby the liquid crystal cells are implemented in a jig-jag manner on the basis of the respective data lines DL1 to DLm + 1.

좀더 구체적으로 설명하면, 도 4에서 볼 때 액정패널(100)은 R, G, B의 서브 픽셀을 화소 단위로 하는 3개의 동일 컬럼 라인, 즉 3개의 동일한 수직 라인 중 하 나의 수직 라인은 동일한 색을 표현할 수 있는 액정셀들로 배치되고, 나머지 2개의 수직 라인은 지그-재그 형태로 동일한 색을 표현할 수 있는 액정셀들로 배치되어 있다. 실례로, 첫 번째 컬럼 라인에는 R과 G의 색을 구현하기 위한 액정셀들이 교번하여 배치되고, 두 번째 컬럼 라인에는 G와 R의 색을 구현하기 위한 액정셀들이 교번하여 배치되며, 세 번째 컬럼 라인에는 B의 색을 구현하는 액정셀들이 배치되어 있다. More specifically, in FIG. 4, the liquid crystal panel 100 includes three identical column lines in which the subpixels of R, G, and B are pixel-by-pixel, that is, one vertical line among three identical vertical lines has the same color And the remaining two vertical lines are arranged as liquid crystal cells capable of expressing the same color in a jig-jig form. For example, liquid crystal cells for implementing colors of R and G are arranged alternately in the first column line, liquid crystal cells for implementing colors of G and R are arranged alternately in the second column line, Liquid crystal cells that implement the color of B are arranged in the line.

이때 기수 번째 게이트 라인(GL1, GL3, ……, GLn-1)에 접속되어 R, G, B의 순으로 서브 픽셀들이 배열되어 있는 화소를 구현하는 기수 번째 수평 라인의 액정셀들은 자신을 기준으로 -X축 방향에 위치하는 제1 내지 제m번째 데이터 라인(DL1 내지 DLm)에 각각 접속되는 반면, 우수 번째 게이트 라인(GL2, GL4, ……, GLn)에 접속되어 G, R, B의 순으로 서브 픽셀들이 배열되어 있는 화소를 구현하는 우수 번째 수평 라인의 액정셀들은 자신을 기준으로 +X축 방향에 위치하는 제2 내지 제(m+1) 번째 데이터 라인(DL2 내지 DLm+1)에 각각 접속되어 있다.In this case, the liquid crystal cells of the odd-numbered horizontal lines, which are connected to the odd-numbered gate lines GL1, GL3, ..., GLn-1 and implement the pixels in which the subpixels are arranged in the order of R, G and B, GL, and GLn connected to the even-numbered gate lines GL2, GL4, ..., GLn, respectively, while being connected to the first to m-th data lines DL1 to DLm located in the -X- (M + 1) -th data lines DL2 to DLm + 1 located in the + X-axis direction on the basis of the liquid crystal cells of the odd-numbered horizontal lines that implement the pixel in which the subpixels are arranged Respectively.

그 결과, 기수 번째 데이터 라인들(DL1, DL3, ……, DLm)과 우수 번째 데이터 라인들(DL2, DL4, ……, DLm+1)은 수평 라인마다 기수 번째 액정셀과 우수 번째 액정셀에 번갈아 접속되어 있고, 이때 기수 번째 및 우수 번째 수평라인에서 R, G, B 및 G, R, B의 순으로 배열되어 있는 서브 픽셀들 중 G의 서브 픽셀은 동일 데이터 라인(DL2, DL5, ……, DLm-1)에 접속되고 있다.As a result, the odd-numbered data lines DL1, DL3, ..., DLm and the even-numbered data lines DL2, DL4, ..., DLm + And G subpixels among the subpixels arranged in the order of R, G, B and G, R, and B in the odd and even horizontal lines are connected to the same data line DL2, DL5,. , And DLm-1.

한편, 백라이트(220)는 교류 고전압에 의해 점등되는 CCFL(Cold Cathode Fluorescent Lamp) 혹은 EEFL(External Electrode Fluorescent Lamp)과 같은 다수 개의 램프들로 구성되며, 그 램프들로부터 제공된 빛을 전면(혹은 상측)에 위치하는 액정패널(100)로 보내게 된다.The backlight 220 is composed of a plurality of lamps such as CCFL (Cold Cathode Fluorescent Lamp) or EEFL (External Electrode Fluorescent Lamp) which are turned on by AC high voltage, To the liquid crystal panel 100 located at the center.

램프 구동부(210)는 전원전압생성부(200)로부터 대략 24V 가량의 DC전압을 인가받아 DC 교류 파형으로 변환하고 그 교류 파형을 다시 고전압의 AC 교류전압으로 변환하여 백라이트(220)에 인가한다.The lamp driver 210 receives a DC voltage of about 24 V from the power supply voltage generator 200, converts the DC voltage into a DC AC waveform, converts the AC waveform to a high AC AC voltage, and applies the AC voltage to the backlight 220.

전원전압생성부(200)는 외부로부터 상용전압을 인가받아 DC 12V 가량의 전압을 생성하는 AC-DC 정류부와, 그 DC 전압을 이용하여 다양한 종류의 DC 전압을 생성하는 DC-DC 컨버터(DC-DC convertor)를 포함하여 구성된다. 여기에서, DC-DC 컨버터는 실질적으로 PWM IC(Pulse Width Modulation Integrated Circuit)에 집적화되어 형성되며 PWM IC를 둘러싼 주변회로와의 결합을 통해 공통전압(Vcom), 전원전압(Vdd) 및 게이트 온/오프 전압(Vgl, Vgh) 등을 생성한다.The power supply voltage generation unit 200 includes an AC-DC rectification unit that receives a commercial voltage from an external source and generates a DC voltage of about 12 V, a DC-DC converter (DC- DC converter. Here, the DC-DC converter is formed by being integrated in a PWM IC (Pulse Width Modulation Integrated Circuit) and coupled to peripheral circuits surrounding the PWM IC to supply the common voltage Vcom, the power supply voltage Vdd, Off voltage (Vgl, Vgh), and the like.

기준전압생성부(230)는 전원전압생성부(200)로부터 제공된 전원전압(Vdd)을 분압하여 다양한 레벨의 감마기준전압(Vref)을 생성하고, 그 감마기준전압(Vref)을 다시 데이터 드라이버(120)의 감마계조전압회로(미도시)에 제공한다. 이때 다양한 레벨을 갖는 다수의 감마기준전압(Vref)은 직렬로 연결되는 다수개의 저항을 통해 생성된다.The reference voltage generating unit 230 divides the power supply voltage Vdd provided from the power supply voltage generating unit 200 to generate gamma reference voltages Vref at various levels and supplies the gamma reference voltages Vref to the data driver To the gamma gradation voltage circuit (not shown) of the display device. At this time, a plurality of gamma reference voltages Vref having various levels are generated through a plurality of resistors connected in series.

타이밍 제어부(130)는 외부의 시스템(혹은 장치)과 상호 결합하는 인터페이스(10)로부터 수직/수평 동기신호(Vsync, Hsync)를 공급받아 게이트 드라이버(110)를 제어하는 게이트 제어신호 및 데이터 드라이버(120)의 데이터 제어신호를 생성하는 제어신호생성부와, 인터페이스(10)로부터의 R, G, B 데이터를 재정렬하여 데 이터 드라이버(120)에 다시 공급하는 데이터 재정렬부 등으로 구성된다. 이때 재정렬되는 R, G, B 데이터는 전원전압생성부(200)로부터 생성되어 보내온 논리전압(Vlog)에 의해 R, G, B 데이터의 계조 정보에 상응하도록 설정된다. The timing controller 130 receives a vertical control signal Vsync and a horizontal synchronization signal Hsync from an interface 10 that is coupled to an external system (or a device) and receives a gate control signal for controlling the gate driver 110 and a data driver And a data reordering unit for re-supplying R, G, and B data from the interface 10 to the data driver 120, and the like. The R, G, and B data to be rearranged are set to correspond to the gradation information of the R, G, and B data by the logic voltage Vlog generated from the power supply voltage generation unit 200.

타이밍 제어부(130)는 먼저 게이트 제어신호로서 게이트시프트클럭(Gate Shift Clock: GSC), 게이트출력인에이블(Gate Output Enable: GOE), 게이트시작펄스(Gate Start Pulse: GSP) 등을 발생시키는데, GSC는 박막트랜지스터의 게이트가 온/오프(On/Off)되는 시간을 결정하는 신호이고, GOE는 게이트 드라이버(110)의 출력을 제어하는 신호이며, GSP는 하나의 수직동기신호 중에서 화면의 첫 번째 구동라인을 알려주는 신호이다.The timing controller 130 first generates a gate shift clock (GSC), a gate output enable (GOE) and a gate start pulse (GSP) as gate control signals. The GSC GOE is a signal for controlling the output of the gate driver 110, and GSP is a signal for determining the time for turning on / off the gate of the thin film transistor, It is a signal that tells the line.

또한 타이밍 제어부(130)는 데이터 드라이버(120)를 제어하는 데이터 제어신호로서 소스샘플링클럭(Source Sampling Clock: SSC), 소스출력인에이블(Source Output Enable: SOE), 소스시작펄스(Source Start Pulse: SSP), 액정극성반전(Polarity Reverse: POL), 데이터 극성선택(Data Reverse: REV), 홀수/짝수 화소데이터(Odd/Even Data) 신호 등을 생성한다. The timing controller 130 controls the data driver 120 such that the data control signal includes a source sampling clock (SSC), a source output enable (SOE), a source start pulse SSP), liquid crystal polarity reverse (POL), data polarity selection (REV), odd / even pixel data (Odd / Even data)

여기에서 SSC는 데이터 드라이버(120)에서 데이터를 래치시키기 위한 샘플링 클럭으로 사용되며, 데이터 드라이브 IC의 구동주파수를 결정한다. SOE는 SSC에 의해 래치된 데이터들을 액정패널(100)로 전달하게 한다. SSP는 1수평동기기간중에 데이터의 래치 또는 샘플링 시작을 알리는 신호이다. POL은 액정의 인버젼(Inversion) 구동을 위해 액정을 정·부극성으로 구동하기 위해 극성을 알려주는 신호이다. REV는 전송되는 데이터의 극성을 선택하는 신호이고, 홀수/짝수 화소 데 이터는 홀수 번째 화소의 기수 데이터, 짝수 번째 화소의 우수 데이터를 나타내는 신호이다.Here, the SSC is used as a sampling clock for latching data in the data driver 120, and determines the driving frequency of the data drive IC. The SOE allows the data latched by the SSC to be transmitted to the liquid crystal panel 100. The SSP is a signal for notifying the start of data latching or sampling during one horizontal synchronization period. POL is a polarity signal to drive the liquid crystal in positive and negative polarity for driving the liquid crystal inversion. REV is a signal for selecting the polarity of the data to be transmitted, and the odd / even pixel data is the odd data of the odd pixel and the even data of the even pixel.

게이트 드라이버(110)는 전원전압생성부(200)에서 생성된 게이트 전압(Vgl, Vgh)을 인가받아 타이밍 제어부(130)의 제어신호에 따라 게이트 라인(GL1 내지 GLn)에 순차적으로 게이트 전압(Vgl, Vgh)을 공급하여 해당 게이트 라인(GL1 내지 GLn)에 접속되어 있는 박막 트랜지스터(101)들을 구동시키게 된다.The gate driver 110 receives the gate voltages Vgl and Vgh generated by the power supply voltage generator 200 and sequentially applies the gate voltages Vgl and Vgh to the gate lines GL1 to GLn in accordance with a control signal of the timing controller 130. [ , Vgh) to drive the thin film transistors 101 connected to the gate lines GL1 to GLn.

데이터 드라이버(120)는 입력되는 R, G, B 데이터를 아날로그신호인 화소 전압으로 변환하여 각각의 게이트 라인(GL1 내지 GLn)에 게이트 전압이 공급되는 1수평기간 동안에 1수평라인분의 화소 전압을 데이터 라인(DL1 내지 DLm+1)에 공급한다. 이때, 데이터 드라이버(120)는 감마전압계조회로(미도시)로부터 공급되는 감마전압을 이용해 R, G, B 데이터를 화소 전압으로 변환하여 1수평라인마다 수평 1도트 인버젼 방식으로 화소 전압을 공급하고, 화면 전체적으로는 라인 인버젼 및 프레임 인버젼을 주어 수평 1도트 및 수직 1도트 방식으로 화상을 구현하게 된다.The data driver 120 converts the input R, G, and B data into a pixel voltage, which is an analog signal, and outputs a pixel voltage of one horizontal line during one horizontal period in which a gate voltage is supplied to each of the gate lines GL1 through GLn To the data lines DL1 to DLm + 1. At this time, the data driver 120 converts R, G, and B data into pixel voltages using a gamma voltage supplied from a gamma voltmeter inquiry (not shown), and supplies the pixel voltages in a horizontal one-dot- And the image is implemented in the horizontal 1 dot and vertical 1 dot manner by giving the line inversion and the frame inversion as the whole screen.

더 구체적으로 말해, 데이터 드라이버(120)는 그 내부에 타이밍 제어부(130)로부터 데이터(RGB)가 입력되는 데이터 레지스터와, 샘플링 클럭을 발생시키는 시프트 레지스터와, 그 시프트 레지스터 및 (m+1)개의 데이터 라인들(DL1~DLm+1) 사이에 접속된 제1래치 및 제2래치, 그리고 감마기준전압(Vref)들을 분압하여 디지털/아날로그 컨버터(Digital to Analog Convertor: DAC)에 공급하는 감마계조전압회로, 디지털/아날로그 컨버터 및 출력부를 포함한다.More specifically, the data driver 120 includes a data register in which data (RGB) is input from the timing control unit 130, a shift register for generating a sampling clock, a shift register for that shift register and (m + 1) A first latch and a second latch connected between the data lines DL1 to DLm + 1, and a gamma gradation voltage generating unit that divides the gamma reference voltages Vref and supplies the divided voltages to a digital to analog converter (DAC) Circuit, a digital / analog converter, and an output section.

여기에서 데이터 레지스터는 타이밍 제어부(130)로부터의 데이터(RGB)를 일 시 저장한 후에 저장된 데이터(RGB)를 제1래치에 공급한다. Here, the data register temporarily stores the data (RGB) from the timing controller 130, and then supplies the stored data (RGB) to the first latch.

시프트 레지스터는 타이밍 제어부(130)로부터의 소스시작펄스(SSP)를 소스샘플링클럭(SSC)에 따라 시프트시켜 샘플링신호를 발생하게 된다. 또한, 시프트 레지스터는 소스시작펄스(SSP)를 시프트시켜 다음 단의 시프트 레지스터에 캐리신호(CAR)를 전달하게 된다. The shift register shifts the source start pulse SSP from the timing controller 130 according to the source sampling clock SSC to generate a sampling signal. In addition, the shift register shifts the source start pulse SSP and transfers the carry signal CAR to the next-stage shift register.

제1래치는 시프트 레지스터로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 레지스터로부터의 디지털 비디오 데이터(RGB)를 샘플링하고, 그 디지털 비디오 데이터(RGB)를 1라인씩 래치한다. The first latch samples the digital video data RGB from the data register in response to the sampling signal sequentially input from the shift register, and latches the digital video data RGB one line at a time.

제2래치는 제1래치로부터 입력되는 디지털 데이터(RGB)를 래치한 후, 래치된 디지털 비디오 데이터(RGB)를 타이밍 제어부(130)로부터의 SOE 신호에 응답하여 동시에 데이터가 출력될 수 있도록 한다.The second latch latches the digital data RGB input from the first latch and then outputs the latched digital video data RGB in response to the SOE signal from the timing control unit 130 so that data can be simultaneously output.

감마계조전압회로는 기준전압생성부(230)에서 생성되어 보내온 다양한 레벨의 감마기준전압(Vref)들을 분압하여 64계조 혹은 256계조와 같은 각 계조에 대응하는 감마계조전압들을 발생하게 된다.The gamma gradation voltage circuit generates gamma gradation voltages corresponding to each gradation such as 64 gradations or 256 gradations by dividing the gamma reference voltages Vref generated at the various levels generated by the reference voltage generator 230.

DAC는 제2래치로부터의 비디오 데이터(RGB)에 대응하여 감마계조전압회로로부터 공급되는 해당 레벨의 계조 전압이 선택, 출력되도록 한다. 물론 여기에서의 계조전압은 타이밍 제어부(130)로부터의 극성제어신호(POL)에 따라 정극성(+)과 부극성(-) 중 어느 하나의 전압으로 선택, 출력된다.The DAC selects and outputs the gradation voltage of the corresponding level supplied from the gamma gradation voltage circuit corresponding to the video data (RGB) from the second latch. Of course, the gradation voltage here is selected and outputted as either a positive polarity (+) or a negative polarity (-) according to the polarity control signal POL from the timing controller 130.

출력회로는 DAC에서 선택하여 출력된 아날로그 형태의 R, G, B 화소 전압을 내부의 버퍼(Buffer)에 일시 저장하였다가 액정패널(100)로 출력하게 된다. The output circuit temporarily stores R, G, and B pixel voltages of the analog form selected and output from the DAC in an internal buffer, and outputs the R, G, and B pixel voltages to the liquid crystal panel 100.

이와 같은 과정을 통해 액정패널(100)상의 박막 트랜지스터(101)는 게이트 라인(GL1 내지 GLn)으로부터의 게이트 전압(Vgl, Vgh)에 응답하여 데이터 라인(DL1 내지 DLm+1)으로부터의 화소 전압(혹은 계조 전압)을 액정셀에 공급하고, 액정셀은 화소 전압에 응답하여 공통전극과 화소전극 사이에 위치하는 액정을 구동함으로써 백라이트(220)로부터 제공되는 빛의 투과율을 조절하게 되는데, 이와 같이 액정패널(100)을 투과하는 빛의 투과율에 의해 영상 구현이 이루어지고 있다.Through the above process, the thin film transistor 101 on the liquid crystal panel 100 outputs the pixel voltage (Vgl, Vg) from the data lines DL1 to DLm + 1 in response to the gate voltages Vgl and Vgh from the gate lines GL1 to GLn And the liquid crystal cell controls the transmittance of light provided from the backlight 220 by driving the liquid crystal located between the common electrode and the pixel electrode in response to the pixel voltage. An image is realized by the transmittance of light transmitted through the panel 100. [

도 5는 본 발명의 제1실시예에 따라 도 4의 액정패널상에 노란색 영상이 구현되기 위한 화소 동작상태를 나타낸 도면이다.FIG. 5 is a diagram illustrating a pixel operation state for implementing a yellow image on the liquid crystal panel of FIG. 4 according to the first embodiment of the present invention.

도 5에 도시된 바와 같이, 액정패널(100)상에 노란색의 영상이 구현되기 위하여는 액정패널(100)상에 형성된 R, G, B의 서브픽셀 중 R과 G의 서브 픽셀들이 턴-온된다. 이때 각각의 수평라인마다 G의 서브 픽셀들은 동일 데이터 라인(DL2, DL5, ……, DLm-1)을 통해 인가되는 하이 레벨의 화소 전압에 의해 구동되지만, 기수 번째 수평 라인의 R의 서브 픽셀들과 우수 번째 수평 라인의 R의 서브 픽셀들은 하이 레벨과 로우 레벨의 화소 전압이 번갈아 인가되는 서로 다른 데이터 라인(DL1, DL4, DL7, ……, DLm-2; DL3, DL6, ……, DLm)을 통해 구동된다. 5, in order to realize a yellow image on the liquid crystal panel 100, R and G subpixels of the R, G, and B subpixels formed on the liquid crystal panel 100 are turned on do. At this time, the G subpixels for each horizontal line are driven by the high-level pixel voltage applied through the same data lines DL2, DL5, ..., DLm-1, but the subpixels of R of the odd- And the subpixels of R of the odd-numbered horizontal lines are connected to different data lines DL1, DL4, DL7, ..., DLm-2, DL3, DL6, ..., DLm to which pixel voltages of high level and low level are alternately applied, Lt; / RTI >

이로 인해, 우수 번째의 수평라인에 배치된 G의 서브 픽셀들을 관장하는 데이터 라인(DL2, DL5, ……, DLm-1)은 동일 데이터 라인(DL2, DL5, ……, DLm-1)에 접속되어 기수 번째 수평라인에서 턴-온된 G의 서브 픽셀들로 인해 이미 데이터 라인(DL2, DL5, ……, DLm-1)의 프리 차징, 예컨대 데이터 라인(DL2, DL5, ……, DLm-1)에 존재하는 기생 커패시터를 먼저 차징시키는 것과 같은 상태이기 때문에 그만큼 라인 저항 및 기생 용량 등의 저해 요인이 감소되어 1수평기간 동안 우수 번째의 수평라인에 배치된 G의 서브 픽셀들에는 충분한 차징이 이루어지게 된다. 이는 바꾸어 말해서, 기수 번째의 수평라인에 배치된 G의 서브 픽셀들이 우수 번째 수평라인에 배치되어 턴-온된 G의 서브 픽셀들로 인해 데이터 라인(DL2, DL5, ……, DLm-1)의 프리 차징이 이루어지기 때문에 충분한 차징이 이루어진 것과도 동일하다.Therefore, the data lines DL2, DL5, ..., DLm-1 that are responsible for the G subpixels arranged on the even horizontal line are connected to the same data lines DL2, DL5, ..., DLm-1 For example, the data lines DL2, DL5, ..., DLm-1 of the data lines DL2, DL5, ..., DLm-1 due to the G subpixels turned on in the odd- The parasitic capacitors present in the first horizontal line are first charged, so that the inhibiting factors such as the line resistance and the parasitic capacitance are reduced so that the G subpixels arranged in the horizontal line on the odd horizontal period are sufficiently charged do. This means that the subpixels of G disposed on the odd-numbered horizontal lines are arranged on the even-numbered horizontal lines and are free from the data lines DL2, DL5, ..., DLm-1 due to the sub- Since charging is done, it is the same that sufficient charging is done.

반면, 기수 번째 및 우수 번째 수평라인에 배치된 R의 서브 픽셀들을 관장하는 데이터 라인(DL1, DL4, DL7, ……, DLm-2; DL3, DL6, ……, DLm)은 우수 번째 및 기수 번째 수평라인에 배치되어 턴-오프된 B의 서브 픽셀들로 인해 데이터 라인(DL1, DL4, DL7, ……, DLm-2; DL3, DL6, ……, DLm)의 라인 차징과 디스 차징(discharging) 상태가 반복되어 존재하게 되고, 이로 인해 예컨대 우수 번째 수평라인에 배치된 R의 서브 픽셀들을 차징시키기 위하여는 그 R의 서브 픽셀들을 관장하는 데이터 라인(DL3, DL6, ……, DLm)을 먼저 차징시키는 과정이 선행되어야 하기 때문에 그만큼 주어진 1수평기간 동안 데이터 라인(DL3, DL6, ……, DLm)의 라인 저항 및 기생 용량의 영향으로 인해 R의 서브 픽셀들에는 위의 경우와 비교해 충분한 차징이 이루어질 수 없게 된다. 물론 이는 기수 번째 수평라인에 배치된 R의 서브 픽셀들을 차징시킬 때에도 마찬가지이다.On the other hand, the data lines DL1, DL4, DL7, ..., DLm-2 (DL3, DL6, ..., DLm) that control the subpixels of R arranged in the odd- DLm, DLm, DL3, DL6, ..., DLm due to the subpixels of B that are arranged on the horizontal line and turned off, DL2, ..., DLm) that are responsible for the subpixels of R are charged first, for example, to charge the subpixels of R disposed in the even-numbered horizontal line, (DL3, DL6,..., DLm) for a given one horizontal period, sufficient charging is performed on the subpixels of R compared with the above case due to the influence of the line resistance and the parasitic capacitance of the data lines Can not. Of course, this also applies to the case of charging R subpixels arranged in the odd-numbered horizontal line.

그렇지만 본 발명은 동일 데이터 라인(DL2, DL5, ……, DLm-1)에 접속되어 구동하는 G의 서브 픽셀들에 이웃하여 기수 번째 및 우수 번째 수평라인에 형성된 R의 서브 픽셀들에 각각 차징되는 차징량의 크기가 서로 동일하게 되고, 더 나아가 서 R, G, B의 서브 픽셀을 하나의 화소 단위로 하는 화소의 전체 차징량의 크기 또한 동일하게 유지됨으로써 그 결과 수평라인마다 노란색을 띠는 화소는 동일한 휘도의 노란색을 갖게 되어 라인 딤 현상이 방지된다.However, the present invention is characterized in that the subpixels of R are connected to the same data lines DL2, DL5, ..., DLm-1 and are respectively charged to subpixels of R formed in the odd and even horizontal lines adjacent to the subpixels of G The size of the charging amount becomes equal to each other, and further, the size of the total charging amount of the pixel having the R, G, and B subpixels as one pixel unit is maintained to be the same. As a result, Has a yellow of the same luminance, thereby preventing the rhythm phenomenon.

한편, 이의 경우에 있어서 가령 R, G, B 각각의 서브 픽셀을 모두 턴-온 시켜 액정패널(100)상에 빨간색, 녹색 및 파란색의 영상이 각각 구현된다고 생각해 보자. 이때에는 R 및 B의 서브 픽셀들이 각각의 수평라인마다 주어진 1수평기간 동안 각 서브 픽셀들에 충분한 차징이 이루어지지 않게 됨으로써 상호 동일한 휘도를 갖게 되지만, 반면 G의 서브 픽셀들은 각각의 수평라인마다 주어진 1수평기간 동안 서브 픽셀들에 충분한 차징이 이루어짐으로써 서로 동일한 휘도를 갖게 된다. 두 경우 모두 각각의 서브 픽셀들에 차징되는 차징량의 크기가 얼마인가에 관계없이 기수 번째 및 우수 번째 수평라인에 형성된 서브 픽셀들이 서로 동일한 차징량을 갖게 됨으로써 라인 딤 현상이 방지되는 것이다.In this case, suppose that red, green, and blue images are respectively implemented on the liquid crystal panel 100 by turning on the subpixels of R, G, and B, respectively. At this time, since R and B subpixels are not charged sufficiently for each of the subpixels during one horizontal period given for each horizontal line, the subpixels of G are given the same luminance, while the subpixels of G are given for each horizontal line The sub pixels are sufficiently charged in one horizontal period, so that they have the same luminance. In both cases, the sub-pixels formed in the odd-numbered and even-numbered horizontal lines have the same charging amount regardless of the amount of the charging amount charged in each sub-pixel, thereby preventing the line dim phenomenon.

도 6은 본 발명의 제2실시예에 따라 도 4의 액정패널상에 청록색 영상이 구현되기 위한 화소 동작상태를 나타낸 도면이다.FIG. 6 is a diagram illustrating a pixel operation state for implementing a cyan image on the liquid crystal panel of FIG. 4 according to the second embodiment of the present invention.

도 6에 도시된 바와 같이, 액정패널(100)상에 청록색 영상을 구현하기 위하여는 액정패널(100)상에 형성된 R, G, B의 서브픽셀 중 G와 B의 서브 픽셀들이 턴-온될 것이다. 이때 기수 번째 및 우수 번째 수평라인에 형성된 G의 서브 픽셀들에는 동일 데이터 라인(DL2, DL5, ……, DLm-1)을 통해 하이 레벨의 화소 전압이 인가되지만, 기수 번째 수평 라인의 B의 서브 픽셀들과 우수 번째 수평 라인의 B의 서브 픽셀들은 하이 레벨과 로우 레벨의 화소 전압이 번갈아 인가되는 서로 다른 데이터 라인(DL3, DL6, ……, DLm; DL4, DL7, ……, DLm+1)을 통해 구동된다. 6, in order to realize a cyan image on the liquid crystal panel 100, G and B subpixels of R, G, and B subpixels formed on the liquid crystal panel 100 are turned on . At this time, a high-level pixel voltage is applied to the G subpixels formed on the odd-numbered and even-th horizontal lines through the same data lines DL2, DL5, ..., DLm-1, The subpixels of the pixels and the B subpixels of the even-numbered horizontal line are connected to different data lines DL3, DL6, ..., DLm DL4, DL7, ..., DLm + 1 to which pixel voltages of high level and low level are alternately applied, Lt; / RTI >

이로 인해, 동일 데이터 라인(DL2, DL5, ……, DLm-1)에 접속되어 각각의 수평라인에 배치된 G의 서브 픽셀들은 이미 데이터 라인(DL2, DL5, DL8, ……, DLm-1)에 인가되어 있는 하이 레벨의 화소 전압으로 인해 데이터 라인(DL2, DL5, DL8, ……, DLm-1)의 프리 차징이 이루어진 상태이기 때문에 그만큼 주어진 1수평기간 동안 데이터 라인(DL2, DL5, ……, DLm-1)의 라인 저항 및 기생 용량 등에 따른 저해 요인이 감소되어 각각의 수평라인에 배치된 G의 서브 픽셀들에는 충분한 차징이 이루어질 수 있는 반면, 기수 번째 및 우수 번째 수평라인에 배치된 B의 서브 픽셀들을 관장하는 서로 다른 데이터 라인(DL1, DL4, DL7, ……, DLm-2; DL3, DL6, ……, DLm)은 각각의 데이터 라인(DL1, DL4, DL7, ……, DLm-2; DL3, DL6, ……, DLm)에 접속되어 턴-오프된 R의 서브 픽셀들로 인해 각 데이터 라인(DL1, DL4, DL7, ……, DLm-2; DL3, DL6, ……, DLm)의 차징과 디스 차징 상태가 반복하여 존재하게 됨으로써 그만큼 주어진 1수평기간 동안 서로 다른 데이터 라인(DL1, DL4, DL7, ……, DLm-2; DL3, DL6, ……, DLm)의 라인 저항 및 기생 용량 등의 영향을 받게 되어 해당 서브 픽셀들에 충분한 차징이 이루어지지 않게 된다. Thus, the subpixels of G connected to the same data lines DL2, DL5, ..., DLm-1 and arranged on the respective horizontal lines are already connected to the data lines DL2, DL5, DL8, The data lines DL2, DL5, DL8, ..., DLm-1 are pre-charged due to the high-level pixel voltage applied to the data lines DL2, DL5, ..., DLm-1 during a given horizontal period. , DLm-1) are reduced, so that sufficient charging can be performed for the G subpixels disposed on each horizontal line, whereas the B DLm-2, DL3, DL6, ..., and DLm, which supervise the subpixels of the subpixels are connected to the data lines DL1, DL4, DL7, 2, DL3, DL6, ..., DLm and turned off by the subpixels of R, the data lines DL1, DL4, The charging and discharging states of the data lines DL1, DL4, DL6, ..., and DLm are repeatedly present, so that the data lines DL1, DL4, DL7, DLm-2, DL3, DL6,..., DLm) and the parasitic capacitance, and the corresponding subpixels are not sufficiently charged.

그러나, 앞서서와 마찬가지로 각각의 수평라인마다 형성된 B의 서브 픽셀들에 차징되는 차징량의 크기가 동일하게 됨으로써 R, G, B의 서브 픽셀을 하나의 단위로 하는 화소의 전체 차징량의 크기는 동일하게 되고, 그 결과 수평라인마다 청록색을 띠는 화소는 동일한 휘도의 청록색을 갖게 되어 라인 딤 현상이 방지된다.However, as described above, since the charging amount charged in the subpixels of B formed in each horizontal line is the same, the size of the total charging amount of pixels having R, G, and B subpixel as a unit is the same As a result, a pixel having a cyan color for each horizontal line has a cyan color of the same luminance, thereby preventing a line dim phenomenon.

도 7은 본 발명의 제3실시예에 따라 도 4의 액정패널상에 보라색 영상이 구 현되기 위한 화소 동작상태를 나타낸 도면이다.FIG. 7 is a diagram illustrating a pixel operation state in which a purple image is displayed on the liquid crystal panel of FIG. 4 according to the third embodiment of the present invention.

도 7에 도시된 바와 같이, 액정패널(100)상에 보라색 영상을 위하여는 액정패널(100)상에 형성된 R, G, B의 서브픽셀 중 R과 B의 서브 픽셀들이 턴-온될 것이다. 이때 각각의 수평라인마다 배치된 R 및 B의 서브 픽셀들은 동일 데이터 라인(DL1, DL3, DL4, DL6, DL7, ……, DLm-2, DLm, DLm+1)을 통해 인가되는 하이 레벨의 화소 전압에 의해 구동되고, 반면 각각의 수평라인마다 배치된 G의 서브 픽셀들은 동일 데이터 라인(DL2, DL5, ……, DLm-1)을 통해 인가되는 로우 레벨의 화소 전압에 의해 구동된다.As shown in FIG. 7, for the purple image on the liquid crystal panel 100, R and B subpixels of the R, G, and B subpixels formed on the liquid crystal panel 100 will be turned on. At this time, the subpixels of R and B arranged for the respective horizontal lines are connected to the high-level pixel (the sub-pixel) through the same data lines DL1, DL3, DL4, DL6, DL7, ..., DLm-2, DLm, DLm + While the G subpixels arranged for each horizontal line are driven by the low level pixel voltage applied through the same data lines DL2, DL5, ..., DLm-1.

이로 인해, 기수 번째의 수평라인에 배치된 R 및 B의 서브 픽셀들과 우수 번째 수평라인에 배치된 R 및 B의 서브 픽셀들은 동일 데이터 라인(DL1, DL3, DL4, DL6, DL7, ……, DLm-2, DLm, DLm+1)에 인가되어 있는 하이 레벨의 화소 전압으로 인해 이미 데이터 라인(DL1, DL3, DL4, DL6, DL7, ……, DLm-2, DLm, DLm+1)의 프리 차징이 이루어진 상태이기 때문에 그만큼 주어진 1수평기간 동안 데이터 라인(DL1, DL3, DL4, DL6, DL7, ……, DLm-2, DLm, DLm+1)의 라인 저항 및 기생 용량 등에 따른 저해 요인이 감소되어 각각의 수평라인에 배치된 R 및 G의 서브 픽셀들에 모두 충분한 차징이 이루어지게 된다.Thus, the subpixels of R and B arranged in the odd-numbered horizontal line and the subpixels of R and B arranged in the even-numbered horizontal line are connected to the same data lines DL1, DL3, DL4, DL6, DL7, DLm-1, DLm-1, DLm-2, DLm, DLm + 1) due to the high-level pixel voltage applied to the data lines DLm- The inhibition factor due to the line resistance and the parasitic capacitance of the data lines DL1, DL3, DL4, DL6, DL7, ..., DLm-2, DLm, DLm + 1 during a given one horizontal period is reduced So that sufficient charging is performed for R and G subpixels disposed on each horizontal line.

이는 각각의 수평라인마다 형성된 R 및 B의 서브 픽셀들에 각각 차징되는 차징량의 크기가 동일하게 됨으로써 R, G, B의 서브 픽셀을 하나의 단위로 하는 화소의 전체 차징량의 크기가 서로 동일하게 되고, 그 결과 수평라인마다 보라색을 띠는 화소는 동일한 휘도의 보라색을 갖게 되어 라인 딤 현상이 방지되는 것이다.This is because the charging amounts of the R and B subpixels formed for each horizontal line are the same, so that the total charging amounts of pixels having R, G, and B subpixels as one unit are equal to each other As a result, the pixels having purple color in each horizontal line have purple of the same luminance, and the line dim phenomenon is prevented.

또한, 도 7을 참조하여 R과 B의 휘도가 서로 다른 경우를 가정해 보자. 이때 동일 데이터 라인(DL1, DL3, DL4, DL6, DL7, ……, DLm-2, DLm, DLm+1)에 접속되어 R은 항상 B에 의해 차징이 되고, 반대로 B는 항상 R에 의해 차징이 이루어지게 되므로 기수 번째 수평라인과 우수 번째 수평 라인에서 화소 단위로 하는 R, G, B의 전체 차징량은 동일하게 되고, 그 결과 서로 동일한 휘도의 보라색이 구현됨으로써 라인 딤 현상이 방지된다.7, it is assumed that R and B have different brightnesses. At this time, connected to the same data lines DL1, DL3, DL4, DL6, DL7, ..., DLm-2, DLm, DLm + 1, R is always charged by B, conversely B is always charged by R The total charging amounts of R, G, and B in units of pixels in the odd-numbered horizontal line and the odd-numbered horizontal line are equal to each other. As a result, purple colors of the same luminance are implemented, thereby preventing line dim phenomenon.

요컨대, 본 발명은 상기의 내용들에 근거해 볼 때 하나의 데이터 라인을 기준으로 서브 픽셀들이 지그-재그 형태로 접속되어 구동하는 액정표시장치에 있어서, 화소 단위로 형성되는 R, G, B의 서브 픽셀들 중 하나의 동일 색을 갖는 서브 픽셀들이 동일 데이터 라인에 접속되어 구동하는 것이 특징이다. 이를 위해 동일 데이터 라인에 접속되어 구동하는 하나의 동일 색을 띠는 서브 픽셀은 R, G, B의 서브 픽셀 중 어느 하나일 수 있는데, 본 발명은 그 가운데 G의 서브 픽셀들이 동일 데이터 라인에 접속되어 구동하는 것을 그 하나의 예로 들어 설명하였을 뿐이다. 그 결과, 액정표시장치의 서브 픽셀들은 기수 번째 수평 라인에서 "RGBRGB……RGB"의 화소 배열을 이루게 되었고, 반면 우수 번째 수평 라인에서는 "GRBGRB……GRB"의 화소 배열을 이루게 되었다. In other words, the present invention provides a liquid crystal display device in which subpixels are connected in a jig-jag manner on the basis of one data line and driven based on the above-mentioned contents, wherein R, G and B And one of the subpixels having the same color is connected to the same data line and driven. To this end, one sub-pixel connected to the same data line and driven by the same color may be any of R, G, and B subpixels. In the present invention, among the G subpixels, It is only described as an example of driving. As a result, the subpixels of the liquid crystal display device have a pixel array of " RGBRGB ...... RGB "in the odd-numbered horizontal lines while a pixel array of " GRBGRB ...... GRB"

만약, R의 서브 픽셀들이 동일 데이터 라인에 접속되어 구동하도록 구성된다면, 액정표시장치의 서브 픽셀들은 기수 번째 수평 라인에서 "GRBGRB……GRB"의 화소 배열을 이루게 되고, 우수 번째 수평 라인에서는 "RGBRGB……RGB"의 화소 배열을 이루게 될 것이다.If the subpixels of R are configured to be driven and connected to the same data line, the subpixels of the liquid crystal display device form a pixel array of "GRBGRB ...... GRB " in the odd- Quot ;, " RGB "

따라서, 본 발명은 그 기술적 사상을 벗어나지 않는 범위 내에서 얼마든지 다양한 변형이 가능하므로 그 권리범위는 이후의 특허청구범위에 밝혀두고자 한다.Accordingly, it is intended that the present invention cover the modifications and variations of this invention provided they come within the scope of the appended claims and their equivalents.

도 1은 종래기술에 따른 액정표시장치의 구성을 나타내는 도면1 is a view showing a configuration of a liquid crystal display device according to a related art;

도 2는 도 1의 액정패널상에 노란색의 영상이 구현될 때 턴-온되는 R 및 G의 서브 픽셀의 전위 상태를 나타낸 파형도FIG. 2 is a waveform diagram showing a potential state of subpixels of R and G that are turned on when a yellow image is implemented on the liquid crystal panel of FIG. 1. FIG.

도 3은 본 발명에 따른 액정표시장치의 구동부를 나타내는 도면3 is a view showing a driving unit of a liquid crystal display according to the present invention;

도 4는 도 3의 액정패널상에 형성된 화소 구조를 나타내는 도면4 is a view showing a pixel structure formed on the liquid crystal panel of Fig. 3

도 5는 도 4의 액정패널상에 노란색 영상이 구현되기 위한 화소 구동상태를 나타내는 도면5 is a diagram showing a pixel driving state for implementing a yellow image on the liquid crystal panel of Fig. 4

도 6은 도 4의 액정패널상에 청록색의 영상이 구현되기 위한 화소 구동상태를 나타내는 도면6 is a diagram showing a pixel driving state for realizing a cyan image on the liquid crystal panel of Fig. 4

도 7은 도 4의 액정패널상에 보라색의 영상이 구현되기 위한 화소 구동상태를 나타내는 도면7 is a diagram showing a pixel driving state in which a purple image is implemented on the liquid crystal panel of Fig. 4

Claims (5)

다수의 게이트라인 및 다수의 데이터라인이 교차하여 정의되는 영역에 R(적), 녹(G), 청(B)의 서브픽셀들이 다수개의 수평라인을 이루어 형성되고, 상기 서브픽셀들은 수평라인마다 배치되되 수직방향으로 직렬을 이루는 하나의 서브픽셀 및 상기 수평라인마다 배치되되 상기 수직방향으로 지그재그 형태를 이루는 두 개의 서브픽셀을 포함하며, 상기 지그재그 형태를 이루는 두 개의 서브픽셀 중에서 하나는 동일한 데이터라인에 접속된 액정패널;(R), green (G), and blue (B) subpixels are formed in a plurality of horizontal lines in a region defined by intersecting a plurality of gate lines and a plurality of data lines, One subpixel arranged in a vertical direction and arranged in a vertical direction, and two subpixels arranged in the horizontal direction in a zigzag manner in the vertical direction, wherein one of two zigzag subpixels has the same data line A liquid crystal panel connected to the liquid crystal panel; 상기 액정패널의 상기 다수의 데이터라인 각각에 화소 전압을 인가하는 데이터 드라이버;A data driver for applying a pixel voltage to each of the plurality of data lines of the liquid crystal panel; 상기 액정패널의 상기 다수의 게이트라인에 순차적으로 제어신호를 인가하는 게이트 드라이버; 및A gate driver sequentially applying a control signal to the plurality of gate lines of the liquid crystal panel; And 외부로부터 데이터 및 수직/수평동기신호를 인가받아 데이터의 재정렬 및 제어신호를 생성하여 상기 게이트 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함하여 구성되는 액정표시장치.And a timing controller for receiving data and a vertical / horizontal synchronizing signal from the outside to generate data reordering and control signals to control the gate and the data driver. 제1항에 있어서, 상기 서브픽셀은, The method of claim 1, wherein the sub- 상기 액정패널의 기수번째 수평라인에서 RGBRGB……RGB의 배열로 형성되고, 상기 액정패널의 우수번째 수평라인에서 GRBGRB……GRB의 배열로 형성되는 것을 특징으로 하는 액정표시장치.The RGBRGB in the odd-numbered horizontal line of the liquid crystal panel ... RGB, and GRBGRB in an even horizontal line of the liquid crystal panel. ... And the second substrate is formed of an array of GRBs. 제1항에 있어서, 상기 서브픽셀은, The method of claim 1, wherein the sub- 상기 액정패널의 기수번째 수평라인에서 GRBGRB……GRB의 배열로 형성되고, 상기 액정패널의 우수번째 수평라인에서 RGBRGB……RGB의 배열로 형성되는 것을 특징으로 하는 액정표시장치.[0030] In the odd-numbered horizontal lines of the liquid crystal panel, GRBGRB ... ... And the RGBRGB in the horizontal line of the liquid crystal panel. ... And the liquid crystal layer is formed in an array of RGB. 제1항에 있어서, The method according to claim 1, 상기 서브픽셀은 지그재그 형태로 동일 극성을 갖는 것을 특징으로 하는 액정표시장치.Wherein the subpixels have the same polarity in the zigzag form. 제1항에 있어서, The method according to claim 1, 상기 서브픽셀 중에서 상기 동일한 데이터 라인에 접속된 서브 픽셀은 G의 서브픽셀인 것을 특징으로 하는 액정표시장치.And the subpixels connected to the same data line among the subpixels are G subpixels.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102009441B1 (en) * 2012-11-14 2019-08-12 엘지디스플레이 주식회사 Liquid crystal display
CN109427250B (en) * 2017-08-31 2020-01-24 昆山国显光电有限公司 Display panel and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07248482A (en) * 1994-09-02 1995-09-26 Canon Inc Color display panel
KR19990001493A (en) * 1997-06-16 1999-01-15 윤종용 Liquid crystal panel for dot inversion driving and liquid crystal display device using the same
KR20060011159A (en) * 2004-07-29 2006-02-03 삼성전자주식회사 Display panel and display device having a the same
KR20070070469A (en) * 2005-12-29 2007-07-04 삼성전자주식회사 Liquid crystal display and driving method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07248482A (en) * 1994-09-02 1995-09-26 Canon Inc Color display panel
KR19990001493A (en) * 1997-06-16 1999-01-15 윤종용 Liquid crystal panel for dot inversion driving and liquid crystal display device using the same
KR20060011159A (en) * 2004-07-29 2006-02-03 삼성전자주식회사 Display panel and display device having a the same
KR20070070469A (en) * 2005-12-29 2007-07-04 삼성전자주식회사 Liquid crystal display and driving method thereof

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