KR101409725B1 - 상 분리된 유전 구조물의 제조방법 - Google Patents

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Abstract

본 발명은,
반도체를 포함하는 층을 증착시키는 단계,
낮은 k 유전 재료, 높은 k 유전 재료 및 액체를 포함하는 유전 조성물(여기서, 낮은 k 유전 재료 및 높은 k 유전 재료는 액체 증착 전에 상 분리되지 않는다)을 액체 증착시키는 단계 및
낮은 k 유전 재료 및 높은 k 유전 재료의 상 분리를 유발하여 상 분리된 유전 구조물(여기서, 낮은 k 유전 재료는 반도체를 포함하는 층에 가장 가까운 유전 구조물의 영역에서 높은 k 유전 재료보다 농도가 높다)을 형성하는 단계를 포함[여기서, 반도체를 포함하는 층의 증착은 유전 조성물의 액체 증착 또는 후속적인 상 분리의 유발 전에 수행된다]하는, 전자 장치의 제조방법에 관한 것이다.
유전 재료, 액체 증착, 전자 장치, 박막 트랜지스터

Description

상 분리된 유전 구조물의 제조방법{Phase-separated dielectric structure fabrication process}
관련 출원에 대한 상호 참증
본원과 동시에 출원된, 발명의 명칭이 "상 분리된 유전 구조물을 갖는 장치(DEVICE WITH PHASE-SEPARATED DIELECTRIC STRUCTURE)(대리인 문서 번호 제20050658Q-US-NP호)"인 일리앙 우(Yiliang Wu) 등의 미국 특허원 제11/_______호(이의 내용은 본원에 참조문헌으로 전부 인용되어 있다).
2006년 3월 8일자로 출원된, 발명의 명칭이 "TFT 제조방법(TFT FABRICATION PROCESS)(대리인 문서 번호 제20040824-US-DIV호)"인 일리앙 우 등의 미국 특허원 제11/276,634호.
2005년 4월 13일자로 출원된, 발명의 명칭이 "다층 게이트 유전체(MULTILAYER GATE DIELECTRIC)(대리인 문서 번호 제20040824-US-NP호)"인 일리앙 우 등의 미국 특허원 제11/104,728호.
본 발명은 미국 국립표준기술원(National Institute of Standards and Technology, NIST)에 의해 인정된 협력 조약 제70NANBOH3033호하에 미국 정부 지원으로 이루어진 것이다. 미국 정부는 본 발명에 일정한 권리를 갖는다.
본원은, 다양한 대표적인 양태에서, 전자 장치 및 이러한 장치에서 사용하기에 적합한 재료, 및 전자 장치 및 이의 부품의 제조방법에 관한 것이다. 보다 상세하게는, 본원은 상-분리된 유전 구조물을 혼입시키는 전자 장치, 및 이러한 전자 장치 및 상-분리된 유전 구조물의 제조방법에 관한 것이다.
박막 트랜지스터(TFT)는, 예를 들면, 센서, 이미지 및 디스플레이 장치를 포함하는 현대 전자품에서의 기초 부품이다. 현재 주류의 규소 기술을 이용하는 박막 트랜지스터 회로는 특히 면적이 넓은 장치(예: 활성 매트릭스 액정 모니터 또는 텔레비젼과 같은 디스플레이에 대한 후면 스위칭 회로) 및 로우-엔드 적용(low-end applications)(예: 무선주파수 식별법(RFID) 태그)(여기서, 높은 스위칭 속도는 필수적이지 않다)에 있어서 너무 고가일 수 있다. 규소계 박막 트랜지스터 회로의 제조 비용은 주로 자본 집약적인 제조 설비 및 엄격히 제어된 환경하에 복잡한 고온, 고진공 광석판인쇄 제조 공정으로 인한 것이다.
종래의 광석판인쇄 공정을 사용한 규소계 박막 트랜지스터 회로의 제작 비용 및 복잡성으로 인해, 액체계 패터닝 및 증착 기술, 예를 들면, 스핀 피복법, 용액 캐스팅법, 액침 피복법, 스텐실/스크린 인쇄법, 플렉소인쇄법, 그라비어 인쇄법, 오프셋 인쇄법, 잉크젯 인쇄법, 마이크로 컨택트 인쇄법 등, 또는 이러한 공정의 조합을 사용하여 잠재적으로 제작될 수 있는 플라스틱/유기 박막 트랜지스터에 대한 관심이 증가하고 있다. 이러한 공정은 일반적으로 전자 장치에 대한 규소계 박막 트랜지스터 회로의 제작에 사용되는 복잡한 광석판인쇄 공정에 비해 보다 간단하고 보다 비용 효과적이다. 따라서, 액체-가공 박막 트랜지스터 회로를 제작하기 위해 액체 가공성 재료가 필요하다.
대부분의 최근의 재료 연구 및 플라스틱 박막 트랜지스터에 대한 개발 활동은 반도체 재료, 특히 액체 가공성 유기 및 중합체 반도체에 집중하고 있다. 한편, 다른 재료 성분, 예를 들면, 유전 재료는 더 많은 관심을 받지 못하고 있다.
양태에서, 유전체에 대한 재료는, 예를 들면, (1) 우수한 전기 절연 특성; 및 (2) 반도체 재료와의 우수한 상용성을 포함하는 다수의 속성을 갖는 것이 바람직하다. 종래의 게이트 유전체에서의 문제는 유전 재료에 대한 모든 목적하는 속성을 간단한 공정을 통해 달성하기 어려울 수 있다는 것이다. 목적하는 속성 (1) 및 속성 (2)의 달성은 본 발명의 양태에 의해 성취된다.
하기 문헌이 배경 정보를 제공한다.
미국 특허 제6,528,409호[로파틴(Lopatin) 외].
미국 특허 제6,706,464호[포스터(Foster) 외].
미국 특허 제5,883,219호[카르터((Carter) 외].
미국 특허 제7,098,525 B2호[바이(Bai) 외].
미국 특허 제6,809,371 B2호[스기야마((Sugiyama)].
문헌[참조: "Gate Dielectrics for Organic Field-Effect Transistors: New Opportunities for Organic Electronics", Adv. Mater., Vol. 17, pp. 1705-1725(2005)[안토니오 파체티(Antonio Facchetti) 외]].
한 가지 양태에서, 반도체를 포함하는 층을 증착시키는 단계, 낮은 k 유전 재료, 높은 k 유전 재료 및 액체를 포함하는 유전 조성물(여기서, 낮은 k 유전 재료 및 높은 k 유전 재료는 액체 증착 전에 상 분리되지 않는다)을 액체 증착시키는 단계 및 낮은 k 유전 재료 및 높은 k 유전 재료의 상 분리를 유발하여 상 분리된 유전 구조물(여기서, 낮은 k 유전 재료는 반도체를 포함하는 층에 가장 가까운 유전 구조물의 영역에서 높은 k 유전 재료보다 농도가 높다)을 형성하는 단계를 포함[여기서, 반도체를 포함하는 층의 증착은 유전 조성물의 액체 증착 또는 후속적인 상 분리의 유발 전에 수행된다]하는, 전자 장치의 제조방법이 제공된다.
추가의 양태에서, 반도체를 포함하는 층을 증착시키는 단계, 낮은 k 유전 재료, 높은 k 유전 재료 및 액체를 포함하는 유전 조성물(여기서, 낮은 k 유전 재료 및 높은 k 유전 재료는 액체 증착 전에 상 분리되지 않는다)을 단일 단계로 액체 증착시키는 단계 및 낮은 k 유전 재료 및 높은 k 유전 재료의 상 분리를 유발하여 상 분리된 유전 구조물(여기서, 반도체를 포함하는 층에 가장 가까운 유전 구조물의 영역에서 낮은 k 유전 재료 및 높은 k 유전 재료의 총 중량을 기준으로 하여, 낮은 k 유전 재료는 약 60% 내지 100%의 농도이고, 높은 k 유전 재료는 약 40% 내지 0%의 농도이다)을 형성하는 단계를 포함[여기서, 반도체를 포함하는 층의 증착은 유전 조성물의 액체 증착 또는 후속적인 상 분리의 유발 전에 수행된다]하는, 전자 장치의 제조방법이 제공된다.
추가의 양태에서, 반도체를 포함하는 층을 증착시키는 단계, 낮은 k 유전 재료, 높은 k 유전 재료 및 액체를 포함하는 유전 조성물(여기서, 낮은 k 유전 재료 및 높은 k 유전 재료는 액체 속에 용해시킨다)을 액체 증착시키는 단계 및 낮은 k 유전 재료 및 높은 k 유전 재료의 상 분리를 유발하여 다수의 낮은 k 유전 재료/소수의 높은 k 유전 재료의 제1 상 및 다수의 높은 k 유전 재료/소수의 낮은 k 유전 재료의 제2 상을 포함하는 상 분리된 게이트 유전체(여기서, 낮은 k 유전 재료는 반도체를 포함하는 층에 가장 가까운 유전 구조물의 영역에서 높은 k 유전 재료보다 농도가 높다)을 형성하는 단계를 포함[여기서, 반도체를 포함하는 층의 증착은 유전 조성물의 액체 증착 또는 후속적인 상 분리의 유발 전에 수행된다]하는, 박막 트랜지스터의 제조방법이 제공된다.
본원의 하나의 측면은 상-분리된 유전 구조물을 포함하는 전자 장치(예: 박막 트랜지스터)에 관한 것이다. 박막 트랜지스터의 문맥에서, 상-분리된 유전 구조물은 "게이트 유전체"로 호칭될 수도 있다. 상-분리된 유전 구조물은 모든 적합한 전자 장치에서 사용할 수 있다. 박막 트랜지스터 이외에, 다른 형태의 적합한 전자 장치는, 예를 들면, 내장형 캐패시터 및 전계발광 램프를 포함한다.
본 발명의 유전 구조체의 제작시, 낮은-k 유전 재료, 높은-k 유전 재료 및 액체를 포함하는 유전 조성물이 제조되고, 낮은-k 유전 재료 및 높은-k 유전 재료 는 액체 증착 전에 상 분리되지 않는다.
한 양태에서, 용어 "낮은-k 유전 재료" 및 "높은-k 유전 재료"는 유전체 조성물 및 상-분리된 유전 구조물에서 (유전 상수를 기준으로 하여) 2개의 형태의 유전 재료를 구별하기 위해 사용한다. 따라서, 모든 적합한 유전 재료는 낮은-k 유전 재료일 수 있고, 낮은-k 유전 재료보다 유전 상수가 높은 모든 적합한 유전 재료는 높은-k 유전 재료일 수 있다. "낮은-k 유전 재료"는 1개, 2개 이상의 적합한 재료를 포함할 수 있다. "높은-k 유전 재료"는 1개, 2개 이상의 적합한 재료를 포함할 수 있다.
한 양태에서, 낮은-k 유전 재료는 장치에서 반도체 층과 상용성이거나 우수한 상용성을 갖는 전기 절연 재료이다. 용어 "상용성인"(또는 "상용성")은 반도체 층이 낮은-k 유전 재료가 풍부한 표면에 인접할 때 전기적으로 어떻게 잘 수행될 수 있는지를 나타낸다. 예를 들면, 소수성 표면은 일반적으로 폴리티오펜 반도체에 바람직하다. 한 양태에서, 낮은-k 유전 재료는 소수성 표면을 갖고, 따라서 폴리티오펜 반도체와 성공적이거나 훌륭한 상용성을 나타낼 수 있다.
한 양태에서, 낮은-k 유전 재료는, 예를 들면, 4.0 미만, 또는 약 3.5 미만, 또는 특히 약 3.0 미만의 유전 상수(투과도)를 갖는다. 한 양태에서, 낮은-k 유전 재료는 비극성 또는 약한 극성 그룹, 예를 들면, 메틸 그룹, 페닐렌 그룹, 에틸렌 그룹, Si-C, Si-O-Si 등을 갖는다. 한 양태에서, 낮은-k 유전 재료는 낮은 k 유전 중합체이다. 대표적인 낮은 k 유전 중합체는 폴리스티렌, 폴리(4-메틸스티렌), 폴리(클로로스티렌), 폴리(α-메틸스티렌), 폴리실록산, 예를 들면, 폴리(디메틸 실 록산) 및 폴리(디페닐 실록산), 폴리실세스퀴옥산, 예를 들면, 폴리(에틸실세스퀴옥산), 폴리(메틸 실시스퀴옥산), 및 폴리(페닐 실세스퀴옥산), 폴리페닐렌, 폴리(1,3-부타디엔), 폴리(α-비닐나프탈렌), 폴리프로필렌, 폴리이소프렌, 폴리이소부틸렌, 폴리에틸렌, 폴리(4-메틸-1-펜텐), 폴리(p-크실렌), 폴리(사이클로헥실 메타크릴레이트), 폴리(프로필메타크릴POSS-코-메틸메타크릴레이트), 폴리(프로필메타크릴POSS-코-스티렌), 폴리(스티릴POSS-코-스티렌), 폴리(비닐 신나메이트) 등을 포함하지만, 이들로 제한되지는 않는다. 한 양태에서, 낮은-k 유전 재료는 폴리실세스퀴옥산, 특히 폴리(메틸 실시스퀴옥산)을 포함한다. 유전 상수는 1kHz 주파수에서 측정된 실온에서의 재료에 대한 것이다.
한 양태에서, 낮은-k 유전 재료의 표면은, 필름으로서 캐스팅될 때, 낮은 표면 에너지를 갖는다. 표면 에너지를 특정하기 위해, 물 전진 접촉각을 사용할 수 있다. 높은 접촉각은 낮은 표면 에너지를 나타낸다. 한 양태에서, 접촉각은 80° 이상, 또는 약 90° 이상, 또는 특히 약 95° 이상이다.
한 양태에서, 높은-k 유전 재료는, 예를 들면, 극성 그룹, 예를 들면, 하이드록실 그룹, 아미노 그룹, 시아노 그룹, 니트로 그룹, C=O 그룹 등을 포함하는 전기 절연 재료이다. 한 양태에서, 높은-k 유전 재료는 4.0 이상, 또는 약 5.0 이상, 또는 특히 약 6.0 이상의 유전 상수를 갖는다. 한 양태에서, 높은-k 유전 재료는 높은 k 유전 중합체이다. 모든 적합한 높은 k 유전 중합체, 예를 들면, 폴리이미드, 폴리에스테르, 폴리에테르, 폴리아크릴레이트, 폴리비닐, 폴리케톤, 및 폴리설폰을 사용할 수 있다. 대표적인 높은 k 유전 중합체는 폴리(4-비닐 페놀 )(PVP), 폴리(비닐 알코올), 및 폴리(2-하이드록실에틸 메타크릴레이트)(PHEMA), 시아노에틸화 폴리(비닐 알코올), 시아노에틸화 셀룰로오즈, 폴리(비닐리덴 플루오라이드)(PVDF), 폴리(비닐 피리딘), 이들의 공중합체 등을 포함하지만, 이들로 제한되지는 않는다. 한 양태에서, 높은-k 유전 재료는 PVP 및/또는 PHEMA이다.
한 양태에서, 높은-k 유전 재료는, 필름으로서 캐스팅될 때, 높은 표면 에너지를 갖는다. 물 전진 접촉각의 용어에서, 각은, 예를 들면, 80° 미만, 또는 약 60° 미만, 또는 약 50° 미만이다.
한 양태에서, 높은-k 유전 재료 대 낮은-k 유전 재료의 유전 상수의 크기에서의 차이는 약 0.5 이상, 또는 약 1.0 이상, 또는 약 2.0 이상, 예를 들면, 약 0.5 내지 약 200이다.
한 양태에서, 본 발명의 상-분리된 유전 구조물은 의도적으로 생성된 기공(보이드 및 천공으로도 호칭된다), 예를 들면, 문헌[참조: 미국 특허 제6,528,409호(로파틴 외); 미국 특허 제6,706,464호(포스터 외); 및 미국 특허 제5,883,219호(카르터 외)]에 기재된 바와 유사한 공정 및 재료를 사용하여 생성된 기공을 포함한다. 다른 양태에서, 본 발명의 상-분리된 유전 구조물은 이러한 의도적으로 생성된 기공(그러나, 핀홀은 의도적으로 생성되지 않고 오히려 본 발명의 공정의 목적하지 않은 부산물인 몇몇 양태에서 존재할 수 있다)을 포함하지 않는다. 당해 양태에서의 핀홀 밀도는, 예를 들면, 50/㎜2 미만, 또는 10/㎜2 미만, 또는 5㎜2 미만이다. 추가의 양태에서, 본 발명의 상-분리된 유전 구조물은 핀홀이 없다. 한 양태에서, 유전 조성물은 사진이미지 가능하지 않다. 한 양태에서, 유전 구조물에서 기공을 생성시키는 단계는 없다.
한 양태에서, 유전 구조물은 약 4.0 초과, 또는 약 5.0 초과, 특히 약 6.0 초과의 전체 유전 상수를 갖는다. 전체 유전 상수는 금속/유전 구조/금속 캐패시터로 특징지어질 수 있다. 특히 박막 트랜지스터 분야에 있어서, 장치가 비교적 낮은 전압에서 작동될 수 있도록, 높은 전체 유전 상수는 한 양태에서 바람직하다.
1개, 2개 이상의 적합한 유체가 (액체 증착을 촉진시키는) 액체로 사용될 수 있다. 이러한 양태에서, 액체는 낮은-k 유전 재료 및 높은-k 유전 재료를 용해시킬 수 있다. 대표적인 액체는 물, 알코올, 예를 들면, 메탄올, 에탄올, 프로판올, 부탄올, 및 메톡시에탄올, 아세테이트, 예를 들면, 에틸 아세테이트 및 프로필렌 글리콜 모노에틸 에테르 아세테이트, 케톤, 예를 들면, 메틸 이소부틸 케톤, 메틸 이소아밀 케톤, 아세톤, 메틸 에틸 케톤, 및 메틸 프로필 케톤, 에테르, 예를 들면, 석유 에테르, 테트라하이드로푸란, 및 메틸 t-부틸 에테르, 탄화수소, 예를 들면, 헥산, 사이클로헥산, 사이클로펜탄, 헥사데칸, 이소-옥탄, 방향족 탄화수소, 예를 들면, 톨루엔, 크실렌, 에틸 벤젠, 및 메시틸렌, 클로르화 용매, 예를 들면, 클로로포름, 디클로로메탄, 디클로로에탄, 클로로벤젠, 디클로로벤젠, 및 트리클로로벤젠, 및 다른 용매, 예를 들면, 디메틸 설폭사이드, 트리플루오로아세트산, 아세토니트릴, 디메틸 포름아미드, 디메틸 아세트아미드, 피리딘, n-메틸-α-피롤리디논을 포함하지만, 이들로 제한되지는 않는다.
다른 재료를 유전 조성물에 첨가할 수 있다. 대표적인 재료는 낮은-k 유전 재료에 대한 및/또는 높은-k 유전 재료에 대한 가교결합제, 예를 들면, 폴리(멜라민-코-포름알데하이드)를 포함한다. 가교결합을 위한 촉매는, 예를 들면, 톨루엔설폰산을 포함할 수도 있다. 유전 상수를 증가시키기 위해 사용된 무기 나노입자는, 예를 들면, Al2O3, TiO2 를 포함할 수 있다.
유전 조성물에서 상기 기재된 성분의 각각의 농도는 약 0.001 내지 약 99중량%로 변할 수 있다. 낮은-k 유전 재료의 농도는, 예를 들면, 약 0.1 내지 약 30중량%, 또는 약 1 내지 약 20중량%이다. 높은-k 유전 재료의 농도는, 예를 들면, 약 0.1 내지 약 50중량%, 또는 약 5 내지 약 30중량%이다. 가교결합제 및 가교결합반응을 위한 촉매의 농도는 유전 재료의 농도에 좌우될 수 있다. 가교결합제 대 유전 재료의 비는, 예를 들면, 중량 단위로 1:99 내지 약 50:50, 또는 약 5:95 내지 약 30:70이다. 촉매 대 유전 재료의 비는 중량 단위로, 예를 들면, 약 1:9999 내지 약 5:95, 또는 1:999 내지 약 1:99이다. 무기 나노입자는, 예를 들면, 약 0.5 내지 약 30중량%, 또는 약 1 내지 약 10중량%일 수 있다.
한 양태에서, 낮은-k 유전 재료 및 높은-k 유전 재료는 유전 조성물에서 상 분리되지 않는다. 이러한 양태에서, 구 "상 분리되지 않는다"는, 예를 들면, 낮은-k 유전 재료 및 높은-k 유전 재료가 액체에 용해된다는 것을 의미한다. 이러한 양태에서, "용해된다"는 액체 속에서 낮은-k 유전 재료 및 높은-k 유전 재료의 전체 분해 또는 부분 분해를 나타낸다. 이러한 양태에서, 구 "상 분리되지 않는다" 는, 예를 들면, 낮은-k 유전 재료, 높은-k 유전 재료 및 액체가 상용성이어서 일정 범위의 온도, 압력, 및 조성물에 걸쳐 단일 상을 형성한다는 것을 의미한다. 온도 범위는, 예를 들면, 0 내지 150℃, 특히 대략 실온이다. 압력은, 예를 들면, 약 1대기압이다. 유전 조성물에서 액체 증착 전에, 낮은-k 유전 재료 및 높은-k 유전 재료는, 낮은-k 유전 재료, 높은-k 유전 재료 및 액체의 총 중량을 기준으로 하여, 예를 들면, 약 0.1 내지 약 90중량%, 또는 약 0.5 내지 약 50중량%로 존재할 수 있다. 낮은-k 유전 재료 대 높은-k 유전 재료의 비는, 예를 들면, 약 1:99 내지 99:1, 또는 약 5:95 내지 약 95:5, 특히 약 10:90 내지 약 40:60(각각의 비에서 처음 기재된 값은 낮은-k 유전 재료를 나타낸다)일 수 있다.
낮은-k 유전 재료, 높은-k 유전 재료 및 액체가 상용성이어서 액체 증착 전에 단일 상(통상적으로 투명한 용액)을 형성하는 양태에서, 단일 상은 광 산란 기술로 확인될 수 있거나, 어떠한 도구의 도움없이 인간 눈으로 육안으로 관찰된다.
액체 증착 전에, 유전 조성물은 양태에서 낮은-k 유전 재료 및/또는 높은-k 유전 재료의 응집물을 포함할 수 있다. 이들 응집물은, 예를 들면, 가시광선의 파장보다 낮은 규모, 또는 100㎚ 미만, 특히 50㎚ 미만일 수 있다. 본 발명의 목적을 위해, 이들 응집물은, 유전체 조성물 속에 존재한다면, 상 분리의 결과로 고려되지 않거나 상 분리되지 않는다. 게다가, 이들 응집물은 "제1 상" 및/또는 "제2 상"으로 고려되지 않는다.
유전 조성물은 기판에 액체 증착시킨다. 모든 적합한 액체 증착 기술을 이용할 수 있다. 이러한 양태에서, 액체 증착은 블랭킷 코팅, 예를 들면, 스핀 피 복, 블레이드 피복, 봉 피복, 액침 피복 등, 및 인쇄, 예를 들면, 스크린 인쇄, 잉크젯 인쇄, 스탬핑, 스텐실 인쇄, 스크린 인쇄, 그라비어 인쇄, 플렉소인쇄 등을 포함한다.
한 양태에서, 액체 증착은 단일 단계로 수행할 수 있다. 용어 "단일 단계"는 하나의 유전 조성물로부터 동일한 시간에 제1 유전 재료 및 제2 유전 재료 둘 다를 액체 증착시키는 것을 의미한다. 이는 종래의 2층 유전 구조물(여기서, 2개의 상이한 유전 재료는 2개의 상이한 유전 조성물로부터 분리되어 액체 증착된다)을 제작하기 위한 공정과 상이하다. "단일 단계"에서의 "단계"는 용어 "통과"와 상이하다. 이러한 양태에서, 유전 구조물의 두께를 증가시키기 위해, 1회 초과의 통과를 유전 조성물의 단일 단계 증착 동안 수행할 수 있다.
유전 구조물의 제작시, 본 발명의 공정은 낮은-k 유전 재료 및 높은-k 유전 재료의 상 분리를 유발하여 한 양태에서 다수의 낮은-k 유전 재료/소수의 높은-k 유전 재료의 제1 상 및 다수의 높은-k 유전 재료/소수의 낮은-k 유전 재료의 제2 상을 포함하는 유전 구조물을 형성함을 포함한다. 용어 "유발하는"은 액체가 증발될 때 액체 증착 동안 상 분리의 자연적인 발생을 포함한다. 용어 "유발하는"은 또한 액체 증착 동안 및 이후 상 분리를 촉진하기 위한 외부 원조를 포함한다. 이러한 양태에서, 상 분리는, 예를 들면, 열 어닐링 및/또는 용매 어닐링으로 유발된다. 열 어닐링은 모든 적합한 온도에서, 예를 들면, 유전 재료들 중의 하나의 유리 전이 온도 또는 융점보다 높은 온도에서 수행할 수 있다. 특정한 유전체 조합에 의존하는, 열 어닐링 시간은, 예를 들면, 약 1분 내지 약 1일, 또는 약 1분 내지 1시간일 수 있다. 용매 어닐링은 증착된 유전 구조물을 하나 이상의 용매의 증기에 노출시킴으로써 모든 온도에서, 예를 들면, 실온 또는 승온에서 수행할 수 있다. 대표적인 용매는, 예를 들면, 액체 증착을 위해 본원에 기재된 액체로부터 선택될 수 있다. 특정한 유전체 조합에 의존하는, 용매 어닐링 시간은, 예를 들면, 약 수초 내지 약 1주일, 또는 약 1분 내지 2시간일 수 있다.
한 양태에서, "제1 상" 및 "제2 상"에서 용어 "상"은, 예를 들면, 화학적 조성물 등의 특성이 비교적 균일한 재료의 도메인(들)을 의미한다. 따라서, 용어 "중간상"은 조성물에서의 농도구배가 존재하는 상-분리된 유전 구조물에서 제1 상과 제2 상 사이의 면적을 의미한다. 이러한 양태에서, 유전 구조물은 제1 상, 임의의 중간상, 및 제2 상의 순서를 갖는다.
한 양태에서, 본 발명의 상-분리된 유전 구조물의 "상 분리된" 성질은 하기의 가능한 제1 상 및 제2 상의 대표적인 형태학에 의해 증명된다: (1) (층 형태의) 중간상이 (층 형태의) 제1 상과 (층 형태의) 제2 상 사이에 존재한다; (2) 하나의 상은 다른 상의 연속 매트릭스에서 복수의 "도트"를 형성한다; (3) 하나의 상은 다른 상의 연속 매트릭스에서 복수의 봉 형태의 부재(예: 실린더)를 형성한다; 및 (4) 하나의 상은 다른 상으로 상호 침투하여 도메인을 형성한다. 이러한 양태에서, 형태학(2), 형태학(3), 또는 형태학(4)는 존재할 수 있지만, 형태학(1)은 존재할 수 없다.
제1 상 및 제2 상의 형태학에 관한 본 발명의 상-분리된 유전 구조물의 "상 분리된" 성질은 유전 구조체의 표면 및 단면의 다양한 분석, 예를 들면, 하기의 주 사 전자 현미경(SEM) 및 원자 현미경(AFM) 분석; 및 유전 구조체의 단면의 투과 전자 현미경(TEM) 분석으로 측정할 수 있다. 다른 도구, 예를 들면, 광 산란 및 X선(넓은 각 및 좁은 각 X선) 산란이 사용될 수도 있다.
한 양태에서, 중간상을 포함하는 형태학(1)은 중간상이 농도구배 조성물 변화를 포함하는 계면 층을 갖는 종래의 2중-층 게이트 유전체와 다르고, 계면 층은 불연속 조성물 변화, 농도구배 조성물 변화를 포함하지 않는다. 이러한 양태에서, 또 다른 차이는 본 발명의 중간상이 비교적 두껍다는 것이고, 약 5㎚ 미만, 특히 약 3㎚ 미만의 계면 층 두께를 가질 수 있는 종래의 2중-층 게이트 유전체에서 발견된 계면 층보다 통상적으로 상당히 큰 약 10㎚ 내지 약 50㎚의 두께를 포함한다.
한 양태에서, 제1 상은 낮은-k 유전 재료를 다수로 및 높은-k 유전 재료를 소수로 포함한다. 제2 상은 낮은-k 유전 재료를 소수로 및 높은-k 유전 재료를 다수로 포함한다. 용어 "다수"는 상-분리된 유전 구조물의 상에서 낮은-k 유전 재료 및 높은-k 유전 재료의 총 중량의 50중량% 초과를 의미한다. 이러한 양태에서, 용어 "다수"는 상-분리된 유전 구조물의 상에서 51 내지 100중량%, 약 55 내지 약 95중량%, 또는 약 80 내지 100중량%를 나타낸다.
용어 "소수"는 상-분리된 유전 구조물의 상에서 낮은-k 유전 재료와 높은-k 유전 재료의 총 중량의 50중량% 미만임을 의미한다. 이러한 양태에서, 용어 "소수"는 상-분리된 유전 구조물의 상에서 49 내지 0중량%, 약 45 내지 약 5중량%, 또는 약 20 내지 0중량%를 나타낸다.
한 양태에서, 낮은-k 유전 재료는, 반도체를 포함하는 층에 인접한 유전 구 조의 영역에서 높은-k 유전 재료보다 농도가 높다.
용어 "영역"은 반도체 층에 인접한 상-분리된 유전 구조물의 얇은 슬라이스(유전 구조의 표면에 평행함)를 나타낸다. 당해 영역을 조사하여 낮은-k 유전 재료 및 높은-k 유전 재료의 농도를 측정한다. 이러한 양태에서, 영역은 제1 상의 일부 또는 전부를 함유하고, 임의로 제2 상의 일부 또는 전부를 함유한다. 이러한 양태에서, 임의의 계면 층은 상-분리된 유전 구조물에 존재할 수 있고, 따라서 영역이 제1 상의 일부 또는 전부를 포함하고, 임의로 제2 상의 일부 또는 전부를 포함하도록 충분한 두께를 갖는 한, 영역은 계면 층을 포함할 수 있다. 분석 기술에 사용하기에 적합한 영역의 두께는, 예를 들면, 약 1㎚ 내지 약 100nm, 또는 약 5㎚ 내지 약 100㎚, 또는 특히 약 5㎚ 내지 약 50㎚이다. 다양한 방법을 사용하여 제1 유전 재료 및 제2 유전 재료의 농도를 측정할 수 있다. 예를 들면, X-선 광전자 분광법(XPS)을 사용하여 영역 내의 상이한 유전 재료의 각 원자의 농도를 분석할 수 있다. AFM을 사용하여 상이한 상의 도메인 크기(domain size)를 측정할 수 있다. 영역의 단면 상의 TEM을 사용하여 상이한 유전 재료의 각 원자의 상이한 상의 도메인 크기 및 농도를 측정할 수 있다. 특정 양태에서, 상이한 방법을 조합하여 사용할 수 있다. 상이한 방법 때문에 상당한 변화가 발생하는 경우, TEM 분석 결과가 바람직하다.
"영역"의 양태에서, 낮은-k 유전 재료는, 예를 들면, 약 60% 내지 100%, 또는 약 80% 내지 100% 범위의 농도이고, 높은-k 유전 재료는 약 40% 내지 0%, 또는 약 20% 내지 0% 범위의 농도이다. 농도는 다양한 인자, 예를 들면, 유전 조성물에 서 낮은-k 유전 재료 및 높은-k 유전 재료의 초기 비, 유전 조성물에서 유전 재료의 농도, 유전 재료의 상용성, 공정 조건, 예를 들면, 어닐링 시간 및 어닐링 온도에 의해 제어될 수 있다.
상 분리를 성취하기 위해, 한 양태에서, 고체 상태에서 불상용성 또는 부분 상용성이도록 낮은-k 유전 재료 및 높은-k 유전 재료를 의도적으로 선택한다. 2개의 유전 재료, 예를 들면, 2개의 중합체의 상용성(단일 상을 형성하기 위한 혼합물의 능력)은 이들의 상호작용 매개변수, χ에 의해 예측할 수 있다. 일반적으로, 중합체는 이와 유사한 또 다른 중합체와 상용성이다.
상-분리된 유전 구조물이 적층[형태학(1)]되어 있는 양태에서, 제1 상의 두께는, 예를 들면, 약 1㎚ 내지 약 500㎚, 또는 약 5㎚ 내지 약 200㎚, 또는 약 5㎚ 내지 약 50㎚이다. 제2 상의 두께는, 예를 들면, 약 5㎚ 내지 약 2㎛, 또는 약 10㎚ 내지 약 500㎚, 또는 약 100㎚ 내지 약 500㎚이다. 유전 구조물의 전체 두께는, 예를 들면, 약 10㎚ 내지 약 2㎛, 또는 약 200㎚ 내지 약 1㎛, 또는 약 300 내지 약 800㎚이다.
한 양태에서, 상-분리된 유전 구조물 내의 낮은-k 유전 재료는 가교결합된다. 이러한 양태에서, 상-분리된 유전 구조물 내의 낮은-k 유전 재료는 자가-가교결합된다. 이러한 양태에서, 상-분리된 유전 구조물 내의 낮은-k 유전 재료는 열 자가-가교결합된다. 한 양태에서, 상-분리된 유전 구조물에서 낮은-k 유전 재료와 높은-k 유전 재료 둘 다는 가교결합된다.
한 양태에서, 상-분리된 유전 구조물은, 예를 들면, 낮은-k 유전 재료가 중 합체이고 높은-k 유전 재료가 상이한 중합체인 중합체 블렌드를 포함한다. 이러한 양태에서, 상-분리된 중합체 블렌드는 2성분 블렌드(binary blend)이다. 기타 양태에서, 상-분리된 중합체 블렌드는, 세 번째 또는 네 번째 유전 재료가 각각 첨가되는 경우, 3성분 블렌드 또는 4성분 블렌드이다. 본원에 사용한 용어 "블렌드"는 단지 2개 이상의 재료가 존재함을 나타내며, 제1 상 및 제2 상 내의 낮은-k 유전 재료 및 높은-k 유전 재료의 농도 또는 분포를 의미하는 것은 아니다. 본원의 추가로 측면은 상-분리된 중합체 블렌드 게이트 유전체를 포함하는 박막 트랜지스터에 관한 것이다.
임의의 계면 층은 반도체 층과 상-분리된 유전 구조물 간에 존재할 수 있다. 계면 층은, 전문이 본원에 참조문헌으로 인용되어 있는, 예를 들면, 일리앙 우 등의 미국 특허원 제11/276,694호(대리인 문서 번호 20021795-US-NP, 출원일: 2006년 10월 3일)에 기재되어 있는 재료 및 공정을 사용하여 제조될 수 있다.
본 발명은 몇몇 이점을 갖는다. 첫째, 당해 양태에서의 공정은 임의의 단일 단계 특성을 사용함으로써 상이한 유전 재료의 다단계 증착을 피할 수 있다는 점이다. 둘째, 당해 양태에서, 상-분리된 중합체 블렌드 유전체는 상이한 중합체의 이점을 조합하여 더 우수한 특성을 제공할 수 있다는 점이다.
도 1은, 금속 접촉부(18)(게이트 전극)과 접촉하고 있는 기판(16)과, 이의 상부에 두 개의 금속 접촉부인 공급원 전극(20) 및 드레인 전극(drain electrode)(22)이 적층되어 있는 상-분리된 게이트 유전체(14)로 이루어진 유기 박막 트랜지스터("OTFT") 배열(10)을 개략적으로 나타낸다. 도시된 바와 같이 유기 반도체 층(12)은 금속 접촉부(20) 및 (22) 위에 및 이 사이에 존재한다.
도 2는 기판(36), 게이트 전극(38), 공급원 전극(40) 및 드레인 전극(42), 상-분리된 게이트 유전체(34) 및 유기 반도체 층(32)으로 이루어진 또 다른 OTFT 배열(30)을 개략적으로 나타낸다.
도 3은 기판 및 게이트 전극으로서 둘 다 작용하는 과도하게 n-도핑된 실리콘 웨이퍼(56), 상-분리된 게이트 유전체(54), 및 이의 상부에 공급원 전극(60) 및 드레인 전극(62)이 적층되어 있는 유기 반도체 층(52)으로 이루어진 추가의 OTFT 배열(50)을 개략적으로 나타낸다.
도 4는 기판(76), 게이트 전극(78), 공급원 전극(80), 드레인 전극(82), 유기 반도체 층(72) 및 상-분리된 게이트 유전체(74)로 이루어진 추가의 OTFT 배열(70)을 개략적으로 나타낸다.
기판
기판은, 예를 들면, 실리콘, 유리 판, 플라스틱 필름 또는 시트로 이루어질 수 있다. 구조적으로 가요성인 장치의 경우, 플라스틱 기판, 예를 들면, 폴리에스테르, 폴리카보네이트, 폴리이미드 시트 등이 바람직할 수 있다. 기판의 두께는 약 10㎛ 내지 약 10mm일 수 있으며, 일례로, 특히 가요성 플라스틱 기판의 경우 두께는 약 50 내지 약 100㎛이고, 경질 기판, 예를 들면, 유리 판 또는 실리콘 웨이퍼의 경우 약 1 내지 약 10mm이다.
전극
게이트 전극은 얇은 금속 필름, 전도성 중합체 필름, 전도성 잉크 또는 페이스트로 구성된 전도성 필름일 수 있거나, 기판 그 자체가 게이트 전극, 예를 들면, 과도하게 도핑된 실리콘일 수 있다. 게이트 전극 재료의 예로는 알루미늄, 금, 크롬, 산화주석인듐, 전도성 중합체, 예를 들면, 폴리스티렌 설포네이트-도핑된 폴리(3,4-에틸렌디옥시티오펜)(PSS-PEDOT), 중합체 결합제 내의 카본 블랙/흑연 또는 콜로이드성 은 분산액으로 이루어진 전도성 잉크/페이스트, 예를 들면, 애키슨 콜로이드 캄파니(Acheson Colloid Company)의 일렉트로대그( ELECTRODAG)TM가 포함되지만, 이로써 제한되지 않는다. 게이트 전극 층은 진공 증착, 금속 또는 전도성 금속 산화물의 스퍼터링, 스핀 피복, 캐스팅 또는 인쇄에 의한 전도성 중합체 용액 또는 전도성 잉크로부터의 피복에 의해 제조될 수 있다. 게이트 전극 층의 두께는, 예를 들면, 금속 필름의 경우 약 10 내지 약 200nm의 범위이고, 중합체 전도체의 경우 약 1 내지 약 10㎛의 범위이다.
반도체 층에 접촉하는 공급원 및 드레인 전극 층은 낮은 옴 저항(low resistance ohmic)을 제공하는 재료로 제작될 수 있다. 공급원 및 드레인 전극용으로 적합한 통상적인 재료에는 게이트 전극 재료, 예를 들면, 금, 니켈, 알루미늄, 백금, 전도성 중합체 및 전도성 잉크가 포함된다. 공급원 및 드레인 전극의 일반적인 두께는, 예를 들면, 약 40nm 내지 약 10㎛이고, 보다 구체적인 두께는 약 100 내지 약 400nm이다.
반도체 층
유기 반도체 층용으로 적합한 재료에는 아센, 예를 들면, 안트라센, 테트라센, 펜타센, 및 치환된 펜타센, 페릴렌, 풀레렌, 프탈로시아닌, 올리고티오펜, 폴리티오펜 및 이의 치환된 유도체가 포함된다. 한 양태에서, 유기 반도체 층은 액체 가공성 재료로부터 형성된다. 적합한 반도체 재료의 예에는 폴리티오펜, 올리고티오펜, 및 미국 특허공개 제2003/0160234호로서 공개된 미국 특허원 제10/042,342호, 미국 특허 제6,621,099호, 제6,774,393호 및 제6,770,904호(당해 특허문헌들은 이의 전문이 본원에 참고로 인용되어 있음)에 기재되어 있는 반도체 중합체가 포함된다. 추가로, 적합한 재료에는 본원에 참조문헌으로 인용되어 있는 문헌[참조: "Organic Thin Film Transistors for Large Area Electronics" by C.D. Dimitrakopoulos and P.R.L. Malenfant, Adv. Mater., Vol. 12, No. 2, pp. 99-117(2002)]에 기재되어 있는 반도체 중합체가 포함된다.
반도체 층은, 진공 증착, 스핀 피복법, 용액 캐스팅법, 액침 피복법, 스텐실/스크린 인쇄법, 플렉소 인쇄법, 그라비어 인쇄법, 오프셋 인쇄법, 잉크젯-인쇄법, 마이크로-접촉 인쇄법, 이들 공정의 조합을 포함하지만, 이로써 제한되지 않는 임의의 적합한 수단에 의해 형성될 수 있다. 한 양태에서, 반도체 층은 액체 증착 방법에 의해 형성된다. 한 양태에서, 반도체 층의 두께는 약 10nm 내지 약 1㎛이다. 추가의 양태에서, 유기 반도체 층의 두께는 약 30 내지 약 150nm이다. 다른 양태에서, 반도체 층의 두께는 약 40 내지 약 100nm이다.
게이트 유전체
게이트 유전체의 조성 및 형성이 본원에 기재되어 있다. 이러한 양태에서, 게이트 유전체의 제1 상 및 제2 상이 서로 접촉하고; 다른 양태에서, 제1 상과 제2 상 간에 계면이 존재한다. 한 양태에서, 게이트 유전체의 제1 상은 반도체 층과 접촉하고; 다른 양태에서, 계면 층은 제1 상과 반도체 층 간에 존재한다. 한 양태에서, 게이트 유전체의 제1 상과 제2 상은 반도체 층과 접촉한다. 다른 양태에서, 게이트 유전체의 제1 상과 제2 상 둘 다는 반도체 층과 접촉하고, 이때, 반도체 층과 제1 상 간의 접촉 면적은 박막 트랜지스터의 채널 영역(공급원 전극과 드레인 전극 간의 영역) 내의 반도체 층과 제2 상 간의 접촉 면적보다 더 크다.
게이트 유전체, 게이트 전극, 반도체 층, 공급원 전극 및 드레인 전극은 임의의 순서로 형성된다. 한 양태에서, 게이트 전극 및 반도체 층은 둘 다 게이트 유전체와 접촉하고, 공급원 전극과 드레인 전극 둘 다는 반도체 층과 접촉한다. "임의의 순서"라는 구에는 연속 및 동시 형성됨이 포함된다. 예를 들면, 공급원 전극 및 드레인 전극은 동시에 또는 순차적으로 형성될 수 있다. 조성물, 제작 및 전계 효과 트랜지스터(field effect transisitors)의 작동이, 본원에 이의 전문이 참조문헌으로 인용되어 있는 바오(Bao) 등의 미국 특허 제6,107,117호에 기재되어 있다.
달리 나타내지 않는 한, 모든% 및 부는 중량기준이다. 본원에 사용한 실온은, 예를 들면, 약 20 내지 약 25℃의 온도 범위를 나타낸다.
비교실시예 1
본 비교실시예에서, 균일한 게이트 유전체를 다음과 같이 제조하였다. 폴리(4-비닐 페놀)(PVP)[알드리치(Aldrich), Mw = ~20,000] 0.08g을 n-부탄올 0.9g에 용해시켰다. 폴리(멜라민-코-포름알데하이드)(알드리치, n-부탄올 중의 메틸화 84중량%, Mn = 432) 0.08g을 가교결합제로서 첨가하였다. 유전체 조성물을 먼저 0.2㎛의 시린지 필터로 여과한 다음, 2000rpm에서 Al 피복된 PET 기판 상으로 스핀 피복시키는데, 여기서 Al 층은 OTFT에 대해 게이트 전극으로서 작용한다. 80℃에서 10분 동안 건조시킨 후에, 유전체 층을 160℃에서 30분 동안 열 가교결합시켰다.
유전 구조물의 표면은 측정한 전진 물 접촉각이 0초에서 72°이지만 10초에서 65°로 서서히 감소함을 특징으로 한다. 낮으면서 불안정한 물 접촉각은 친수성 표면임을 나타낸다. 폴리(3,3'''-디도데실-쿼터티오펜)(PQT-12) 반도체 층(PQT-12는 이의 내용이 본원에 참조문헌으로 전부 인용되어 있는 문헌[참조: Beng S. Ong, et. al., J. Am. Chem. Soc. 2004, 126, 3378-3379]에 기재되어 있음)은 1,2-디클로로벤젠 중의 PQT-12 분산액을 스핀 피복시킨 다음, 80℃에서 건조시키고, 140℃의 진공 오븐 속에서 어닐링시킴으로써 유전체의 상부에 증착시켰다. OTFT는 반도체 층 상부에 금 공급원 및 드레인 전극을 진공 증착시킴으로써 완성되었다. 당해 장치는 주위 조건하에 키슬리(Keithley) 4200 SCS를 사용함을 특징으로 한다. 유동도 약 0.002 내지 0.003cm2/V.s와 온/오프(on/off) 비 약 104을 수득 하였다.
실시예 1
본 실시예에서, 상-분리된 유전 구조물은 다음과 같이 제조되었다. 폴리(메틸 실세스퀴옥산)(PMSSQ)는 폴리티오펜 반도체와 우수한 상용성을 제공하는 낮은-k 유전 재료로서 사용되었고, 폴리(4-비닐 페놀)(PVP)는 높은-k 유전 재료로서 사용되며, n-부탄올은 액체로서 사용되었다. PMSSQ는 다음 과정에 따라 전구체로서 메틸트리메톡시실란을 사용하여 제조되었다. 0.1중량%의 염산 수용액 0.88g과 테트라하이드로푸란 5.13g과의 혼합물을 건조 대기하에 격렬하게 교반하면서 30분에 걸쳐 빙욕으로 냉각시킨 3구 플라스크 속에서 메틸트리메톡시실란 4.08g과 메틸이소부틸케톤 9.24g과의 혼합물에 적가하였다. 생성된 혼합물을 실온으로 승온시키고, 5분 동안 방치시킨 다음, 60℃로 가열한 다음, 24시간 동안 방치시켰다. 폴리(멜라민-코-포름알데하이드)를 높은-k 유전 재료 PVP용 가교결합제로서 첨가하였다. 유전체 조성물을 다음 표에 나타낸 물질의 양을 사용하여 제형화하였다.
재료 양
액체, n-부탄올 0.9g
높은-k 유전 재료, PVP 0.077g
낮은-k 유전 재료, PMSSQ(n-부탄올 중의 25중량%) 0.116g
높은-k 유전 재료용 가교결합제, 폴리(멜라민-코-포름알데하이드)
(메틸화, n-부탄올 중의 84중량% )		 0.08g
유전체 조성물을 0.2㎛의 시린지 필터로 여과한 다음, 2000rpm에서 Al 피복된 PET 기판 상으로 스핀 피복시키고, 이때 Al 층은 OTFT에 대해 게이트 전극으로 서 작용한다. 80℃에서 10분 동안 건조시킨 후에, 유전체 층을 열 어닐링시키고, 160℃에서 30분 동안 가교결합시켰다. 물 접촉각 측정은 0초에서 전진 접촉각이 100.9°이고, 접촉각이 시간이 경과됨에 따라(10초에서 100.6°) 안정함을 나타내었다. 이는 매우 소수성이며 표면 성질이 안정함을 나타내는 것이다. 매우 소수성인 특성은 PMSSQ 성분이 유전체 층의 표면으로 이동하여 스핀 피복 및 열 가교결합 동안 상-분리된 유전 구조물을 형성함을 나타낸다.
상 분리는 유전 구조물의 XPS 측정에 의해 추가로 확인하였다. 표면 정량 XPS 분석은 다음과 같은 원자 백분율을 나타내었다: Si, 27.8%; O, 38.7%; C, 33.4%. PVP 중의 방향족 탄소원자가 표면에 다량으로 존재한다는 강력한 증거가 없다. 낮은-k 유전 재료 PMSSQ에서만 존재하는 Si의 높은 원자 백분율은 표면 영역(수 nm)에 존재한다. 높은-k 유전 재료용 가교결합제에서만 존재하는 N 원자는 표면에 존재하지 않았다. 위의 모두는 유전 구조물의 상부에 PMSSQ 다수 상 및 유전 구조물의 하부에 가교결합된 PVP 다수 상을 갖는 상-분리된 구조물을 나타낸다.
상-분리된 유전 구조물의 깊이 프로파일(depth profile) XPS 실험은, PMSSQ가 표면의 최고 40nm까지 분리됨을 나타낸다. 제1 유전 재료 PMSSQ로부터 존재하는 고농도 O원자 및 Si원자는 최고 40nm 영역에서 확인할 수 있었다. N원자의 농도는 상부 표면으로부터 40nm 떨어지면 안정화되기 시작한다.
OTFT는 비교실시예 1에 기재된 바와 같이 PCT-12 반도체를 스핀 피복시키고, 금 공급원 및 드레인 전극을 진공 증착시킴으로써 완성되었다. 당해 장치는 약 0 의 턴-온 전압을 갖는 매우 낮은 누설 전류를 나타낸다. 유동도는 약 0.1cm2/V.s이고, 온/오프(on/off) 비는 약 105로 측정되었다.
비교실시예 2
본 비교실시예에서, 폴리(2-하이드록실에틸, 메타크릴레이트)[사이언티픽 폴리머 프로덕츠 인코포레이티드(Scientific Polymer Products Inc.); Mw = 1,000,000]를 유전 재료로서 사용하였고, 다우애놀(Dowanol)을 액체로서 사용하여 균일한 유전 구조를 형성하였다. p-톨루엔설폰산 0.0008g을 가교결합용 촉매로서 첨가하는 것을 제외하고는, 유전체 조성물을 비교실시예 1과 유사하게 제형화하였다. 이러한 유전 구조를 갖는 OTFT 장치의 유동도는 0.002 내지 0.0043cm2/V.s이고 전류 온/오프 비는 약 104이었다.
실시예 2
본 실시예에서, 폴리(2-하이드록실에틸, 메타크릴레이트)를 높은 k 유전 재료로서 사용하였고, 실시예 1의 PVP 및 n-부탄올을 대신하여 다우애놀을 액체로서 사용하였다. p-톨루엔설폰산 0.0008g을 가교결합용 촉매로서 첨가하는 것을 제외하고는, 유전체 조성물을 실시예 1과 유사하게 제형화하였다. 이러한 유전 구조를 갖는 OTFT 장치의 유동도는 0.05 내지 0.06cm2/V.s이고 전류 온/오프 비는 약 104이 었다.
비교실시예 3
본 비교실시예에서, 균일한 게이트 유전체가 n-부탄올 용액 중의 PMSSQ로부터 제조된다. 유전체 조성물을 0.2㎛의 시린지 필터로 여과한 다음, 2000rpm에서 Al 피복된 PET 기판 상으로 스핀 피복시키고, 이때 Al 층은 OTFT용 게이트 전극으로서 작용한다. 80℃에서 10분 동안 건조시킨 후에, 유전체 층을 160℃에서 30분 동안 열 가교결합시켰다. 이러한 유전 구조를 갖는 OTFT 장치는 유전체 층의 누설로 인해 매우 낮은 장치 수율(〈10%)을 나타내었다. 기능성 장치는 유동도 0.06cm2/V.s 및 전류 온/오프 비 100 내지 1000을 나타내었다.
상기 실시예 및 비교실시예로부터, 제1 유전 재료 또는 제2 유전 재료 중의 어느 하나만을 갖는 장치는 단지 불량한 장치 성능을 나타냄을 알 수 있다. 제1 유전 재료만을 갖는 장치는 매우 낮은 수율 및 매우 낮은 전류 온/오프 비를 갖는 한편, 제2 유전 재료만을 갖는 장치는 매우 낮은 유동도를 갖는다. 한편, 상-분리된 제1 유전 재료 및 제2 유전 재료의 블렌드를 갖는 장치는 유동도와 전류 온/오프 비가 둘 다 높음을 나타내었다.
도 1은 TFT 형태의 본 발명의 제1 양태를 나타낸다.
도 2는 TFT 형태의 본 발명의 제2 양태를 나타낸다.
도 3은 TFT 형태의 본 발명의 제3 양태를 나타낸다.
도 4는 TFT 형태의 본 발명의 제4 양태를 나타낸다.
달리 언급되지 않은 한, 상이한 도면에서 동일한 참조 번호는 동일하거나 유사한 특징을 의미한다.

Claims (3)

  1. 반도체를 포함하는 층을 증착시키는 단계,
    낮은 k 유전 재료, 높은 k 유전 재료 및 액체를 포함하는 유전 조성물(여기서, 낮은 k 유전 재료 및 높은 k 유전 재료는 액체 증착 전에 상 분리되지 않는다)을 액체 증착시키는 단계 및
    낮은 k 유전 재료 및 높은 k 유전 재료의 상 분리를 유발하여 상 분리된 유전 구조물(여기서, 낮은 k 유전 재료는 반도체를 포함하는 층에 가장 가까운 유전 구조물의 영역에서 높은 k 유전 재료보다 농도가 높다)을 형성하는 단계를 포함[여기서, 반도체를 포함하는 층의 증착은 유전 조성물의 액체 증착 또는 후속적인 상 분리의 유발 전에 수행된다]하는, 전자 장치의 제조방법.
  2. 반도체를 포함하는 층을 증착시키는 단계,
    낮은 k 유전 재료, 높은 k 유전 재료 및 액체를 포함하는 유전 조성물(여기서, 낮은 k 유전 재료 및 높은 k 유전 재료는 액체 증착 전에 상 분리되지 않는다)을 단일 단계로 액체 증착시키는 단계 및
    낮은 k 유전 재료 및 높은 k 유전 재료의 상 분리를 유발하여 상 분리된 유전 구조물(여기서, 반도체를 포함하는 층에 가장 가까운 유전 구조물의 영역에서 낮은 k 유전 재료 및 높은 k 유전 재료의 총 중량을 기준으로 하여, 낮은 k 유전 재료는 60% 내지 100%의 농도이고, 높은 k 유전 재료는 40% 내지 0%의 농도이다)을 형성하는 단계를 포함[여기서, 반도체를 포함하는 층의 증착은 유전 조성물의 액체 증착 또는 후속적인 상 분리의 유발 전에 수행된다]하는, 전자 장치의 제조방법.
  3. 반도체를 포함하는 층을 증착시키는 단계,
    낮은 k 유전 재료, 높은 k 유전 재료 및 액체를 포함하는 유전 조성물(여기서, 낮은 k 유전 재료 및 높은 k 유전 재료는 액체 속에 용해시킨다)을 액체 증착시키는 단계 및
    낮은 k 유전 재료 및 높은 k 유전 재료의 상 분리를 유발하여 다수의 낮은 k 유전 재료/소수의 높은 k 유전 재료의 제1 상 및 다수의 높은 k 유전 재료/소수의 낮은 k 유전 재료의 제2 상을 포함하는 상 분리된 게이트 유전체(여기서, 낮은 k 유전 재료는 반도체를 포함하는 층에 가장 가까운 유전 구조물의 영역에서 높은 k 유전 재료보다 농도가 높다)를 형성하는 단계를 포함[여기서, 반도체를 포함하는 층의 증착은 유전 조성물의 액체 증착 또는 후속적인 상 분리의 유발 전에 수행된다]하는, 박막 트랜지스터의 제조방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI412125B (zh) * 2007-07-17 2013-10-11 Creator Technology Bv 電子元件及電子元件之製法
GB2458940B (en) * 2008-04-03 2010-10-06 Cambridge Display Tech Ltd Organic thin film transistors
US8154080B2 (en) * 2008-12-05 2012-04-10 Xerox Corporation Dielectric structure having lower-k and higher-k materials
JP5532669B2 (ja) * 2009-04-30 2014-06-25 大日本印刷株式会社 有機半導体素子、およびその製造方法
SG168450A1 (en) * 2009-08-05 2011-02-28 Sony Corp Thin film transistor
US8221909B2 (en) * 2009-12-29 2012-07-17 Ut-Battelle, Llc Phase-separated, epitaxial composite cap layers for electronic device applications and method of making the same
US8486864B2 (en) * 2009-12-29 2013-07-16 Ut-Battelle, Llc Method for producing microstructured templates and their use in providing pinning enhancements in superconducting films deposited thereon
US9076975B2 (en) 2010-04-27 2015-07-07 Xerox Corporation Dielectric composition for thin-film transistors
US8821962B2 (en) * 2010-12-01 2014-09-02 Xerox Corporation Method of forming dielectric layer with a dielectric composition
US8623447B2 (en) 2010-12-01 2014-01-07 Xerox Corporation Method for coating dielectric composition for fabricating thin-film transistors
KR20120060154A (ko) * 2010-12-01 2012-06-11 제록스 코포레이션 박막 트랜지스터용 유전체 조성물
JP5842008B2 (ja) * 2011-10-24 2016-01-13 パナソニック株式会社 薄膜トランジスタ、有機ｅｌ発光素子及び薄膜トランジスタの製造方法
US8871425B2 (en) * 2012-02-09 2014-10-28 Az Electronic Materials (Luxembourg) S.A.R.L. Low dielectric photoimageable compositions and electronic devices made therefrom
US8658444B2 (en) * 2012-05-16 2014-02-25 International Business Machines Corporation Semiconductor active matrix on buried insulator
JP6647780B2 (ja) * 2014-10-27 2020-02-14 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ 有機金属材料および方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6280794B1 (en) 1999-03-10 2001-08-28 Conexant Systems, Inc. Method of forming dielectric material suitable for microelectronic circuits
JP2005072569A (ja) 2003-08-06 2005-03-17 Mitsubishi Chemicals Corp 有機電界効果トランジスタ
US20060214154A1 (en) 2005-03-24 2006-09-28 Eastman Kodak Company Polymeric gate dielectrics for organic thin film transistors and methods of making the same
JP2006295166A (ja) 2005-04-13 2006-10-26 Xerox Corp 電子デバイス、薄膜トランジスタ及び薄膜トランジスタの作製方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144639A (ja) * 1984-12-19 1986-07-02 Hitachi Ltd 放射線感応性組成物及びそれを用いたパタ−ン形成法
US5374453A (en) 1991-05-24 1994-12-20 Rogers Corporation Particulate filled composite film and method of making same
JPH06230386A (ja) * 1993-02-05 1994-08-19 Toshiba Corp 液晶表示素子の製造方法
US6107117A (en) 1996-12-20 2000-08-22 Lucent Technologies Inc. Method of making an organic thin film transistor
US5883219A (en) * 1997-05-29 1999-03-16 International Business Machines Corporation Integrated circuit device and process for its manufacture
US6528218B1 (en) * 1998-12-15 2003-03-04 International Business Machines Corporation Method of fabricating circuitized structures
US6136702A (en) 1999-11-29 2000-10-24 Lucent Technologies Inc. Thin film transistors
TWI226103B (en) * 2000-08-31 2005-01-01 Georgia Tech Res Inst Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
KR100432152B1 (ko) 2001-04-12 2004-05-17 한국화학연구원 다분지형 폴리알킬렌 옥시드 포로젠과 이를 이용한저유전성 절연막
US6770904B2 (en) 2002-01-11 2004-08-03 Xerox Corporation Polythiophenes and electronic devices generated therefrom
US6621099B2 (en) 2002-01-11 2003-09-16 Xerox Corporation Polythiophenes and devices thereof
US6949762B2 (en) 2002-01-11 2005-09-27 Xerox Corporation Polythiophenes and devices thereof
JP4014431B2 (ja) * 2002-03-27 2007-11-28 富士通株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US6528409B1 (en) * 2002-04-29 2003-03-04 Advanced Micro Devices, Inc. Interconnect structure formed in porous dielectric material with minimized degradation and electromigration
US20030227014A1 (en) 2002-06-11 2003-12-11 Xerox Corporation. Process for forming semiconductor layer of micro-and nano-electronic devices
JP4272441B2 (ja) * 2003-02-05 2009-06-03 株式会社リコー 有機能動素子及びそれを有する表示素子
US7098525B2 (en) * 2003-05-08 2006-08-29 3M Innovative Properties Company Organic polymers, electronic devices, and methods
KR100995451B1 (ko) * 2003-07-03 2010-11-18 삼성전자주식회사 다층 구조의 게이트 절연막을 포함하는 유기 박막 트랜지스터
JP2005175386A (ja) * 2003-12-15 2005-06-30 Asahi Kasei Corp 有機半導体素子
JP2005243822A (ja) * 2004-02-25 2005-09-08 Seiko Epson Corp 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ回路、電子デバイスおよび電子機器
US7098150B2 (en) * 2004-03-05 2006-08-29 Air Liquide America L.P. Method for novel deposition of high-k MSiON dielectric films
US7282735B2 (en) 2005-03-31 2007-10-16 Xerox Corporation TFT having a fluorocarbon-containing layer
US7348280B2 (en) * 2005-11-03 2008-03-25 International Business Machines Corporation Method for fabricating and BEOL interconnect structures with simultaneous formation of high-k and low-k dielectric regions
US7795614B2 (en) 2007-04-02 2010-09-14 Xerox Corporation Device with phase-separated dielectric structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6280794B1 (en) 1999-03-10 2001-08-28 Conexant Systems, Inc. Method of forming dielectric material suitable for microelectronic circuits
JP2005072569A (ja) 2003-08-06 2005-03-17 Mitsubishi Chemicals Corp 有機電界効果トランジスタ
US20060214154A1 (en) 2005-03-24 2006-09-28 Eastman Kodak Company Polymeric gate dielectrics for organic thin film transistors and methods of making the same
JP2006295166A (ja) 2005-04-13 2006-10-26 Xerox Corp 電子デバイス、薄膜トランジスタ及び薄膜トランジスタの作製方法

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Publication number Publication date
TW200844134A (en) 2008-11-16
US20090234056A1 (en) 2009-09-17
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EP1978572B1 (en) 2016-11-02
US7754510B2 (en) 2010-07-13

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