KR101400931B1 - 고정 데이터율 알고리즘을 이용한 광대역 신호 처리 및 복원 방법 및 그 장치 - Google Patents

고정 데이터율 알고리즘을 이용한 광대역 신호 처리 및 복원 방법 및 그 장치 Download PDF

Info

Publication number
KR101400931B1
KR101400931B1 KR1020120152401A KR20120152401A KR101400931B1 KR 101400931 B1 KR101400931 B1 KR 101400931B1 KR 1020120152401 A KR1020120152401 A KR 1020120152401A KR 20120152401 A KR20120152401 A KR 20120152401A KR 101400931 B1 KR101400931 B1 KR 101400931B1
Authority
KR
South Korea
Prior art keywords
signal
clock
wideband
data rate
fixed
Prior art date
Application number
KR1020120152401A
Other languages
English (en)
Inventor
오원석
박강엽
Original Assignee
전자부품연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전자부품연구원 filed Critical 전자부품연구원
Priority to KR1020120152401A priority Critical patent/KR101400931B1/ko
Application granted granted Critical
Publication of KR101400931B1 publication Critical patent/KR101400931B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 광대역 신호를 처리 및 복원하는 방법 및 그를 위한 장치에 관한 것으로, 입력된 적어도 하나의 광대역 병렬 신호와 동일한 데이터율을 갖는 광대역 클록을 추출하는 과정과, 상기 추출된 광대역 클록을 통해 상기 광대역 병렬 신호를 고정 데이터율을 갖는 직렬 신호로 변환하는 과정과, 상기 변환된 직렬 신호를 수신단으로 송신하는 과정으로 구성된다. 따라서 광대역 데이터가 하나의 고정 데이터율 알고리즘을 통해 직렬화되어 전송되므로, 광대역 신호 직렬화 시스템이 매우 간단한 형태의 하드웨어를 구성될 수 있다.

Description

고정 데이터율 알고리즘을 이용한 광대역 신호 처리 및 복원 방법 및 그 장치{METHOD AND APPARATUS FOR PROCESSING AND RESTORING WIDE-RANGE SIGNAL USING STATIONARY-DATA-RATE ALGORITHM}
본 발명은 고속 유선 데이터통신 시스템 및 방법에 관한 것으로, 더욱 상세하게는 고속 직렬 신호의 신호 품질을 향상시키기 위한 광대역 신호를 직렬화하고 복원하는 방법 및 그를 수행하는 장치에 관한 것이다.
종래의 광대역 신호 직렬화 시스템은 입력되는 광대역 신호를 모두 지원하기 위해 광대역 클록생성장치, 광대역 클록복원장치, 그리고 유한상태기계(Finite State Machine, FSM)을 포함하는 주파수감지기 및 자동적으로 주파수 분주값을 제어할 수 있는 프로그래머블 주파수분주기 등을 포함한다. 그리고 종래의 광대역 신호 직렬화 시스템은 광대역 병렬 신호를 직렬화하는 송신단 및 이를 원래 광대역 병렬 신호로 복원하는 수신단으로 구성된다.
송신단에서는 병렬 신호가 입력되면, 위상동기루프(Phase Locked Loop, PLL) 및 클록데이터복원회로(Clock/Data Recovery , CDR)를 이용하여 병렬 신호와 동기화된 광대역 클록을 생성한다. 다시 말해 입력된 병렬 신호의 속도가 DR, 병렬 신호의 개수가 N개인 경우, 송신단에서 생성된 클록은 (DRxN)의 주파수를 갖는다. 따라서 송신단에서 예를 들어 200Mb/s에서 2000Mb/s의 넓은 동작범위를 갖는 병렬 신호 4개가 직렬화되기 위해서는 800MHz에서 8GHz에 이르는 광대역 클록이 생성된다.
병렬 신호가 먹싱(Muxing)됨으로써 생성된 광대역 클록은 다시 광대역 직렬 신호로 생성된다. 그리고 생성된 광대역 직렬 신호는 광섬유를 통해 수신단으로 전송된다. 수신단은 800Mb/s에서 8Gb/s에 이르는 광대역 직렬 신호가 수신되면, 수신된 광대역 직렬 신호로부터 800MHz에서 8GHz의 광대역 클록을 복원한다. 그리고 수신단은 복원된 클록을 바탕으로 직렬 신호를 디먹싱(Demuxing)하여 병렬 신호로 복원한다.
송신단에서 광대역 클록을 생성하기 위해서 PLL에 포함된 전압제어발진기(Voltage-Controlled Oscillator, VCO)가 모든 광대역 주파수를 지원할 수 있어야한다. 또는 송신단에서 광대역 클록을 생성하기 위해서는 프로그래머블 주파수분주기(Programmable Frequency Divider, PFD)가 함께 사용되어야 한다.
수신단에서는 직렬 신호로부터 광대역 클록을 복원하기 위해서 광대역 CDR이 필요하다. 이 과정에서 Harmonic Lock 현상을 방지하기 위해서, 매우 복잡한 FSM을 포함하는 주파수감지기(Frequency Detector)가 필요하다.
이와 같이 종래의 광대역 신호 직렬화 시스템은 입력되는 광대역 신호와 같은 속도를 갖는 클록을 생성 및 복원해야 한다. 따라서 광대역 PLL, 광대역 CDR 및 이를 위해 필요한 프로그래머블 주파수분주기, FSM을 포함하는 복잡한 주파수감지기 등이 필요하여 하드웨어적인 부담이 가중되었다. 또한 일반적으로 광대역 PLL 및 광대역 CDR은 지터성능 저하로 인해 신호 품질 저하 및 전송 거리 제약 등의 문제점이 발생할 수 있다.
따라서 본 발명에서는 넓은 광대역 병렬 신호 입력에 대해 항상 하나의 데이터율로 속도를 고정하여 전송되는 직렬 신호의 품질을 향상시키고 하드웨어를 간단하게 구성하여 효율적인 광대역 신호 직렬화 시스템을 구축할 수 있는 직렬화하고 복원하는 방법 및 그를 위한 장치를 제안한다.
상기와 같은 문제점을 해결하기 위해 본 발명에서 광대역 신호 처리 방법은 입력된 적어도 하나의 광대역 병렬 신호와 동일한 데이터율을 갖는 광대역 클록을 추출하는 과정과, 상기 추출된 광대역 클록을 통해 상기 광대역 병렬 신호를 고정 데이터율을 갖는 직렬 신호로 변환하는 과정과, 상기 변환된 직렬 신호를 수신단으로 송신하는 과정을 포함하는 것을 특징으로 한다.
그리고 본 발명에서 상기 직렬 신호로 변환하는 과정은 상기 고정 데이터율과 고정 클록을 생성하는 과정과, 상기 광대역 클록 및 상기 고정 클록을 비교하는 과정과, 상기 비교 결과에 따라 상기 고정 데이터율로 인해 남는 시간 타이밍에 해당하는 타임 슬롯에 더미 신호를 입력하는 과정을 포함하는 것을 특징으로 한다.
또한 본 발명에서 상기 더미 신호를 입력하는 과정은 수신단에서 병렬 데이터를 정렬하기 위한 순서 정보를 포함하는 헤더 신호를 생성하는 과정을 더 포함하는 것을 특징으로 한다.
상기와 같은 문제점을 해결하기 위해 본 발명에서 광대역 신호 복원 방법은 직렬 신호가 수신되면, 고정 클록을 추출하는 과정과, 상기 고정 클록을 상기 직렬 신호와 동기화시켜 병렬 데이터로 병렬화하는 과정과, 상기 병렬 데이터를 통해 광대역 클록을 복원하는 과정과, 상기 복원된 광대역 클록을 통해 상기 직렬 신호를 적어도 하나의 광대역 병렬 신호로 복원하는 과정을 포함하는 것을 특징으로 한다.
다음으로 본 발명에서 상기 광대역 클록을 복원하는 과정은 상기 직렬 신호에 포함된 헤더 신호의 광대역 클록과 상기 고정 클록을 비교하는 과정과, 상기 비교 결과를 이용하여 광대역 클록을 복원하는 과정과, 상기 복원된 광대역 클록을 통해 클록 도메인을 고정 데이터율에서 광대역 데이터율로 변환하는 과정을 포함한다.
상기와 같은 문제점을 해결하기 위해 본 발명에서 광대역 신호 처리 장치는 입력된 적어도 하나의 광대역 병렬 신호와 동일한 데이터율을 갖는 광대역 클록을 추출하는 광대역 클록 생성기와 상기 추출된 광대역 클록을 바탕으로 상기 광대역 병렬 신호를 다시 병렬화하는 병렬화기를 포함하는 광대역 신호 처리부와, 상기 추출된 광대역 클록을 통해 상기 광대역 병렬 신호를 고정 데이터율을 갖는 병렬 데이터로 변환하는 고정 데이터율 생성부와, 상기 병렬 데이터의 최고 속도를 이용하여 고정 클록을 생성하는 고정 클록 생성부와, 상기 변환된 병렬 데이터를 직렬 신호로 직렬화하는 고속 직렬화부를 포함하는 것을 특징으로 한다.
그리고 본 발명에서 상기 고정 데이터율 생성부는 상기 광대역 클록 및 상기 고정 클록을 비교하는 클록 속도 비교기와, 상기 비교 결과에 따라 상기 고정 데이터율로 인해 남는 시간 타이밍에 해당하는 타임 슬롯에 더미 신호를 입력하는 더미 신호 생성기와, 상기 광대역 병렬 신호의 개수와 병렬 데이터를 병렬화하기 위한 변수를 이용하여 상기 고정 데이터율을 생성하는 고정 데이터율 생성기를 포함하는 것을 특징으로 한다.
상기와 같은 문제점을 해결하기 위해 본 발명에서 광대역 신호 복원 장치는 고정 클록을 수신된 직렬 신호와 동기화하여 병렬 데이터로 병렬화하는 병렬화기와 고정 클록을 추출하는 고정 클록 추출기로 구성되는 고정 클록 복원부와, 상기 병렬 데이터를 통해 광대역 데이터율을 복원하는 광대역 데이터율 복원부와, 상기 고정 클록을 이용하여 광대역 클록을 복원하는 광대역 클록 생성부와, 상기 복원된 광대역 클록을 통해 상기 직렬 신호를 적어도 하나의 광대역 병렬 신호로 복원하는 광대역 병렬 신호 생성부를 포함하는 것을 특징으로 한다.
다음으로 본 발명에서 상기 광대역 데이터율 복원부는 상기 직렬 신호에 포함된 헤더 신호의 광대역 클록에 대한 정보를 확인하는 헤더 신호 감지기와, 상기 광대역 클록과 상기 고정 클록을 비교하고, 비교 결과를 상기 광대역 클록 생성부로 전달하는 클록 속도 비교기와, 상기 복원된 광대역 클록을 통해 클록 도메인을 고정 데이터율에서 광대역 데이터율로 변환하는 데이터 변환기를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 광대역 데이터가 하나의 고정 데이터율 알고리즘을 통해 직렬화되어 전송되므로, 광대역 신호 직렬화 시스템이 매우 간단한 형태의 하드웨어를 구성될 수 있다.
그리고 본 발명에 따르면, 직렬 신호의 품질이 크게 향상될 수 있다. 즉 종래의 방법에서 광대역 클록을 생성하는 과정은 지터 성능이 떨어지는 클록이 생성되지만, 본 발명에서 직렬 신호 생성을 위해 고정 데이터율만을 지원하는 협대역 클록이 사용되기 때문에 매우 품질이 좋은 신호가 생성될 수 있다. 따라서 전송거리 향상, 신호품질 향상 등의 효과가 발생된다. 또한 직렬화 시스템에 2개의 클록이 사용됨으로써 전체적인 지터 관리 측면에서 큰 장점이 있다.
도 1은 본 발명에 따른 광대역 신호 직렬화 장치를 도시한 도면.
도 2는 본 발명의 실시예에 따른 고정 데이터율 알고리즘을 이용한 광대역 신호 직렬화 장치를 도시한 도면.
도 3은 본 발명의 실시예에 따른 고정 데이터율 알고리즘에 따른 데이터 타이밍을 도시한 도면.
도 4는 본 발명의 실시예에 따른 고정 데이터율 알고리즘을 이용한 광대역 신호를 직렬화하는 방법을 도시한 도면.
도 5는 본 발명의 실시예에 따른 고정 데이터율을 갖는 직렬 신호를 변환하는 방법을 도시한 도면.
도 6은 본 발명의 실시예에 따른 고정 데이터율 알고리즘을 이용한 광대역 신호를 복원하는 방법을 도시한 도면.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
초고속 데이터 통신 시스템이 생활 깊숙이 침투하면서, Low-End 제품부터 High-End 제품까지 모두 지원하는 범용성 높은 데이터 통신 시스템에 대한 요구가 증가하고 있다. 디스플레이 인터커넥트 시스템의 경우, 모니터, 그래픽카드, 셋톱박스, TV, 프로젝터, CCTV, 모바일 디스플레이, 대형 디스플레이, 의료용 디스플레이등 각각이 서로 다른 해상도 사양을 갖고 있다. 예를 들어 모니터의 경우 VGA부터 Full-HD, WUXGA에 이르기까지 넓은 해상도 범위가 지원되어야 하며, 데이터 속도로 채널당 최소 250Mb/s에서 1950Mb/s, 총 전송용량으로 750Mb/s ~ 5850Mb/s에 이르는 광대역 신호가 지원되어야 한다.
이러한 광대역 신호를 최근 데이터 통신 트렌드에 맞게 직렬화(Serialization)하여 전송하려면, 광대역 신호를 모두 지원할 수 있는 클록생성장치 및 클록복원장치, 그리고 매우 복잡한 주파수감지기 및 프로그래머블 주파수분주기가 필요하다. 이에 본 발명에서는 제안하는 고정 데이터율 알고리즘을 이용하여 광대역 클록생성장치 및 클록복원장치 없이, 광대역 신호를 직렬화할 수 있는 방법을 제안한다.
다시 말해 일반적인 광대역 신호 직렬화 시스템에서는 입력되는 광대역 신호와 대응되는 광대역 클록을 생성 및 복원하고 이를 바탕으로 직렬화하여 전송해야 한다. 그에 반해 본 발명에서는 광대역 신호를 하나의 데이터 속도로 고정시킬 수 있다. 그리고 하나의 데이터 속도로 고정된 광대역 신호는 협대역 클록신호를 사용하여 직렬화될 수 있다.
본 발명에서와 같이 고정 데이터율 알고리즘을 사용하는 경우, 광대역 PLL, 광대역 CDR 등 복잡한 하드웨어 없이 광대역 신호가 직렬화될 수 있다. 또한 협대역 클록 생성 및 클록복원장치가 사용됨으로써 고속 직렬 신호의 신호 품질이 향상될 수 있다.
도 1은 본 발명에 따른 광대역 신호 직렬화 장치를 도시한 도면이다.
도 1을 참조하면, 광대역 신호 직렬화 장치는 광대역 데이터율 직렬화부(110) 및 광대역 데이터율 병렬화부(120)로 구성된다.
광대역 데이터율 직렬화부(110)는 광대역 신호를 N배의 클록으로 생성한다. 예를 들어, 입력 신호가 200~2000Mb/s의 광대역 신호 4개라면, 광대역클록생성기에서 800~8000MHz의 초광대역 클록이 생성된다. 이를 위해서는 전압제어발진기(Voltage Controlled Oscillator, VCO)의 지원주파수가 최소 4000~8000MHz가 되어야 한다. 그리고 주파수범위에 따라 분주수가 프로그래밍되는 프로그래머블 주파수분주기가 필요하다.
하나의 VCO는 약 1000MHz 정도의 주파수만을 지원할 수 있다. 이에 입력주파수에 따라 여러 개의 VCO를 사용하는 멀티 VCO가 필요하게 된다. 직렬화와 병렬화를 수행하는 반도체칩에서 가장 큰 면적과 전력소모를 갖는 VCO를 여러 개 사용해야 한다는 것은 하드웨어적으로 매우 큰 부담이다.
또한 광대역 데이터율 병렬화부(120)는 광대역 데이터율 직렬화부(110)에서 생성된 800~8000Mb/s의 직렬 신호로부터 클록을 추출한다. 보통 클록이 추출될 때는 위상- 주파수 검출기와 전하펌프, 위상-주파수 검출기, 전압제어발진기, 주파수분주기로 구성된 위상동기루프(Phase Locked Loop, PLL) 1개만 있으면 된다. 그러나 입력 신호가 매우 광대역일 때는 하모닉잠금현상(Harmonic Lock, 실제로는 1600Mb/s 신호인데 이와 하모닉 관계에 있는 3200Mb/s나 6400Mb/s에 잠금되는 현상)을 방지하기 위해 매우 복잡한 형태의 주파수감지기가 필요하다. 또한 입력 주파수에 따라 멀티 VCO가 필요하다.
도 2는 본 발명의 실시예에 따른 고정 데이터율 알고리즘을 이용한 광대역 신호 직렬화 장치를 도시한 도면이다. 여기서 고정 데이터율 알고리즘은 A~B(A<B)까지의 넓은 범위의 데이터율을 갖는 N개의 광대역 병렬 신호를 항상 (BxN)의 고정된 데이터율로 고정하여 직렬화하는 알고리즘이다. 이때 A는 최소 속도, B는 최대 속도, N은 입력되는 광대역 병렬 신호의 개수를 의미한다.
병렬 광대역 신호의 속도가 B보다 낮을 경우에는 (BxN)의 데이터율을 갖는 직렬 신호에 언더플로(Underflow), 즉 남는 타이밍 슬롯이 발생하게 된다. 그러면 고정 데이터율 알고리즘을 이용한 광대역 신호 직렬화 장치에서 남는 타이밍이 계산되어 일정한 더미(Dummy) 패턴이 채워진다. 따라서 광대역 병렬 신호가 고정된 데이터율로 직렬화될 수 있다.
도 2를 참조하면, 광대역 신호 직렬화 장치는 고정 데이터율 직렬화부(210)와 고정 데이터율 병렬화부(220)로 구성된다.
고정 데이터율 직렬화부(210)는 송신부(TX)로 N개의 광대역 병렬 신호를 입력받아 1개의 고정 데이터율 직렬신호로 직렬화하고, 이를 수신부(RX)인 고정 데이터율 병렬화부(220)로 송신한다. 그러기 위해 고정 데이터율 직렬화부(210)는 광대역 신호 처리부(230), 고정 데이터율 생성부(240), 고정 클록 생성부(250), 및 고속 직렬화부(260)를 포함한다.
광대역 신호 처리부(230)는 광대역 클록 생성기(235) 및 병렬화기(237)로 구성된다. 광대역 클록 생성기(235)는 입력된 N개의 광대역 병렬 신호로부터 같은 데이터율을 갖는 광대역 클록을 추출한다. 다음으로 병렬화기(237)는 추출된 클록을 바탕으로 입력된 광대역 병렬 신호를 다시 병렬화하여 고정 데이터율 생성부(240)에서 디지털 신호 처리를 가능하도록 한다.
다시 말해 광대역 신호 처리부(235)는 각각 A~B의 속도를 갖는 N개의 병렬 데이터로부터 광대역 클록을 추출한다. 그리고 병렬화기(237)는 이 클록을 바탕으로 N개의 데이터를 각각 M개로 병렬화하여 총 (NxM)개의 병렬 신호를 생성한다. 이는 뒷단에서 디지털 신호 처리를 하기 위해 속도를 충분히 낮춰주기 위한 조치이다. 여기서 A는 최소 속도, B는 최대 속도, N은 입력되는 병렬 데이터의 개수이며, M은 클록을 기반으로 입력된 병렬 데이터를 병렬 신호로 병렬화하기 위한 변수이다.
고정 데이터율 생성부(240)와 고정 클록 생성부(250)는 광대역 병렬 신호를 하나의 고정 데이터율을 갖는 병렬 데이터로 변환하는 역할을 수행한다. 그러기 위해 고정 클록 생성부(240)는 클록 속도 비교기(243), 더미 신호 생성기(245), 고정 데이터율 생성기(247), 헤더 신호 생성기(249)로 구성된다.
클록 속도 비교기(243)는 광대역 신호 처리부(230)에서 생성된 광대역 클록과 고정 클록 생성부(250)에서 생성된 고정 클록을 비교한다. 그리고 클록 속도 비교기(243)는 그 비교 결과를 더미 신호 생성기(245)와 고정 데이터율 생성기(247)에 전달한다.
더미 신호 생성기(245)는 비교 결과에 따라 고정 데이터율로 인해 남는 시간 타이밍에 더미 신호를 채워 넣는 역할을 수행한다. 예를 들어 고정 클록이 광대역 클록보다 큰 경우, 더미 신호 생성기(245)는 고정 데이터율로 인해 남는 시간 타이밍에 더미 신호를 추가한다.
고정 데이터율 생성기(247)는 입력된 데이터의 고정 데이터율을 생성한다. 이때 고정 데이터율은 NxM으로 산출되며, N은 입력되는 병렬 데이터의 개수, M은 클록을 기반으로 입력된 병렬 데이터를 병렬화하기 위한 변수이다. 헤더 신호 생성기(249)는 필요에 따라 고정 데이터율 병렬화부(220)(RX)에서 광대역 병렬 신호에 대응되는 병렬 데이터를 정렬하기 위한 순서 정보가 포함된 헤더 신호를 생성한다.
다음으로 고정 클록 생성부(250)는 기본적으로 병렬 데이터의 최고 속도에 해당하는 B를 N배하여 BxN의 속도를 갖는 고정 클록을 생성한다. 이때 직렬 링크의 특성상 H개 비트의 헤더 신호가 필요할 경우, 고정 데이터율은 (BxN)x((NxM)+H)/(NxM))으로 증가한다. 여기서 B는 최대 속도, N은 입력되는 병렬 데이터의 개수, M은 클록을 기반으로 입력된 병렬 데이터를 병렬화하기 위한 변수이며, H는 추가된 헤더 신호의 크기이다. 예를 들어, B가 2Gb/s, N이 4, M이 15, H가 4비트일 경우 고정 데이터율은 2Gb/s x 4 x 64/60 = ~8.53Gb/s이 된다.
고속 직렬화부(260)는 고정 데이터율 생성부(250)를 통해 고정 클록을 사용하여 (NxM)+H개의 병렬 데이터를 하나의 직렬 신호로 직렬화한다. 여기서 (NxM)+H개의 병렬 데이터는 고정 데이터율에 따라 추가된 더미 신호와 헤더 신호를 포함한다. 그리고 직렬화된 직렬 신호는 광섬유를 통해 고정 데이터율 병렬화부(220)로 송신된다.
고정 데이터율 병렬화부(220)는 수신부(RX)로, 광섬유를 통해 하나의 고정 데이터율 직렬 신호를 수신하여 다시 N개의 광대역 병렬 신호로 병렬화한다. 그러기 위해 고정 데이터율 병렬화부(220)는 고정 블록 복원부(270), 광대역 데이터율 복원부(280), 광대역 클록 생성부(290), 및 광대역 병렬 신호 생성부(295)를 포함한다.
고정 클록 복원부(270)는 병렬화기(275)와 고정 클록 추출기(277)로 구성된다. 병렬화기(275)는 추출된 고정 클록을 입력된 직렬 신호와 동기화하여 병렬 데이터로 병렬화한다. 그리고 고정 클록 추출기(277)는 입력된 고정 데이터율 직렬 신호로부터 고정 클록을 추출한다. 병렬화기(275)를 통과한 직렬 신호는 (NxM)+H개의 병렬 데이터로 병렬화되며, 광대역 데이터율 복원부(280)의 디지털 신호 처리에 사용된다.
광대역 데이터율 복원부(280)와 광대역 클록 생성부(290)는 고정 데이터율 직렬 신호와 이 신호에 포함되어 있는 더미 신호, 헤더신호를 바탕으로 원래의 광대역 데이터율과 광대역 클록을 복원한다. 여기서 광대역 데이터율 복원부(280)는 병렬 데이터 정렬기(283), 헤더 신호 감지기(285), 클록 속도 비교기(287), 데이터 변환기(289)로 구성된다.
병렬 데이터 정렬기(283)는 입력된 신호의 순서를 모르는 상태이다. 그러나 병렬 데이터 정렬기(283)는 수신단에서 미리 코딩해놓은 헤더 신호를 바탕으로 데이터를 정렬할 수 있다. 헤더 신호 감지기(285)는 고정 데이터율 직렬 신호에 포함된 헤더 신호를 확인할 수 있다. 여기서 헤더 신호는 광대역 클록에 대한 정보, 병렬 데이터를 정렬하기 위한 순서 정보, 더미 신호 패턴에 대한 정보를 포함한다.
클록 속도 비교기(287)는 헤더 신호에 담겨있는 광대역 클록에 대한 정보와 더미 신호의 패턴을 통해 원래 광대역 병렬 데이터의 클록 속도를 확인할 수 있다. 다시 말해 클록 속도 비교기(287)는 광대역 클록과 고정 클록을 비교하여 원래 광대역 병렬 데이터가 고정 데이터율에 비해 얼마나 느린지에 확인하여 그 결과를 광대역 클록 생성부(290)에 전달한다.
다음으로 데이터 변환기(289)는 복원된 광대역 클록을 통해 클록 도메인을 고정 데이터율에서 광대역 데이터율로 변환한다. 그리고 광대역 클록 생성부(290)는 클록 속도 비교기(287)로부터 전달된 광대역 클록과 고정 클록의 비교 결과를 이용하여 원래의 광대역 클록을 복원한다.
광대역 병렬 신호 생성부(295)는 광대역 데이터율 복원부(280)를 통해 복원된 광대역 데이터율과 광대역 클록 생성부(290)를 통해 복원된 광대역 클록을 이용하여 헤더 신호를 제거한 (NxM)개의 병렬 신호를 M:1로 직렬화하여 원래 N개의 광대역 병렬 신호로 복원한다. 이러한 과정들을 통해 고정 데이터율 병렬화부(220)는 입력된 직렬 신호를 원래 N개의 광대역 병렬 신호로 복원할 수 있다.
도 3은 본 발명의 실시예에 따른 고정 데이터율 알고리즘에 따른 데이터 타이밍을 도시한 도면이다.
도 3에 도시된 데이터 타이밍은 광대역 병렬 신호가 200~2000Mb/s의 범위를 가질 때 입력의 속도가 500Mb/s일 경우, 즉 최대 속도의 1/4일 경우를 측정된 타이밍이다. 이 경우 최대 속도 2000Mb/s로 고정 데이터율을 고정하여 광대역 병렬 신호를 직렬화하면, 전체 타임 슬롯(Time Slot) 중 3/4에 해당하는 타임 슬롯이 비어있게 된다. 더미 신호는 비어있는 3/4에 해당하는 타임 슬롯에 입력된다.
클록 속도 비교부에서 입력된 광대역 병렬 신호와 고정 데이터율의 비율이 출력되면, 이 출력 신호에 따라 실제 데이터(Real Data)(310a, 310b, 310c)와 더미 데이터(Dummy Data)(320a, 320b, 320c)가 구분된다. 또한 경우에 따라 일정 수의 헤더 비트에 광대역 병렬 신호와 고정 데이터율의 비율에 대한 정보가 추가됨으로써, 데이터를 복원할 때도 입력신호와 고정 데이터율의 비율을 쉽게 알 수 있다.
도 4는 본 발명의 실시예에 따른 고정 데이터율 알고리즘을 이용한 광대역 신호를 직렬화하는 방법을 도시한 도면이다.
도 4를 참조하면, 410단계에서 N개의 광대역 병렬 신호가 광대역 신호 직렬화 장치로 입력된다. 여기서 N은 정수이다. 그러면 광대역 신호 직렬화 장치는 420단계에서 입력된 광대역 병렬 신호와 동일한 데이터율을 갖는 광대역 클록을 추출한다.
좀 더 상세히 설명하면, 광대역 신호 직렬화 장치는 각각 A~B의 속도를 갖는 N개의 광대역 병렬 신호로부터 같은 데이터율을 갖는 클록을 추출한다. 그리고 광대역 신호 직렬화 장치는 이 클록을 바탕으로 N개의 데이터를 각각 M개로 병렬화하여 총 (NxM)개의 병렬 신호를 생성한다. 이는 디지털 신호 처리를 하기 위해 속도를 충분히 낮춰주기 위한 조치이다. 여기서 A는 최소 속도, B는 최대 속도, N은 입력되는 병렬 데이터의 개수이며, M은 클록을 기반으로 입력된 병렬 데이터를 병렬 신호로 병렬화하기 위한 변수이다.
다음으로 광대역 신호 직렬화 장치는 430단계에서 추출된 광대역 클록을 통해 광대역 병렬 신호를 특정 고정 데이터율을 갖는 직렬 신호로 변환한다. 이하 430단계는 도 5를 통해 후술한다. 마지막으로 광대역 신호 직렬화 장치는 440단계에서 변환된 직렬 신호를 광섬유를 통해 수신단으로 송신한다.
특정 고정 데이터율을 갖는 직렬 신호는 원래 입력된 병렬 신호에 더미 신호 및 헤더 신호를 더 포함한다. 이때 더미 신호는 광대역 클록과 고정 클록을 비교한 결과에 따라 미리 산출된 고정 데이터율로 인해 남는 시간 타이밍에 위치한 타임 슬롯에 추가되는 신호이다. 그리고 헤더 신호는 수신단에서 고정 데이터율을 갖는 직렬 신호를 병렬 데이터로 변환할 때, 병렬 데이터를 정렬할 수 있도록 추가되는 신호이다. 이와 같이 더미 신호와 헤더 신호가 고정 데이터율을 갖는 직렬 신호에 추가되는 과정에 대하여 도 5를 참조하여 설명한다.
도 5는 본 발명의 실시예에 따른 고정 데이터율을 갖는 직렬 신호를 변환하는 방법을 도시한 도면이다.
도 5를 참조하면, 광대역 클록을 추출한 광대역 신호 직렬화 장치는 510단계에서 고정 데이터율 및 고정 클록을 생성한다. 그러기 위해 광대역 신호 직렬화 장치는 고정 데이터율 및 고정 클록을 생성하기 위한 광대역 신호 처리부를 포함한다.
광대역 신호 처리부는 광대역 클록 생성기 및 병렬화기로 구성된다. 광대역 클록 생성기는 입력된 N개의 광대역 병렬 신호로부터 같은 데이터율을 갖는 클록을 추출한다. 다음으로 병렬화기는 추출된 클록을 바탕으로 입력된 광대역 병렬 신호를 다시 병렬화하여 고정 데이터율 생성부에서 디지털 신호 처리를 가능하도록 한다.
다시 말해 광대역 클록 생성기는 각각 A~B의 속도를 갖는 N개의 병렬 데이터로부터 클록을 추출한다. 그리고 병렬화기는 이 클록을 바탕으로 N개의 데이터를 각각 M개로 병렬화하여 총 (NxM)개의 병렬 신호를 생성한다. 이는 뒷단에서 디지털 신호 처리를 하기 위해 속도를 충분히 낮춰주기 위한 조치이다. 여기서 A는 최소 속도, B는 최대 속도, N은 입력되는 병렬 데이터의 개수이며, M은 클록을 기반으로 입력된 병렬 데이터를 병렬 신호로 병렬화하기 위한 변수이다.
광대역 신호 직렬화 장치는 520단계에서 생성된 광대역 클록 및 고정 클록을 비교한다. 다음으로 광대역 신호 직렬화 장치는 530단계에서 비교 결과에 따라 고정 데이터율로 인해 남는 시간 타이밍에 더미 신호를 입력한다. 그리고 광대역 신호 직렬화 장치는 540단계에서 해당 직렬 신호를 수신하는 수신단에서 고정 데이터율을 갖는 직렬 신호를 병렬화할 때 발생되는 병렬 데이터를 정렬하기 위한 헤더 신호를 생성한다.
좀 더 상세히 설명하면, 광대역 신호 직렬화 장치는 고정 데이터율 생성부와 고정 클록 생성부로 구성된다. 고정 데이터율 생성부와 고정 클록 생성부는 광대역 병렬 신호를 하나의 고정 데이터율을 갖는 직렬 신호로 변환하는 역할을 수행한다. 여기서 고정 클록 생성부는 클록 속도 비교기, 더미 신호 생성기, 고정 데이터율 생성기, 헤더 신호 생성기로 구성된다.
클록 속도 비교기는 광대역 신호 처리부에서 생성된 광대역 클록과 고정 클록 생성부에서 생성된 고정 클록을 비교하여 그 결과를 고정 데이터율 생성기와 더미 신호 생성기에 전달한다. 그리고 더미 신호 생성기는 비교 결과에 따라 고정 데이터율로 인해 남는 시간 타이밍에 더미 신호를 채워 넣는 역할을 수행한다. 예를 들어 고정 클록이 광대역 클록보다 큰 경우, 더미 신호 생성기는 고정 데이터율로 인해 남는 시간 타이밍에 해당하는 타임 슬롯에 더미 신호를 추가한다. 다음으로 헤더 신호 생성기는 필요에 따라 고정 데이터율 병렬화부(RX)에서 병렬 데이터를 정렬할 때 필요한 순서 정보가 포함된 헤더 신호를 생성한다.
마지막으로 광대역 신호 직렬화 장치는 550단계에서 더미 신호 및 헤더 신호가 포함된 광대역 병렬 신호를 수신단에 송신하기 위한 고정 데이율을 갖는 직렬 신호로 변환한다.
좀 더 상세히 설명하면, 기본적으로 병렬 데이터의 최고 속도에 해당하는 B를 N배하여 BxN의 속도를 갖는 고정 클록이 생성된다. 이때 직렬 링크의 특성상 H개 비트의 헤더 신호가 필요할 경우, 고정 데이터율은 (BxN)x((NxM)+H)/(NxM))으로 증가한다. 여기서 B는 최대 속도, N은 입력되는 병렬 데이터의 개수, M은 클록을 기반으로 입력된 병렬 데이터를 병렬 신호로 병렬화하기 위한 변수이며, H는 추가된 헤더 신호의 크기이다. 예를 들어, B가 2Gb/s, N이 4, M이 15, H가 4비트일 경우 고정 데이터율은 2Gb/s x 4 x 64/60 = ~8.53Gb/s이 된다.
광대역 신호 직렬화 장치는 고정 클록 생성부에서 생성된 고정 클록으로 (NxM)+H개의 병렬 데이터를 하나의 직렬 신호로 직렬화한다. 여기서 (NxM)+H개의 병렬 데이터는 고정 데이터율에 따라 추가된 더미 신호와 헤더 신호를 포함한다.
도 6은 본 발명의 실시예에 따른 고정 데이터율 알고리즘을 이용한 광대역 신호를 복원하는 방법을 도시한 도면이다.
도 6을 참조하면, 광대역 신호 직렬화 장치는 610단계에서 광섬유를 통해 직렬 신호를 수신한다. 그리고 광대역 신호 직렬화 장치는 620단계에서 고정 클록 추출 및 추출된 고정 클록을 수신된 직렬 신호와 동기화시켜 병렬 데이터로 병렬화한다.
광대역 신호 직렬화 장치는 고정 데이터율 병렬화부를 포함한다. 여기서 고정 데이터율 병렬화부는 광섬유를 통해 하나의 고정 데이터율 직렬 신호를 수신하여 다시 N개의 광대역 병렬 신호로 병렬화할 수 있다. 그러기 위해 고정 데이터율 병렬화부는 고정 블록 복원부, 광대역 데이터율 복원부, 광대역 클록 생성부, 및 광대역 병렬 신호 생성부를 포함한다.
고정 클록 복원부는 고정 클록 추출기와 병렬화기로 구성된다. 고정 클록 추출기는 입력된 고정 데이터율 직렬 신호로부터 고정 클록을 추출한다. 그리고 병렬화기는 추출된 고정 클록을 입력된 직렬 신호와 동기화하여 병렬 데이터로 병렬화한다. 병렬화기를 통과한 직렬 신호는 (NxM)+H개의 신호로 병렬화되며 광대역 데이터율 복원부의 디지털 신호처리에 사용된다.
다음으로 광대역 신호 직렬화 장치는 630단계에서 병렬 데이터를 통해 광대역 클록을 복원한다. 마지막으로 광대역 신호 직렬화 장치는 640단계에서 복원된 광대역 클록을 통해 입력된 직렬 신호를 N개의 광대역 병렬 신호로 복원한다.
이와 같은 과정들을 좀 더 상세히 설명하면, 다음과 같다. 광대역 신호 직렬화 장치는 광대역 데이터율 복원부와 광대역 클록 생성부를 더 포함한다. 광대역 데이터율 복원부와 광대역 클록 생성부는 고정 데이터율 직렬 신호와 이 신호에 포함되어 있는 더미 신호, 헤더 신호를 바탕으로 원래의 광대역 데이터율과 광대역 클록을 복원한다. 여기서 광대역 데이터율 복원부는 병렬 데이터 정렬기, 클록 속도 비교기, 해더 신호 감지기, 데이터 변환기로 구성된다.
병렬 데이터 정렬기는 입력된 신호의 순서를 모르는 상태이나, 미리 코딩해놓은 헤더 신호를 바탕으로 데이터를 정렬할 수 있다. 그리고 클록 속도 비교기는 헤더 신호에 담겨있는 광대역 클록에 대한 정보와 더미 신호의 패턴을 통해 원래 광대역 병렬 데이터의 클록 속도를 확인한다. 다시 말해 클록 속도 비교기는 광대역 클록과 고정 클록을 비교하여 원래 광대역 병렬 데이터가 고정 데이터율에 비해 얼마나 느린지에 확인하여 그 결과를 광대역 클록 생성부에 전달한다.
광대역 클록 생성부는 클록 속도 비교기로부터 전달된 광대역 클록과 고정 클록의 비교 결과를 이용하여 원래의 광대역 클록을 복원한다. 다음으로 데이터 변환기는 복원된 광대역 클록을 통해 클록 도메인을 고정 데이터율에서 광대역 데이터율로 변환한다.
광대역 병렬 신호 생성부는 광대역 데이터율 복원부를 통해 복원된 광대역 데이터율과 광대역 클록 생성부를 통해 복원된 광대역 클록을 이용하여 헤더 신호를 제거한 (NxM)개의 병렬 신호를 M:1로 직렬화한다. 이러한 과정들을 통해 고정 데이터율 병렬화부는 입력된 직렬 신호를 원래 N개의 광대역 병렬 신호로 복원할 수 있다.
종래의 광대역 신호 직렬화 시스템에서는 입력되는 광대역 신호처럼 광대역의 클록을 생성 및 복원하고 이를 바탕으로 직렬화하여 전송하는 것이 일반적이었다. 이에 본 발명에서는 광대역 신호를 하나의 데이터속도로 고정하고 협대역 클록신호를 사용하여 직렬화하는 고정 데이터율 알고리즘을 제안한다.
고정 데이터율 알고리즘을 사용함으로써 광대역 PLL, 광대역 CDR 등 복잡한 하드웨어 없이 광대역 신호를 직렬화할 수 있다. 또한 협대역 클록생성 및 클록복원장치를 사용하므로써 고속 직렬신호의 신호품질을 향상시킬 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
110 : 광대역 데이터율 직렬화부
120 : 광대역 데이터율 병렬화부
210 : 고정 데이터율 직렬화부
220 : 고정 데이터율 병렬화부
230 : 광대역 신호 처리부
240 : 고정 데이터율 생성부
250 : 고정 클록 생성부
260 : 고속 직렬화부
270 : 고정 클록 복원부
280 : 광대역 데이터율 복원부
290 : 광대역 클록 생성부

Claims (10)

  1. 광대역 신호 처리 장치에 있어서,
    입력된 적어도 하나의 광대역 병렬 신호와 동일한 데이터율을 갖는 광대역 클록을 추출하는 광대역 클록 생성기와 상기 추출된 광대역 클록을 바탕으로 상기 광대역 병렬 신호를 다시 병렬화하는 병렬화기를 포함하는 광대역 신호 처리부와,
    상기 추출된 광대역 클록을 통해 상기 광대역 병렬 신호를 고정 데이터율을 갖는 병렬 데이터로 변환하는 고정 데이터율 생성부와,
    상기 병렬 데이터의 최고 속도를 이용하여 고정 클록을 생성하는 고정 클록 생성부와,
    상기 변환된 병렬 데이터를 직렬 신호로 직렬화하는 고속 직렬화부를 포함하는 것을 특징으로 하는 신호 처리 장치.
  2. 제1항에 있어서, 상기 고정 데이터율 생성부는
    상기 광대역 클록 및 상기 고정 클록을 비교하는 클록 속도 비교기와,
    상기 비교 결과에 따라 상기 고정 데이터율로 인해 남는 시간 타이밍에 해당하는 타임 슬롯에 더미 신호를 입력하는 더미 신호 생성기와,
    상기 광대역 병렬 신호의 개수와 병렬 데이터를 병렬화하기 위한 변수를 이용하여 상기 고정 데이터율을 생성하는 고정 데이터율 생성기를 포함하는 것을 특징으로 하는 신호 처리 장치.
  3. 제2항에 있어서, 상기 고정 데이터율 생성부는
    수신단에서 병렬 데이터를 정렬하기 위한 순서 정보를 포함하는 헤더 신호를 생성하는 헤더 신호 생성기를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  4. 제3항에 있어서, 상기 고정 데이터율 생성부는
    상기 더미 신호와 상기 헤더 신호가 포함된 광대역 병렬 신호를 상기 병렬 데이터로 변환하는 것을 특징으로 하는 신호 처리 장치.
  5. 광대역 신호 복원 장치에 있어서,
    고정 클록을 수신된 직렬 신호와 동기화하여 병렬 데이터로 병렬화하는 병렬화기와 고정 클록을 추출하는 고정 클록 추출기로 구성되는 고정 클록 복원부와,
    상기 병렬 데이터를 통해 광대역 데이터율을 복원하는 광대역 데이터율 복원부와,
    상기 고정 클록을 이용하여 광대역 클록을 복원하는 광대역 클록 생성부와,
    상기 복원된 광대역 클록을 통해 상기 직렬 신호를 적어도 하나의 광대역 병렬 신호로 복원하는 광대역 병렬 신호 생성부를 포함하는 것을 특징으로 하는 신호 복원 장치.
  6. 제5항에 있어서, 상기 광대역 데이터율 복원부는
    상기 직렬 신호에 포함된 헤더 신호의 광대역 클록에 대한 정보를 확인하는 헤더 신호 감지기와,
    상기 광대역 클록과 상기 고정 클록을 비교하고, 비교 결과를 상기 광대역 클록 생성부로 전달하는 클록 속도 비교기와,
    상기 복원된 광대역 클록을 통해 클록 도메인을 고정 데이터율에서 광대역 데이터율로 변환하는 데이터 변환기를 포함하는 것을 특징으로 하는 신호 복원 장치.
  7. 제6항에 있어서, 상기 광대역 데이터율 복원부는
    미리 코딩해놓은 헤더 신호를 바탕으로 상기 병렬 데이터를 정렬할 수 있는 병렬 데이터 정렬기를 포함하는 것을 특징으로 하는 신호 복원 장치.
  8. 제5항에 있어서, 상기 광대역 병렬 신호 생성부는
    상기 광대역 데이터율과 상기 광대역 클록을 이용하여 상기 직렬 신호에서 헤더 신호를 제거하여 상기 광대역 병렬 신호로 복원하는 것을 특징으로 하는 신호 복원 장치.
  9. 광대역 신호 처리 방법에 있어서,
    입력된 적어도 하나의 광대역 병렬 신호와 동일한 데이터율을 갖는 광대역 클록을 추출하는 과정과,
    상기 추출된 광대역 클록을 통해 상기 광대역 병렬 신호를 고정 데이터율을 갖는 직렬 신호로 변환하는 과정과,
    상기 변환된 직렬 신호를 수신단으로 송신하는 과정을 포함하는 것을 특징으로 하는 신호 처리 방법.
  10. 광대역 신호 복원 방법에 있어서,
    직렬 신호가 수신되면, 고정 클록을 추출하는 과정과,
    상기 고정 클록을 상기 직렬 신호와 동기화시켜 병렬 데이터로 병렬화하는 과정과,
    상기 병렬 데이터를 통해 광대역 클록을 복원하는 과정과,
    상기 복원된 광대역 클록을 통해 상기 직렬 신호를 적어도 하나의 광대역 병렬 신호로 복원하는 과정을 포함하는 것을 특징으로 하는 신호 복원 방법.
KR1020120152401A 2012-12-24 2012-12-24 고정 데이터율 알고리즘을 이용한 광대역 신호 처리 및 복원 방법 및 그 장치 KR101400931B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120152401A KR101400931B1 (ko) 2012-12-24 2012-12-24 고정 데이터율 알고리즘을 이용한 광대역 신호 처리 및 복원 방법 및 그 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120152401A KR101400931B1 (ko) 2012-12-24 2012-12-24 고정 데이터율 알고리즘을 이용한 광대역 신호 처리 및 복원 방법 및 그 장치

Publications (1)

Publication Number Publication Date
KR101400931B1 true KR101400931B1 (ko) 2014-05-29

Family

ID=50895679

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120152401A KR101400931B1 (ko) 2012-12-24 2012-12-24 고정 데이터율 알고리즘을 이용한 광대역 신호 처리 및 복원 방법 및 그 장치

Country Status (1)

Country Link
KR (1) KR101400931B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960019223A (ko) * 1994-11-03 1996-06-17 이헌조 디지탈 자기기록재생시스템의 데이타 추출회로
KR970013907A (ko) * 1995-08-25 1997-03-29 정장호 고속 데이타 전송장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960019223A (ko) * 1994-11-03 1996-06-17 이헌조 디지탈 자기기록재생시스템의 데이타 추출회로
KR970013907A (ko) * 1995-08-25 1997-03-29 정장호 고속 데이타 전송장치

Similar Documents

Publication Publication Date Title
US7511762B2 (en) Generation of a frame synchronized clock for a wireless video receiver
US10168385B2 (en) Eye pattern measurement apparatus, and clock and data recovery system and method of the same
US8063986B2 (en) Audio clock regenerator with precisely tracking mechanism
US7366271B2 (en) Clock and data recovery device coping with variable data rates
CN104348471B (zh) 时钟数据恢复方法和电路
KR20090010579A (ko) 직렬 송수신 장치 및 그 통신 방법
CN103001652A (zh) 数据多路复用传送系统、多路复用传送信号接收装置及多路复用传送信号发送装置
KR20140135113A (ko) 클록 및 데이터 복원 회로에서 수신된 데이터 신호를 추적하는 시스템 및 방법
CN101183871B (zh) 输入时钟转换为高频时钟的实现方法及锁相环装置
US20220116115A1 (en) Clock Synchronization Apparatus, Optical Transmitter, Optical Receiver, and Clock Synchronization Method
US20110193970A1 (en) Reducing Jitter in a Recovered Data Stream Clock of a Video DisplayPort Receiver
CN107370720A (zh) 多协议和多数据速率通信
KR101400931B1 (ko) 고정 데이터율 알고리즘을 이용한 광대역 신호 처리 및 복원 방법 및 그 장치
US9166769B2 (en) Data transmission method and data restoration method
US9882708B2 (en) Multi-rate transceiver circuitry
CN106067811B (zh) 一种应用于亚速率时钟数据恢复电路的Bang-Bang鉴相器
KR100487191B1 (ko) 시간 분할 다중화된 디지털 영상 신호의 사용자 클럭코드를 이용한 클럭 복원 방법 및 상기 방법에 사용되는송/수신 장치
CN108880539B (zh) 时钟信号调整方法及装置、视频监控系统
JP7186708B2 (ja) データ受信装置
CN114826539B (zh) 无参考时钟的时钟数据恢复装置及其方法
KR20140135112A (ko) 클록 및 데이터 복원 회로에서 수신된 데이터 신호를 획득하는 시스템 및 방법
JP7280587B2 (ja) 受信装置および送受信システム
CN101577598A (zh) 多路信号复用、解复用的方法、装置和系统
US9049020B2 (en) Circuitry to facilitate testing of serial interfaces
CN101674082B (zh) 时钟产生装置与时钟产生方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170512

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180406

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190313

Year of fee payment: 6