KR20140135112A

KR20140135112A - 클록 및 데이터 복원 회로에서 수신된 데이터 신호를 획득하는 시스템 및 방법

Info

Publication number: KR20140135112A
Application number: KR1020140057480A
Authority: KR
Inventors: 이스마일 라키스
Original assignee: 어뎁턴스, 엘엘씨
Priority date: 2013-05-13
Filing date: 2014-05-13
Publication date: 2014-11-25
Also published as: CA2851837A1; EP2804321A1; US20140333352A1; JP2014225874A

Abstract

클록 데이터 복원 회로(CDR)는 직렬 입력 신호로부터 데이터를 동작하며 복구한다. CDR는 오버샘플링을 사용하여 다수의 위상에서 직렬 입력 신호를 샘플링한다. 다수의 위상이 직렬 입력 신호의 데이터 율에 동기화되지 않은 기준 클록으로부터 생성된다. 최대 2개의 위상이 한번에 사용된다. 그 결과 CDR은 전력 소비를 저하시키면서 고성능을 제공한다.

Description

클록 및 데이터 복원 회로에서 수신된 데이터 신호를 획득하는 시스템 및 방법{SYSTEMS AND METHODS FOR ACQUIRING A RECEIVED DATA SIGNAL IN A CLOCK AND DATA RECOVERY CIRCUIT}

본 명세서에 설명된 실시예는 클록 및 데이터 복원 회로에 관한 것이다.

예를 들어, 통신 응용에서, 처리 회로는 종종 병렬 방식으로 데이터를 처리하지만, 이 데이터는 종종 점(point)들 사이에 직렬로 통신된다. 데이터는 회로 보드 트레이스(circuit board traces), 백플랜(backplane), 또는 광섬유 케이블(fiber optic cable)과 같은 채널을 통해 직렬로 송신될 수 있다. 직렬 통신을 위한 송신기는 데이터 신호에서의 전이 타이밍에 의해 암시적으로 시그널링된 클록 정보와 함께 데이터 신호에서 데이터를 송신할 수 있다. 수신기는 송신된 데이터 및 대응하는 클록 신호를 복구한다. 이러한 동작을 수행하는 수신기에서 회로는 종종 클록 및 데이터 복원 회로 또는 보다 일반적으로 CDR(clock and data recovery circuit)이라고 지칭된다.

많은 클록 및 데이터 복원 회로는 전압-제어 발진기, 위상-주파수 검출기, 충전 펌프, 및 필터와 같은 중요한 아날로그 또는 준-아날로그 회로를 사용하여 동작한다. 이러한 회로는 개발과 제조가 곤란할 수 있다. 추가적으로, 속도를 높이고 비용과 전력을 감소시키려는 요구로 인해 CDR를 개발하고 제조하는데 곤란성을 증가시킨다.

종래의 CDR에 따른 하나의 문제는 수신기의 동작을 송신기의 동작에 매칭하는 것이 곤란하다는 것이다. 이 문제는 송신기와 수신기에서 클록 회로가 제조 공차로 인해 정확히 동일한 주파수에서 동작하지 않을 수 있다는 것으로 인해 발생한다. 더욱이, 송신기 클록과 수신기 클록은 각각 시간에 따라 상이한 율로 드리프트할 수 있다. 따라서, 수신기와 송신기의 동작을 서로 동기화하는 것이 매우 곤란하고 일반적으로 이 2개가 동기를 유지하는 것을 보장하는 데 일부 능동 동작이 필요하다.

종래의 기술은 수신기 클록의 다수의 위상을 사용하여 수신기에서 수신된 데이터 신호를 오버 샘플링하는 것이다. 이것은 수신기에 있는 제어 회로가 수신된 데이터 신호를 "맵핑"하게 하고 수신된 신호를 샘플링하는 최적 점과 그 대응하는 위상을 결정하게 한다. 종래에, 비트당 적어도 3개의 위상이 이러한 오버 샘플링 스킴(scheme)에 사용되어야 하는 것으로 이해된다; 그러나, 이것은 수신기의 복잡성, 사이즈, 및 비용을 증가시킨다.

통신 시스템에서 데이터 및 클록 신호를 검출하고 복구하는 시스템 및 방법이 본 명세서에 설명된다.

일 측면에서, 데이터 복원 회로는, 제1 샘플 신호에 의해 시그널링된 시간에 직렬 입력 신호의 값을 저장하도록 구성된 제1 플립-플롭; 제2 샘플 신호에 의해 시그널링된 시간에 상기 직렬 입력 신호의 값을 저장하도록 구성된 제2 플립-플롭; 상기 제1 샘플 신호 및 상기 제2 샘플 신호를 생성하도록 구성된 위상 선택 모듈로서, 상기 제1 샘플 신호 및 상기 제2 샘플 신호는 상기 직렬 입력 신호의 예상된 데이터 율과 매칭하는 주파수에서 발진하고 선택된 오프셋을 갖는 위상을 구비하는 것인, 상기 위상 선택 모듈; 및 상기 제1 플립-플롭 및 상기 제2 플립-플롭으로부터 오는 값으로부터만 출력 데이터 신호를 생성하고, 상기 위상 선택 모듈을 제어하여 상기 제1 샘플 신호 및 상기 제2 샘플 신호를 생성해서 상기 직렬 입력 신호로부터 데이터를 복구하도록 구성된 제어 모듈을 포함한다.

다른 측면에서, 데이터 복원 회로는, 제1 샘플 신호의 에지(edge)에서 직렬 입력 신호의 값을 저장하는 것에 의해 제1 데이터 샘플 신호를 생성하도록 구성된 제1 플립-플롭; 제2 샘플 신호의 에지에서 상기 직렬 입력 신호의 값을 저장하는 것에 의해 제2 데이터 샘플 신호를 생성하도록 구성된 제2 플립-플롭; 제1 위상 제어 신호에 따라 복수의 위상 신호 중 하나의 위상 신호를 선택하는 것에 의해 상기 제1 샘플 신호를 생성하고, 제2 위상 제어 신호에 따라 상기 복수의 위상 신호 중 하나를 선택하는 것에 의해 상기 제2 샘플 신호를 생성하도록 구성된 위상 선택 모듈로서, 상기 복수의 위상 신호들 각각은 위상이 오프셋되어 있고 상기 직렬 입력 신호의 데이터 율에 대응하는 주파수에서 발진하는 것인, 상기 위상 선택 모듈; 상기 제1 데이터 샘플 신호와 상기 제2 데이터 샘플 신호의 값들 사이에 오비교(miscompare) 카운트(count)를 누산하도록 구성된 누산 모듈; 데이터 선택 제어 신호에 따라 상기 제1 데이터 샘플 신호 또는 상기 제2 데이터 샘플 신호를 선택하는 것에 의해 출력 데이터 신호를 생성하도록 구성된 데이터 선택기; 및 오비교 카운트를 누산한 값을 사용하여 상기 제1 위상 제어 신호, 상기 제2 위상 제어 신호 및 상기 데이터 선택 제어 신호를 생성하도록 구성된 제어 모듈로서, 상기 출력 데이터 신호는 상기 직렬 입력 신호로부터 복구된 데이터를 시그널링하고, 상기 제1 플립-플롭 및 상기 제2 플립-플롭은 상기 직렬 입력 신호의 값만을 저장하는 것인, 상기 제어 모듈을 포함한다.

본 발명의 다른 특징과 장점은 본 발명의 측면을 예로서 표시하는 이하의 상세한 설명으로부터 명백할 것이다.

본 발명의 상세한 설명은 그 구조 및 동작에 있어 동일한 참조 부호가 동일한 부분을 나타내는 첨부 도면을 참조하여 부분적으로 드러날 것이다:
도 1은 본 발명의 측면에 따른 클록 및 데이터 복원 회로의 블록도;
도 2는 본 발명의 측면에 따른 클록 및 데이터 복원 회로의 동작을 도시한 타이밍도;
도 3은 본 발명의 측면에 따른 클록 및 데이터 복원 회로의 블록도;
도 4는 본 발명의 측면에 따른 통신 시스템의 블록도;
도 5는 직렬 통신 신호를 생성하는 예시적인 회로를 도시한 블록도;
도 6은 일 실시예에 따라 도 1의 시스템에 사용될 수 있는 예시적인 PLL 회로를 도시한 블록도;
도 7A 도 6의 PLL회로에 사용될 수 있는 간단한 인버터를 포함하는 기본 링 발진기를 도시한 다이어그램;
도 7B는 다수의 인버터를 포함하는 링 발진기를 도시한 다이어그램;
도 7C는 도 7B의 다수의 인버터 링 발진기의 여러 스테이지의 출력을 도시한 다이어그램;
도 8은 도 6의 PLL 회로에 사용될 수 있는 일반적인 LC 발진기를 도시한 다이어그램;
도 9는 일 실시예에 따라 다수의 통신 채널을 전개하는 예시적인 통신 시스템을 도시한 다이어그램;
도 10 6은 일 실시예에 따라 도 9의 시스템에 사용될 수 있는 예시적인 PLL 회로를 도시한 블록도.

도 5는 직렬 통신 신호를 발생시키기 위한 예시적 회로를 도시한 블록도이다. 데이터는 병렬 데이터 버스(500) 상에서 병렬 데이터로 시작함을 알 수 있다. 예를 들어, 직렬 데이터 버스(500)는 16 비트 병렬 데이터 버스일 수 있다. 병렬 데이터는 예를 들어 인코더(502)에서 예를 들어 20 비트의 병렬 데이터로 인코딩될 수 있다. 그 후 이것은, 예를 들어, 20 비트 병렬 데이터는 예를 들어 멀티플렉서 또는 MUX를 포함할 수 있는 직렬화기(504)에 의해 직렬 데이터 신호로 변환될 수 있다. 그 후 직렬 데이터는 송신을 위해 직렬 데이터 버스(506)로 보내질 수 있다.

이러한 예에 있어서, 직렬 데이터 버스(506)상의 직렬 데이터는 5GHz의 데이터 레이트를 가질 수 있다. 따라서, 직렬화기(504)는 위상 고정 루프(PLL)(508)에 의해 발생된 5GHz 클록 신호에 의해 제어될 수 있다. 인코더(502)는 그 후 256MHz(5GHz/20비트)에서 동작할 것이다. 따라서, 디바이더(512)는 인코더(502)의 동작을 제어할 수 있는 클록 신호를 발생시키기 위해 5GHz 클록 신호를 256MHz로 분할하도록 구성될 수 있다.

PLL 동작은 아래에 더 상세하게 논의되지만, PLL(508)용 기준 신호를 발생시키기 위해 크리스탈(510)이 요구됨을 이해할 것이다. 그러한 크리스탈은 기준 주파수 예를 들어 24MHz를 발생시키도록 구성될 수 있지만, 그러한 크리스탈은 또한 예를 들어 500ppm의 제조 허용오차를 가질 것이다. 그래서, 주어진 크리스탈은 전형적으로는 정확히 24MHz에서 발진하지는 않을 것이다.

대응하는 수신기는 역으로 동작할 것이고, 예를 들어, 송신된 직렬 신호는 수신되고, 역직렬화되고, 디코딩될 것이다. 그래서, PLL 회로는 클록 신호를 발생시켜 이들 동작을 수행하기 위해 수신기에서 필요할 것이다. 그러나, 수신기 내 PLL 회로는 위에서 언급된 바와 같이 제조 허용오차에 기인하여 그리고 또한 드리프트에 기인하여 아마 송신기에서의 그것과 정확히 동일한 주파수에서 클록 신호를 발생시키지는 않을 것이다. 결과로서, 송신기의 그것으로 수신기 동작을 동기화하고 그 동기화를 유지하기 위해 어떤 형태의 클록 및 데이터 복원(CDR) 회로가 필요로 된다.

종래 CDR 회로에서는 수신된 신호를 오버샘플링하는 것이 흔히 사용된다. 이것은 데이터 신호의 상승 및 하강 에지를 명확히 식별하기 위해 그 수신된 신호를 다수 포인트에서 샘플링하는 것을 포함한다. 그러나, 종래 오버샘플링 회로는 전형적으로는 비트당 적어도 3개의 샘플을 요구하여, CDR 회로의 복잡도를 증가시킨다.

여기에서 설명된 시스템 및 방법에 따라 구성된 CDR 회로가 아래에서 상세하게 논의된다. 그러나, 우선, 도 6은 예시적 PLL 회로(508)를 더 상세히 도시한 블록도이다. PLL은 위상이 입력 "기준" 신호의 위상에 관련되는 출력 신호를 발생시키는 제어 시스템이다. 그래서, 그것은 가변 주파수 발진기 및 위상 검출기로 구성되는 전자 회로이다. 그 회로는 입력 기준 신호의 위상을 그 출력 발진기로부터 유도된 신호의 위상과 비교하고 그 발진기의 주파수를 조절하여 위상이 매칭되게 유지한다. 위상 검출기로부터의 신호는 피드백 루프에서 발진기를 제어하는데 사용된다.

주파수는 위상의 시간 미분이다. 입력 및 출력 위상 고정 유지 단계는 입력 및 출력 주파수 고정 유지 단계를 내포한다. 결과적으로, 위상 고정 루프는 입력 주파수를 추적할 수 있거나, 또는 그것은 입력 주파수의 배수인 주파수를 발생시킬 수 있다.

도 6에서 알 수 있는 바와 같이, 기준 전압, 이 경우 40MHz, 및 피드백 신호는 위상-주파수-검출기(PFD) 회로(602)에 제공된다. PFD(602)는 기준 신호와 피드백 신호 사이의 에러를 검출한다. 그 후 PFD(602)의 출력은 피드백 동작을 제어하는데 사용되고 충전 펌프(604)에 제공된다. 충전 펌프(604)의 출력은 그 후 로우 패스 필터(LPF)(606)에 제공되어, 충전 펌프(606)로부터의 신호를 평균하고 그 평균 신호를 소망 주파수 예를 들어 5GHz에서 클록 신호를 발생시키도록 구성되는 전압 제어 발진기(VCO)(608)에 입력으로서 제공한다. 그래서, 이 예에 있어서, PLL(508)은 기준 신호의 배수인 클록 신호를 생성하는데 사용된다.

그 후 이 클록 신호는 디바이더 회로(610)에 의해 예를 들어 40MHz로 분할된다. 부가적으로, VCO(608)는, 아래에 설명되는 실시예에 따라, 2개의 클록 신호(CLKA, CLKB)를 발생시키는데 사용될 수 있는 다중 위상 클록 신호, 예를 들어, CLK1, CLK2, ..., CLK(n-1)를 발생시키도록 구성될 수 있다.

VCO(608)는, 예를 들어, 링 발진기 또는 LC 발진기 중 어느 하나를 사용할 수 있다. 도 7A는 단순 인버터(702)를 포함하는 기본 링 발진기를 도시한 도이다. 링 발진기는 출력이 2개의 전압 레벨 사이에서 발진하는 홀수 인버터 게이트로 구성된 디바이스이다. 그래서, 도 7A의 회로는 예시된 출력 신호를 생성할 것이다. 언급된 바와 같이, 전형적 링 발진기는 다중 위상을 발생시키는데 사용될 수 있는 다중 인버터를 포함할 것이다. 인버터는 체인으로 접속되어 있다; 마지막 인버터의 출력은 도 7B에 예시된 바와 같이 첫번째 인버터에 피드백된다. 각각의 인버터와 연관된 지연 시간은 후속 인버터 출력을 입력에 비해 지연시키고 그래서 도 7C에 예시된 바와 같이 다른 위상을 생성할 것이다.

도 8은 전형적 LC 발진기를 예시하는 도이다. 공진 회로, 탱크 회로 또는 동조 회로라고도 불리는 LC 회로는 문자(L)로 표현된 인덕터 및 문자(C)로 표현된 커패시터로 구성된다. 함께 접속될 때, 그것들은 회로의 공진 주파수에서 발진하는 에너지를 저장하는, 소리굽쇠의 전기적 아날로그, 전기적 공진기로서 역할할 수 있다. LC 회로는 특정 주파수에서 신호를 발생시키기 위해 또는 더 복합 신호로부터 특정 주파수에서의 신호를 뽑아내기 위해 사용된다. 다중 위상은 디바이더 회로(804a-f)를 사용하여 발생될 수 있다.

위 설명을 염두에 두고, 도 1은 본 발명의 태양에 따른 CDR의 블록도이다. 그 회로는 출력 데이터 신호(DOUT)가 생성되는 데이터 비트의 순차 스트림을 전하는 직렬 입력 신호(DIN)를 수신한다. 회로는 출력 데이터 신호에서의 값이 직렬 입력 신호를 생성하는데 사용된 송신기에 의해 보내진 값과 실질적으로 매칭하도록 출력 데이터 신호를 생성하도록 동작한다. 또한 회로는 출력 데이터 신호와 동기화되는 연관된 출력 클록 신호(CLKOUT)를 생성할 수 있다. 회로의 동작이 직렬 입력 신호에 동기화될 때, 고정된다고 말한다. 회로는 데이터가 수신되는 레이트와 매칭하도록 그 동작을 조절한다. 데이터 레이트는 시간에 따라 점차 달라질 수 있다, 예를 들어, 백만 분의 수 십만큼 변화할 수 있고, 회로가 고정될 때 그것은 그러한 타이밍 변화를 추적한다. 회로의 블록은 일반적으로는 반도체 전자부품으로 구현되고, 예를 들어, CMOS 집적 회로로 제공될 수 있다.

클록 및 데이터 복원 회로는 제1 입력 플립-플롭(111) 및 제2 입력 플립-플롭(112)을 포함한다. 제1 입력 플립-플롭(111)은 제1 데이터 샘플 신호(DATAA)를 생성하도록 제1 샘플 클록 신호(CLKA)의 상승 에지 상의 직렬 입력 신호의 값을 저장한다. 제2 입력 플립-플롭(112)은 제2 데이터 샘플 신호(DATAB)를 생성하도록 제2 샘플 클록 신호(CLKB)의 상승 에지 상의 직렬 입력 신호의 값을 저장한다. 아날로그 샘플 앤드 홀드 회로 용어에 비유하면, 입력 플립-플롭은 연관된 샘플 클록 신호에 의해 트리거링된 때에 직렬 입력 신호를 샘플링하고 샘플링된 값을 샘플 시간 사이에서 유지한다고 생각될 수 있다.

샘플 클록 신호는 위상 선택 모듈(120)에 의해 생성된다. 위상 선택 모듈(120)은 동일 주파수에서 발진하지만 다른 상대적 위상을 갖는 위상 신호(의사-위상7(PHASE0-PHASE7))를 수신한다. 위상 신호는 다단 링 발진기의 다양한 단계로부터의 신호를 버퍼링함으로써 발생될 수 있다. 예를 들어, 45°만큼 이격되어 5GHz에서 발진하는 8개의 위상 신호가 있을 수 있다. 위상 선택 모듈(120)은 제1 위상 제어 신호(SELA)에 기반하여 제1 샘플 클록 신호로서 출력하도록 위상 신호 중 하나를 선택한다. 위상 선택 모듈(120)은 제2 위상 제어 신호(SELB)에 기반하여 제2 샘플 클록 신호로서 출력하도록 위상 신호 중 하나를 선택한다. 실시예에 의존하여 더 많거나 더 적은 위상 신호가 사용될 수 있음을 이해할 것이다.

위상 신호는 위상 고정 루프(122)에 의해 공급된다. 위상 고정 루프(122)는 기준 클록 신호(CLKREF)를 수신한다. 기준 클록 신호는 직렬 입력 신호의 예상 데이터에 대응하는 주파수에서 발진한다. 기준 클록 신호의 주파수는 데이터 레이트의 약수일 수 있다. 예를 들어, 공칭 데이터 레이트가 5Gbps이고 기준 클록 신호의 주파수가 250MHz일 수 있다. 위상 신호가 공칭적으로는 예상 데이터 레이트와 매칭하는 주파수에서 발진하더라도, 위상 신호는 데이터 레이트에 반드시 고정되는 것은 아니고 위상 신호의 주파수는 예상 데이터 레이트와 달라질 수 있다. 주파수 변동은 기준 클록 신호를 발생시키는데 사용된 크리스탈에서 허용오차, 예를 들어, 백만 분의 100에 기인할 수 있다. 부가적으로, 실제 수신된 데이터는 송신기에서의 주파수 허용오차에 기인하여 예상 데이터 레이트와 달라질 수 있다.

제어 모듈(140)은 위상 제어 신호를 생성하도록 데이터 샘플 신호를 수신 및 분석한다. 제어 모듈(140)은 데이터 샘플 신호 중 하나를 선택함으로써 출력 데이터 신호를 생성한다. 도 1에 예시된 실시예에 있어서, 제어 모듈(140)은 또한 출력 클록 신호를 생성한다. 제어 모듈은 선택된 데이터 샘플 신호에 대응하는 샘플 클록 신호 중 하나를 선택함으로써 출력 클록 신호를 생성할 수 있다.

클록 및 데이터 복원 회로의 동작을 예시하는 타이밍도인 도 2를 참조함으로써 클록 및 데이터 복원 회로 동작의 추가적 이해를 얻을 수 있다. 예시적 직렬 입력 신호(233)의 7개의 비트 간격(201 내지 207)이 도시되어 있다. 8개의 위상(221 내지 228)의 각각에 대응하는 샘플 값이 또한 도시되어 있다. 오버레이된 다른 비트 간격에 대한 다중 파형을 도시한 아이 다이어그램(eye diagram)을 참조하여 직렬 데이터 신호를 설명하는 것이 일반적이다. 도 2는 예시적 아이 다이어그램(287)을 도시하고 있다. 에지 또는 신호 트랜지션(transition)으로부터 떨어져 있고 아이의 중심에 가까운 직렬 입력 신호를 샘플링하는 것은 올바른 데이터 값을 생성할 가능성을 증가시킬 것임이 예시적 아이 다이어그램(287) 및 예시적 직렬 입력 신호(233)로부터 분명하다.

직렬 입력 신호는 레벨 사이의 순시 트랜지션을 갖는 이진 신호로 시작할 수 있지만, 그것은 그 송신기의 제한 및 그 통신 채널에 의해 왜곡되게 된다. 예를 들어, 채널 및 송신기의 제한된 대역폭은 심볼간 간섭을 야기할 수 있다. 부가적으로, 직렬 데이터 신호는 잡음 및 지터에 의해 왜곡될 수 있다.

CDR은 신뢰할만한 데이터 복원을 제공하는 직렬 입력 신호를 샘플링하도록 클록 위상을 결정한다. 위상 및 주파수가 일체로 관련되므로, 샘플링 위상을 업데이트하는 것은 샘플링 주파수에서의 변화를 유발할 수 있다. 일반적으로 제어 모듈(140)은 제1 입력 플립-플롭(111)이 데이터 아이의 중심에서 직렬 입력 신호를 샘플링하도록 제1 샘플 클록 신호를 제어하도록 동작한다. 제어 모듈(140)의 동작은 데이터 샘플 신호를 비교하고 데이터 샘플 신호가 다른 위상에 대해 얼마나 자주 같은가에 기반하여 위상 제어 신호를 설정하는 것을 포함한다. 제어 모듈(140)의 동작은 취득 단계 및 추적 단계를 포함한다.

제어 모듈(140)은, 도 1의 클록 및 데이터 복원 회로에 있어서, 위상 신호의 연속 쌍을 선택하도록 위상 제어 신호를 설정함으로써 양호한 샘플 위상을 찾을 수 있다. 예를 들어, 제1 샘플 클록 신호 및 제2 샘플 클록 신호는 아래 표 목록의 조합 중 하나로 설정될 수 있다.

샘플 클록 신호가 둘 다 데이터 아이의 중심 가까이 있을 때, 데이터 샘플 신호는 동일 값을 가진다고 예상될 수 있다. 유사하게, 샘플 클록 신호가 데이터 아이의 에지의 반대 측 상에 있을 때, 데이터 샘플 신호는 다른 값을 빈번하게 갖는다고 예상될 수 있다. 예를 들어, 도 2의 예시적 신호에 대해, 제1 샘플 클록 신호가 제3 위상 신호와 매칭하고 제2 샘플 클록 신호가 제4 위상 신호와 매칭할 때, 제1 및 제2 데이터 샘플 신호는 각각의 비트 시간에서 동일한 것이다. 대조적으로, 제1 샘플 클록 신호가 제8 위상 신호와 매칭하고 제2 샘플 클록 신호가 제1 위상 신호와 매칭할 때, 제1 및 제2 데이터 샘플 신호는 연속 비트 간격이 다른 데이터 값을 가질 때 다르다.

제어 모듈(140)은 데이터 샘플 신호가 다양한 조합의 위상에 대해 얼마나 자주 다른가를 측정함으로써 취득 단계를 수행할 수 있다. 그 후 제어 모듈(140)은 클록 및 데이터 복원 회로의 동작에 대해 소망 위상을 결정하도록 그 수집된 측정을 사용할 수 있다. 취득 단계는 연속 쌍의 조합 중 첫번째 하나로 위상 선택 신호를 설정하고 소정 수의 비트 시간에 걸쳐 제1 및 제2 첫번째 데이터 샘플 신호가 다른 시간의 수를 누적함으로써 시작한다. 예를 들어, 제어 모듈(140)은 처음에는 직렬 입력 신호가 제1 및 제2 위상으로 샘플링되게 야기하는 한편 64 비트 시간에 걸쳐 미스컴페어의 수를 누적할 수 있다. 제어 모듈(140)은 그 후 각각의 위상 조합에 대해 미스컴페어의 누적을 반복할 수 있다.

제어 모듈(140)은 어느 위상이 데이터 아이의 에지에 있는지 결정하고 데이터 복원에서의 사용을 위해 에지로부터 반 비트 시간만큼 오프셋된 위상을 선택할 수 있다. 대안으로, 제어 모듈(140)은 어느 위상이 데이터 아이의 중심에 있는지 결정하고 대응하는 위상을 데이터 복원에서의 사용을 위해 선택할 수 있다. 아이 에지 또는 중심과 연관된 위상을 결정하기 위해 다양한 통계적 척도가 사용될 수 있다. 예를 들어, 아이 에지는 측정된 미스컴페어의 수가 최대인 위상으로 취해질 수 있다. 대안으로, 아이 에지는 측정된 미스컴페어의 수가 큰 위상 범위의 중앙에 있는 위상으로 취해질 수 있다. 큰 미스컴페어의 수는 직렬 입력 신호에서의 데이터 트랜지션의 확률에 관련될 수 있다. 아이 중심의 위상을 구하기 위해 대응하는 기술이 사용될 수 있다.

아래 위상 및 미스컴페어의 예시적 표에 대하여, 아이 에지는 최대(제2 위상과 제3 위상 사이) 또는 큰 값의 중앙(제3 위상과 제4 위상 사이)에서 취해질 수 있다. 유사하게, 아이 중심은 미스컴페어의 영(또는 소량)을 갖는 위상의 중앙(제7 위상과 제8 위상 사이)으로서 취해질 수 있다.

클록 및 데이터 복원 회로는 취득 단계에서 결정된 위상을 사용하여 데이터를 복원하기 시작한다. 위상 신호에 상대적인 직렬 입력 신호의 타이밍은, 예를 들어, 지연 변화 또는 더 일반적으로는 위상 신호를 발생시키도록 사용된 기준 클록과 데이터를 송신하는데 사용된 클록 사이의 주파수 차이에 기인하여 시간에 따라 변화할 수 있다. 예를 들어, 주파수가 백만 분의 100만큼 다르고 8개의 샘플 위상이 있을 때, 직렬 입력 신호는 1250 비트 시간에 일 위상만큼 시프트할 것이다. 제어 모듈(140)은 샘플 클록 신호를 직렬 입력 신호의 타이밍으로 조절하도록 추적 단계를 사용한다.

제어 모듈(140)은 추적 단계에서 데이터 샘플 신호의 다양한 비교를 사용할 수 있다. 제어 모듈(140)은, 데이터 복원을 위해 제1 샘플 클록 신호를 사용할 때, 비트 간격의 반 만큼 제1 샘플 클록 신호의 위상으로부터 오프셋된 위상으로 제2 샘플 클록 신호를 설정할 수 있다. 그 후 제2 클록 신호, 예를 들어, CLKB는 데이터 복원에 사용된 위상 신호가 더 이상 적절하지 않게 상당히 충분하게 PLL(122)이 드리프트한 때를 검출하기 위해 제어 모듈(140)에 의한 모니터링 및 제어에 사용될 수 있다.

대안으로, 제어 모듈(140)은 (데이터 복원에 제1 샘플 클록 신호를 사용할 때) 비트 간격의 반 미만만큼 제1 샘플 클록 신호의 위상으로부터 오프셋된 위상으로 제2 샘플 클록 신호를 설정하고 결과적 데이터 샘플 신호의 미스컴페어를 누적할 수 있다. 예를 들어, 제어 모듈(140)은 비트 간격의 사분의 일만큼 제1 샘플 클록 신호의 위상으로부터 진상 또는 지상으로 제2 샘플 클록 신호 설정을 교대로 할 수 있다.

그래서, 일단, 예를 들어, 위상 신호가 선택되고 CLKA가 데이터 복원을 위해 설정되고, 제2 위상이 선택되고 CLKB가 모니터링으로 설정되고 나면, 결과적 샘플 신호(DATAA, DATAB)가 비교될 수 있다. 예를 들어, 샘플 신호는 배타적-논리합(XOR)될 수 있고 그 결과가 누적될 수 있다. XOR 연산의 결과가 "1"인 한, 그때는 모든 것이 좋다; 그렇지만, 그 결과가 "0"을 포함하기 시작하고 나면, 그때 제어 모듈(140)은 PLL(122)의 위상이 슬립하고 있는 것을 검출하고 데이터 복원 및 모니터링을 위해 새로운 위상 신호를 선택하는 프로세스를 시작하도록 구성될 수 있다.

예를 들어, 제어 모듈은 PLL(122)의 위상이 어느 방향으로 슬립하고 있는지 검출하기 위해 CLKB의 위상을 일방향으로 또는 타방향으로 시프트하고 데이터 복원에 사용되어야 하는 위상 신호를 결정하도록 구성될 수 있다. 새로운 올바른 위상 신호가 결정되고 나면, 그때 그것이 사용될 수 있다; 그렇지만, 제어 모듈(140)이 CLKA에 대해 위상 신호를 단순 스위칭하면, 결과적 스위칭 및 복원 시간은 아마 손실된 데이터의 결과를 초래할 것이다. 바꿔 말하면, 스위칭 및 복원 시간이 너무 길다. 이 문제를 다루기 위해, 제어 모듈(140)은, 데이터 복원에 CLKA를 여전히 사용하면서, 데이터 복원에 최적 위상으로 CLKB를 스위칭하도록 구성될 수 있다. CLKB가 해결되고 나면, 그때 제어 모듈(140)은 데이터 복원에 CLKB 사용을 시작하고 위에서 설명된 바와 같이 모니터링에 적절한 위상으로 CLKA를 스위칭하도록 구성될 수 있다. 이러한 방식으로, 데이터 복원이 영향받지 않고, 데이터 복원에 최적 위상이 유지되고, 2개의 위상 신호만이 사용된다.

도 3은 본 발명의 태양에 따른 클록 및 데이터 복원 회로의 블록도이다. 도 3의 클록 및 데이터 복원 회로는 도 1의 클록 및 데이터 복원 회로와 유사하다. 도 3의 클록 및 데이터 복원 회로는 도 1의 클록 및 데이터 복원 회로를 구현하도록 사용될 수 있다.

도 3의 클록 및 데이터 복원 회로는 기준 클록 신호로부터 제1 및 제2 샘플 클록 신호를 발생시키기 위해 위상 선택 모듈(320) 및 위상 고정 루프(322)를 포함한다. 일부 실시예에 있어서, 위상 선택 모듈(320) 및 위상 고정 루프(322)는 도 1의 위상 선택 모듈(120) 및 위상 고정 루프(122)와 동일하거나 유사하다.

도 3의 클록 및 데이터 복원 회로는 샘플 클록 신호의 에지 상의 직렬 입력 신호의 값을 저장하고 제1 및 제2 데이터 샘플 신호를 생성하도록 제1 입력 플립-플롭(311) 및 제2 입력 플립-플롭(312)을 포함한다. 일부 실시예에 있어서, 제1 입력 플립-플롭(311) 및 제2 입력 플립-플롭(312)은 도 1의 제1 입력 플립-플롭(111) 및 제2 입력 플립-플롭(112)과 동일하거나 유사하다.

도 3의 클록 및 데이터 복원 회로는 어느 위상 신호가 클록 및 데이터 복원 회로에서 사용되는지 제어하는 제어 모듈(341)을 포함한다. 제어 모듈(341)은 또한 어떤 출력 데이터 신호 및 출력 클록 신호가 클록 및 데이터 복원 회로에 의해 생성되는지 제어한다.

제1 및 제2 데이터 샘플 신호는 배타적-논리합 논리 게이트(342)에서 비교된다. 데이터 샘플 신호가 같을 때 논리 영이고 데이터 샘플 신호가 다를 때 논리 일인 배타적-논리합 논리 게이트(342)의 출력은 누적 모듈(344)에서 누적된다. 누적 모듈(344)로부터의 누적된 값은 샘플 클록 신호의 위상을 설정하는데 사용하기 위해 제어 모듈(341)에 공급된다.

클록 및 데이터 복원 회로는 제1 및 제2 데이터 샘플 신호를 수신하는 제1 선택기(348)를 포함한다. 제1 선택기(348)는 출력 데이터 신호로서 출력하도록 데이터 샘플 신호 중 하나를 선택한다. 그 선택은 제어 모듈(341)로부터의 제어 신호에 의해 결정된다.

또한 클록 및 데이터 복원 회로는 제1 및 제2 샘플 클록 신호를 수신하는 제2 선택기(347)를 포함한다. 제2 선택기(347)는 출력 클록 신호로서 출력하도록 샘플 클록 신호 중 하나를 선택한다. 그 선택은 제어 모듈(341)로부터의 제어 신호에 의해 결정된다. 제2 선택기(347)에 의한 선택은 보통 제1 선택기(348)에 의한 선택과 매칭한다.

제어 모듈(341)은 도 1의 클록 및 데이터 복원 회로의 제어 모듈(140)의 기술과 동일하거나 유사한 기술을 사용하여 클록 및 데이터 복원 회로의 동작을 제어할 수 있다. 도 3의 클록 및 데이터 복원 회로의 제어 모듈(341)은 클록 복원에 사용하기 위한 위상을 구하는 취득 단계 및 계속된 동작 동안 그 위상을 조절하는 추적 단계를 사용할 수 있다.

예시된 클록 및 데이터 복원 회로의 많은 변종이 가능하다. 예를 들어, 클록 및 데이터 복원 회로의 구현은 다른 수의 위상을 가질 수 있다. 부가적으로, CDR 구현은 다양한 주파수에서 동작할 수 있다. CDR 구현은 제1 및 제2 입력 플립-플롭, 제1 및 제2 데이터 샘플 신호, 및 제1 및 제2 데이터 샘플 신호의 사용을 바꿀 수 있다. 그 사용은 동적으로 바뀔 수 있다. 클록 및 데이터 복원 회로가 클록 신호의 상승 에지에 의해 트리거링되는 이벤트를 갖는 것으로 설명되었지만, CDR 구현은 하강 에지 또는 상승과 하강 에지의 조합상의 신호 트랜지션을 가질 수 있다. 더욱, 설명된 모듈과 기능 사이의 경계는 모듈 전체에 분산되거나 하나의 모듈로 조합된 일부 기능으로 수정될 수 있다. 유사하게, 일부 회로는 다수 모듈과 기능 사이에서 공유될 수 있다.

예시된 클록 및 데이터 복원 회로는 설명의 명확성을 위해 간략화되어 있다. 많은 CDR 구현, 특히 고주파수에서 동작하는 것에 있어서, CDR의 일부 신호는 예시된 신호의 각각에 대하여 한 쌍의 차등 신호 라인을 사용한다. 신호 타이밍을 용이하게 하기 위해 부가적 디바이스가 CDR 구현에 포함될 수 있다. 예를 들어, 부가적 플립-플롭은 제1 및 제2 데이터 샘플 신호를 공통 클록 에지로 리타이밍하도록 사용될 수 있다. 또한 부가적 플립-플롭은, 예를 들어, 더 높은 주파수 동작을 허용하도록 또는 준안정도 문제를 감축하도록 파이프라인 단계로 다양한 모듈 사이에 부가될 수 있다. 또한 소망 동작을 제공할 타이밍 특성을 갖는 다양한 신호를 구동하도록 버퍼 회로가 포함될 수 있다.

위상 신호의 발생은 또한 예시된 실시예와 다를 수 있다. 다양한 유형의 제어된 주파수 발진기가 사용될 수 있다. 예를 들어, 지연 고정 루프가 위상 고정 루프와 조합하여 또는 그 대신에 사용될 수 있다. 위상 선택 모듈은 또한 위상 신호의 에지 사이에 서브-위상을 생성하도록 위상 보간기를 포함할 수 있다.

일부 실시예에 있어서, 샘플 클록 신호가 수정될 수 있는 속도는 제한될 수 있거나 샘플 클록 신호는 위상이 수정될 때 잠시 미확정일 수 있다. 제어 모듈의 동작은 따라서 수정될 수 있다. 예를 들어, 데이터 복원에 사용된 위상이 추적 동안 수정되기로 되어 있을 때, 제어 모듈은 현재 사용된 샘플 클록 신호의 타이밍을 직접 스위칭하기보다는 어느 샘플 클록 신호가 사용되는지 스위칭할 수 있다. 예를 들어, 제1 샘플 클록 신호가 데이터 복원에 사용되고 있고 위상이 새로운 위상으로 변화되기로 되어 있을 때, 제2 샘플 클록 신호는 새로운 위상으로 설정되고 그것이 신뢰할만하게 동작하고 있은 후에 데이터 복원이 그 제2 샘플 클록 신호로 스위칭될 수 있다.

또한 제어 모듈은 취득 단계에서 다른 기술을 사용할 수 있다. 예를 들어, 모든 위상을 일소하기보다는 이진 서치가 사용될 수 있다. 부가적으로, 그 서치는 성기게 행해질 수 있고 그 후 미세 단계에서 위상 선택을 정제할 수 있다. 누적된 샘플의 수는 또한 동적으로 달라질 수 있다.

예시된 클록 및 데이터 복원 회로는 데이터 레이트로 발진하는 클록으로 동작한다. 대안의 구현은 데이터 레이트의 약수로 발진하는 클록을 사용할 수 있다. 예를 들어, CDR 구현은 출력 데이터 신호를 생성하도록 조합된 데이터 샘플 신호 및 샘플 클록 신호의 2개의 세트를 사용하는 회로로 데이터 레이트의 반에서 발진하는 클록을 사용할 수 있다.

도 4는 본 발명의 태양에 따른 통신 시스템의 블록도이다. 송신을 위한 병렬 데이터가 송신 디바이스 내 직렬화기(510)에 공급된다. 직렬화기(510)는 통신 링크(513)를 통해 통신되는 직렬 데이터 스트림으로 병렬 데이터를 변환한다. 수신 디바이스 내 클록 및 데이터 복원 회로(520)는 직렬 입력 신호로서 직렬 데이터 스트림을 수신한다. 클록 및 데이터 복원 회로(520)는 도 1 또는 도 3의 클록 및 데이터 복원 회로일 수 있다. 클록 및 데이터 복원 회로(520)는 직렬 입력 신호로부터 데이터를 복원한다. 복원된 데이터는 복원된 데이터를 병렬 포맷으로 변환하는 역직렬화기(525)에 공급된다. 클록 및 데이터 복원 회로(520)가 고정될 때, 역직렬화기(525)로부터의 병렬 데이터는 직렬화기(510)에 공급된 병렬 데이터와 매칭한다.

도 4의 실시예에 있어서는, 단일 채널 또는 레인이 송신 디바이스와 수신 디바이스 사이에 접속되어 있다. 그렇지만 어떤 실시예에 있어서는, 다수 채널 또는 레인이 도 9에 예시된 바와 같이 디바이스 사이에 접속되어 있을 수 있다. PLL에 의해 생성된 다수는 위에서 설명된 바와 같이 사용될 복수의 클록 위상 쌍을 발생시키도록 사용될 수 있다. 이것은 도 10의 실시예에 예시되어 있다. 도 10에서 알 수 있는 바와 같이, 다수의 클록 위상 쌍 CLKA 및 CLKB 쌍이 발생되어 위에서 설명된 것처럼 복수의 레인의 각각에 대해 사용될 수 있다. 다른 실시예에 있어서, 어떤 클록 위상 신호(CLKA, CLKB)는 다수 레인에 사용될 수 있다. 예를 들어, CLKB1이 다수 레인에 사용될 수 있다.

여기에 개시된 실시예와 연관하여 설명된 다양한 예시적 블록 및 모듈은 다양한 형태로 구현될 수 있다. 일부 블록 및 모듈은 일반적으로 그 기능성의 관점에서 위에서 설명되었다. 그러한 기능성이 어떻게 구현되는가는 전반적 시스템에 부과된 설계 제약에 의존한다. 당업자는 각각의 특정 애플리케이션에 대해 달라지는 방식으로 그 설명된 기능성을 구현할 수 있지만, 그러한 구현 결정은 본 발명의 범위로부터의 벗어남을 야기하는 것으로 해석되어서는 안 된다. 부가적으로, 모듈, 블록 또는 단계 내 기능의 그룹화는 설명의 용이함을 위한 것이다. 특정 기능 또는 단계가 본 발명으로부터 벗어남이 없이 하나의 모듈 또는 블록으로부터 이동될 수 있다.

여기서 개시된 실시예와 연관하여 설명된 다양한 예시적 블록 및 모듈은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 반도체(ASIC), 필드 프로그램가능한 게이트 어레이(FPGA) 또는 다른 프로그램가능한 논리 디바이스, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트, 또는 여기서 설명된 기능을 수행하도록 설계된 그 어느 조합 내 또는 그것으로 구현될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 어떠한 프로세서, 컨트롤러, 마이크로컨트롤러 또는 상태 머신이라도 될 수 있다. 또한 프로세서는 컴퓨팅 디바이스의 조합, 예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 결합하여 있는 하나 이상의 마이크로프로세서, 또는 어떠한 다른 그러한 구성으로라도 구현될 수 있다.

개시된 실시예의 위 설명은 어느 당업자라도 본 발명을 하거나 사용할 수 있게 하도록 제공되고 있다. 이들 실시예에 대한 다양한 수정이 당업자에게는 쉽게 분명할 것이고, 여기서 설명된 일반적 원리는 본 발명의 취지 및 범위로부터 벗어남이 없이 다른 실시예에 적용될 수 있다. 그래서, 여기서 제시된 설명 및 도면은 본 발명의 현재 바람직한 실시예를 표현하고 그래서 본 발명에 의해 넓게 고려되고 있는 주제를 표현하는 것으로 이해되는 것이다. 더욱 본 발명의 범위는 당업자에게 명백하게 될 수 있는 다른 실시예를 완전히 아우르고 따라서 본 발명의 범위는 첨부된 청구범위 외의 어느 것에 의해서도 제한되지 않는다고 이해된다.

Claims

데이터 복원 회로로서,
복수의 클록 위상 신호를 생성하도록 구성된 위상 동기 루프(Phase Lock Loop: PLL);
상기 복수의 클록 위상 신호로부터 제1 클록 신호 및 제2 클록 신호를 생성하도록 구성된 위상 선택 모듈로서, 상기 제1 및 제2 클록 신호는 수신된 데이터 신호를 획득하고 추적하는데 사용하기 위한 것인, 상기 위상 선택 모듈;
상기 제1 클록 신호의 제어 하에 상기 수신된 데이터 신호의 제1 샘플을 생성하도록 구성된 제1 샘플 생성 블록;
상기 제2 클록 신호의 제어 하에 상기 수신된 데이터 신호의 제2 샘플을 생성하도록 구성된 제2 샘플 생성 블록; 및
상기 제1 및 제2 샘플 생성 블록 및 상기 위상 선택 모듈에 연결된 제어 모듈을 포함하되,
상기 제어 모듈은 상기 위상 선택 모듈을 제어하여 상기 복수의 클록 위상 신호의 쌍으로부터 상기 제1 및 제2 클록 신호를 반복적으로 생성하고 상기 제1 및 제2 샘플을 비교하여 상기 수신된 데이터 신호를 획득하도록 구성된 것인, 데이터 복원 회로.
제1항에 있어서, 상기 제어 모듈은 상기 제1 및 제2 샘플 생성 블록에 연결된 누산기를 더 포함하되, 상기 누산기는 상기 제1 및 제2 샘플의 비교 결과를 누산하도록 구성된 것인 데이터 복원 회로.
제2항에 있어서, 상기 누산기는 상기 제1 및 제2 샘플로부터의 값들 사이에 오비교 카운트를 누산하도록 구성된 것인 데이터 복원 회로.
제3항에 있어서, 상기 누산기는 인접한 클록 위상 신호에 설정된 상기 제1 및 제2 클록 신호를 갖는 상기 제1 및 제2 샘플로부터의 값들 사이에 오비교 카운트를 누산하도록 구성된 것인 데이터 복원 회로.
제3항에 있어서, 상기 제어기는 상기 오비교 카운트에 기초하여 상기 수신된 데이터 신호를 복구하는데 사용하기 위한 최상의 클록 위상 신호를 결정하도록 구성된 것인 데이터 복원 회로.
제5항에 있어서, 상기 제어기는 상기 복수의 클록 위상 중에서 상기 오비교 카운트에 기초하여 상기 수신된 데이터 신호의 최대 상관에 대응하는 클록 위상을 결정하도록 구성된 것인 데이터 복원 회로.
제5항에 있어서, 상기 제어기는 상기 복수의 클록 위상 중에서 상기 오비교 카운트에 기초하여 상기 수신된 데이터 신호의 제로 크로싱에 대응하는 클록 위상을 결정하도록 구성된 것인 데이터 복원 회로.
제1항에 있어서, 상기 PLL은 링 발진기를 포함하는 것인 데이터 복원 회로.
제1항에 있어서, 상기 PLL은 LC 발진기를 포함하는 것인 데이터 복원 회로.
제1항에 있어서, 상기 제1 및 제2 샘플 생성 블록은 제1 및 제2 게이트를 각각 구성하는 것인 데이터 복원 회로.
데이터 복원 방법으로서,
위상 동기 루프(PLL)를 사용하여 복수의 클록 위상 신호를 생성하는 단계;
상기 복수의 클록 위상 신호로부터 제1 클록 신호 및 제2 클록 신호를 생성하는 단계로서, 상기 제1 및 제2 클록 신호는 수신된 데이터 신호를 획득하고 추적하는데 사용하기 위한 것인, 상기 생성하는 단계;
상기 제1 클록 신호의 제어 하에 상기 수신된 데이터 신호의 제1 샘플을 생성하는 단계;
상기 제2 클록 신호의 제어 하에 상기 수신된 데이터 신호의 제2 샘플을 생성하는 단계; 및
제어 모듈에서, 상기 위상 선택 모듈을 제어하여 상기 복수의 클록 위상 신호의 쌍으로부터 상기 제1 및 제2 클록 신호를 반복적으로 생성하고 상기 제1 및 제2 샘플을 비교하여 상기 수신된 데이터 신호를 획득하는 단계를 포함하는, 데이터 복원 방법.
제1항에 있어서, 상기 제1 및 제2 샘플의 비교 결과를 누산하는 단계를 더 포함하는, 데이터 복원 방법.
제12항에 있어서, 상기 제1 및 제2 샘플로부터의 값들 사이에 오비교 카운트를 누산하는 단계를 더 포함하는, 데이터 복원 방법.
제13항에 있어서, 인접한 클록 위상 신호에 설정된 상기 제1 및 제2 클록 신호를 갖는 상기 제1 및 제2 샘플로부터의 값들 사이에 오비교 카운트를 누산하는 단계를 더 포함하는, 데이터 복원 방법.
제13항에 있어서, 상기 오비교 카운트에 기초하여 상기 수신된 데이터 신호를 복구하는데 사용하기 위한 최상의 클록 위상 신호를 결정하는 단계를 더 포함하는, 데이터 복원 방법.
제15항에 있어서, 상기 제어기에서, 상기 복수의 클록 위상 중에서 상기 오비교 카운트에 기초하여 상기 수신된 데이터 신호의 최대 상관에 대응하는 클록 위상을 결정하는 단계를 더 포함하는, 데이터 복원 방법.
제15항에 있어서, 상기 제어기에서, 상기 복수의 클록 위상 중에서 상기 오비교 카운트에 기초하여 상기 수신된 데이터 신호의 제로 크로싱에 대응하는 클록 위상을 결정하는 단계를 더 포함하는, 데이터 복원 방법.
데이터 복원 회로로서,
복수의 클록 위상 신호를 생성하도록 구성된 위상 동기 루프(PLL);
상기 복수의 클록 위상 신호로부터 제1 클록 신호 및 제2 클록 신호의 복수의 쌍을 생성하도록 구성된 위상 선택 모듈로서, 상기 제1 및 제2 클록 신호의 각 쌍은 복수의 수신된 데이터 신호 중 하나의 데이터 신호를 획득하고 추적하는데 사용하기 위한 것인, 상기 위상 선택 모듈;
제1 샘플 생성 블록과 제2 샘플 생성 블록의 복수의 쌍으로서, 상기 제1 샘플 생성 블록은 상기 제1 클록 신호들 중 하나의 클록 신호의 제어 하에 대응하는 수신된 데이터 신호의 제1 샘플을 생성하도록 각각 구성되고, 상기 제2 샘플 생성 블록은 대응하는 제2 클록 신호의 제어 하에 상기 대응하여 수신된 데이터 신호의 제2 샘플을 생성하도록 각각 구성된 것인, 상기 제1 샘플 생성 블록과 제2 샘플 생성 블록의 복수의 쌍; 및
상기 제1 및 제2 샘플 생성 블록의 복수의 쌍 및 상기 위상 선택 모듈에 연결된 제어 모듈을 포함하되,
상기 제어 모듈은 상기 위상 선택 모듈을 제어하여 상기 복수의 클록 위상 신호로부터 상기 제1 및 제2 클록 신호의 복수의 쌍을 반복적으로 생성하고 상기 대응하는 제1 및 제2 샘플을 비교하여 상기 대응하여 수신된 데이터 신호를 획득하도록 구성된 것인 데이터 복원 회로.
제18항에 있어서, 상기 제어 모듈은 상기 제1 및 제2 샘플 생성 블록의 복수의 쌍에 연결된 누산기를 더 포함하며, 상기 누산기는 상기 대응하는 제1 및 제2 샘플의 비교 결과를 누산하도록 구성된 것인 데이터 복원 회로.
제19항에 있어서, 상기 누산기는 상기 대응하는 제1 및 제2 샘플로부터의 값들 사이에 오비교 카운트를 누산하도록 구성된 것인 데이터 복원 회로.
제20항에 있어서, 상기 누산기는 인접한 클록 위상 신호에 설정된 상기 대응하는 제1 및 제2 클록 신호를 갖는 상기 제1 및 제2 샘플로부터의 값들 사이에 오비교 카운트를 누산하도록 구성된 것인 데이터 복원 회로.
제20항에 있어서, 상기 제어기는 상기 오비교 카운트에 기초하여 상기 대응하여 수신된 데이터 신호를 복구하는데 사용하기 위한 최상의 클록 위상 신호를 결정하도록 구성된 것인 데이터 복원 회로.
제22항에 있어서, 상기 제어기는 상기 복수의 클록 위상 중에서 상기 오비교 카운트에 기초하여 상기 대응하여 수신된 데이터 신호의 최대 상관에 대응하는 클록 위상을 결정하도록 구성된 것인 데이터 복원 회로.
제22항에 있어서, 상기 제어기는 복수의 클록 위상 중에서 상기 오비교 카운트에 기초하여 상기 대응하여 수신된 데이터 신호의 제로 크로싱에 대응하는 클록 위상을 결정하도록 구성된 것인 데이터 복원 회로.
제18항에 있어서, 상기 PLL은 링 발진기를 포함하는 것인 데이터 복원 회로.
제18항에 있어서, 상기 PLL은 LC 발진기를 포함하는 것인 데이터 복원 회로.
제18항에 있어서, 상기 제1 및 제2 샘플 생성 블록은 제1 및 제2 게이트를 각각 구성하는 것인 데이터 복원 회로.
데이터 복원 방법으로서,
위상 동기 루프(PLL)를 사용하여 복수의 클록 위상 신호를 생성하는 단계;
상기 복수의 클록 위상 신호로부터 제1 클록 신호 및 제2 클록 신호를 생성하는 단계로서, 상기 제1 및 제2 클록 신호는 수신된 데이터 신호를 획득하고 추적하는데 사용하기 위한 것인, 상기 생성하는 단계;
상기 제1 클록 신호의 제어 하에 상기 수신된 데이터 신호의 제1 샘플을 생성하는 단계;
상기 제2 클록 신호의 제어 하에 상기 수신된 데이터 신호의 제2 샘플을 생성하는 단계; 및
제어 모듈에서, 상기 위상 선택 모듈을 제어하여 상기 복수의 클록 위상 신호의 쌍으로부터 상기 제1 및 제2 클록 신호를 반복적으로 생성하고 상기 제1 및 제2 샘플을 비교하여 상기 수신된 데이터 신호를 획득하는 단계를 포함하는, 데이터 복원 방법.
제28항에 있어서, 상기 제1 및 제2 샘플의 비교 결과를 누산하는 단계를 더 포함하는, 데이터 복원 방법.
제29항에 있어서, 상기 제1 및 제2 샘플로부터의 값들 사이에 오비교 카운트를 누산하는 단계를 더 포함하는, 데이터 복원 방법..
제30항에 있어서, 인접한 클록 위상 신호에 설정된 상기 제1 및 제2 클록 신호를 갖는 상기 제1 및 제2 샘플로부터의 값들 사이에 오비교 카운트를 누산하는 단계를 더 포함하는, 데이터 복원 방법.
제30항에 있어서, 상기 제어기에서, 상기 오비교 카운트에 기초하여 상기 수신된 데이터 신호를 복구하는데 사용하기 위한 최상의 클록 위상 신호를 결정하는 단계를 더 포함하는, 데이터 복원 방법.
제32항에 있어서, 상기 제어기에서, 상기 복수의 클록 위상 중에서 상기 오비교 카운트에 기초하여 상기 수신된 데이터 신호의 최대 상관에 대응하는 클록 위상을 결정하는 단계를 더 포함하는, 데이터 복원 방법.
제32항에 있어서, 상기 제어기에서, 상기 복수의 클록 위상 중에서 상기 오비교 카운트에 기초하여 상기 수신된 데이터 신호의 제로 크로싱에 대응하는 클록 위상을 결정하는 단계를 더 포함하는, 데이터 복원 방법.