KR101396649B1 - Chip inductor and method of manufacturing the same - Google Patents
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Abstract
본 발명은, 적층 얼라인먼트 에러 발생 시 인덕턴스 용량 변화를 최소화하기 위하여, C패턴전극이 형성된 자성시트와 I패턴전극이 형성된 자성시트가 교대로 적층되어 이루어진 적층체; 상기 자성시트를 관통하고 상기 C패턴전극과 I패턴전극을 연결하는 비아; 및 상기 적층체의 양 측부에 구비된 외부전극단자;를 포함하는, 칩 인덕터 및 이의 제조방법을 제시한다.
The present invention relates to a laminated body in which a magnetic sheet on which C-pattern electrodes are formed and a magnetic sheet on which I-pattern electrodes are formed are alternately laminated in order to minimize change in inductance capacity when a stacking alignment error occurs; A via penetrating the magnetic sheet and connecting the C-pattern electrode and the I-pattern electrode; And external electrode terminals provided on both sides of the stacked body, and a method of manufacturing the chip inductor.
Description
본 발명은 칩 인덕터에 관한 것으로, 보다 상세하게는, 칩 인덕터 내부의 패턴전극에 관한 것이다.
The present invention relates to a chip inductor, and more particularly, to a patterned electrode inside a chip inductor.
최근 전자 및 통신기기의 비약적인 발달과 더불어 전자 및 통신기기의 빈번한 사용 빈도에 따른 상호간의 간섭으로 통신 장애 등의 문제가 자주 발생하고 있다. 이와 같이, 무선 통신 기기 및 멀티미디어의 사용에 의해 파생된 전자기적 환경을 개선하고자 전자기 장애 규제가 강화되고 있는 추세이다.In recent years, electronic and communication devices have been developed remarkably, and frequent use of electronic and communication devices has caused frequent problems such as communication failure due to mutual interference. Thus, there is a tendency that the electromagnetic disturbance regulation is strengthened in order to improve the electromagnetic environment derived from the use of the wireless communication device and the multimedia.
이러한 추세에 따라 근래에는 전자파 장애 제거소자에 대한 개발이 요구되고, 그 부품 수요의 급증과 함께, 기능의 복잡화, 고집적화 및 고효율화 측면으로 기술이 발전되고 있다. 이러한 가운데 적층형 칩 인덕터는 고주파의 노이즈를 제거하는 필터로 개인용 컴퓨터, 전화기 및 통신장치에 주로 사용되고 있다.
In accordance with this trend, development of an electromagnetic interference elimination device has been required in recent years, and with the rapid increase in the demand for the component, the technology has been developed in terms of complexity, high integration and high efficiency. Among them, the multilayered chip inductor is a filter for removing high frequency noise, and is mainly used in personal computers, telephones, and communication devices.
대한민국 공개특허공보에 게재된 공개번호 제 2001-0005161호를 참조하면, 종래의 칩 인덕터는, 내부전극이 인쇄된 자성시트가 다수 매 적층되어 이루어진 적층체와, 상기 적층체의 양 측부에 외부전극단자가 구비된 것을 기본 구조로 한다. Open No. 2001-0005161, published in Korean Patent Publication No. 2001-0005161, a conventional chip inductor includes a multilayer body in which a plurality of magnetic sheets on which internal electrodes are printed are laminated, Terminal is provided as a basic structure.
여기서, 각 층의 내부전극은 제조의 편이를 위하여 일반적으로 동일 형상의 패턴으로 제작된다. 예컨대, 도 11은 선행기술문헌에서 제안된 칩 인덕터를 도시한 것으로, 최상,하층을 제외한 각 층의 내부전극(1)은 모두 ∩형상으로 패터닝된 전극을 사용하고 있다.Here, the internal electrodes of each layer are generally fabricated in the same pattern in order to facilitate manufacturing. For example, FIG. 11 shows a chip inductor proposed in the prior art, wherein the
그러나, 이러한 구조에서는, 수십 또는 수백 장의 자성시트를 적층하는 과정에서 자성시트간 적층 얼라인먼트 에러(alignment error)가 발생하는 경우 코일 내부의 단면적이 크게 변동하게 되어 인덕턴스 용량이 일정한 수치로 제어되지 않는 문제가 있다. However, in such a structure, when stacking alignment errors between magnetic sheets occur in the course of stacking tens or hundreds of magnetic sheets, the cross-sectional area inside the coil largely fluctuates and the inductance capacity is not controlled to a constant value .
예를 들어, 도 12(a)와 같이 상층 또는 하층의 자성시트가 안쪽으로 밀려난 경우, 상층과 하층의 내부전극간의 간격(L1)은 정상적으로 적층된 경우에 비해 줄어들게 되고, 그만큼 코일 내부의 단면적은 감소하게 된다. 또한, 도 12(b)와 같이상층 또는 하층의 자성시트가 외측으로 밀려난 경우, 상층과 하층의 내부전극간의 간격(L2)은 정상적으로 적층된 경우에 비해 늘어나게 되고, 그만큼 코일 내부의 단면적은 증가하게 된다.For example, when the magnetic sheet of the upper layer or the lower layer is pushed inward as shown in Fig. 12 (a), the gap L1 between the upper and lower internal electrodes is reduced as compared with the case where the layers are stacked normally, . 12 (b), when the magnetic sheet of the upper layer or the lower layer is pushed outward, the gap L2 between the upper and lower inner electrodes is increased as compared with the case where the layers are normally stacked, and the cross- .
최근에는 기능의 복잡화 및 고집적화, 그리고 소형화 추세에 따라 보다 정밀하게 제어된 인덕턴스 용량을 요구하는데, 이러한 적층 얼라인먼트 에러에 의해 인덕턴스 용량이 변동하게 되면 제품의 신뢰성이 떨어지고, 특히, 도 12(b)와 같은 경우 내부전극과 외부전극단자가 쇼트(short)될 우려가 있다.
In recent years, inductance capacitances are required to be more precisely controlled in accordance with the complexity and high integration of functions and miniaturization trends. When the inductance capacitance varies due to such a stacking alignment error, the reliability of the product is deteriorated. Particularly, The internal electrode and the external electrode terminal may be short-circuited.
본 발명은 상기와 같은 문제를 해결하기 위한 것으로, 적층 얼라인먼트 에러가 발생하더라도 인덕턴스 용량 변화가 없는 칩 인덕터 및 이의 제조된 칩 인덕터를 제공하는 것에 그 목적이 있다.It is an object of the present invention to provide a chip inductor and a chip inductor manufactured by the same, which have no inductance capacity change even if a stacking alignment error occurs.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, C패턴전극이 형성된 자성시트와 I패턴전극이 형성된 자성시트가 교대로 적층되어 이루어진 적층체; 상기 자성시트를 관통하고 상기 C패턴전극과 I패턴전극을 연결하는 비아; 및 상기 적층체의 양 측부에 구비된 외부전극단자;를 포함하는, 칩 인덕터를 제공한다. According to an aspect of the present invention, there is provided a laminated body including a magnetic sheet having a C-patterned electrode and a magnetic sheet having an I-patterned electrode formed thereon; A via penetrating the magnetic sheet and connecting the C-pattern electrode and the I-pattern electrode; And external electrode terminals provided on both sides of the stacked body.
여기서, 상기 비아는, 상기 C패턴전극이 형성된 자성시트에 형성되어 상기 C패턴전극의 일단과 I패턴전극의 일단을 연결하는 제1 비아와, 상기 I패턴전극이 형성된 자성시트에 형성되어 상기 I패턴전극과 C패턴전극의 타단을 연결하는 제2 비아로 구성될 수 있다. The via is formed in a magnetic sheet on which the C-pattern electrode is formed and has a first via connecting one end of the C-pattern electrode and one end of the I-pattern electrode, and a second via formed on the I- And a second via connecting the other end of the pattern electrode and the C-pattern electrode.
그리고, 상기 C패턴전극의 패턴라인은 원형, 타원형, 사각형이 될 수 있다. The pattern line of the C-pattern electrode may be a circle, an ellipse, or a square.
또한, 상기 C패턴전극의 양 단부 사이의 갭 간격은 5㎛ 내지 100㎛일 수 있다.The gap distance between both ends of the C-pattern electrode may be 5 탆 to 100 탆.
또한, 상기 I패턴전극의 길이는 상기 C패턴전극의 양 단부 사이의 갭 간격보다 크게 형성될 수 있다. The length of the I-pattern electrode may be greater than the gap distance between both ends of the C-pattern electrode.
또한, 상기 C패턴전극의 양 단부 사이의 갭 간격과, 상기 I패턴전극의 길이의 비는 1.1 내지 1.3일 수 있다. The ratio of the gap distance between both ends of the C-pattern electrode to the length of the I-pattern electrode may be 1.1 to 1.3.
또한, 상기 자성시트를 가상의 사분면으로 구분하였을 시, 상기 C패턴전극의 양 단부 사이의 갭은 어느 한 분면에 배치되거나 연속하는 두 개의 분면에 걸치도록 배치될 수 있다. When the magnetic sheet is divided into a virtual quadrant, the gap between both ends of the C-pattern electrode may be disposed on one of the two divided surfaces or on two consecutive divided surfaces.
또한, 상기 적층체의 최상층 및 최하층에는 인출전극이 형성된 자성시트가 더 구비되되, 상기 최상층의 자성시트에 형성된 인출전극의 일단은 좌측(또는 우측)의 외부전극단자와 연결되고 타단은 하층의 C패턴전극 또는 I패턴전극과 연결되며, 상기 최하층의 자성시트에 형성된 인출전극의 일단은 우측(또는 좌측)의 외부전극단자와 연결되고 타단은 상층의 C패턴전극 또는 I패턴전극과 연결될 수 있다. One end of the lead electrode formed on the magnetic sheet on the uppermost layer is connected to the external electrode terminal on the left side (or right side), and the other end is connected to the lower layer C Pattern electrodes or I-pattern electrodes. One end of the lead-out electrode formed on the lowermost magnetic sheet may be connected to the right (or left) external electrode terminal, and the other end may be connected to the C pattern electrode or the I-pattern electrode of the upper layer.
또한, 상기 인출전극과 연결되는 C패턴전극의 양 단부 중 우측의 외부전극단자와 가까운 단부는 좌측의 외부전극단자에 연결된 인출전극과 연결되고, 좌측의 외부전극단자와 가까운 단부는 우측의 외부전극단자에 연결된 인출전극과 연결될 수 있다.The end of the C-pattern electrode connected to the lead electrode is connected to the lead-out electrode connected to the left outer electrode terminal, and the end near the left outer electrode terminal is connected to the lead electrode connected to the left outer electrode terminal. Terminal to be connected to the extraction electrode connected to the terminal.
또한, 상기 인출전극과 연결되는 I패턴전극의 양 단부 중 우측의 외부전극단자와 가까운 단부가 우측의 외부전극단자에 연결된 인출전극과 연결되고, 좌측의 외부전극단자에 가까운 단부가 좌측의 외부전극단자에 연결된 인출전극과 연결될 수 있다.
The end of the I-pattern electrode connected to the lead electrode is connected to the lead-out electrode connected to the right outer electrode terminal, and the end near the outer electrode terminal on the right side is connected to the lead electrode connected to the right outer electrode terminal. Terminal to be connected to the extraction electrode connected to the terminal.
이러한 본 발명의 칩 인덕터를 제조하는 방법은, C패턴전극이 형성된 자성시트와 I패턴전극이 형성된 자성시트를 교대로 적층하는 단계; 적층된 자성시트를 가압,소성하는 단계; 및 상기 가압,소성 단계를 통해 얻어진 적층체의 양 측부에 외부전극단자를 형성하는 단계;를 포함할 수 있다. The method for fabricating the chip inductor of the present invention includes: alternately laminating a magnetic sheet on which C-pattern electrodes are formed and a magnetic sheet on which I-pattern electrodes are formed; Pressing and firing the laminated magnetic sheet; And forming external electrode terminals on both sides of the laminate obtained through the pressing and sintering steps.
또 다른 제조방법으로, 다수 영역으로 구획된 자성시트의 각 영역에 C패턴전극 또는 I패턴전극을 형성하되, 상기 C패턴전극과 I패턴전극이 교대로 배치되도록 형성하는 단계; 상기 자성시트를 다수 매 적층하되, 상층의 C패턴전극(또는 상층의 I패턴전극)과 하층의 I패턴전극(또는 하층의 C패턴전극)이 정렬되도록 상층 또는 하층의 자성시트를 이동시켜 적층하는 단계; 상기 적층된 자성시트를 가압,소성 후 절단 공정을 통해 각 영역의 적층체를 개별화하는 단계; 및 상기 개별화된 적층체의 양 측부에 외부전극단자를 형성하는 단계;를 포함할 수 있다. Forming a C-patterned electrode or I-patterned electrode in each region of the magnetic sheet partitioned into a plurality of regions such that the C-patterned electrode and the I-patterned electrode are alternately arranged; A magnetic sheet of the upper layer or the lower layer is moved and stacked so that a plurality of the magnetic sheets are stacked and the C pattern electrode of the upper layer (or the I pattern electrode of the upper layer) and the I pattern electrode of the lower layer (or the C pattern electrode of the lower layer) step; Individualizing the stacked layers in the respective regions through a cutting process after pressing and sintering the stacked magnetic sheets; And forming external electrode terminals on both sides of the individual laminated body.
여기서, 상기 자성시트에 C패턴전극 또는 I패턴전극을 형성하기에 앞서, 상기 자성시트의 기 지정된 위치에 비아를 형성할 수 있다. Here, before forming the C-pattern electrode or the I-pattern electrode on the magnetic sheet, a via may be formed at a predetermined position of the magnetic sheet.
또한, 상기 자성시트에 C패턴전극과 I패턴전극을 형성하는 단계에서, 상기 C패턴전극과 I패턴전극이 x축 방향으로 교대로 배치되게 형성할 수 있고, 이때, 상기 자성시트를 적층하는 단계에서, 상층 또는 하층의 자성시트를 x축 방향으로 일 영역만큼 이동시켜 적층할 수 있다. In the step of forming the C pattern electrode and the I pattern electrode on the magnetic sheet, the C pattern electrode and the I pattern electrode may be alternately arranged in the x axis direction. In this case, the step of laminating the magnetic sheet The magnetic sheet of the upper layer or the lower layer can be stacked by moving one region in the x-axis direction.
또한, 상기 자성시트에 C패턴전극과 I패턴전극을 형성하는 단계에서, 상기 C패턴전극과 I패턴전극이 y축 방향으로 교대로 배치되게 형성할 수 있고, 이때, 상기 자성시트를 적층하는 단계에서, 상층 또는 하층의 자성시트를 y축 방향으로 일 영역만큼 이동시켜 적층할 수 있다. In the step of forming the C-pattern electrode and the I-pattern electrode on the magnetic sheet, the C-pattern electrode and the I-pattern electrode may be alternately arranged in the y-axis direction. In this case, It is possible to stack the magnetic sheets of the upper layer or the lower layer by moving one region in the y-axis direction.
또한, 상기 자성시트에 C패턴전극과 I패턴전극을 형성하는 단계에서, 상기 C패턴전극과 I패턴전극이 x축 및 y축 방향으로 교대로 배치되게 형성할 수 있고, ㅇ이때, 상기 자성시트를 적층하는 단계에서, 상층 또는 하층의 자성시트를 x축 및 y축 방향으로 각각 일 영역만큼 이동시켜 적층할 수 있다. In the step of forming the C-pattern electrode and the I-pattern electrode on the magnetic sheet, the C-pattern electrode and the I-pattern electrode may be alternately arranged in the x- and y-axis directions, In the step of laminating the sheets, it is possible to stack the magnetic sheets of the upper layer or the lower layer by moving one region in the x-axis direction and the y-axis direction, respectively.
한편, 본 발명의 칩 인덕터를 제조하는 또 다른 방법으로, 다수 영역으로 구획된 제1 자성시트의 각 영역에 C패턴전극을 형성하고, 다수 영역으로 구획된 제2 자성시트의 각 영역에 I패턴전극을 형성하는 단계; 상기 제1 자성시트와 제2 자성시트를 교대로 적층하는 단계; 상기 적층된 자성시트를 가압,소성 후 절단 공정을 통해 각 영역의 적층체를 개별화하는 단계; 및 상기 개별화된 적층체의 양 측부에 외부전극단자를 형성하는 단계;를 포함할 수 있다.
On the other hand, as another method of manufacturing the chip inductor of the present invention, C pattern electrodes are formed in each region of the first magnetic sheet partitioned into a plurality of regions, and I patterns Forming an electrode; Alternately stacking the first magnetic sheet and the second magnetic sheet; Individualizing the stacked layers in the respective regions through a cutting process after pressing and sintering the stacked magnetic sheets; And forming external electrode terminals on both sides of the individual laminated body.
본 발명에 따르면, 자성시트의 적층 과정에서 적층 얼라인먼트 에러가 발생하더라도 코일 내부의 단면적은 거의 변하지 않고, 이에 따라, 인덕턴스 용량 변화를 최소화할 수 있어 제품 신뢰성을 크게 높일 수 있다.
According to the present invention, even if a stacking alignment error occurs in the process of stacking the magnetic sheets, the cross-sectional area inside the coil hardly changes, thereby minimizing the variation of the inductance capacity and greatly enhancing the product reliability.
도 1은 본 발명에 따른 칩 인덕터의 외관 사시도
도 2는 본 발명에 따른 칩 인덕터의 분해 사시도
도 3a 내지 도 3c은 C패턴전극의 예시도
도 4a 및 도 4b는 적층 얼라인먼트 에러 발생 시 C패턴전극과 I패턴전극의 연결 구조를 설명하기 위한 평면도
도 5a 내지 도 5c는 C패턴전극의 형성 위치를 예시한 평면도
도 6은 본 발명에 포함된 인출전극의 배치 변형예를 설명하기 위한 도면
도 7a 내지 도 7c는 C패턴전극과 I패턴전극의 배치 순서를 설명하기 위한 평면도
도 8a 및 도 8b는 일면에 다수의 C패턴전극과 I패턴전극이 형성된 자성시트가 적층된 상태를 예시한 평면도
도 9a는 C패턴전극이 형성된 제1 자성시트의 평면도이고, 도 9b는 I패턴전극이 형성된 제2 자성시트의 평면도
도 10은 제1 자성시트와 제2 자성시트가 적층된 상태를 예시한 평면도
도 11은 선행기술문헌에서 제안된 칩 인덕터를 도시한 도면
도 12는 적층 얼라인먼트 에러 발생 시 나타나는 종래 칩 인덕터의 내부 평면도 1 is an external perspective view of a chip inductor according to the present invention;
2 is an exploded perspective view of a chip inductor according to the present invention.
Figs. 3A to 3C show an example of a C-pattern electrode
FIGS. 4A and 4B are plan views for explaining a connection structure of a C-pattern electrode and an I-pattern electrode when a stacking alignment error occurs
Figs. 5A to 5C are plan views illustrating positions where the C-pattern electrodes are formed
6 is a view for explaining a variation of arrangement of lead electrodes included in the present invention
FIGS. 7A to 7C are plan views for explaining the arrangement order of the C-pattern electrode and the I-
8A and 8B are plan views illustrating a state in which a magnetic sheet having a plurality of C-pattern electrodes and I-pattern electrodes on one surface thereof is stacked
9A is a plan view of a first magnetic sheet having C-pattern electrodes formed thereon, and FIG. 9B is a plan view of a second magnetic sheet having I-
10 is a plan view illustrating a state in which the first magnetic sheet and the second magnetic sheet are laminated;
11 is a view showing a chip inductor proposed in the prior art document
12 is an internal plan view of a conventional chip inductor when a stacking alignment error occurs
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. The advantages and features of the present invention and the techniques for achieving them will be apparent from the following detailed description taken in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. The present embodiments are provided so that the disclosure of the present invention is not only limited thereto, but also may enable others skilled in the art to fully understand the scope of the invention.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 또한, 본 명세서에서 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
The terms used herein are intended to illustrate the embodiments and are not intended to limit the invention. In this specification, the singular forms include plural forms unless otherwise specified in the text. Further, elements, steps, operations, and / or elements mentioned in the specification do not preclude the presence or addition of one or more other elements, steps, operations, and / or elements.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.Hereinafter, the configuration and operation effects of the present invention will be described in more detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 칩 인덕터의 외관 사시도이고, 도 2는 본 발명에 따른 칩 인덕터의 분해 사시도이다.FIG. 1 is an external perspective view of a chip inductor according to the present invention, and FIG. 2 is an exploded perspective view of a chip inductor according to the present invention.
도 1 및 도 2를 참조하면, 본 발명에 따른 칩 인덕터는, C패턴전극(141)이 형성된 자성시트(140)와 I패턴전극(151)이 형성된 자성시트(150)가 교대로 적층되어 이루어진 적층체(100), 그리고 상기 적층체(100)의 양 측부에 구비된 외부전극단자(200)를 포함할 수 있다. 상기 적층체(100)는 다수 매의 자성시트(140,150)가 적층된 후 가압,소결 공정을 통해 완성되는 것으로, 인접하는 자성시트 사이는 그 경계를 구별할 수 없을 정도로 일체화되어 있다.1 and 2, a chip inductor according to the present invention includes a
상기 C패턴전극(141)은 C형상으로 패터닝된 전극을 의미하고, I패턴전극(151)은 I형상으로 패터닝된 전극을 의미한다. 보다 넓은 개념에서 상기 C패턴전극(141)은 페루프에서 일부가 개구된 모든 형상을 포함할 수 있고, I패턴전극(151)은 그 개구된 갭을 잇는 모든 형상을 포함할 수 있다. 예를 들어, 상기 C패턴전극(141)은 도 3a와 같이 ㄷ형상으로 패터닝된 전극이 될 수 있고, 도 3b 또는 도 3c와 같이 개구된 갭을 제외한 패턴라인이 원형이나 사각 형상 등이 될 수 있다.The
상기 C패턴전극(141)의 패턴라인이 도 2나 도 3b처럼 원형이나 타원형의 곡선을 이루는 경우, 전류의 흐름성이 좋아져 직류저항특성(Rdc)이 개선될 수 있다. 반면, 도 3a의 ㄷ형상이나 도 3c 사각 형상과 같이 모서리가 각진 경우에는 내부 단면적을 넓힐 수 있어 인덕턴스 용량을 최대로 할 수 있다. When the pattern line of the C-
한편, 상기 C패턴전극(141)은 보다 높은 인덕턴스 용량 구현을 위해 자성시트(140,150)의 가장자리에 배치되는 것이 가장 유리하므로, 직육면체의 칩 형상에 따라 상기 C패턴전극(141)은 원형보다는 타원형, 정사각형보다는 직사각형으로 형성됨이 바람직하다.Since the C-
다시 도 2로 돌아와, 상기 C패턴전극(141)과 I패턴전극(151)은 상기 자성시트(140,150)를 관통하는 비아(142,152)를 통해 서로 전기적으로 연결될 수 있다. 보다 구체적으로, 상기 비아는(142,152), 상기 C패턴전극(141)이 형성된 자성시트(140)에 형성되어 상기 C패턴전극(141)의 일단(141a)과 I패턴전극(151)의 일단(151a)을 연결하는 제1 비아(142)와, 상기 I패턴전극(151)이 형성된 자성시트(150)에 형성되어 상기 I패턴전극(151)의 타단(151b)과 C패턴전극(141)의 타단(141b)을 연결하는 제2 비아(152)로 구성될 수 있다. 2, the C-
즉, 상기 C패턴전극(141)의 일단(141a)은 상기 제1 비아(142)를 통해 그 하부의 I패턴전극(151)의 일단(151a)과 연결되고, I패턴전극(151)의 타단(151b)은 상기 제2 비아(152)를 통해 그 하부의 C패턴전극(141)의 타단(141b)과 연결된다. 이러한 연결 구조로 다수의 C패턴전극(141)과 I패턴전극(151)은 서로 전기적으로 연결되어 하나의 코일로서 동작하게 된다. That is, one
이처럼, 코일을 이루는 전극패턴이 C패턴전극(141)과 I패턴전극(151)으로 구성된 경우, 제조과정 중 자성시트간의 적층 얼라인먼트 에러(alignment error)가 발생하더라도 코일 내부의 단면적은 거의 변하지 않고, 이에 따라, 인덕턴스 용량 변화를 최소화할 수 있다. When the electrode pattern constituting the coil is composed of the C-
도 4a 및 도 4b는 적층 얼라인먼트 에러가 발생된 경우의 C패턴전극(141)과 I패턴전극(151)의 연결 구조를 나타낸 평면도로서, 이를 참조하면, 본 발명처럼 C패턴전극(141)과 I패턴전극(151)의 연결 구조에서는 적층 얼라인먼트 에러가 발생하더라도 코일 내부의 단면적 변화가 거의 없는 것을 알 수 있다. 즉, 도 4a와 같이, y축 방향으로 얼라인먼트 에러가 발생하여 상기 I패턴전극(151)이 상측 방햐으로 밀리는 경우, C패턴전극(141)과 I패턴전극(151)의 연결 위치가 달라질 뿐 코일 내부의 단면적은 변하지 않는 것을 알 수 있다. 4A and 4B are plan views showing a connection structure of the C-
또한, 도 4b와 같이, x축 방향으로 얼라인먼트 에러가 발생하여 상기 I패턴전극(151)이 외측 방향으로 밀리는 경우, 변동되는 코일 내부의 단면적은 상기 C패턴전극(141)의 양 단부 사이의 갭(ΔG) 간격×I패턴전극(151)의 밀려난 길이에 불과하므로, 코일 내부의 단면적은 거의 변하지 않음을 알 수 있다.4B, when the I-
여기서, 얼라인먼트 에러가 x축 방향으로 발생한 경우, 변동되는 코일 내부의 단면적은 상기 C패턴전극(141)의 양 단부 사이의 갭(ΔG) 간격에 비례하게 되므로, 상기 C패턴전극(141)의 양 단부 사이의 갭(ΔG) 간격은 좁을수록 유리하다. 다만, 너무 좁으면 스크린 인쇄 등을 통한 상기 C패턴전극(141)의 형성 과정에서 C패턴전극(141)의 양 단부 사이가 서로 쇼트될 가능성이 높아진다. 또한, 상기 C패턴전극(141)과 I패턴전극(151)을 연결하는 비아가 밀집하게 되므로 주변과의 단차가 발생하게 되고, 이는 크랙이나 박리 등의 불량을 유발시키는 요인이 된다. 따라서. 상기 C패턴전극(141)의 양 단부 사이의 갭(ΔG) 간격은 5㎛ 내지 100㎛ 범위내에서 적절한 값을 선택하는 것이 바람직하다. Here, when an alignment error occurs in the x-axis direction, the cross-sectional area of the inside of the coil is proportional to the gap (? G) between the both ends of the C-
그리고, 상기 C패턴전극(141)과 I패턴전극(151)간의 연결성 확보를 위해, 상기 I패턴전극(151)의 길이(ΔL)는 상기 C패턴전극(141)의 양 단부 사이의 갭(ΔG)간격보다 크게 형성하는 것이 바람직하다. 여기서, 상기 I패턴전극(151)의 길이(ΔL)는 비아가 접촉되는 단부까지 포함된 개념이다. The length? L of the I-
상기 C패턴전극(141)의 양 단부 사이의 갭(ΔG) 간격 대비 상기 I패턴전극(151)의 길이(ΔL)가 길수록 C패턴전극(141)과 I패턴전극(151)의 연결 가능성은 높아지나, 너무 길게 형성되면 적층 얼라인먼트 에러 발생 시 I패턴전극(151)의 한쪽 끝이 외부전극단자(200)와 쇼트될 우려가 있다. 따라서, 상기 C패턴전극(141)의 양 단부 사이의 갭(ΔG) 간격과 상기 I패턴전극(151)의 길이(ΔL)의 비는 1.1 내지 1.3 범위내에서 적절한 값을 선택하는 것이 바람직하다. The longer the length (? L) of the I-
그리고, 상기 C패턴전극의 양 단부 사이의 갭(ΔG)은 상기 C패턴전극의 장축에 위치하거나 또는 단축에 위치할 수 있고, 상기 자성시트를 가상의 사분면, 즉 제1 분면, 제2 분면, 제3 분면 및 제4 분면으로 구분하였을 시 사분면의 어느 한 분면에 배치될 수 있다. The gap (? G) between both ends of the C-pattern electrode may be positioned on the major axis or the minor axis of the C-pattern electrode. The magnetic sheet may be divided into virtual quadrants, i.e., a first quadrant, The third and fourth quadrants may be disposed at any one of the quadrants.
예를 들어, 도 5a에 도시된 것처럼 양 단부 사이의 갭(ΔG)이 제2 분면에 배치되거나, 5b에 도시된 것처럼 제4 분면에 배치되게 할 수 있다. 또는, 도 5c에 도시된 것처럼 연속하는 두 개의 분면(제1 분면, 제2 분면)에 걸치도록 배치할 수도 있다. 이처럼, 본 발명에서 상기 C패턴전극(141)의 양 단부 사이의 갭(ΔG)은 그 형성 위치에 있어 특별히 제한되지 않는다. For example, as shown in Fig. 5A, the gap? G between both ends can be arranged on the second plane or arranged on the fourth plane as shown in Fig. 5b. Alternatively, it may be arranged so as to span two consecutive quadrants (first quadrant, second quadrant) as shown in Fig. 5C. As described above, in the present invention, the gap? G between both ends of the C-
다시 도 2로 돌아와, 본 발명의 칩 인덕터는 상기 적층체(100)의 최상층 및 최하층에 인출전극(161,171)이 형성된 자성시트(160,170)를 더 포함할 수 있다.Referring back to FIG. 2, the chip inductor of the present invention may further include
상기 인출전극(161,171)은 C패턴전극(141) 또는 I패턴전극(151)을 상기 외부전극단자(200)와 연결시키기 위한 전극으로, 예를 들어, 상기 최상층의 자성시트(160)에 형성된 인출전극(161)의 일단(161a)은 좌측(또는 우측)의 외부전극단자(200)와 연결되고, 타단(161b)은 자성시트(160)를 관통하는 비아(162)를 통해 하층의 C패턴전극(141)과 연결될 수 있다. The
마찬가지로, 상기 최하층의 자성시트(170)에 형성된 인출전극(171)의 일단(171a)은 우측(또는 좌측)의 외부전극단자(200)와 연결되고, 타단(171b)은 그 상층의 자성시트(140)를 관통하는 비아(142)를 통해 상층의 C패턴전극(141)과 연결될 수 있다. 도 2에서는 상기 인출전극(161,171)이 C패턴전극(141)과 연결된 것을 예시하였으나, 상기 C패턴전극(141)과 I패턴전극(151)의 적층 순서에 따라 상기 인출전극(161,171)은 I패턴전극(151)과도 연결될 수 있음은 자명하다. Similarly, one
이때, 전류의 흐름성을 고려하여, 상기 인출전극(161,171)은, 인출전극(161,171)과 그 하층 또는 상층의 C패턴전극(또는 I패턴전극)의 접촉점에서 전류 흐름이 순방향이 되게 배치될 수 있다. At this time, in consideration of the flowability of the electric current, the drawing
예컨대, 상기 인출전극(161,171)이 상기 C패턴전극(141)과 연결된 경우, 상기 C패턴전극(141)의 양 단부(141a,141b) 중 우측의 외부전극단자(200)와 가까운 단부(예를 들어, 141b)가 좌측의 외부전극단자(200)에 연결된 인출전극(161)과 연결될 수 있고, 좌측의 외부전극단자(200)와 가까운 단부(141a)가 우측의 외부전극단자(200)에 연결된 인출전극(171)과 연결될 수 있다. 만약, 상기 인출전극(161,171)이 I패턴전극(151)과 연결된 경우에는, I패턴전극(151)의 양 단부(151a,151b) 중 우측의 외부전극단자(200)와 가까운 단부가 우측의 외부전극단자(200)에 연결된 인출전극과 연결될 수 있고, 좌측의 외부전극단자(200)에 가까운 단부가 좌측의 외부전극단자(200)에 연결된 인출전극과 연결될 수 있다. For example, when the
이러한 연결 구조에 따라, 상기 외부전극단자(200)를 통해 입력되는 전류는 상기 인출전극(161,171)과 상기 C패턴전극(141)(또는 I패턴전극(151))의 접촉점에서 방향의 변화없이 흐를 수 있게 된다. According to this connection structure, a current input through the
물론, 이와 반대로 도 6과 같이 상기 인출전극(161,171)은, 인출전극(161,171)과 그 하층 또는 상층의 C패턴전극(또는 I패턴전극)의 접촉점에서 전류 흐름이 역방향이 되게 배치될 수도 있다.
Of course, as shown in FIG. 6, on the contrary, the drawing
본 발명과 같은 구조의 칩 인덕터는, 먼저, C패턴전극(141)이 형성된 자성시트(140)와 I패턴전극(151)이 형성된 자성시트(150)를 교대로 적층한 다음, 적층된 자성시트(140,150)를 가압,소성하고, 이를 통해 얻어진 적층체(100)의 양 측부에 외부전극단자(200)를 형성함으로써 완성할 수 있다. The chip inductor having the structure of the present invention is obtained by alternately laminating the
상기 제조 과정 중, x축 방향이나 y축 방향으로 자성시트간의 적층 얼라인먼트 에러가 발생하더라도, 본 발명의 칩 인덕터는 도 4a 및 도 4b에서 보듯이 코일 내부의 단면적 변화가 거의 없어 인덕턴스 용량 변화를 최소화할 수 있다. Even if a lamination alignment error occurs between the magnetic sheets in the x-axis direction or the y-axis direction during the above-described manufacturing process, the chip inductor of the present invention minimally changes the inductance capacity because there is almost no change in the sectional area inside the coil as shown in Figs. 4A and 4B can do.
한편, 이러한 적층 얼라인먼트 에러는 일면에 C패턴전극(141)과 I패턴전극(151)이 다수 인쇄된 자성시트를 이용한 제조 과정에서 쉽게 나타날 수 있으나, 본 발명의 칩 인덕터는 이러한 경우에도 적층 얼라인먼트 에러에 의한 코일 내부의 단면적 변화를 최소화할 수 있다. However, the chip inductor of the present invention can be fabricated using a magnetic sheet having a plurality of C-
C패턴전극(141)과 I패턴전극(151)이 일면에 다수 인쇄된 자성시트(110)를 이용한 본 발명의 칩 인덕터 제조방법을 살펴보면, 먼저, 다수 영역으로 구획된 자성시트의 각 영역에 C패턴전극(141) 또는 I패턴전극(151)을 형성하는 단계를 진행한다. 이에 앞서, 상기 자성시트(110)의 기 지정된 위치에 비아 홀(via hall)을 가공하고, 가공된 비아 홀 내부에 도전성 페이스트를 충진하여 비아(도 2의 142,152)를 형성할 수 있다. A method of manufacturing a chip inductor of the present invention using a
상기 C패턴전극(141) 또는 I패턴전극(151) 형성은 스크린 인쇄 등 공지된 기술을 이용할 수 있고, 이때, 상기 C패턴전극(141)과 I패턴전극(151)이 교대로 배치되게 형성한다. 즉, 상기 C패턴전극(141)과 I패턴전극(151)을 도 7a와 같이 x축 방향으로 교대로 배치되게 형성하거나, 도 7b와 같이 y축 방향으로 교대로 배치되게 형성할 수 있다. 또는, 도 7c와 같이, x축 및 y축 방향으로 상기 C패턴전극(141)과 I패턴전극(151)이 교대로 배치되게 형성할 수도 있다. The C-
그 다음, C패턴전극(141)과 I패턴전극(151)이 인쇄된 자성시트(110)를 다수 매 적층하는 단계를 진행한다. 이때, 상층 또는 하층의 자성시트를 일 영역만큼 이동시켜 적층하도록 한다. Then, a step of stacking a plurality of
도 8a 및 도 8b는 예를 들어, 두 매의 자성시트가 적층된 상태를 예시한 평면도이다. 여기서, 음영으로 표시된 자성시트(110a)는 상층에 위치하고, 무색으로 표시된 자성시트(110b)는 하층에 위치한다. 8A and 8B are plan views illustrating, for example, a state in which two magnetic sheets are stacked. Here, the shaded
도 8a를 참조하여 상기 적층 과정을 설명하면, 예를 들어, 도 7(c)와 같이 C패턴전극(141)과 I패턴전극(151)이 x축 및 y축 방향으로 교대로 배치된 자성시트를 사용하는 경우, 도 8(a)와 같이 상층 또는 하층의 자성시트(110a, 110b)를 x축 방향으로 일 영역만큼 이동시키거나, 도 8(b)와 같이 y축 방향으로 일 영역만큼 이동시켜 적층한다. 그리하면, 상층의 C패턴전극(141)(또는 상층의 I패턴전극(151))과 하층의 I패턴전극(151)(또는 하층의 C패턴전극(141))이 서로 정렬되어 비아를 통해 연결된다. 8A, the
마찬가지로, 도 7(a)와 같이 C패턴전극(141)과 I패턴전극(151)이 x축 방향으로 교대로 배치된 자성시트를 사용하는 경우에는 상층 또는 하층의 자성시트를 x축 방향으로 일 영역만큼 이동시켜 적층하면 되고, 도 7(b)와 같이, C패턴전극(141)과 I패턴전극(151)이 y축 방향으로 교대로 배치된 자성시트를 사용하는 경우에는 상층 또는 자성시트를 y축 방향으로 일 영역만큼 이동시켜 적층하면 된다. Similarly, in the case of using the magnetic sheet in which the C-
이와 같이, 일면에 다수의 C패턴전극(141)과 I패턴전극(151)이 교대로 배치된 자성시트(110)를 사용하는 경우, 적층 과정에서 상층 또는 하층의 자성시트를 이동시켜야 하고, 그 과정에서 적층 얼라인먼트 에러가 발생할 가능성이 높다. 그러나 본 발명의 칩 인덕터는 이러한 적층 얼라인먼트 에러가 발생하더라도 도 4a 및 도 4b에서 보듯이 코일 내부의 단면적 변화가 거의 없어 인덕턴스 용량 변화를 최소화할 수 있다. When the
다수의 자성시트가 적층되면 이를 가압,소성한 다음, 절단 공정을 통해 각 영역의 적층체를 개별화하고, 마지막으로, 개별화된 적층체의 양 측부에 외부전극단자를 형성함으로써 본 발명의 칩 인덕터를 최종 완성할 수 있다. When a plurality of magnetic sheets are laminated, they are pressurized and fired, individual layers of the respective regions are cut through a cutting process, and finally, external electrode terminals are formed on both sides of the individual laminated body, It can be finally completed.
한편, 일면에 동종의 패턴전극가 다수 형성된 자성시트를 사용하여 본 발명의 칩 인덕터를 제조할 수도 있다. On the other hand, the chip inductor of the present invention can also be manufactured by using a magnetic sheet having a plurality of pattern electrodes of the same kind on one surface.
이를 구체적으로 살펴보면, 먼저, 도 9a과 같이 다수 영역으로 구획된 제1 자성시트(120)의 각 영역에 C패턴전극을 형성하고, 도 9b와 같이 다수 영역으로 구획된 제2 자성시트(130)의 각 영역에 I패턴전극을 형성한다. 9A, C patterned electrodes are formed on respective regions of the first
그 다음, 도 10과 같이, 상기 제1 자성시트(120)와 제2 자성시트(130)를 교대로 적층한다. 이때에는 도 8a,8b와 달리 별도의 이동 작업이 필요 없고, 이에 따라 적층 얼라인먼트 에러의 발생 가능성은 낮다. 그러나 가능성이 낮을 뿐이지 적층 과정에서 언제든지 발생할 수 있고, 본 발명의 칩 인덕터는, 이처럼 낮은 확률로 얼라인먼트 에러가 발생하더라도 도 4a 및 도 4b에서 보듯이 코일 내부의 단면적 변화가 거의 없어 인덕턴스 용량 변화를 최소화할 수 있다. Next, as shown in FIG. 10, the first
이처럼 다수의 제1 자성시트(120)와 제2 자성시트(130)가 적층되면, 이를 가압,소성 후 절단 공정을 통해 각 영역의 적층체를 개별화하고, 마지막으로, 개별화된 적층체의 양 측부에 외부전극단자를 형성함으로써 본 발명의 칩 인덕터를 최종 완성할 수 있다.
When a plurality of the first
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
The foregoing detailed description is illustrative of the present invention. It is also to be understood that the foregoing is illustrative and explanatory of preferred embodiments of the invention only, and that the invention may be used in various other combinations, modifications and environments. That is, it is possible to make changes or modifications within the scope of the concept of the invention disclosed in this specification, the disclosure and the equivalents of the disclosure and / or the scope of the art or knowledge of the present invention. The foregoing embodiments are intended to illustrate the best mode contemplated for carrying out the invention and are not intended to limit the scope of the present invention to other modes of operation known in the art for utilizing other inventions such as the present invention, Various changes are possible. Accordingly, the foregoing description of the invention is not intended to limit the invention to the precise embodiments disclosed. It is also to be understood that the appended claims are intended to cover such other embodiments.
100 : 적층체
110, 120, 130, 140, 150, 160, 170 : 자성시트
141 : C패턴전극
142, 152 : 비아
151 : I패턴전극
161, 171 : 인출전극
200 : 외부전극단자100:
110, 120, 130, 140, 150, 160, 170: magnetic sheet
141: C pattern electrode
142, 152: Via
151: I pattern electrode
161, 171:
200: external electrode terminal
Claims (20)
상기 자성시트를 관통하고 상기 C패턴전극과 I패턴전극을 연결하는 비아; 및
상기 적층체의 양 측부에 구비된 외부전극단자;를 포함하는, 칩 인덕터.
A laminated body in which a magnetic sheet on which C-pattern electrodes are formed and a magnetic sheet on which I-pattern electrodes are formed are alternately laminated;
A via penetrating the magnetic sheet and connecting the C-pattern electrode and the I-pattern electrode; And
And external electrode terminals provided on both sides of the stacked body.
상기 비아는, 상기 C패턴전극이 형성된 자성시트에 형성되어 상기 C패턴전극의 일단과 I패턴전극의 일단을 연결하는 제1 비아와, 상기 I패턴전극이 형성된 자성시트에 형성되어 상기 I패턴전극과 C패턴전극의 타단을 연결하는 제2 비아로 구성되는, 칩 인덕터.
The method according to claim 1,
The VIA includes a first via formed on a magnetic sheet having the C-patterned electrode and connecting one end of the C-patterned electrode to one end of the I-patterned electrode, and a second via formed on the I- And a second via connecting the other end of the C-pattern electrode.
상기 C패턴전극의 패턴라인은 원형, 타원형, 사각형인, 칩 인덕터.
The method according to claim 1,
Wherein the pattern line of the C-pattern electrode is a circle, an ellipse, or a square.
상기 C패턴전극의 양 단부 사이의 갭 간격은 5㎛ 내지 100㎛인, 칩 인덕터.
The method according to claim 1,
And a gap distance between both ends of the C-pattern electrode is 5 占 퐉 to 100 占 퐉.
상기 I패턴전극의 길이는 상기 C패턴전극의 양 단부 사이의 갭 간격보다 큰, 칩 인덕터.
5. The method of claim 4,
Wherein a length of the I-pattern electrode is larger than a gap distance between both ends of the C-pattern electrode.
상기 C패턴전극의 양 단부 사이의 갭 간격과, 상기 I패턴전극의 길이의 비는 1.1 내지 1.3인, 칩 인덕터.
6. The method of claim 5,
Wherein a ratio of a gap distance between both ends of the C-pattern electrode to a length of the I-pattern electrode is 1.1 to 1.3.
상기 자성시트를 가상의 사분면으로 구분하였을 시, 상기 C패턴전극의 양 단부 사이의 갭은 어느 한 분면에 배치되거나 연속하는 두 개의 분면에 걸치도록 배치되는, 칩 인덕터.
The method according to claim 1,
Wherein a gap between both ends of the C-pattern electrode is disposed on one of the two divided surfaces or on two consecutive divided surfaces when the magnetic sheet is divided into virtual quadrants.
상기 C패턴전극의 양 단부 사이의 갭은 상기 C패턴전극의 장축에 위치하는, 칩 인덕터.
The method according to claim 1,
And a gap between both ends of the C-pattern electrode is located at a long axis of the C-pattern electrode.
상기 적층체의 최상층 및 최하층에는 인출전극이 형성된 자성시트가 더 구비되되, 상기 최상층의 자성시트에 형성된 인출전극의 일단은 좌측(또는 우측)의 외부전극단자와 연결되고 타단은 그 하층의 C패턴전극 또는 I패턴전극과 연결되며, 상기 최하층의 자성시트에 형성된 인출전극의 일단은 우측(또는 좌측)의 외부전극단자와 연결되고 타단은 그 상층의 C패턴전극 또는 I패턴전극과 연결되는, 칩 인덕터.
The method according to claim 1,
One end of the lead electrode formed on the magnetic sheet of the uppermost layer is connected to the external electrode terminal on the left side (or right side), and the other end is connected to the C electrode on the lower layer of the magnetic sheet having the lead electrode formed on the uppermost layer and the lowermost layer of the laminate, (Or left) external electrode terminal, and the other end is connected to a C-pattern electrode or an I-pattern electrode on the upper layer, and the other end of the lead- Inductor.
상기 인출전극은, 인출전극과 그 하층 또는 상층의 C패턴전극 또는 I패턴전극의 접촉점에서 전류 흐름이 순방향이 되게 배치되는, 칩 인덕터.
10. The method of claim 9,
Wherein the drawing electrode is disposed such that current flows forward at a contact point between the drawing electrode and the C pattern electrode or the I pattern electrode in the lower layer or the upper layer.
적층된 자성시트를 가압,소성하는 단계; 및
상기 가압,소성 단계를 통해 얻어진 적층체의 양 측부에 외부전극단자를 형성하는 단계;를 포함하는, 칩 인덕터 제조 방법.
A step of alternately laminating a magnetic sheet on which C-pattern electrodes are formed and a magnetic sheet on which I-pattern electrodes are formed;
Pressing and firing the laminated magnetic sheet; And
And forming external electrode terminals on both sides of the laminate obtained through the pressing and firing steps.
상기 자성시트를 다수 매 적층하되, 상층의 C패턴전극(또는 상층의 I패턴전극)과 하층의 I패턴전극(또는 하층의 C패턴전극)이 정렬되도록 상층 또는 하층의 자성시트를 이동시켜 적층하는 단계;
상기 적층된 자성시트를 가압,소성 후 절단 공정을 통해 각 영역의 적층체를 개별화하는 단계; 및
상기 개별화된 적층체의 양 측부에 외부전극단자를 형성하는 단계;를 포함하는, 칩 인덕터 제조 방법.
Forming a C pattern electrode or I pattern electrode on each region of the magnetic sheet partitioned into a plurality of regions such that the C pattern electrode and the I pattern electrode are alternately arranged;
A magnetic sheet of the upper layer or the lower layer is moved and stacked so that a plurality of the magnetic sheets are stacked and the C pattern electrode of the upper layer (or the I pattern electrode of the upper layer) and the I pattern electrode of the lower layer (or the C pattern electrode of the lower layer) step;
Individualizing the stacked layers in the respective regions through a cutting process after pressing and sintering the stacked magnetic sheets; And
And forming external electrode terminals on both sides of the individual laminated body.
상기 자성시트에 C패턴전극 또는 I패턴전극을 형성하기에 앞서, 상기 자성시트의 기 지정된 위치에 비아를 형성하는, 칩 인덕터 제조 방법.
13. The method of claim 12,
Wherein a via is formed at a predetermined position of the magnetic sheet before the C-pattern electrode or the I-pattern electrode is formed on the magnetic sheet.
상기 자성시트에 C패턴전극과 I패턴전극을 형성하는 단계에서, 상기 C패턴전극과 I패턴전극이 x축 방향으로 교대로 배치되게 형성하는, 칩 인덕터 제조 방법.
13. The method of claim 12,
Wherein the C-pattern electrode and the I-pattern electrode are alternately arranged in the x-axis direction in the step of forming the C-pattern electrode and the I-pattern electrode on the magnetic sheet.
상기 자성시트를 적층하는 단계에서, 상층 또는 하층의 자성시트를 x축 방향으로 일 영역만큼 이동시켜 적층하는, 칩 인덕터 제조 방법.
15. The method of claim 14,
And the magnetic sheet in the upper layer or the lower layer is moved by one region in the x-axis direction and laminated in the step of laminating the magnetic sheets.
상기 자성시트에 C패턴전극과 I패턴전극을 형성하는 단계에서, 상기 C패턴전극과 I패턴전극이 y축 방향으로 교대로 배치되게 형성하는, 칩 인덕터 제조 방법.
13. The method of claim 12,
Wherein the C pattern electrode and the I pattern electrode are alternately arranged in the y axis direction in the step of forming the C pattern electrode and the I pattern electrode on the magnetic sheet.
상기 자성시트를 적층하는 단계에서, 상층 또는 하층의 자성시트를 y축 방향으로 일 영역만큼 이동시켜 적층하는, 칩 인덕터 제조 방법.
17. The method of claim 16,
Wherein the step of laminating the magnetic sheets comprises moving the magnetic sheets of the upper layer or the lower layer by one region in the y-axis direction and stacking them.
상기 자성시트에 C패턴전극과 I패턴전극을 형성하는 단계에서, 상기 C패턴전극과 I패턴전극이 x축 및 y축 방향으로 교대로 배치되게 형성하는, 칩 인덕터 제조 방법.
13. The method of claim 12,
Wherein the C pattern electrode and the I pattern electrode are alternately arranged in the x axis direction and the y axis direction in the step of forming the C pattern electrode and the I pattern electrode on the magnetic sheet.
상기 자성시트를 적층하는 단계에서, 상층 또는 하층의 자성시트를 x축 및 y축 방향으로 각각 일 영역만큼 이동시켜 적층하는, 칩 인덕터 제조 방법.
19. The method of claim 18,
And the magnetic sheet in the upper layer or the lower layer is moved by one region in the x-axis direction and the y-axis direction, respectively, and laminated in the step of laminating the magnetic sheets.
상기 제1 자성시트와 제2 자성시트를 교대로 적층하는 단계;
상기 적층된 자성시트를 가압,소성 후 절단 공정을 통해 각 영역의 적층체를 개별화하는 단계; 및
상기 개별화된 적층체의 양 측부에 외부전극단자를 형성하는 단계;를 포함하는, 칩 인덕터 제조 방법.Forming a C-patterned electrode in each region of the first magnetic sheet partitioned by the plurality of regions and forming an I-patterned electrode in each region of the second magnetic sheet partitioned by the plurality of regions;
Alternately stacking the first magnetic sheet and the second magnetic sheet;
Individualizing the stacked layers in the respective regions through a cutting process after pressing and sintering the stacked magnetic sheets; And
And forming external electrode terminals on both sides of the individual laminated body.
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