KR101963267B1 - Multi-layered inductor and board for mounting the same - Google Patents
Multi-layered inductor and board for mounting the same Download PDFInfo
- Publication number
- KR101963267B1 KR101963267B1 KR1020130135030A KR20130135030A KR101963267B1 KR 101963267 B1 KR101963267 B1 KR 101963267B1 KR 1020130135030 A KR1020130135030 A KR 1020130135030A KR 20130135030 A KR20130135030 A KR 20130135030A KR 101963267 B1 KR101963267 B1 KR 101963267B1
- Authority
- KR
- South Korea
- Prior art keywords
- coil
- thickness
- coil part
- gap
- coil portion
- Prior art date
Links
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 239000000696 magnetic material Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 6
- 230000000694 effects Effects 0.000 description 7
- 238000003475 lamination Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000003985 ceramic capacitor Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 229910017518 Cu Zn Inorganic materials 0.000 description 1
- 229910017752 Cu-Zn Inorganic materials 0.000 description 1
- 229910017943 Cu—Zn Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910009369 Zn Mg Inorganic materials 0.000 description 1
- 229910007573 Zn-Mg Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F17/0013—Printed inductances with stacked layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
본 발명은 복수의 자성체층이 적층된 본체; 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부; 및 상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극;을 포함하며, 상기 코일부는 복수의 자성체층으로 형성된 갭부와 상기 갭부 하부에 형성된 제1 코일부와 상부에 형성된 제2 코일부를 포함하며, 상기 제1 코일부의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족하는 적층 인덕터를 제공한다.The present invention relates to a magnetic recording medium comprising a main body in which a plurality of magnetic material layers are stacked; A coil portion having a plurality of conductor patterns and a plurality of conductive vias formed in the plurality of magnetic layers; And first and second external electrodes formed on an outer surface of the main body and connected to both ends of the coil portion, respectively, wherein the coil portion includes a gap portion formed of a plurality of magnetic material layers, a first coil portion formed below the gap portion, Wherein the thickness of the first coil part is AT1, the thickness of the gap part is GT, and the thickness of the second coil part is AT2, GTx3? AT1 or GTx3? AT2. ≪ / RTI >
Description
본 발명은 적층 인덕터 및 그 실장기판에 관한 것이다.The present invention relates to a laminated inductor and a mounting substrate therefor.
적층 칩소자 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈를 제거하는 대표적인 수동소자이다. An inductor, which is one of the multilayer chip elements, is a typical passive element for removing noise by forming an electronic circuit together with a resistor and a capacitor.
적층 칩 타입의 인덕터는 자성체 또는 유전체에 코일을 형성하도록 도전 패턴을 인쇄한 후 적층하여 제조될 수 있다. 이와 같은 적층 칩 인덕터는 도전 패턴이 형성된 자성체 층을 다수 적층한 구조를 가지며, 상기 적층 칩 인덕터 내의 내부 도전 패턴은 칩 내에서 코일 구조를 형성하기 위해 각 자성체층에 형성된 비아 전극에 의해 순차적으로 접속되어 목표하는 인덕턴스 및 임피던스 등의 특성을 구현한다. The inductor of the multilayer chip type may be manufactured by printing a conductive pattern so as to form a coil on a magnetic material or a dielectric and then stacking the same. The multilayer chip inductor has a structure in which a plurality of magnetic body layers having conductive patterns formed thereon are stacked. The internal conductive pattern in the multilayer chip inductor is sequentially connected to via-electrodes formed in the respective magnetic body layers in order to form a coil structure in the chip Thereby realizing characteristics such as a target inductance and impedance.
한편, 최근 전자기기가 경박단소화 되는 경향에 따라, 파워 인덕터(Power Inductor) 구조의 단순화에 대한 요구가 높아지고 있다. 특히, 우수한 성능을 제공하면서, 소형화 가능한 인덕터에 대한 사용자 요구가 높은 상황이다.On the other hand, as electronic devices have recently become thinner and thinner, there has been a growing demand for simplification of a power inductor structure. Particularly, there is a high demand of users for a miniaturizable inductor while providing excellent performance.
본 발명은 적층 인덕터 및 그 실장기판에 관한 것이다.The present invention relates to a laminated inductor and a mounting substrate therefor.
본 발명의 제1 실시형태는, 복수의 자성체층이 적층된 본체; 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부; 상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극; 및 상기 코일부는 복수의 자성체층으로 형성된 갭부와 상기 갭부 하부에 형성된 제1 코일부와 상부에 형성된 제2 코일부를 포함하며, 상기 제1 코일부의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족하는 적층 인덕터를 제공한다.
A first embodiment of the present invention is a magnetic head comprising: a main body in which a plurality of magnetic material layers are stacked; A coil portion having a plurality of conductor patterns and a plurality of conductive vias formed in the plurality of magnetic layers; First and second external electrodes formed on an outer surface of the body and connected to both ends of the coil portion, respectively; And the coil portion includes a gap portion formed of a plurality of magnetic material layers, a first coil portion formed on the lower portion of the gap portion, and a second coil portion formed on the upper portion, wherein the thickness of the first coil portion is AT1, the thickness of the gap portion is GT, And the thickness of the second coil portion is AT2, GT x 3? AT1 or GT x 3? AT2 is satisfied.
본 발명의 일 실시 예에서, 상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족할 수 있다.
In one embodiment of the present invention, the thickness AT1 of the first coil part, the thickness GT of the gap part, and the thickness AT2 of the second coil part satisfy the relationship of GTx3? AT1 and GTx3? AT2 Can be satisfied.
본 발명의 일 실시 예에서, 상기 제1 코일부의 두께(AT1)는 상기 제2 코일부의 두께(AT2) 이상일 수 있다.
In one embodiment of the present invention, the thickness AT1 of the first coil part may be equal to or greater than the thickness AT2 of the second coil part.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치할 수 있다.
In one embodiment of the present invention, the center core of the first coil part and the second coil part may be located at the same place in the lamination direction of the main body.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 회전 방향은 동일할 수 있다.
In one embodiment of the present invention, the rotation direction of the first coil part and the second coil part may be the same.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 회전 방향은 반대일 수 있다.
In an embodiment of the present invention, the direction of rotation of the first coil part and the second coil part may be reversed.
본 발명의 일 실시 예에서, 상기 제1 코일부를 포함하는 제1 인덕터부와 상기 제2 코일부를 포함하는 제2 인덕터부는 직렬 연결될 수 있다.
In an embodiment of the present invention, the first inductor unit including the first coil unit and the second inductor unit including the second coil unit may be connected in series.
본 발명의 제2 실시형태는, 복수의 자성체층이 적층된 본체; 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부; 상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극; 및 상기 코일부는 복수의 자성체층으로 형성된 갭부와 상기 갭부 하부에 형성된 제1 코일부와 상부에 형성된 제2 코일부를 포함하며, 상기 본체의 길이-두께 방향 단면에 있어서, 상기 제1 코일부의 패턴 사이 간격을 B1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 패턴 사이 간격을 B2라 하면, GT×3 ≥ B1 또는 GT×3 ≥ B2를 만족하는 적층 인덕터를 제공한다.
A second embodiment of the present invention is a magnetic head comprising: a main body in which a plurality of magnetic material layers are stacked; A coil portion having a plurality of conductor patterns and a plurality of conductive vias formed in the plurality of magnetic layers; First and second external electrodes formed on an outer surface of the body and connected to both ends of the coil portion, respectively; And the coil portion includes a gap portion formed of a plurality of magnetic material layers, a first coil portion formed at a lower portion of the gap portion, and a second coil portion formed at an upper portion of the gap portion, The thickness of the gap portion is denoted by B1, the thickness of the gap portion is denoted by GT, and the interval between the patterns of the second coil portion is denoted by B2, GT x 3? B1 or GT x 3? B2.
본 발명의 일 실시 예에서, 상기 제1 코일부의 패턴 사이 간격(B1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 패턴 사이 간격(B2)은 GT×3 ≥ B1 및 GT×3 ≥ B2를 만족할 수 있다.
In an embodiment of the present invention, the interval (B1) between the patterns of the first coil part, the thickness of the gap part (GT) and the interval B2 between the patterns of the second coil part satisfy GT X 3 > 3 & cir & B2.
본 발명의 일 실시 예에서, 상기 제1 코일부의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족할 수 있다.
In one embodiment of the present invention, when the thickness of the first coil part is AT1, the thickness of the gap part is GT, and the thickness of the second coil part is AT2, GT3? AT1 or GT3? AT2 .
본 발명의 일 실시 예에서, 상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족할 수 있다.
In one embodiment of the present invention, the thickness AT1 of the first coil part, the thickness GT of the gap part, and the thickness AT2 of the second coil part satisfy the relationship of GTx3? AT1 and GTx3? AT2 Can be satisfied.
본 발명의 일 실시 예에서, 상기 제1 코일부의 두께(AT1)는 상기 제2 코일부의 두께(AT2) 이상일 수 있다.
In one embodiment of the present invention, the thickness AT1 of the first coil part may be equal to or greater than the thickness AT2 of the second coil part.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치할 수 있다.
In one embodiment of the present invention, the center core of the first coil part and the second coil part may be located at the same place in the lamination direction of the main body.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 회전 방향은 동일할 수 있다.
In one embodiment of the present invention, the rotation direction of the first coil part and the second coil part may be the same.
본 발명의 일 실시 예에서, 상기 제1 코일부와 상기 제2 코일부의 회전 방향은 반대일 수 있다.
In an embodiment of the present invention, the direction of rotation of the first coil part and the second coil part may be reversed.
본 발명의 일 실시 예에서, 상기 제1 코일부를 포함하는 제1 인덕터부와 상기 제2 코일부를 포함하는 제2 인덕터부는 직렬 연결될 수 있다.
In an embodiment of the present invention, the first inductor unit including the first coil unit and the second inductor unit including the second coil unit may be connected in series.
본 발명의 또 다른 실시형태는, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
Another embodiment of the present invention is a printed circuit board comprising: a printed circuit board having first and second electrode pads on the top; And a multilayer ceramic capacitor provided on the printed circuit board.
본 발명에 따른 적층형 칩소자는 2개 이상의 인덕터부를 가지며 각각의 값을 제어할 수 있다. The stacked chip element according to the present invention has two or more inductor portions and can control the respective values.
이로 인하여, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 다양한 주파수대의 노이즈를 제거할 수 있다.
Accordingly, the impedance can be easily reduced and adjusted in a wider frequency range than the conventional structure, and noise in various frequency bands can be removed.
도 1은 본 발명의 제1 실시형태에 따른 적층 인덕터의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 인덕터 구조를 설명하기 위한 분해 사시도이다.
도 4는 본 발명의 제2 실시형태에 따른 적층 인덕터의 사시도이다.
도 5는 도 4의 B-B' 단면도이다.
도 6은 도 4에 도시된 적층 인덕터 구조를 설명하기 위한 분해 사시도이다.
도 7은 도 1의 적층 인덕터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 8은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.1 is a perspective view of a multilayer inductor according to a first embodiment of the present invention.
2 is a cross-sectional view taken along line AA 'of FIG.
3 is an exploded perspective view for explaining the laminated inductor structure shown in FIG.
4 is a perspective view of a laminated inductor according to a second embodiment of the present invention.
5 is a cross-sectional view taken along line BB 'of FIG.
6 is an exploded perspective view for explaining the laminated inductor structure shown in FIG.
7 is a perspective view showing a state in which the laminated inductor of FIG. 1 is mounted on a printed circuit board.
8 is a graph comparing impedances of an embodiment of the present invention and a comparative example.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
In order to clearly illustrate the embodiments of the present invention, when the directions of the hexahedron are defined, L, W, and T shown in the drawings indicate the longitudinal direction, the width direction, and the thickness direction, respectively. Here, the thickness direction can be used in the same concept as the lamination direction in which the dielectric layers are laminated.
적층 인덕터Laminated inductor
본 발명의 일 실시형태에 따른 적층 인덕터는 자성체 층 상에 도체 패턴이 형성되는 칩 인덕터(chip inductor), 파워 인덕터(power inductor), 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다. The multilayer inductor according to one embodiment of the present invention is suitably used as a chip inductor, a power inductor, a chip bead, a chip filter, or the like in which a conductor pattern is formed on a magnetic layer .
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 제1 실시형태에 따른 적층 인덕터의 사시도이다.1 is a perspective view of a multilayer inductor according to a first embodiment of the present invention.
도 2는 도 1의 A-A' 단면도이다.2 is a cross-sectional view taken along the line A-A 'in Fig.
도 3은 도 1에 도시된 적층 인덕터 구조를 설명하기 위한 분해 사시도이다.
3 is an exploded perspective view for explaining the laminated inductor structure shown in FIG.
도 1 내지 도 3을 참조하면, 적층 인덕터(10)는 자성체층으로 이루어진 본체(11)와 상기 본체(11)의 서로 반대되는 양면에 형성된 제1 및 제2 외부전극(31,32)을 갖는 적층 인덕터(10)가 도시되어 있다.
1 to 3, the laminated
상기 적층 인덕터의 본체(11)는 도 2에 도시된 바와 같이, 복수의 자성체층(11a-11k)이 적층되어 이루어진다. 상기 커버층(11a,11k)은 필요한 두께에 따라 각각 복수의 층으로 구성될 수 있다.
As shown in FIG. 2, the
본 실시형태에서, 복수의 자성체층 중 커버층과 같은 일부(11a,11g,11k)를 제외한 자성체층(11b-11f, 11h-11j)에는 도체 패턴(12a-12h)과 도전성 비아(v)가 형성된다. In the present embodiment, the
각 도체 패턴(12a-12h)은 도전성 비아(v)에 의해 접속되어 중첩된 위치에서 주회하는 코일부(12)를 형성한다. Each of the
상기 코일부(12)의 양단(I,O)은 각각 제1 및 제2 외부전극(31,32)에 연결될 수 있도록 인출된 형태를 갖는다.
Both ends I and O of the
한편, 후술하는 바와 같이 상기 코일부(12)는 복수의 자성체층(11g)으로 형성된 갭부(G)와 상기 갭부(G) 하부에 형성된 제1 코일부(L1)와 상부에 형성된 제2 코일부(L2)를 포함할 수 있다.
As will be described later, the
상기 본체(11)는 자성체 그린시트 상에 도체 패턴(12a-12h)을 인쇄하고, 상기 도체 패턴(12a-12h)이 형성된 자성체 그린시트를 적층한 후 소결하여 제조될 수 있다.
The
상기 본체(11)는 육면체 형상일 수 있다. 자성체 그린 시트를 적층한 후 칩 형상으로 소결할 때, 세라믹 분말의 소결 수축으로 인하여 상기 본체(11)의 외관은 완전한 직선을 가진 육면체 형상이 아닐 수 있다. 다만, 상기 본체(11)는 실질적으로 육면체 형상을 가진 것으로 볼 수 있다.
The
도 1의 제1 실시형태는 길이 방향이 폭이나 두께 방향보다 큰 직육면체 형상을 가진 적층 인덕터(10)이다.
The first embodiment of Fig. 1 is a
한편, 본 발명의 제1 실시형태에 따른 적층 인덕터(10)의 사이즈는 외부 전극(31, 32)을 포함하여, 길이 및 폭이 각각 2.5±0.1mm 및 2.0±0.1mm(2520 사이즈)의 범위를 가질 수 있으며, 2520 사이즈 이하 또는 2520 사이즈 이상으로 형성될 수도 있다.
On the other hand, the size of the
상기 자성체 층(11a-11k)은 Ni-Cu-Zn계, Ni-Cu-Zn-Mg계, Mn-Zn계 페라이트계 재료를 이용할 수 있으나, 반드시 이에 제한되는 것은 아니다.
The magnetic material layers 11a-11k may be Ni-Cu-Zn-based, Ni-Cu-Zn-Mg-based or Mn-Zn-based ferrite-based materials.
한편, 상기 도체 패턴(12a-12h)은 은(Ag)을 주성분으로 하는 도전 페이스트를 소정 두께로 인쇄하여 형성될 수 있다. 상기 도체 패턴(12a-12h)은 길이 방향 양 단부에 형성되는 제1 및 제2 외부 전극(31, 32)에 전기적으로 연결될 수 있다.
Meanwhile, the
상기 제1 및 제2 외부 전극(31, 32)은 상기 본체(11)의 길이 방향 양 단부에 형성되며, Cu, Ni, Sn, Ag 및 Pd 중에서 선택한 합금을 전기 도금하여 형성될 수 있으며, 재료는 특별히 이들로 제한되는 것은 아니다. The first and second
또한, 상기 제1 및 제2 외부 전극(31, 32)을 형성하는 방법도 도금에 한정되는 것은 아니며, 도전성 페이스트를 도포하여 형성할 수 있음은 물론이다.
In addition, the method of forming the first and second
상기 도체 패턴(12a-12h)은 상기 제1 및 제2 외부 전극(31, 32)과 전기적으로 접속되는 리드를 구비할 수 있다.
The
본 발명의 제1 실시형태에 따르면, 하나의 자성체층(11b) 상의 도체 패턴(12a)은 길이 방향의 도체 패턴과 폭 방향 도체 패턴을 포함한다. 상기 도체 패턴(12a)은 상부에 배치되는 다른 하나의 자성체층(11c) 상의 도체 패턴(12b)과 자성체 층(11c)에 형성되는 비아 전극으로 전기적으로 연결되어, 적층 방향으로 코일 패턴을 형성한다.
According to the first embodiment of the present invention, the
본 제1 실시형태의 코일 패턴은 모두 6.5회의 턴 수를 가지지만, 이에 한정되는 것은 아니다. 코일 패턴이 6.5회의 턴 수를 가지기 위해, 커버층을 이루는 상부 및 하부의 자성체 층(11a, 11k) 사이에 도체 패턴(12a~12h)이 형성된 자성체층(11b~11j)이 배치될 수 있다.
The coil patterns of the first embodiment all have 6.5 turns, but are not limited thereto. The magnetic substance layers 11b to 11j having the
도 2는 도 1의 적층 인덕터를 길이 방향(L) 및 두께 방향(T)으로 절단한 A-A' 단면도이다.
FIG. 2 is a cross-sectional view taken along line AA 'of the laminated inductor of FIG. 1 cut along the longitudinal direction L and the thickness direction T. FIG.
도 2를 참조하면, 상기 코일부(12)는 복수의 자성체층(11g)으로 형성된 갭부(G)와 상기 갭부(G) 하부에 형성된 제1 코일부(L1)와 상부에 형성된 제2 코일부(L2)를 포함할 수 있다.
2, the
본 발명의 제1 실시형태에서 상기 제1 코일부(L1)는 제1 인덕터를 구성할 수 있으며, 상기 제2 코일부(L2)는 제2 인덕터를 구성할 수 있다.
In the first embodiment of the present invention, the first coil part L1 may constitute a first inductor, and the second coil part L2 may constitute a second inductor.
상기 제1 코일부(L1)를 포함하는 제1 인덕터부와 상기 제2 코일부(L2)를 포함하는 제2 인덕터부는 직렬 연결될 수 있다.
The first inductor unit including the first coil unit L1 and the second inductor unit including the second coil unit L2 may be connected in series.
상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 중심 코어는 상기 본체(11)의 적층 방향에서 동일한 곳에 위치할 수 있으나, 반드시 이에 제한되는 것은 아니다.
The central cores of the first coil part L1 and the second coil part L2 may be located at the same position in the stacking direction of the
상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 중심 코어는 상기 도체 패턴(12a~12h)이 형성된 상기 자성체층(11b~11f, 11h~11j)을 적층한 경우 도체 패턴 내측의 자성체층 영역 중 중심부 영역을 의미할 수 있다.
The central cores of the first coil part L1 and the second coil part L2 are formed so as to be located on the inner side of the
또는, 상기 본체(11)의 길이-두께(L-T) 방향에서 상기 코일부의 중심축 영역을 의미할 수도 있다.
Alternatively, it may mean the central axis region of the coil section in the length-thickness LT direction of the
상기 제1 코일부(L1)의 두께를 AT1, 상기 갭부(G)의 두께를 GT 및 상기 제2 코일부(L2)의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족할 수 있다.
If the thickness of the first coil part L1 is AT1, the thickness of the gap part GT is GT and the thickness of the second coil part L2 is AT2, then GTx3? AT1 or GTx3? AT2 Can be satisfied.
상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)가 GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족하도록 조절함으로써, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 다양한 주파수대의 노이즈를 제거할 수 있다.
By adjusting the thickness (AT1) of the first coil portion, the thickness (GT) of the gap portion and the thickness (AT2) of the second coil portion to satisfy GT x 3? AT1 or GT x 3? AT2, The impedance can be easily reduced and adjusted in a wider frequency range, and noise in various frequency bands can be removed.
상기 갭부의 두께(GT)의 3배 값이 상기 제1 코일부의 두께(AT1) 또는 상기 제2 코일부의 두께(AT2) 미만일 경우에는 임피던스 (Impedance)의 저감의 효과가 없어 보다 넓은 주파수 영역에서 노이즈 제거 효과가 낮을 수 있다.
If the thickness of the gap portion GT is three times the thickness AT1 of the first coil portion or the thickness AT2 of the second coil portion, there is no effect of reducing the impedance, The noise removal effect may be low.
더 나아가, 상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족함으로써, 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 다양한 주파수대의 노이즈 제거 효과가 보다 우수할 수 있다.
Further, the thickness AT1 of the first coil part, the thickness GT of the gap part, and the thickness AT2 of the second coil part satisfy GT3? AT1 and GT3? AT2, The impedance can be reduced in the frequency domain and the noise canceling effect in various frequency bands can be more excellent.
본 발명의 제1 실시형태에서, 상기 제1 코일부(L1)의 두께(AT1)는 상기 제2 코일부(L2)의 두께(AT2) 이상일 수 있으나, 반드시 이에 제한되는 것은 아니며 다양한 형태가 가능하다.
In the first embodiment of the present invention, the thickness AT1 of the first coil part L1 may be equal to or greater than the thickness AT2 of the second coil part L2, but the present invention is not limited thereto. Do.
본 발명의 제1 실시형태에서, 상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 회전 방향은 동일할 수 있으며, 한편 상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 회전 방향은 반대일 수도 있다.
In the first embodiment of the present invention, the first coil part (L1) and the second coil part (L2) may have the same rotational direction, and the first coil part (L1) and the second coil part The direction of rotation of the rotor L2 may be reversed.
상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 회전 방향이 반대인 경우에는 자속 방향이 서로 반대로 형성되어 상호 인덕턴스로 인한 전류의 발생을 막을 수 있다.
When the first coil part L1 and the second coil part L2 are opposite in direction of rotation, the directions of the magnetic fluxes are opposite to each other, so that the generation of current due to mutual inductance can be prevented.
도 4는 본 발명의 제2 실시형태에 따른 적층 인덕터의 사시도이다.4 is a perspective view of a laminated inductor according to a second embodiment of the present invention.
도 5는 도 4의 B-B' 단면도이다.5 is a cross-sectional view taken along the line B-B 'in Fig.
도 6은 도 4에 도시된 적층 인덕터 구조를 설명하기 위한 분해 사시도이다.
6 is an exploded perspective view for explaining the laminated inductor structure shown in FIG.
도 4 내지 도 6을 참조하면, 본 발명의 제2 실시형태에 따른 적층 인덕터(100)는 복수의 자성체층(111a~111k)이 적층된 본체(111); 상기 복수의 자성체층에 형성된 복수의 도체 패턴(112a~112h)과 복수의 도전성 비아(v)를 갖는 코일부(112); 상기 본체(111)의 외부면에 형성되어 상기 코일부(112)의 양단에 각각 연결된 제1 및 제2 외부전극(131, 132); 및 상기 코일부(112)는 복수의 자성체층(111g)으로 형성된 갭부(G)와 상기 갭부(G) 하부에 형성된 제1 코일부(L1)와 상부에 형성된 제2 코일부(L2)를 포함하며, 상기 본체(11)의 길이-두께 방향 단면에 있어서, 상기 제1 코일부(L1)의 패턴 사이 간격을 B1, 상기 갭부(G)의 두께를 GT 및 상기 제2 코일부(L2)의 패턴 사이 간격을 B2라 하면, GT×3 ≥ B1 또는 GT×3 ≥ B2를 만족할 수 있다.
4 to 6, a
본 발명의 제2 실시형태에 따르면, 상기와 같이 제1 코일부(L1)의 패턴 사이 간격(B1), 상기 갭부의 두께(GT) 및 상기 제2 코일부(L2)의 패턴 사이 간격(B2)이 GT×3 ≥ B1 또는 GT×3 ≥ B2를 만족하도록 조절함으로써, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 다양한 주파수대의 노이즈를 제거할 수 있다.
According to the second embodiment of the present invention, as described above, the interval B1 between the patterns of the first coil part L1, the thickness GT of the gap part, and the interval B2 between the patterns of the second coil part L2 ) Is adjusted so as to satisfy GT × 3 ≥ B1 or GT × 3 ≥ B2, the impedance can be easily reduced and adjusted in a wider frequency range than the conventional structure, and noise in various frequency bands can be eliminated.
상기 갭부의 두께(GT)의 3배 값이 상기 제1 코일부(L1)의 패턴 사이 간격(B1) 또는 상기 제2 코일부(L2)의 패턴 사이 간격(B2) 미만일 경우에는 임피던스 (Impedance)의 저감의 효과가 없어 보다 넓은 주파수 영역에서 노이즈 제거 효과가 낮을 수 있다.
When the value of three times the thickness GT of the gap portion is less than the pattern-to-pattern spacing B1 of the first coil portion L1 or the pattern-to-pattern spacing B2 of the second coil portion L2, an impedance Impedance The effect of noise reduction can be lowered in a wider frequency range.
더 나아가, 상기 제1 코일부(L1)의 패턴 사이 간격(B1), 상기 갭부의 두께(GT) 및 상기 제2 코일부(L2)의 패턴 사이 간격(B2)은 GT×3 ≥ B1 및 GT×3 ≥ B2를 만족함으로써, 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 다양한 주파수대의 노이즈 제거 효과가 보다 우수할 수 있다.
Further, the interval B2 between the patterns of the first coil part L1, the thickness GT of the gap part, and the pattern of the second coil part L2 satisfy the relationship GT × 3 ≥ B1 and GT X 3 ≤ B2, the impedance can be reduced in a wider frequency range and the noise canceling effect in various frequency bands can be more excellent.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부(L2)의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족할 수 있다.
In one embodiment of the present invention, when the thickness of the first coil part L1 is AT1, the thickness of the gap part is GT, and the thickness of the second coil part L2 is AT2, GTx3? AT1 or GT × 3 ≥ AT2 can be satisfied.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부(L2)의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족할 수 있다.
In one embodiment of the present invention, the thickness AT1 of the first coil part L1, the thickness GT of the gap part, and the thickness AT2 of the second coil part L2 are GT x 3? AT1 and GT x 3? AT2 can be satisfied.
상기 제1 코일부(L1)의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부(L2)의 두께(AT2)가 상기 식을 만족함으로써, 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 다양한 주파수대의 노이즈 제거 효과가 우수할 수 있으며, 상기의 특징은 본 발명의 제1 실시형태의 특징과 동일하므로 여기서는 자세한 설명을 생략하도록 한다.
The thickness AT1 of the first coil part L1, the thickness GT of the gap part and the thickness AT2 of the second coil part L2 satisfy the above equations, And the effect of removing noise in various frequency bands can be excellent. Since the above features are the same as those of the first embodiment of the present invention, a detailed description thereof will be omitted here.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)의 두께(AT1)는 상기 제2 코일부(L2)의 두께(AT2) 이상일 수 있다.
In one embodiment of the present invention, the thickness AT1 of the first coil part L1 may be equal to or greater than the thickness AT2 of the second coil part L2.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치할 수 있다.
In one embodiment of the present invention, the center core of the first coil part (L1) and the second coil part (L2) may be located at the same place in the lamination direction of the main body.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 회전 방향은 동일할 수 있다.
In one embodiment of the present invention, the rotational direction of the first coil part L1 and the second coil part L2 may be the same.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)와 상기 제2 코일부(L2)의 회전 방향은 반대일 수 있다.
In one embodiment of the present invention, the direction of rotation of the first coil part L1 and the second coil part L2 may be reversed.
본 발명의 일 실시 예에서, 상기 제1 코일부(L1)를 포함하는 제1 인덕터부와 상기 제2 코일부(L2)를 포함하는 제2 인덕터부는 직렬 연결될 수 있다.
In an embodiment of the present invention, a first inductor portion including the first coil portion L1 and a second inductor portion including the second coil portion L2 may be connected in series.
그 외 본 발명의 제2 실시형태에 따른 적층 인덕터의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 인덕터의 특징과 동일하므로 그 설명을 생략하도록 한다.
Other features of the laminated inductor according to the second embodiment of the present invention are the same as those of the laminated inductor according to the first embodiment of the present invention described above, and thus description thereof will be omitted.
적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor
도 7은 도 1의 적층 인덕터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
7 is a perspective view showing a state in which the laminated inductor of FIG. 1 is mounted on a printed circuit board.
도 7을 참조하면, 본 실시 형태에 따른 적층 인덕터(10)의 실장 기판(200)은 적층 인덕터(10)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
7, the mounting
이때, 상기 적층 인덕터(10)는 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
At this time, the
상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 적층 인덕터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
Except for the above description, the overlapping description of the features of the above-described stacked inductor according to the first embodiment of the present invention will be omitted here.
도 8은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
8 is a graph comparing impedances of an embodiment of the present invention and a comparative example.
도 8을 참조하면, 본 발명의 일 실시형태에 따른 적층 인덕터는 종래의 적층 인덕터인 비교예에 비하여 보다 넓은 주파수 영역에서 임피던스(Impedance)가 평탄한 형상을 가지며, 임피던스(Impedance)의 저감 효과가 있음을 알 수 있다.
Referring to FIG. 8, the laminated inductor according to an embodiment of the present invention has a flat impedance shape in a wider frequency region than the conventional laminated inductor, and has an effect of reducing the impedance .
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, and that various changes and modifications may be made therein without departing from the scope of the invention. It will be obvious to those of ordinary skill in the art.
10, 100; 적층 인덕터 11, 110; 본체
11a-11k, 111a-111k; 자성체층 12, 112; 코일부
12a~12h, 112a~112h; 도체 패턴
31, 32, 131, 132; 제1 및 제2 외부전극
L1; 제1 코일부 L2; 제2 코일부
G; 갭부
200; 실장 기판 210; 인쇄회로기판
221, 222; 제1 및 제2 전극 패드
230; 솔더링10, 100;
11a-11k, 111a-111k;
12a-12h, 112a-112h; Conductor pattern
31, 32, 131, 132; The first and second outer electrodes
L1; A first coil part L2; The second coil part
G; Gap portion
200; A mounting
221, 222; The first and second electrode pads
230; Soldering
Claims (17)
상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부; 및
상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극;을 포함하며,
상기 코일부는, 복수의 자성체층으로 형성된 갭부와, 상기 갭부 하부 및 상부에 각각 형성되어 서로 연결된 제1 및 제2 코일부를 포함하며,
상기 제1 코일부의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족하고,
상기 제1 코일부 및 상기 제2 코일부 각각은, 상기 복수의 자성체층 중 적어도 2층 이상의 자성체층 각각에 형성된 상기 복수의 도체 패턴이 상기 복수의 도전성 비아로 서로 연결되어 형성되고,
상기 제1 외부전극, 상기 코일부 및 상기 제2 외부전극을 순차적으로 거치는 전기적 경로를 따를 때 상기 제1 코일부와 상기 제2 코일부는 회전 방향이 서로 상이한, 적층 인덕터.
A body in which a plurality of magnetic material layers are stacked;
A coil portion having a plurality of conductor patterns and a plurality of conductive vias formed in the plurality of magnetic layers; And
And first and second external electrodes formed on an outer surface of the body and connected to both ends of the coil portion,
The coil portion includes a gap portion formed of a plurality of magnetic substance layers, and first and second coil portions formed respectively at lower and upper portions of the gap portion and connected to each other,
GT? 3? AT1 or GT? 3? AT2, where AT1 is the thickness of the first coil part, GT is the thickness of the gap part and AT2 is the thickness of the second coil part,
Wherein each of the first coil portion and the second coil portion is formed by connecting the plurality of conductor patterns formed on each of at least two magnetic material layers of the plurality of magnetic material layers to each other via the plurality of conductive vias,
Wherein the first coil part and the second coil part have different directions of rotation when following an electrical path sequentially passing through the first outer electrode, the coil part, and the second outer electrode.
상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족하는 적층 인덕터.
The method according to claim 1,
Wherein a thickness (AT1) of the first coil portion, a thickness (GT) of the gap portion, and a thickness (AT2) of the second coil portion satisfy GT x 3? AT1 and GT x 3? AT2.
상기 제1 코일부의 두께(AT1)는 상기 제2 코일부의 두께(AT2) 이상인 것을 특징으로 하는 적층 인덕터.
The method according to claim 1,
Wherein a thickness (AT1) of the first coil part is equal to or greater than a thickness (AT2) of the second coil part.
상기 제1 코일부와 상기 제2 코일부의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치하는 적층 인덕터.
The method according to claim 1,
And the central cores of the first coil portion and the second coil portion are located at the same place in the stacking direction of the main body.
상기 제1 코일부를 포함하는 제1 인덕터부와 상기 제2 코일부를 포함하는 제2 인덕터부는 직렬 연결되는 적층 인덕터.
The method according to claim 1,
Wherein a first inductor section including the first coil section and a second inductor section including the second coil section are connected in series.
상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부; 및
상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극;을 포함하며,
상기 코일부는, 복수의 자성체층으로 형성된 갭부와, 상기 갭부 하부 및 상부에 각각 형성되어 서로 연결된 제1 및 제2 코일부를 포함하며,
상기 본체의 길이-두께 방향 단면에 있어서, 상기 제1 코일부의 패턴 사이 간격을 B1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 패턴 사이 간격을 B2라 하면, GT×3 ≥ B1 또는 GT×3 ≥ B2를 만족하고,
상기 제1 코일부의 두께를 AT1, 상기 갭부의 두께를 GT 및 상기 제2 코일부의 두께를 AT2라 하면, GT×3 ≥ AT1 또는 GT×3 ≥ AT2를 만족하고,
상기 제1 코일부 및 상기 제2 코일부 각각은, 상기 복수의 자성체층 중 적어도 2층 이상의 자성체층 각각에 형성된 상기 복수의 도체 패턴이 상기 복수의 도전성 비아로 서로 연결되어 형성되고,
상기 제1 외부전극, 상기 코일부 및 상기 제2 외부전극을 순차적으로 거치는 전기적 경로를 따를 때 상기 제1 코일부와 상기 제2 코일부는 회전 방향이 서로 상이한, 적층 인덕터.
A body in which a plurality of magnetic material layers are stacked;
A coil portion having a plurality of conductor patterns and a plurality of conductive vias formed in the plurality of magnetic layers; And
And first and second external electrodes formed on an outer surface of the body and connected to both ends of the coil portion,
The coil portion includes a gap portion formed of a plurality of magnetic substance layers, and first and second coil portions formed respectively at lower and upper portions of the gap portion and connected to each other,
When the interval between the patterns of the first coil part is B1, the thickness of the gap part is GT, and the interval between the patterns of the second coil part is B2, GT × 3 ≥ B1 or GT 占 3? B2,
GT? 3? AT1 or GT? 3? AT2, where AT1 is the thickness of the first coil part, GT is the thickness of the gap part and AT2 is the thickness of the second coil part,
Wherein each of the first coil portion and the second coil portion is formed by connecting the plurality of conductor patterns formed on each of at least two magnetic material layers of the plurality of magnetic material layers to each other via the plurality of conductive vias,
Wherein the first coil part and the second coil part have different directions of rotation when following an electrical path sequentially passing through the first outer electrode, the coil part, and the second outer electrode.
상기 제1 코일부의 패턴 사이 간격(B1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 패턴 사이 간격(B2)은 GT×3 ≥ B1 및 GT×3 ≥ B2를 만족하는 적층 인덕터.
9. The method of claim 8,
Wherein a gap (B1) between the patterns of the first coil part, a thickness (GT) of the gap part, and an interval (B2) between the patterns of the second coil part satisfy GT X 3 > .
상기 제1 코일부의 두께(AT1), 상기 갭부의 두께(GT) 및 상기 제2 코일부의 두께(AT2)는 GT×3 ≥ AT1 및 GT×3 ≥ AT2를 만족하는 적층 인덕터.
9. The method of claim 8,
Wherein a thickness (AT1) of the first coil portion, a thickness (GT) of the gap portion, and a thickness (AT2) of the second coil portion satisfy GT x 3? AT1 and GT x 3? AT2.
상기 제1 코일부의 두께(AT1)는 상기 제2 코일부의 두께(AT2) 이상인 것을 특징으로 하는 적층 인덕터.
9. The method of claim 8,
Wherein a thickness (AT1) of the first coil part is equal to or greater than a thickness (AT2) of the second coil part.
상기 제1 코일부와 상기 제2 코일부의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치하는 적층 인덕터.
9. The method of claim 8,
And the central cores of the first coil portion and the second coil portion are located at the same place in the stacking direction of the main body.
상기 제1 코일부를 포함하는 제1 인덕터부와 상기 제2 코일부를 포함하는 제2 인덕터부는 직렬 연결되는 적층 인덕터.
9. The method of claim 8,
Wherein a first inductor section including the first coil section and a second inductor section including the second coil section are connected in series.
상기 인쇄회로기판 위에 설치된 상기 제1항 또는 제8항의 적층 인덕터;를 포함하는 적층 인덕터의 실장 기판.A printed circuit board having first and second electrode pads on the top; And
And a laminated inductor according to any one of claims 1 to 8, which is provided on the printed circuit board.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130135030A KR101963267B1 (en) | 2013-11-07 | 2013-11-07 | Multi-layered inductor and board for mounting the same |
| CN201410254342.6A CN104637651A (en) | 2013-11-07 | 2014-06-10 | Multi-layer inductor and plate provided with the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130135030A KR101963267B1 (en) | 2013-11-07 | 2013-11-07 | Multi-layered inductor and board for mounting the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150053174A KR20150053174A (en) | 2015-05-15 |
| KR101963267B1 true KR101963267B1 (en) | 2019-03-28 |
Family
ID=53216295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130135030A KR101963267B1 (en) | 2013-11-07 | 2013-11-07 | Multi-layered inductor and board for mounting the same |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR101963267B1 (en) |
| CN (1) | CN104637651A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180056242A (en) * | 2016-11-18 | 2018-05-28 | 삼성전기주식회사 | Laminate chip bead |
| JP7499668B2 (en) * | 2020-10-02 | 2024-06-14 | Tdk株式会社 | Multilayer coil parts |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095860A (en) * | 2002-08-30 | 2004-03-25 | Murata Mfg Co Ltd | Laminated coil component and manufacturing method thereof |
| JP2008262943A (en) * | 2007-04-10 | 2008-10-30 | Hitachi Metals Ltd | Circuit board, and differential transmission apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197244A (en) * | 1997-09-19 | 1999-04-09 | Murata Mfg Co Ltd | Laminated inductor |
| JP3617426B2 (en) | 1999-09-16 | 2005-02-02 | 株式会社村田製作所 | Inductor and manufacturing method thereof |
-
2013
- 2013-11-07 KR KR1020130135030A patent/KR101963267B1/en active IP Right Grant
-
2014
- 2014-06-10 CN CN201410254342.6A patent/CN104637651A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095860A (en) * | 2002-08-30 | 2004-03-25 | Murata Mfg Co Ltd | Laminated coil component and manufacturing method thereof |
| JP2008262943A (en) * | 2007-04-10 | 2008-10-30 | Hitachi Metals Ltd | Circuit board, and differential transmission apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104637651A (en) | 2015-05-20 |
| KR20150053174A (en) | 2015-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4211591B2 (en) | Method for manufacturing multilayer electronic component and multilayer electronic component | |
| KR101670184B1 (en) | Multilayered electronic component and manufacturing method thereof | |
| US9251943B2 (en) | Multilayer type inductor and method of manufacturing the same | |
| JP4019071B2 (en) | Coil parts | |
| JP6455959B2 (en) | Magnetic module for power inductor, power inductor and manufacturing method thereof | |
| KR101983150B1 (en) | Laminated Inductor And Manufacturing Method Thereof | |
| KR102105389B1 (en) | Multilayered electronic component | |
| KR102004787B1 (en) | Multilayered electronic component and manufacturing method thereof | |
| US6590486B2 (en) | Multilayer inductor | |
| US20160078997A1 (en) | Inductor array chip and board having the same | |
| KR102632343B1 (en) | Inductor array component and board for mounting the same | |
| JP2012256757A (en) | Lc composite component and mounting structure of lc composite component | |
| KR20140011694A (en) | Chip device, multi-layered chip device and method of producing the same | |
| KR20150058869A (en) | Multi-layered inductor | |
| KR20160019265A (en) | Chip coil component and manufacturing method thereof | |
| WO2015037374A1 (en) | Inductor and band elimination filter | |
| KR101963267B1 (en) | Multi-layered inductor and board for mounting the same | |
| JP4506425B2 (en) | Inductor parts | |
| KR20150080679A (en) | Multilayered electronic component and manufacturing method thereof | |
| KR20160053380A (en) | Multilayer type inductor | |
| KR20150089278A (en) | Multilayered electronic component | |
| KR101983155B1 (en) | Multi-layered inductor and board for mounting the same | |
| JP2012204475A (en) | Multilayer electronic component | |
| WO2005060093A1 (en) | Multilayer ceramic electronic component | |
| JP4216856B2 (en) | Multilayer electronic components |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) |