KR101387543B1 - Nitride semiconductor light emitting device - Google Patents
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Abstract
질화물 반도체 발광 소자를 제공한다. 질화물 반도체 발광 소자는 제1 전도성 반도체층, 상기 제1 전도성 반도체층 상에 위치하는 활성층, 상기 활성층 상에 위치하는 제2 전도성 반도체층, 상기 제1 전도성 반도체층과 전기적으로 연결되는 제1 전극, 상기 제2 전도성 반도체층과 전기적으로 연결되는 제2 전극 및 상기 제1 전도성 반도체층 및 상기 활성층 사이에 위치하고, 상기 제1 전도성 반도체층에 상기 제1 전도성 반도체층에서 발생되는 응력과 반대되는 응력을 제공하는 응력제어층을 포함한다. 따라서, 응력제어층을 이용하여 박막 내 응력을 최소화하여 고품질의 질화물 반도체를 성장시킬 수 있다.Provided is a nitride semiconductor light emitting device. The nitride semiconductor light emitting device includes a first conductive semiconductor layer, an active layer positioned on the first conductive semiconductor layer, a second conductive semiconductor layer positioned on the active layer, a first electrode electrically connected to the first conductive semiconductor layer, Located between the second electrode and the first conductive semiconductor layer and the active layer electrically connected to the second conductive semiconductor layer, the first conductive semiconductor layer has a stress opposite to the stress generated in the first conductive semiconductor layer It provides a stress control layer. Therefore, it is possible to grow a high quality nitride semiconductor by minimizing the stress in the thin film using the stress control layer.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 자세하게는 질화물 반도체 발광 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a nitride semiconductor light emitting device.
발광다이오드(light-emitting diode: LED)는 p-n접합 다이오드의 일종으로, 순방향으로 전압이 걸릴 때 단파장광(monochromatic light)이 방출되는 현상인 전기발광효과(electroluminescence)를 이용한 반도체 소자이다.A light-emitting diode (LED) is a type of p-n junction diode, and is a semiconductor device using electroluminescence, which is a phenomenon in which monochromatic light is emitted when voltage is applied in the forward direction.
발광다이오드의 동작은 양극과 음극으로 표현되는 2개의 전극에 전압을 인가하고, 전압의 인가에 따른 전류의 공급에 의해 발광동작이 수행되는 메커니즘이다. 특히, 다중양자우물 구조가 형성된 활성층에는 n형 반도체층과 p형 반도체층이 상하부에 접촉된다. n형 반도체층은 활성층에 전자를 공급하고, p형 반도체층은 활성층에 정공을 공급한다. 다중양자우물 구조에 투입된 전자 및 정공은 양자구속효과에 의해 우물층 내부에 정의되고, 재결합에 의해 발광동작이 수행된다.The operation of the light emitting diode is a mechanism in which a voltage is applied to two electrodes represented by an anode and a cathode, and a light emitting operation is performed by supplying a current according to application of a voltage. In particular, an n-type semiconductor layer and a p-type semiconductor layer are in contact with the upper and lower portions of the active layer in which the multi-quantum well structure is formed. The n-type semiconductor layer supplies electrons to the active layer, and the p-type semiconductor layer supplies holes to the active layer. Electrons and holes injected into the multi-quantum well structure are defined inside the well layer by the quantum confinement effect, and light emission operation is performed by recombination.
질화 갈륨(GaN)으로 대표되는 질화물계 화합물 반도체(Nitride Compound Semiconductor)는 높은 열적 안정성과 폭넓은 밴드갭(0.8 ~ 6.2 eV)을 가지고 있어, LED를 포함한 고출력 전자부품 소자 개발 분야에서 많은 주목을 받아왔다. Nitride compound semiconductors, represented by gallium nitride (GaN), have high thermal stability and wide bandgap (0.8 to 6.2 eV), attracting much attention in the field of high-power electronic component development including LEDs. come.
이에 대한 이유 중 하나는 GaN이 타 원소들(인듐(In), 알루미늄(Al) 등)과 조합되어 녹색, 청색 및 백색광을 방출하는 반도체 층들을 제조할 수 있기 때문이다.One reason for this is that GaN can be combined with other elements (indium (In), aluminum (Al), etc.) to produce semiconductor layers that emit green, blue and white light.
질화물계 발광 다이오드는 보통 사파이어 또는 탄화규소 기판을 출발 재료로 사용하는데 이들은 실리콘에 비해 가격이 비싸다. 이로 인한 높은 생산 비용은 가정 및 상업용 빌딩에서의 LED 조명 보급 확대에 걸림돌이 되고 있다.Nitride-based light emitting diodes usually use sapphire or silicon carbide substrates as starting materials, which are more expensive than silicon. This high production cost is a barrier to the expansion of LED lighting in homes and commercial buildings.
저렴한 대형 실리콘 웨이퍼 상에서 질화갈륨(GaN)을 성장시키는 기술을 이용하면 최신 반도체 제조에도 적용이 가능할 뿐만 아니라 현재 이용되고 있는 방식보다 비용 측면에서 개선이 가능하다.The technology of growing gallium nitride (GaN) on large, inexpensive silicon wafers is not only applicable to the latest semiconductor manufacturing, but also cost-effectively improved over current methods.
또한, 실리콘 기판은 대구경으로 갈수록 가격과 품질 면에서 사파이어 기판 대비 월등한 경쟁력을 가지는 기판으로서, 전기전도성과 방열 특성이 좋고 칩 가공이 쉽다는 장점을 가지고 있다.In addition, silicon substrates are more competitive in size and price than sapphire substrates in large diameters, and have the advantages of good electrical conductivity and heat dissipation characteristics and easy chip processing.
하지만, 사파이어 기판에 비해 실리콘 기판은 가시광선에 불투명하여 광손실이 크고, 질화갈륨과의 큰 격자상수 및 열팽창계수차로 인해 크랙이 발생하는 등 에피 성장이 어렵다는 단점을 가지고 있다.However, compared with sapphire substrates, silicon substrates have disadvantages such as opacity of visible light, so that light loss is large, and epitaxial growth is difficult due to cracks due to large lattice constants and thermal expansion coefficient differences with gallium nitride.
또한 n형 GaN 반도체 층의 도핑농도와 두께가 두꺼워지면서 인장응력이 점점 증가하는 문제는 Si 기판 위의 LED를 개발하는데 아주 큰 장벽이 되고 있다. 전자를 원활하게 발광을 하는 활성층까지 주입하기 위해서는 충분한 두께와 도핑을 갖는 n형 GaN 질화물 반도체 층이 필요한데 충분하게 원하는 만큼 에피 성장하기가 실리콘 기판에서는 어렵고, 원하는 만큼 성장을 하더라도 인장응력에 의한 결함 및 크랙이 발생하여 품질이 낮은 LED 박막이 성장되게 된다.The increasing doping concentration and thickness of n-type GaN semiconductor layers also increases the tensile stress, which is a significant barrier to the development of LEDs on Si substrates. In order to inject electrons into the active layer which emits light smoothly, an n-type GaN nitride semiconductor layer having sufficient thickness and doping is required.It is difficult to grow epitaxially as much as desired, and defects due to tensile stress, even if grown as desired, Cracks may occur, resulting in the growth of low quality LED thin films.
본 발명이 해결하고자 하는 과제는 실리콘 기판에서도 높은 효율을 얻을 수 있는 질화물 반도체 발광소자를 제공하는 데에 있다.The problem to be solved by the present invention is to provide a nitride semiconductor light emitting device that can obtain a high efficiency even in a silicon substrate.
상기 과제를 이루기 위하여 본 발명의 일 측면은 질화물 반도체 발광 소자를 제공한다. 질화물 반도체 발광소자는 제1 전도성 반도체층, 상기 제1 전도성 반도체층 상에 위치하는 활성층, 상기 활성층 상에 위치하는 제2 전도성 반도체층, 상기 제1 전도성 반도체층과 전기적으로 연결되는 제1 전극, 상기 제2 전도성 반도체층과 전기적으로 연결되는 제2 전극 및 상기 제1 전도성 반도체층 및 상기 활성층 사이에 위치하고, 상기 제1 전도성 반도체층에 상기 제1 전도성 반도체층에서 발생되는 응력과 반대되는 응력을 제공하는 응력제어층을 포함할 수 있다.One aspect of the present invention to achieve the above object provides a nitride semiconductor light emitting device. The nitride semiconductor light emitting device includes a first conductive semiconductor layer, an active layer positioned on the first conductive semiconductor layer, a second conductive semiconductor layer positioned on the active layer, a first electrode electrically connected to the first conductive semiconductor layer, Located between the second electrode and the first conductive semiconductor layer and the active layer electrically connected to the second conductive semiconductor layer, the first conductive semiconductor layer has a stress opposite to the stress generated in the first conductive semiconductor layer It may include a stress control layer to provide.
상기 응력제어층 및 상기 활성층 사이에는 제3 전도성 반도체층을 더 포함할 수 있다.A third conductive semiconductor layer may be further included between the stress control layer and the active layer.
상기 응력제어층은 상기 제1 전도성 반도체층에 상기 제1 전도성 반도체층에 발생되는 응력과 반대되는 응력을 제공하는 응력제공층 및 상기 응력제공층의 성장에 따른 변형률을 완화시키는 변형률완화층을 포함할 수 있다.The stress control layer includes a stress providing layer that provides a stress opposite to the stress generated in the first conductive semiconductor layer to the first conductive semiconductor layer, and a strain relaxation layer that relieves strain due to growth of the stress providing layer. can do.
상기 응력제공층은 도핑되지 않은 GaN층이고, 상기 변형률완화층은 n-GaN층일 수 있다.The stress providing layer may be an undoped GaN layer, and the strain relaxation layer may be an n-GaN layer.
상기 응력제어층은 상기 도핑되지 않은 GaN층과 상기 n-GaN층이 교대로 적층된 구조인 것을 특징으로 한다.The stress control layer has a structure in which the undoped GaN layer and the n-GaN layer are alternately stacked.
상기 도핑되지 않은 GaN층의 두께는 5nm 내지 500nm이고, 상기 n-GaN층의 두께는 1nm 내지 200nm일 수 있다.The thickness of the undoped GaN layer may be 5 nm to 500 nm, and the thickness of the n-GaN layer may be 1 nm to 200 nm.
상기 n-GaN층의 도핑 농도는 1E17 cm-3 내지 5E19 cm-3인 것을 특징으로 한다.The doping concentration of the n-GaN layer is characterized in that 1E17 cm -3 to 5E19 cm -3 .
상기 응력제어층의 두께는 1000nm 이하일 수 있다.The thickness of the stress control layer may be 1000 nm or less.
상기 n-GaN층들의 도핑 농도는 상기 활성층 방향으로 계단 형태로 증가 또는 감소되는 것을 특징으로 한다.The doping concentration of the n-GaN layers is characterized in that the increase or decrease in the step shape in the direction of the active layer.
상기 응력제어층의 구조는 초격자층 구조인 것을 특징으로 한다.The structure of the stress control layer is characterized in that the superlattice layer structure.
상기 도핑되지 않은 GaN층의 두께는 1nm 내지 50nm이고, 상기 n-GaN층의 두께는 1nm 내지 50nm일 수 있다.The thickness of the undoped GaN layer may be 1 nm to 50 nm, and the thickness of the n-GaN layer may be 1 nm to 50 nm.
상기 n-GaN층의 도핑 농도는 1E17 cm-3 내지 5E19 cm-3인 것을 특징으로 한다.The doping concentration of the n-GaN layer is characterized in that 1E17 cm -3 to 5E19 cm -3 .
상기 응력제어층의 두께는 1000nm 이하일 수 있다.The thickness of the stress control layer may be 1000 nm or less.
상기 n-GaN층의 도핑 농도는 상기 활성층 방향으로 갈수록 점진적으로 증가 또는 감소되는 것을 특징으로 한다.The doping concentration of the n-GaN layer is characterized in that gradually increases or decreases toward the active layer direction.
상기 응력제어층의 두께는 2000nm 이하인 것을 특징으로 한다.The thickness of the stress control layer is characterized in that less than 2000nm.
본 발명에 따르면, n형 반도체층 내에 응력제어층을 구비함으로써, 실리콘 기판 위에 질화갈륨 계열의 화합물 반도체를 성장할 경우의 응력을 제어하여, n형 반도체층의 결함을 감소시킨다.According to the present invention, by providing a stress control layer in the n-type semiconductor layer, the stress of the growth of the gallium nitride-based compound semiconductor on the silicon substrate is controlled to reduce the defects of the n-type semiconductor layer.
또한, 응력제어층을 통하여 전류 퍼짐 효과를 향상시키고, 전자 누설 감소의 역할을 한다.In addition, through the stress control layer to improve the current spreading effect, and serves to reduce electron leakage.
또한, 결함이 감소된 n형 반도체층 상에 고품질의 활성층을 성장시킬 수 있다.In addition, it is possible to grow a high quality active layer on the n-type semiconductor layer with reduced defects.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned can be clearly understood by those skilled in the art from the following description.
도 1은 실시예 1에 따른 질화물 반도체 발광 다이오드의 단면도이다.
도 2는 응력제어층의 일례를 나타낸 단면도이다.
도 3은 응력제어층의 도핑 농도 분포에 대한 제1 그래프이다.
도 4는 응력제어층의 도핑 농도 분포에 대한 제2 그래프이다.
도 5는 응력제어층의 도핑 농도 분포에 대한 제3 그래프이다.
도 6은 실시예 2에 따른 질화물 반도체 발광 다이오드의 단면도이다.1 is a cross-sectional view of a nitride semiconductor light emitting diode according to Example 1. FIG.
2 is a cross-sectional view showing an example of a stress control layer.
3 is a first graph of the doping concentration distribution of the stress control layer.
4 is a second graph of the doping concentration distribution of the stress control layer.
5 is a third graph of the doping concentration distribution of the stress control layer.
6 is a sectional view of a nitride semiconductor light emitting diode according to Example 2. FIG.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다. While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. Rather, the intention is not to limit the invention to the particular forms disclosed, but rather, the invention includes all modifications, equivalents and substitutions that are consistent with the spirit of the invention as defined by the claims.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다. It will be appreciated that when an element such as a layer, region or substrate is referred to as being present on another element "on," it may be directly on the other element or there may be an intermediate element in between .
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.Although the terms first, second, etc. may be used to describe various elements, components, regions, layers and / or regions, such elements, components, regions, layers and / And should not be limited by these terms.
실시예Example 1 One
도 1은 실시예 1에 따른 질화물 반도체 발광 다이오드의 단면도이다.1 is a cross-sectional view of a nitride semiconductor light emitting diode according to Example 1. FIG.
도 1을 참조하면, 질화물 반도체 발광 다이오드는 기판(100), 결함 완화층(200), 제1 전도성 반도체층(300), 응력제어층(400), 활성층(500), 제2 전도성 반도체층(600), 투명 전극(700), n형 전극(800) 및 p형 전극(900)을 포함한다. 또한, 응력제어층(400)과 활성층(500) 사이에 제3 전도성 반도체층(310)을 더 포함할 수 있다.Referring to FIG. 1, the nitride semiconductor light emitting diode includes a
기판(100)은 이러한 다이오드 구조를 포함하는 질화물 반도체를 성장시키기 위한 성장 기판으로서, 소정의 광투과도를 가지고 n형 반도체층의 성장을 용이하게 할 수 있는 재질이라면 어느 것이나 가능할 것이다. 예를 들어, 기판(100)은 사파이어(Al2O3), 실리콘 카바이드(SiC), 스피넬 등의 기판이 이용될 수 있고, 바람직하게 실리콘 기판을 이용할 수 있다. 경우에 따라, 패터닝된 기판이 이용될 수 있다. 이러한 패턴을 가지는 기판은 발광 소자의 광추출구조를 향상시킬 수 있다.The
결함 완화층(200)은 기판(100) 상에 위치한다. 결함 완화층(200)은 기판(100)과 제1 전도성 반도체층(300) 사이의 격자상수(lattice constant) 및 열팽창 계수(thermal expansion coefficient)의 불일치에 따른 결정 결함(crystal defect)의 발생을 최소화시키기 위한 층으로서, 상대적으로 고온에서 성장될 수 있다. 제1 전도성 반도체층(300)이 n형 도핑된 GaN층(n-GaN층)인 경우, 결함 완화층(200)은 도핑되지 않은 GaN층(u-GaN층)일 수 있다. 한편, 경우에 따라, 결함 완화층(200)은 생략될 수도 있다.The defect mitigating
기판(100)과 결함 완화층(200) 사이에는 핵층(미도시)이 더 포함될 수 있다. 핵층은 기판(100) 상에 결함 완화층(200)을 안정적으로 성장시키기 위한 것으로서, 저온 또는 고온에서 성장될 수 있다. 예를 들어, 결함 완화층(200)이 u-GaN층인 경우, 핵층은 AlN 또는 AlGaN로 형성될 수 있다. 이 때, 최하부 핵층을 AlN로 형성될 수 있다. 또한, AlN로 형성된 최하부 핵층 바로 위의 핵층은 응력 제어 역할을 하기 위해 점차적으로 조성이 변화하거나 계단 형태로 조성이 변화하는 AlGaN층이 형성될 수 있다. 이 경우 AlGaN층은 1000nm 이하의 두께로 형성될 수 있다.A nuclear layer (not shown) may be further included between the
제1 전도성 반도체층(300)은 결함 완화층(200) 상에 위치한다. 만일, 결함 완화층(300)이 생략된 경우, 제1 전도성 반도체층(300)은 기판 상에 위치할 것이다. 제1 전도성 반도체층(300)은 질화물계 물질 예컨대, 질화갈륨을 포함할 수 있다. 제1 전도성 반도체층(300)은 예를 들어 n형 반도체층으로 구현될 수 있다. 이 경우, 도판트로는 4족 원소가 사용되며, 예컨대 Si 또는 Ge이 도판트로 사용될 수 있다.The first
응력제어층(400)은 제1 전도성 반도체층(300) 및 활성층(500) 사이에 위치한다. 응력제어층(400)은 제1 전도성 반도체층(300)에 제1 전도성 반도체층(300)에서 발생되는 응력과 반대되는 응력을 제공하는 역할을 한다. 따라서, 제1 전도성 반도체층(300)의 성장에 따른 응력을 최소화할 수 있다.The
예컨대, 실리콘 기판 위에 성장된 질화물 반도체는 n형 질화물 반도체층의 두께와 도핑 농도 증가에 따라 인장 응력이 점차적으로 증가한다. 따라서, 두께와 도핑 농도 증가에 따른 n형 질화물 반도체층이 임계 두께에 도달하기 전에 반대의 압축 응력을 제공할 수 있는 응력제어층(400)을 형성하여 인장 응력을 감소시킬 수 있다. 이러한 응력제어층(400)을 통하여 인장응력에 따른 결함을 감소시킬 수 있고, 나아가 n형 질화물 반도체층 다음에 성장되는 활성층(500)의 품질 또한 개선시킬 수 있다.For example, in the nitride semiconductor grown on the silicon substrate, the tensile stress gradually increases as the thickness of the n-type nitride semiconductor layer and the doping concentration increase. Accordingly, the tensile stress may be reduced by forming the
도 2는 응력제어층의 일례를 나타낸 단면도이다.2 is a cross-sectional view showing an example of a stress control layer.
도 2를 참조하면, 응력제어층(400)은 제1 전도성 반도체층(300)에 제1 전도성 반도체층(300)에 발생되는 응력과 반대되는 응력을 제공하는 응력제공층(410) 및 응력제공층(410)의 성장에 따른 변형률을 완화시키는 변형률완화층(420)을 포함한다.Referring to FIG. 2, the
이러한 응력제어층(400)은 응력제공층(410) 및 변형률완화층(420)이 교대로 적층될 수 있다. 만일, 응력제공층(410)만 계속 성장시킬 경우, 저항 성분이 커져 전압이 증가하게 되고, 격자 상수에 대한 추가적인 응력이 발생하게 되어 크랙이 발생되거나 소자 품질이 저하될 우려가 있다. 따라서, 일정 두께의 응력제공층(410)을 성장시킨 후, 변형률을 완화하고 저항 성분을 줄여주기 위한 변형률완화층(420)을 성장시킨 후, 다시 응력제공층(410)을 교대로 성장시키는 것이 바람직하다.The
이러한 응력제어층(400)의 응력제공층(410)은 도핑되지 않은 GaN층(u-GaN층)이고, 변형률완화층(420)은 n형 도핑된 GaN층(n-GaN층)일 수 있다.The
제3 전도성 반도체층(310)은 응력 제어층(400) 및 활성층(500) 사이에 위치한다. 제3 전도성 반도체층(310)은 제1 전도성 반도체층(300)과 동일한 전도성을 갖을 수 있다. 예를 들어, 제1 전도성 반도체층(300)이 n형인 경우, 제3 전도성 반도체층(310)도 n형일 수 있다. 또한, 제1 전도성 반도체층(300)과 제3 전도성 반도체층(310)은 동일한 물질로 구성될 수 있다. 예를 들어, 제1 전도성 반도체층(300)이 n-GaN층인 경우, 제3 전도성 반도체층(310)도 n-GaN층일 수 있다. 즉, 응력제어층(400)을 통하여 제1 전도성 반도체층(300)에서 발생된 응력을 최소화시켰기 때문에, 활성층(500)을 성장시키기 전에 제1 전도성 반도체층(300)과 동일한 전도성 반도체층을 더 성장시킬 수 있는 여유가 생긴 것이다. 이러한 제3 전도성 반도체층(310)은 경우에 따라 생략될 수도 있다.The third
활성층(500)은 제3 전도성 반도체층(310) 상에 위치한다. 경우에 따라, 제3 전도성 반도체층(310)이 생략된 경우, 활성층(500)은 응력제어층(400) 상에 위치할 것이다. 활성층(500)은 제1 전도성 반도체층(300) 또는 제3 전도성 반도체층(310)과 동종의 결정구조를 가지는 물질로 형성함이 바람직하다. 예를 들어, 제1 전도성 반도체층(300)이 GaN 계열인 경우, 활성층(500)도 GaN 계열로 형성됨이 바람직하다. 또한, 활성층(500)은 단일 양자 우물(Single Quantum Well) 구조 또는 다중 양자 우물(Multi Quantum Well) 구조일 수 있고, 다중 양자 우물 구조가 바람직하다. 다중 양자 우물 구조는 양자장벽층(quantum barrier layer)과 양자우물층(quantum well layer)이 교대로 적층된 구조를 의미한다. 양자장벽층은 양자우물층의 밴드갭보다 높은 밴드갭을 가진다. 이를 통해 양자우물층에서의 양자구속효과는 유효하게 발현된다. 양자우물층 또는 양자장벽층의 형성은 밴드갭 엔지니어링에 의해 수행된다.The
양자우물층은 GaN 혹은 InGaN층을 포함할 수 있다. 또한, 다중 양자 우물 구조 내의 양자장벽층들은 상대적으로 더 두꺼운 장벽층, 밴드갭이 더 넓은 장벽층 또는 p형 불순물이 도핑된 장벽층을 포함할 수 있다.The quantum well layer may include a GaN or InGaN layer. In addition, the quantum barrier layers in the multi-quantum well structure may include relatively thicker barrier layers, wider bandgap barrier layers, or barrier layers doped with p-type impurities.
활성층(500) 안의 양자장벽층과 양자우물층의 In 조성 및 층 반복 횟수는 목적으로 하는 발광 파장에 따라 임의로 설정할 수 있다.The In composition of the quantum barrier layer and the quantum well layer in the
제2 전도성 반도체층(600)은 활성층(500) 상에 위치한다. 제2 전도성 반도체층(600)은 질화물계 물질 예컨대, 질화갈륨을 포함할 수 있다. 제2 전도성 반도체층(600)은 예를 들어 p형 반도체층으로 구현될 수 있다. 이 경우, 도판트로는 2족 원소가 사용될 수 있으며, Mg이 사용됨이 바람직하다. 이 때의 p형 반도체층의 두께는 0.03㎛ 내지 1㎛일 수 있다.The second
이하, 제1 전도성은 n형이고, 제2 전도성은 p형인 예를 들어 설명한다. 그러나, 제1 전도성이 p형이 될 수 있고, 제2 전도성은 n형이 될 수도 있음은 물론이다. Hereinafter, an example in which the first conductivity is n-type and the second conductivity is p-type will be described. However, of course, the first conductivity may be p-type and the second conductivity may be n-type.
활성층(500)과 제2 전도성 반도체층(600) 사이에는 InGaN의 증발을 방지 또는 제2 전도성 반도체층(600)으로부터 n형 불순물의 확산을 방지하는 전자장벽층(electron-blocking layer, EBL, 미도시)을 더 포함할 수 있다. 전자장벽층은 AlGaN을 포함할 수 있다.Between the
투명 전극(700)은 제2 전도성 반도체층(600) 상에 위치한다. 투명 전극(700)은 p형 반도체층과 전극 사이에 오믹 접합 특성을 개선하고, 전류 확산의 전류확산층의 역할을 할 수 있다. 투명 전극(700)은 ITO(Indium Tin Oxide) 등의 도전성 산화물이 사용될 수 있다. 다만, 경우에 따라 투명 전극(700)을 생략할 수도 있다.The
제1 전극(800)은 제1 전도성 반도체층(300)과 전기적으로 연결된다. 따라서, 제1 전극(800)은 n형 반도체층과 전기적으로 연결되는 n형 전극일 수 있다. 예를 들어, 제1 전극(800)은 n형 반도체층(300)의 노출된 표면 상에 위치할 수 있다. 즉, 질화물 반도체 발광 소자는 n형 질화물 반도체층(300)의 일부가 드러나도록 하는 개구부를 가지며, 이 개구부에 n형 질화물 반도체층(300)과 전기적으로 연결되는 제1 전극(800)이 위치하는 수평형 구조를 가질 수 있다. 제1 전극(800)은 Ni, Cr, W, Rh, In, Au, Sn, Zr, Ta, Al, Ti 및 이들의 화합물로 구성된 군에서 선택된 어느 하나를 포함할 수 있다. 또한, 제1 전극(800)은 Ti/Au 또는 Ti/Al로 형성될 수 있다.The
제2 전극(900)은 제2 전도성 반도체층(300)과 전기적으로 연결된다. 따라서, 제2 전극(900)은 p형 반도체층과 전기적으로 연결되는 p형 전극일 수 있다.The
이러한 제2 전극(900)은 투명 전극(700) 상에 위치한다. 만일, 투명 전극(700)이 생략된 경우, 제2 전극(900)은 제2 전도성 반도체층(600) 상에 위치할 것이다. 제2 전극(900)은 제2 전도성 반도체층(600)과 오믹 접합을 이룰 수 있는 물질이라면 어느 것이나 가능할 것이다. 예컨대, 제2 전극(900)은 Cr/Au 또는 Ti/Au로 형성될 수 있다.The
이하, 응력제어층(400)의 다양한 실시예에 대하여 자세히 설명한다.Hereinafter, various embodiments of the
도 3은 응력제어층의 도핑 농도 분포에 대한 제1 그래프이다.3 is a first graph of the doping concentration distribution of the stress control layer.
도 3을 참조하면, 응력제어층(400)은 제1 전도성 반도체층(300) 및 활성층 사이에 위치한다. 또한, 제1 전도성 반도체층(300)은 n-GaN층이다. 이러한 응력제어층(400)의 구조는 응력제공층인 u-GaN층과 변형률완화층인 n-GaN층이 교대로 적층된 구조이다.Referring to FIG. 3, the
응력제공층인 u-GaN층의 두께는 5nm 내지 500nm이고, 변형률완화층인 n-GaN층의 두께는 1nm 내지 200nm일 수 있다. 만일, 응력제공층인 u-GaN층의 두께가 5nm 미만일 경우, 응력제어를 위한 응력 예컨대 압축응력이 부족할 수 있고, u-GaN층의 두께가 500nm를 상회하는 경우, 제1 전도성 반도체층(300)과의 전체적인 응력 차이 때문에 크랙이 발생하거나 저항 성분이 커져 전압이 증가할 수 있다. 또한, 만일, 변형률완화층인 n-GaN층의 두께가 1nm 미만인 경우, 변형률을 조절하고 저항 성분을 줄이는 효과가 충분하지 않고, n-GaN층의 두께가 200nm를 상회하는 경우 응력제어의 효과가 감소될 수 있다.The thickness of the u-GaN layer serving as the stress providing layer may be 5 nm to 500 nm, and the thickness of the n-GaN layer serving as the strain relaxation layer may be 1 nm to 200 nm. If the thickness of the u-GaN layer serving as the stress providing layer is less than 5 nm, the stress for stress control, for example, the compressive stress may be insufficient, and if the thickness of the u-GaN layer exceeds 500 nm, the first
이 때, 변형률완화층인 n-GaN층의 도핑 농도는 1E17 cm-3 내지 5E19 cm-3일 수 있다.In this case, the doping concentration of the n-GaN layer, which is a strain relaxation layer, may be 1E17 cm −3 to 5E19 cm −3 .
또한, 응력제공층인 u-GaN층들 사이사이에 삽입되는 n-GaN층들의 도핑 농도는 활성층(500) 방향으로 계단 형태로 증가 또는 감소될 수 있다. 경우에 따라, n-GaN층들의 도핑 농도는 활성층(500) 방향으로 점진적으로 증가 또는 감소될 수 있다.In addition, the doping concentration of the n-GaN layers inserted between the u-GaN layers, which are the stress providing layers, may be increased or decreased in the stepped direction toward the
이 때, 응력제어층(400)의 두께는 1000nm 이하일 수 있다. 만일, 응력제어층(400)의 두께가 1000nm를 초과하는 경우, 저항성분이 커져 전압이 증가하게 되는 문제가 있다.In this case, the thickness of the
도 4는 응력제어층의 도핑 농도 분포에 대한 제2 그래프이다.4 is a second graph of the doping concentration distribution of the stress control layer.
도 4를 참조하면, 응력제어층(400)은 제1 전도성 반도체층(300) 및 활성층 사이에 위치한다. 또한, 제1 전도성 반도체층(300)은 n-GaN층이다. 이러한 응력제어층(400)의 구조는 응력제공층인 u-GaN층과 변형률완화층인 n-GaN층을 교대로 적층하되, 이 층들의 구조는 초격자층 구조일 수 있다. 즉, 도 3의 응력제어층(400)과 비교하면 각 층의 두께를 얇게 하고, 적층 주기를 늘린 구조이다.Referring to FIG. 4, the
이 경우, 응력제공층인 u-GaN층의 두께는 1nm 내지 50nm이고, 변형률완화층인 n-GaN층의 두께는 1nm 내지 50nm로 하여 교대로 적층할 수 있다.In this case, the thickness of the u-GaN layer serving as the stress providing layer is 1 nm to 50 nm, and the thickness of the n-GaN layer serving as the strain relaxation layer is 1 nm to 50 nm.
이 때, 응력제어층(400)의 두께는 1000nm 이하일 수 있다. 만일, 응력제어층(400)의 두께가 1000nm를 상회하는 경우, 저항성분이 커져 전압이 증가하게 되는 문제가 있다.In this case, the thickness of the
또한, 변형률완화층인 n-GaN층의 도핑농도는 1E17 cm-3 내지 5E19 cm-3일 수 있다. 한편, 응력제공층인 u-GaN층 영역도 1E18 cm-3의 낮은 농도의 도핑까지 허용될 수 있다.In addition, the doping concentration of the n-GaN layer, which is a strain relaxation layer, may be 1E17 cm −3 to 5E19 cm −3 . On the other hand, the region of stress providing layer u-GaN layer may be allowed up to a low concentration of doping of 1E18 cm −3 .
도 5는 응력제어층의 도핑 농도 분포에 대한 제3 그래프이다.5 is a third graph of the doping concentration distribution of the stress control layer.
도 5를 참조하면, 응력제어층(400)은 제1 전도성 반도체층(300) 및 활성층 사이에 위치한다. 또한, 제1 전도성 반도체층(300)은 n-GaN층이다. 이러한 응력제어층(400)의 구조는 응력제공층인 u-GaN층 및 변형률완화층인 n-GaN층을 포함하고, 변형률완화층인 n-GaN층의 도핑 농도는 활성층(500) 방향으로 갈수록 점진적으로 증가 또는 감소되는 구조이다. 예를 들어, 응력제공층인 u-GaN층이 형성되고, 그 위에 활성층 방향으로 갈수로 점진적으로 도핑 농도가 증가 또는 감소되는 변형률완화층인 n-GaN층이 형성될 수 있다. 또 다른 예로, 활성층 방향으로 갈수로 점진적으로 도핑 농도가 증가 또는 감소되는 변형률완화층인 n-GaN층이 형성되고, 그 위에 응력제공층인 u-GaN층이 형성될 수 있다.Referring to FIG. 5, the
응력제어층(400)의 두께는 2000nm 이하일 수 있다. 이 경우, 변형률완화층인 n-GaN층은 n형 도핑을 점진적으로 증가 또는 감소시키면서 성장시키므로, 도 3 및 도 4의 공정과 비교하여 성장시간을 상대적으로 늘릴 수 있다. 따라서, 느리게 성장시킴으로써 상대적으로 저항성분의 증가를 줄일 수 있으므로, 응력제어층(400)의 두께를 2000nm까지 성장시킬 수 있다. The thickness of the
따라서, 제1 전도성 반도체층(300)과 활성층(500) 사이에 응력제어층(400)을 구비함으로써, 기판(100) 위에 질화갈륨 계열의 화합물 반도체를 성장할 경우의 응력을 제어하여, 제1 전도성 반도체층(300)의 결함을 감소시킬 수 있다. Therefore, by providing a
또한, 응력제어층(400)을 통하여 전류 퍼짐 효과를 향상시키고, 전자 누설 감소의 역할을 한다.In addition, through the
또한, 결함이 감소된 제1 전도성 반도체층(300) 상에 고품질의 활성층(500)을 성장시킬 수 있다.In addition, the
이하, 위에서 설명한 질화물 반도체 발광 소자의 제조 과정을 설명하면 아래와 같다.Hereinafter, the manufacturing process of the nitride semiconductor light emitting device described above will be described.
기판(100) 위에 반도체 층들을 성장하기 위한 성장법으로는 유기 금속 화학 기상 증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beam epitaxy, MBE) 등을 사용할 수 있다.Growth methods for growing semiconductor layers on the
이하, 유기 금속 화학 기상 증착법(MOCVD)을 이용하여 성장한 예를 설명한다. Hereinafter, an example of growing using an organic metal chemical vapor deposition (MOCVD) will be described.
이러한 MOCVD법을 이용하여 성장하기 위한 소스 가스는, 인듐(In) 소스로서 트리메틸인듐(trimethyl indium; TMI, In(CH3)3)을 사용할 수 있고, 갈륨(Ga) 소스로서는 트리메틸갈륨(TMG) 및/또는 트리에틸갈륨(triethyl galium; TEG)을 사용할 수 있다.As the source gas for growing using such a MOCVD method, trimethyl indium (TMI, In (CH 3 ) 3 ) can be used as an indium (In) source, and trimethylgallium (TMG) as a gallium (Ga) source. And / or triethyl galium (TEG).
또한, 알루미늄(Al) 소스 가스로는 트리메틸알루미늄(trimethyl aluminum; TMAl, Al(CH3)3)을 사용할 수 있으며, 질소(N) 소스 가스로는 암모니아(NH3) 또는 디메틸히드라진(DMHy)을 사용할 수 있다.Trimethyl aluminum (TMAl, Al (CH 3 ) 3 ) may be used as the aluminum (Al) source gas and ammonia (NH 3 ) or dimethyl hydrazine (DMHy) may be used as the source gas of nitrogen have.
이러한 소스 가스를 이용하여 기판(100) 상에 핵층(미도시)과 결함 완화층(200)을 먼저 형성할 수 있다.Using such a source gas, a nuclear layer (not shown) and a
핵층은 400℃ 내지 600℃의 상대적으로 저온에서 (Al, Ga)N으로 형성될 수 있으며, AlN으로 형성되는 것이 유리하다.The nucleus layer may be formed of (Al, Ga) N at relatively low temperatures of 400 ° C. to 600 ° C., which is advantageously formed of AlN.
결함 완화층(200)은 이러한 핵층 상에 연속적으로 형성하며, 기판(100)과 제1 전도성 반도체층(300) 사이에서 전위(dislocation)와 같은 결함의 발생을 완화시킬 수 있다.The
이후, 이러한 결함 완화층(200) 상에 제1 전도성 반도체층(300)을 형성한다.Thereafter, the first
제1 전도성 반도체층(300)은 제1 전극(800)과 전기적으로 연결되는데, 예를 들어, n형 특성을 띠도록 하기 위하여 실리콘(Si) 또는 게르마늄(Ge)과 같은 불순물로 도핑될 수 있다.The first
이러한 제1 전도성 반도체층(300) 상에는 응력제어층(400)을 형성한다. 예를 들어, 응력제어층(400)은 응력제공층(410)인 u-GaN층과 변형률완화층(420)인 n-GaN층을 교대로 적층하여 형성할 수 있다. 이 때, 두께 및 도핑 농도 등은 상술한 바와 같이 다양하게 설정할 수 있다.The
응력제어층(400) 상에 제3 전도성 반도체층(310)을 형성한다. 예컨대, 제1 전도성 반도체층(300)의 성장에 따른 인장응력을 감소시켰기 때문에 제1 전도성 반도체층과 동일한 n형 반도체층(310)을 더 성장시킬 수 있는 것이다.The third
제3 전도성 반도체층(310) 상에 활성층(500)을 형성한다. 만일, 제3 전도성 반도체층(310)을 생략한 경우, 응력제어층(400) 상에 활성층(500)을 형성할 것이다.The
이러한 활성층(500)은 먼저 양자장벽층(미도시)을 성장시키고, 이어서 양자우물층(미도시)을 형성한다. 따라서, 활성층(500)은 양자장벽층 사이에 양자 우물층이 위치하도록 형성하며, 이러한 양자우물층은 GaN 또는 InGaN 층을 포함할 수 있다. 이러한 다중 양자 우물 구조 내의 양자장벽층과 양자우물층의 In 조성 및 각 층의 적층 회수는 발광 소자의 목적으로 하는 발광 파장에 따라 임의로 설정할 수 있다. 이와 같은 활성층(500) 상에는 AlGaN으로 이루어지는 전자 장벽층(electron-blocking layer, EBL)을 형성할 수 있다. 이러한 전자 장벽층은 그 두께와 Al 조성을 임의로 설정할 수 있고, 경우에 따라 생략하는 것도 가능하다.This
이러한 전자 장벽층 상에 제2 전도성 반도체층(600)을 형성한다. 만일 전자 장벽층이 생략된 경우, 활성층(500) 상에 제2 전도성 반도체층(600)을 형성할 것이다. 제2 전도성 반도체층(600)은 제2 전극(900)과 전기적으로 연결되는데, 예컨대, p형 특성을 띠도록 하기 위하여 마그네슘(Mg)과 같은 불순물로 도핑될 수 있다.The second
제2 전도성 반도체층(600) 상에는 투명 전극(700)을 형성하는데, 이러한 투명 전극(700)은 Ni/Au와 같은 금속 또는 ITO와 같은 투명 전도성 산화물로 형성할 수 있다. 또한, 리프트 오프 공정을 이용할 수 있다.The
이러한 투명 전극(700) 상에 제2 전극(900)을 형성한다. 제2 전극(900)은 메탈 증착, 스퍼터링 또는 졸겔(sol-gel) 등 통상의 증착 방법이거나 용액법 기반의 방법을 이용하여 형성할 수 있다. 또한, 리프트 오프 공정을 이용할 수 있다.The
한편, 제1 전도성 반도체층(300)이 드러나도록 개구부를 형성하고, 이렇게 드러난 제1 전도성 반도체층(300) 상에 제1 전극(800)을 형성한다. 이러한 제1 전극(800)은 Ti/Al과 같은 금속을 메탈 증착, 스퍼터링 또는 졸겔(sol-gel) 등 통상의 증착방법이거나 용액법 기반의 방법을 이용하여 형성할 수 있다. 또한, 리프트 오프 공정을 이용할 수 있다.An opening is formed to expose the first
실시예Example 2 2
도 6은 본 발명의 실시예 2에 따른 질화물 반도체 발광 다이오드의 단면도이다.6 is a cross-sectional view of a nitride semiconductor light emitting diode according to Example 2 of the present invention.
도 6은 수직형 구조의 발광 소자가 개시되어 있으며, 실시 예에 따른 발광 소자를 설명함에 있어서 도 1을 참조하여 설명된 발광 소자와 중복되는 부분에 대한 설명은 생략하도록 한다.6 illustrates a light emitting device having a vertical structure, and in describing the light emitting device according to the embodiment, a description of a portion overlapping with the light emitting device described with reference to FIG. 1 will be omitted.
도 6을 참조하면, 질화물 반도체 발광 다이오드는 제1 전극(800), 제1 전도성 반도체층(300), 응력제어층(400), 활성층(500), 제2 전도성 반도체층(600), 반사막(1000) 및 제2 전극(900)을 포함한다. 또한, 응력제어층(400) 및 활성층(500) 사이에는 제3 전도성 반도체층(310)을 더 포함할 수 있다. Referring to FIG. 6, the nitride semiconductor light emitting diode includes a
제2 전도성 반도체층(300)의 노출된 표면은 광추출효율을 향상시키기 위하여 패턴 또는 일정한 형상 및 깊이로 거칠기(roughness)를 형성할 수 있다.The exposed surface of the second
응력제어층(400)은 제1 전도성 반도체층(300) 및 활성층(500) 사이에 위치한다. 응력제어층(400)은 제1 전도성 반도체층(300)에 제1 전도성 반도체층(300)에서 발생되는 응력과 반대되는 응력을 제공하는 역할을 한다. 따라서, 제1 전도성 반도체층(300)의 성장에 따른 응력을 최소화할 수 있다.The
응력제어층(400)은 응력제공층 및 변형률완화층을 포함한다. 응력제어층(400)의 일 예로서, 응력제어층(400)은 응력제공층인 u-GaN층과 변형률완화층인 n-GaN층이 교대로 적층되고, 변형률완화층인 n-GaN층의 도핑 농도는 활성층 방향으로 계단 형태로 증가 또는 감소되는 구조일 수 있다. 또한, 응력제어층(400)은 응력제공층인 u-GaN층과 변형률완화층인 n-GaN층이 교대로 적층된 초격자층 구조일 수 있다. 또한, 응력제어층(400)은 응력제공층인 u-GaN층 및 변형률완화층인 n-GaN층을 포함하고, 변형률완화층인 n-GaN층의 도핑 농도는 활성층 방향으로 갈수록 점진적으로 증가 또는 감소된 구조일 수 있다.The
제3 전도성 반도체층(310)은 응력제어층(400) 및 활성층(500) 사이에 위치한다. 제3 전도성 반도체층(310)은 제1 전도성 반도체층(300)과 동일한 전도성을 갖을 수 있다. 예를 들어, 제1 전도성 반도체층(300)이 n형인 경우, 제3 전도성 반도체층(310)도 n형일 수 있다. 또한, 제1 전도성 반도체층(300)과 제3 전도성 반도체층(310)은 동일한 물질로 구성될 수 있다. 예를 들어, 제1 전도성 반도체층(300)이 n-GaN층인 경우, 제3 전도성 반도체층(310)도 n-GaN층일 수 있다. 경우에 따라, 제3 전도성 반도체층(310)은 생략될 수 있다.The third
활성층(500)은 제3 전도성 반도체층(310) 상에 위치한다. 경우에 따라, 제3 전도성 반도체층(310)이 생략된 경우, 활성층(500)은 응력제어층(400) 상에 위치할 것이다.The
제2 전도성 반도체층(600)은 활성층(500) 상에 위치한다. 예를 들어, 제2 전도성 반도체층은 p형 반도체층일 수 있다. 예컨대, 제2 전도성 반도체층(600)은 p-GaN층일 수 있다.The second
반사막(1000)은 제2 전도성 반도체층(600) 상에 형성된다. 반사막(1000)은 Ag, Al, Pt, Au, Ni, Tu, ITO 또는 이들로 조합된 물질로 이루어지며, 0.01㎛ 이상의 두께로 형성시킬 수 있다.The
제1 전극(800)은 제1 전도성 반도체층(300)에 전기적으로 연결되고, 제2 전극(900)은 제2 전도성 반도체층(400)에 전기적으로 연결된다.The
예를 들어, 제1 전극(800)은 제1 전도성 반도체층(300)의 노출된 하부 표면에 위치하고, 제2 전극(900)은 제2 전도성 반도체층(600) 상에 위치한 반사막(1000) 상에 위치할 수 있다. 이 경우, 수직형 발광 소자 구조가 된다.For example, the
제조예Manufacturing example 1 One
실리콘 기판 상에 AlN 핵층, AlGaN 결함 완화층 및 n형 반도체층을 MOCVD법을 이용하여 차례로 형성하였다. n형 반도체층은 n-GaN을 포함하고, 두께는 2㎛이고, 실리콘 도핑 농도는 5E18cm-3이다.An AlN nucleus layer, an AlGaN defect mitigating layer, and an n-type semiconductor layer were sequentially formed on a silicon substrate by MOCVD. The n-type semiconductor layer contains n-GaN, has a thickness of 2 μm, and has a silicon doping concentration of 5E18 cm −3 .
n형 반도체층 상에 응력제어층을 MOCVD법을 이용하여 형성하였다. 응력제어층은 0.1㎛ 두께의 u-GaN층과 0.05㎛ 두께의 n-GaN층이 4회 반복 적층된 구조이다. n-GaN층들은 실리콘 도핑 농도가 아래층부터 각각 1E17cm-3, 3E17cm-3, 5E17cm-3 및 7E17cm-3이다.A stress control layer was formed on the n-type semiconductor layer using the MOCVD method. The stress control layer has a structure in which a u-GaN layer having a thickness of 0.1 μm and an n-GaN layer having a thickness of 0.05 μm are repeatedly stacked four times. n-GaN layer are each 1E17cm -3, 3E17cm -3, 5E17cm -3 and 7E17cm -3 silicon doping concentration is from downstairs.
응력제어층 상에 활성층, AlGaN 전자장벽층 및 p형 반도체층을 MOCVD법을 이용하여 차례로 형성하였다. p형 반도체층은 p-GaN을 포함하고, 마그네슘 도핑 농도는 1E15 cm-3이다.An active layer, an AlGaN electron barrier layer, and a p-type semiconductor layer were sequentially formed on the stress control layer by MOCVD. The p-type semiconductor layer contains p-GaN and the magnesium doping concentration is 1E15 cm -3 .
그 다음에, p형 반도체층 상에 p형 전극을 형성하고, 메사 에칭하여 n형 반도체층의 일부를 노출시켜, 그 위에 n형 전극을 형성하여 질화물 반도체 발광소자를 제조하였다.Next, a p-type electrode was formed on the p-type semiconductor layer, mesa-etched to expose a portion of the n-type semiconductor layer, and an n-type electrode was formed thereon, thereby producing a nitride semiconductor light emitting device.
제조예Manufacturing example 2 2
응력제어층 구조는 초격자층 구조이고, 0.05㎛ 두께의 u-GaN층과 Si이 5E18 cm-3 도핑된 0.05㎛ 두께의 n-GaN층이 3회 반복 적층된 구조인 것을 제외하고, 상술한 제조예 1과 동일하게 수행하여 질화물 반도체 발광 소자를 제조하였다.The stress control layer structure is a superlattice layer structure, except that a structure in which the u-GaN layer having a thickness of 0.05 μm and the n-GaN layer having a thickness of 0.05 μm doped with 5E18 cm −3 Si is repeatedly stacked three times. In the same manner as in Preparation Example 1, a nitride semiconductor light emitting device was manufactured.
비교예Comparative Example
응력제어층을 생략한 것을 제외하고, 상술한 제조예 1과 동일하게 수행하여 질화물 반도체 발광 소자를 제조하였다.A nitride semiconductor light emitting device was manufactured in the same manner as in Preparation Example 1, except that the stress control layer was omitted.
실험예Experimental Example
비교예, 제1 제조예 및 제2 제조예에 따른 질화물 반도체 발광소자를 이용하여 광출력을 측정하였다.Light output was measured using the nitride semiconductor light emitting device according to Comparative Example, First Preparation Example and Second Preparation Example.
하기 표 1은 비교예, 제1 제조예 및 제2 제조예에 따른 질화물 반도체 발광소자의 광출력값을 나타낸 표이다. 표 1을 참조하면, 응력제어층이 없는 비교예에 비교하여 응력제어층이 있는 제1 제조예 및 제2 제조예에 따른 질화물 반도체 발광소자의 광출력값이 현저히 증가함을 알 수 있다.Table 1 below is a table showing light output values of the nitride semiconductor light emitting device according to Comparative Example, First Preparation Example and Second Preparation Example. Referring to Table 1, it can be seen that the light output value of the nitride semiconductor light emitting device according to the first and second manufacturing examples with the stress control layer is significantly increased compared to the comparative example without the stress control layer.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.It should be noted that the embodiments of the present invention disclosed in the present specification and drawings are only illustrative of specific examples for the purpose of understanding and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.
100: 기판 200: 결함 완화층
300: 제1 전도성 반도체층 310: 제3 전도성 반도체층
400: 응력제어층 410: 응력제공층
420: 변형률 완화층 500: 활성층
600: 제2 전도성 반도체층 700: 투명 전극
800: 제1 전극 900: 제2 전극
1000: 반사막100: substrate 200: defect mitigating layer
300: first conductive semiconductor layer 310: third conductive semiconductor layer
400: stress control layer 410: stress providing layer
420: strain relaxation layer 500: active layer
600: second conductive semiconductor layer 700: transparent electrode
800: first electrode 900: second electrode
1000: reflecting film
Claims (15)
상기 제1 전도성 반도체층 상에 위치하는 활성층;
상기 활성층 상에 위치하는 제2 전도성 반도체층;
상기 제1 전도성 반도체층과 전기적으로 연결되는 제1 전극;
상기 제2 전도성 반도체층과 전기적으로 연결되는 제2 전극; 및
상기 제1 전도성 반도체층 및 상기 활성층 사이에 위치하고, 상기 제1 전도성 반도체층에 상기 제1 전도성 반도체층에 발생되는 응력과 반대되는 응력을 제공하는 도핑되지 않는 GaN 층을 포함하는 응력제공층 및 상기 응력제공층의 성장에 따른 변형률을 완화시키는 n-GaN 층을 포함하는 변형률완화층을 포함하여, 상기 제1 전도성 반도체층에 상기 제1 전도성 반도체층에서 발생되는 응력과 반대되는 응력을 제공하는 응력제어층을 포함하는 질화물 반도체 발광 소자.A first conductive semiconductor layer;
An active layer located on the first conductive semiconductor layer;
A second conductive semiconductor layer located on the active layer;
A first electrode electrically connected to the first conductive semiconductor layer;
A second electrode electrically connected to the second conductive semiconductor layer; And
A stress providing layer between the first conductive semiconductor layer and the active layer, the stress providing layer comprising an undoped GaN layer providing a stress opposite to the stress generated in the first conductive semiconductor layer to the first conductive semiconductor layer; Stresses that provide a strain relaxed layer comprising an n-GaN layer to mitigate strain due to growth of the stress providing layer, the stress being opposite to the stress generated in the first conductive semiconductor layer A nitride semiconductor light emitting device comprising a control layer.
상기 응력제어층 및 상기 활성층 사이에는 제3 전도성 반도체층을 더 포함하는 질화물 반도체 발광 소자.The method of claim 1,
The nitride semiconductor light emitting device further comprises a third conductive semiconductor layer between the stress control layer and the active layer.
상기 제1 전도성 반도체층에 발생되는 응력은 인장응력이고, 상기 응력제공층은 압축응력을 제공하는 것을 특징으로 하는 질화물 반도체 발광 소자.The method of claim 1,
The stress generated in the first conductive semiconductor layer is a tensile stress, the stress providing layer is a nitride semiconductor light emitting device, characterized in that to provide a compressive stress.
상기 응력제어층은 상기 도핑되지 않은 GaN층과 상기 n-GaN층이 교대로 적층된 구조인 것을 특징으로 하는 질화물 반도체 발광 소자.The method of claim 1,
And the stress control layer has a structure in which the undoped GaN layer and the n-GaN layer are alternately stacked.
상기 도핑되지 않은 GaN층의 두께는 5nm 내지 500nm이고, 상기 n-GaN층의 두께는 1nm 내지 200nm인 질화물 반도체 발광 소자.The method of claim 1,
The thickness of the undoped GaN layer is 5nm to 500nm, the thickness of the n-GaN layer is 1nm to 200nm.
상기 n-GaN층의 도핑 농도는 1E17 cm-3 내지 5E19 cm-3인 것을 특징으로 하는 질화물 반도체 발광 소자.The method of claim 1,
The doping concentration of the n-GaN layer is a nitride semiconductor light emitting device, characterized in that 1E17 cm -3 to 5E19 cm -3 .
상기 응력제어층의 두께는 1000nm 이하인 것 질화물 반도체 발광 소자.The method of claim 1,
The thickness of the stress control layer is 1000nm or less nitride semiconductor light emitting device.
상기 n-GaN층들의 도핑 농도는 상기 활성층 방향으로 계단 형태로 증가 또는 감소되는 것을 특징으로 하는 질화물 반도체 발광 소자.6. The method of claim 5,
The doping concentration of the n-GaN layer is nitride semiconductor light emitting device, characterized in that the increase or decrease in the step shape in the direction of the active layer.
상기 응력제어층의 구조는 초격자층 구조인 것을 특징으로 하는 질화물 반도체 발광 소자.6. The method of claim 5,
The structure of the stress control layer is a nitride semiconductor light emitting device, characterized in that the superlattice layer structure.
상기 도핑되지 않은 GaN층의 두께는 1nm 내지 50nm이고, 상기 n-GaN층의 두께는 1nm 내지 50nm인 질화물 반도체 발광 소자.11. The method of claim 10,
The thickness of the undoped GaN layer is 1nm to 50nm, the thickness of the n-GaN layer is 1nm to 50nm.
상기 n-GaN층의 도핑 농도는 상기 활성층 방향으로 갈수록 점진적으로 증가 또는 감소되는 것을 특징으로 하는 질화물 반도체 발광 소자.The method of claim 1,
The nitride semiconductor light emitting device of claim 1, wherein the doping concentration of the n-GaN layer gradually increases or decreases toward the active layer.
상기 응력제어층의 두께는 2000nm 이하인 것을 특징으로 하는 질화물 반도체 발광 소자.15. The method of claim 14,
The thickness of the stress control layer is nitride semiconductor light emitting device, characterized in that less than 2000nm.
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