KR101376584B1

KR101376584B1 - Composite electronic device and manufacturing method thereof

Info

Publication number: KR101376584B1
Application number: KR1020120102645A
Authority: KR
Inventors: 토모나가 니시카와; 토모카즈 이토; 타케시 오쿠무라; 마코토 요시다; 히로시 가미야마; 쇼 나카고미
Original assignee: 티디케이가부시기가이샤
Priority date: 2011-10-28
Filing date: 2012-09-17
Publication date: 2014-03-20
Also published as: JP2013098258A; KR20130047572A; JP5459291B2

Abstract

(과제) 공통 모드 필터와 ESD 보호 소자와의 접속 불량을 방지하여, 정전기 흡수 성능을 개선한다.
(해결 수단) 복합 전자 부품(100)은, 기판(11)과, 기판(11) 상에 형성된 기능층(12)과, 기능층(12) 상에 형성된 범프 전극(13a∼13f)과, 자성 수지층(14)을 구비하고 있다. 기능층(12)은, 스파이럴 도체(20, 21)를 포함하는 공통 모드 필터층(12A)과, 복수의 ESD 보호 소자를 포함하는 ESD 보호층(12B)을 구비하고 있다. ESD 보호층(12B)은, 각 갭 전극(34A∼34D)의 단자 전극부(37) 및 그라운드 전극부(38)의 표면에는, 도금 전극으로 이루어지는 단자 전극 콘택트(39) 및 그라운드 콘택트(40)가 각각 형성되어 있다. 단자 전극 콘택트(39) 및 그라운드 콘택트(40)는, 무기 절연층(36)을 관통하여, 공통 모드 필터층(12A) 및 대응하는 범프 전극(13a∼13f)에 각각 접속되어 있다. (Problem) The electrostatic absorption performance is improved by preventing the poor connection between the common mode filter and the ESD protection element.
Solution The composite electronic component 100 includes a substrate 11, a functional layer 12 formed on the substrate 11, bump electrodes 13a to 13f formed on the functional layer 12, and magnetic properties. The resin layer 14 is provided. The functional layer 12 includes a common mode filter layer 12A including spiral conductors 20 and 21, and an ESD protection layer 12B including a plurality of ESD protection elements. The ESD protection layer 12B has terminal electrode contacts 39 and ground contacts 40 made of plated electrodes on the surfaces of the terminal electrode portions 37 and the ground electrode portions 38 of the gap electrodes 34A to 34D. Are formed respectively. The terminal electrode contact 39 and the ground contact 40 pass through the inorganic insulating layer 36 and are connected to the common mode filter layer 12A and the corresponding bump electrodes 13a to 13f, respectively.

Description

COMPONENT ELECTRONIC COMPONENTS AND MANUFACTURING METHOD THEREOF {COMPOSITE ELECTRONIC DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은, 복합 전자 부품 및 그 제조 방법에 관한 것으로, 특히, 공통 모드 필터(common mode filter)와 정전기 방전(ESD) 보호 소자를 조합하여 구성된 복합 전자 부품 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a composite electronic component and a manufacturing method thereof, and more particularly, to a composite electronic component configured by combining a common mode filter and an electrostatic discharge (ESD) protection element, and a manufacturing method thereof.

최근, 고속의 신호 전송 인터페이스로서 USB나 HDMI 등의 규격이 널리 보급되어, 퍼스널 컴퓨터나 디지털 하이비전 텔레비전 등 수많은 디지털 기기에 이용되고 있다. 이들 인터페이스는, 오래전부터 일반적이었던 싱글 엔드(single end) 전송 방식과는 상이하게, 한 쌍의 신호 라인을 이용하여 차동 신호(디퍼렌셜 모드 신호;differential mode signal)를 전송하는 차동 신호 방식이 채용되고 있다. Background Art In recent years, standards such as USB and HDMI are widely used as high-speed signal transmission interfaces, and have been used in many digital devices such as personal computers and digital high-vision televisions. These interfaces adopt a differential signaling scheme that transmits differential signals (differential mode signals) using a pair of signal lines, unlike the single-ended transmission scheme that has been common for a long time. .

차동 전송 방식은, 싱글 엔드 전송 방식과 비교하여 신호 라인으로부터 발생하는 방사 전자계가 적을 뿐만 아니라, 외래 노이즈의 영향을 받기 어렵다는 우수한 특징을 갖고 있다. 이 때문에, 신호의 소(小)진폭화가 용이하고, 소진폭화에 의한 상승 시간 및 하강 시간의 단축에 의해, 싱글 엔드 전송 방식보다도 고속의 신호 전송을 행하는 것이 가능해진다. The differential transmission method has an excellent characteristic that not only is a radiated electromagnetic field generated from the signal line smaller than that of the single-ended transmission method, but also is less affected by foreign noise. For this reason, small amplitude of the signal is easy, and shortening of the rise time and fall time due to the small amplitude makes it possible to perform signal transmission faster than the single-ended transmission method.

도 14는, 일반적인 차동 전송 회로의 회로도이다. 14 is a circuit diagram of a general differential transmission circuit.

도 14에 나타내는 차동 전송 회로는, 한 쌍의 신호 라인(1, 2)과, 신호 라인(1, 2)에 디퍼렌셜 모드 신호를 공급하는 출력 버퍼(3)와, 신호 라인(1, 2)으로부터의 디퍼렌셜 모드 신호를 받는 입력 버퍼(4)를 구비하고 있다. 이러한 구성에 의해, 출력 버퍼(3)에 부여되는 입력 신호(IN)는, 한 쌍의 신호 라인(1, 2)을 경유하여 입력 버퍼(4)로 보내져, 출력 신호(OUT)로서 재생된다. 이와 같은 차동 전송 회로는, 전술한 대로, 신호 라인(1, 2)으로부터 발생하는 방사 전자계가 적다는 특징을 갖고 있지만, 신호 라인(1, 2)에 공통의 노이즈(공통 모드 노이즈)가 중첩된 경우에는 비교적 큰 방사 전자계를 발생시켜 버린다. 공통 모드 노이즈에 의해 발생하는 방사 전자계를 저감하기 위해서는, 도 14에 나타내는 바와 같이, 신호 라인(1, 2)에 공통 모드 필터(공통 모드 초크 코일)(5)를 삽입하는 것이 유효하다. The differential transmission circuit shown in FIG. 14 includes a pair of signal lines 1 and 2, an output buffer 3 for supplying differential mode signals to the signal lines 1 and 2, and signal lines 1 and 2; The input buffer 4 which receives the differential mode signal of is provided. With this configuration, the input signal IN applied to the output buffer 3 is sent to the input buffer 4 via the pair of signal lines 1 and 2 and reproduced as the output signal OUT. As described above, such a differential transmission circuit is characterized in that the radiated electromagnetic field generated from the signal lines 1 and 2 is small, but the common noise (common mode noise) is superimposed on the signal lines 1 and 2. In this case, a relatively large radiated electromagnetic field is generated. In order to reduce the radiated electromagnetic field generated by the common mode noise, it is effective to insert the common mode filter (common mode choke coil) 5 into the signal lines 1 and 2, as shown in FIG.

공통 모드 필터(5)는, 신호 라인(1, 2)에서 보내지는 차동 성분(디퍼렌셜 모드 신호)에 대한 임피던스가 낮고, 동상(同相) 성분(공통 모드 노이즈)에 대한 임피던스가 높다는 특성을 갖고 있다. 이 때문에, 신호 라인(1, 2)에 공통 모드 필터(5)를 삽입함으로써, 디퍼렌셜 모드 신호를 실질적으로 감쇠시키는 일 없이, 한 쌍의 신호 라인(1, 2)에서 보내지는 공통 모드 노이즈를 차단할 수 있다. The common mode filter 5 has a characteristic of low impedance to the differential component (differential mode signal) sent from the signal lines 1 and 2 and high impedance to the in-phase component (common mode noise). . Therefore, by inserting the common mode filter 5 into the signal lines 1 and 2, the common mode noise transmitted from the pair of signal lines 1 and 2 can be cut off without substantially attenuating the differential mode signal. Can be.

HDMI와 같은 최신의 고속 디지털 인터페이스에서는, 고(高)전송 레이트의 미소 신호를 취급하기 때문에, 정전기에 대하여 매우 민감한 IC가 사용되어, 정전기가 큰 문제가 된다. 이러한 IC의 정전기 파괴를 방지하기 위해서는, 신호 라인과 그라운드와의 사이에 ESD 보호 소자를 접속하는 것이 유효하며, 최근에는 공통 모드 필터와 ESD 보호 소자를 하나의 패키지에 담은 복합 전자 부품도 제안되고 있다(특허문헌 1 참조). In the latest high speed digital interfaces such as HDMI, since a high signal transmission rate of a small signal is handled, an IC which is very sensitive to static electricity is used, and static electricity becomes a big problem. In order to prevent electrostatic destruction of such ICs, it is effective to connect an ESD protection device between the signal line and the ground. Recently, a composite electronic component containing a common mode filter and an ESD protection device in one package has been proposed. (See Patent Document 1).

일본공개특허공보 2010－141642호Japanese Laid-Open Patent Publication No. 2010-141642

특허문헌 1에 기재된 종래의 복합 전자 부품은, 한 쌍의 자성체 층간에 공통 모드 초크 코일부와 정전기 보호부가 적층된 적층체로 이루어지는 것이다. 공통 모드 초크 코일부는, 비자성체층과 코일용 도체 패턴을 적층하여 내부에 트랜스가 형성된 것이다. 또한, 정전기 보호부는, 절연 수지층의 표면에 어스 전극과 방전 전극이 서로의 사이에 간격을 갖도록 형성되며, 어스 전극과 방전 전극 간에 걸쳐 전압 의존성 저항 재료가 형성된 것이다. 그리고, 공통 모드 초크 코일부와 정전기 보호부와의 접속은, 적층체의 외주면에 도금 형성된 외부 전극면을 통하여 행해지고 있다. The conventional composite electronic component described in patent document 1 consists of a laminated body by which the common mode choke coil part and the electrostatic protection part were laminated | stacked between a pair of magnetic body layers. The common mode choke coil section is formed by laminating a nonmagnetic layer and a coil conductor pattern to form a transformer therein. In addition, the static electricity protection part is formed so that the earth electrode and the discharge electrode may have a space | interval between each other on the surface of the insulated resin layer, and the voltage dependent resistance material was formed between the earth electrode and the discharge electrode. And the connection of a common mode choke coil part and an electrostatic protection part is performed through the external electrode surface plated on the outer peripheral surface of a laminated body.

그러나, 외부 전극면은 땜납 접속시의 소모나 전극면의 흠집 등에 의해 도통(道通) 불량이 발생할 가능성이 있다. 또한, 외부 전극면의 표면의 주석 도금층이 비교적 고저항인 점에서, 정전기 흡수 성능을 열화시킨다는 문제도 있다. However, there is a possibility that conduction defects occur on the external electrode surface due to consumption at the time of solder connection, scratches on the electrode surface, or the like. In addition, since the tin plating layer on the surface of the external electrode surface is relatively high in resistance, there is also a problem of deteriorating electrostatic absorption performance.

본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 공통 모드 필터와 ESD 보호 소자와의 접속 불량을 방지하여, 정전기 흡수 성능을 개선하는 것이 가능한 복합 전자 부품 및 그 제조 방법을 제공하는 것에 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to prevent a poor connection between a common mode filter and an ESD protection device, and to provide a composite electronic component capable of improving electrostatic absorption performance and a manufacturing method thereof. It is in doing it.

상기 과제를 해결하기 위해, 본 발명에 의한 복합 전자 부품은, 기판과, 상기 기판 상에 형성된 기능층과, 상기 기능층에 전기적으로 접속된 복수의 외부 단자 전극을 구비하고, 상기 기능층은, 평면 코일 패턴을 포함하는 평면 코일층과, ESD 보호 소자를 포함하는 ESD 보호층을 구비하고, 상기 ESD 보호층은, 갭(gap)을 통하여 상호 대향하는 단자 전극부 및 그라운드 전극부를 포함하는 갭 전극과, 상기 갭 전극 상에 형성된 정전기 흡수층과, 상기 정전기 흡수층을 통하여 상기 갭 전극을 덮는 무기 절연층과, 상기 갭 전극의 상기 단자 전극부의 표면에 형성된 도금 전극으로 이루어지는 단자 전극 콘택트와, 상기 갭 전극의 상기 그라운드 전극부의 표면에 형성된 도금 전극으로 이루어지는 그라운드 콘택트를 포함하고, 상기 정전기 흡수층은, 절연성 무기 재료의 매트릭스 중에 도전성 무기 재료가 분산된 콤퍼짓(composite)이며, 상기 단자 전극 콘택트 및 상기 그라운드 콘택트는, 상기 무기 절연층을 관통하여, 상기 복수의 외부 단자 전극 중으로부터 선택된 하나의 외부 단자 전극에 각각 전기적으로 접속되어 있는 것을 특징으로 한다. In order to solve the said subject, the composite electronic component by this invention is equipped with the board | substrate, the functional layer formed on the said board | substrate, and the some external terminal electrode electrically connected to the said functional layer, The said functional layer is A gap electrode including a plane coil layer including a planar coil pattern and an ESD protection layer including an ESD protection element, wherein the ESD protection layer includes a terminal electrode part and a ground electrode part which face each other through a gap; And a terminal electrode contact comprising an electrostatic absorbing layer formed on the gap electrode, an inorganic insulating layer covering the gap electrode through the electrostatic absorbing layer, a plated electrode formed on the surface of the terminal electrode portion of the gap electrode, and the gap electrode. A ground contact made of a plated electrode formed on a surface of the ground electrode portion of the electrode, wherein the electrostatic absorbing layer is an insulating inorganic A composite in which a conductive inorganic material is dispersed in a matrix of a material, and the terminal electrode contact and the ground contact penetrate through the inorganic insulating layer, respectively, to one external terminal electrode selected from the plurality of external terminal electrodes. It is characterized by being electrically connected.

본 발명에 의하면, ESD 보호층의 무기 절연층을 관통하는 콘택트를 용이하게 형성할 수 있다. 이에 따라, 칩의 측면에 도금 형성된 전극면을 경유하여 공통 모드 필터와 ESD 보호 소자를 접속하지 않아도 좋아, 양자의 전기적 접속의 신뢰성을 향상시킬 수 있다. According to the present invention, a contact penetrating the inorganic insulating layer of the ESD protective layer can be easily formed. Accordingly, it is not necessary to connect the common mode filter and the ESD protection element via the electrode surface plated on the side of the chip, so that the reliability of the electrical connection between the two can be improved.

또한, 상기 과제를 해결하기 위해, 본 발명에 의한 복합 전자 부품의 제조 방법은, 기판 상에 기능층을 형성하는 공정과, 상기 기능층과 전기적으로 접속된 외부 단자 전극을 형성하는 공정을 포함하고, 상기 기능층을 형성하는 공정은, 평면 코일 패턴을 포함하는 평면 코일층을 형성하는 공정과, ESD 보호 소자를 포함하는 ESD 보호층을 형성하는 공정을 포함하고, 상기 ESD 보호층을 형성하는 공정은, 갭을 통하여 상호 대향하는 단자 전극부 및 그라운드 전극부를 포함하는 갭 전극을 형성하는 공정과, 상기 갭 전극 상에 정전기 흡수층을 형성하는 공정과, 상기 갭 전극의 상기 단자 전극부 및 상기 그라운드 전극부의 표면에 도금 전극으로 이루어지는 상기 단자 전극 콘택트 및 상기 그라운드 콘택트를 각각 형성하는 공정과, 상기 정전기 흡수층을 통하여 상기 갭 전극을 덮는 무기 절연층을 형성하는 공정과, 상기 무기 절연층의 표면을 연삭 또는 연마에 의해 평탄화하고, 상기 단자 전극 콘택트의 상단 및 상기 그라운드 콘택트의 상단을 각각 노출시키는 공정을 포함하는 것을 특징으로 한다. Moreover, in order to solve the said subject, the manufacturing method of the composite electronic component by this invention includes the process of forming a functional layer on a board | substrate, and the process of forming the external terminal electrode electrically connected with the said functional layer, The forming of the functional layer may include forming a planar coil layer including a planar coil pattern, and forming an ESD protection layer including an ESD protection element, and forming the ESD protection layer. The process of forming a gap electrode including a terminal electrode part and a ground electrode part which mutually oppose through a gap, the process of forming an electrostatic absorption layer on the said gap electrode, the said terminal electrode part of the said gap electrode, and the said ground electrode Forming the terminal electrode contact and the ground contact, each of which is a plated electrode, on the negative surface; and through the electrostatic absorbing layer. Forming an inorganic insulating layer covering the gap electrode, and planarizing the surface of the inorganic insulating layer by grinding or polishing, and exposing an upper end of the terminal electrode contact and an upper end of the ground contact, respectively. It features.

본 발명에 의하면, ESD 보호층의 무기 절연층에 구멍뚫기 가공을 행하는 일 없이, 무기 절연층을 관통하는 콘택트를 용이하게 형성할 수 있다. 이에 따라, 칩의 측면에 도금 형성된 전극면을 경유하여 공통 모드 필터와 ESD 보호 소자를 접속하지 않아도 좋아, 양자의 전기적 접속의 신뢰성을 향상시킬 수 있다. According to the present invention, a contact penetrating the inorganic insulating layer can be easily formed without performing a punching process on the inorganic insulating layer of the ESD protective layer. Accordingly, it is not necessary to connect the common mode filter and the ESD protection element via the electrode surface plated on the side of the chip, so that the reliability of the electrical connection between the two can be improved.

본 발명에 있어서, 상기 ESD 보호층은, 상기 갭 전극의 상기 그라운드 전극부를 포함하는 루프 형상의 그라운드 패턴을 구비하는 것이 바람직하다. 이 구성에 의하면, 그라운드 콘택트(그라운드 외부 전극)와의 전기적인 접속 경로를 복수 가질 수 있다. 따라서, 그라운드 전극부 간을 연결하는 경로의 어느 1개소가 절단되었다고 해도, 다른 경로를 지나 그라운드 기능을 확보하는 것이 가능해진다. In the present invention, the ESD protection layer preferably includes a loop-shaped ground pattern including the ground electrode portion of the gap electrode. According to this structure, it can have two or more electrical connection paths with a ground contact (ground external electrode). Therefore, even if any one position of the path | route which connects between ground electrode parts is cut | disconnected, it becomes possible to ensure a ground function through another path | route.

본 발명에 있어서, 상기 평면 코일층은, 상기 기판의 표면에 형성되고, 상기 ESD 보호층은, 상기 평면 코일층의 상층에 형성되어 있는 것이 바람직하다. 이 구성에 의하면, 평면 코일층과 ESD 보호층과의 사이에 무기 절연층이 끼워지는 점에서, 특별한 층을 형성하는 일 없이, ESD 보호층의 정전기 파괴에 의한 공통 모드 필터의 손상을 방지할 수 있다. 그리고 본 발명에 의하면, 이러한 무기 절연층이 존재하는 경우라도, 칩의 측면에 도금 형성된 전극면을 경유하여 공통 모드 필터와 ESD 보호 소자를 접속하지 않아도 좋아, 양자의 전기적 접속의 신뢰성을 향상시킬 수 있다. In this invention, it is preferable that the said planar coil layer is formed in the surface of the said board | substrate, and the said ESD protection layer is formed in the upper layer of the said planar coil layer. According to this configuration, since the inorganic insulating layer is sandwiched between the planar coil layer and the ESD protection layer, damage to the common mode filter by electrostatic destruction of the ESD protection layer can be prevented without forming a special layer. have. According to the present invention, even when such an inorganic insulating layer is present, it is not necessary to connect the common mode filter and the ESD protection element via the electrode surface formed by plating on the side of the chip, thereby improving the reliability of the electrical connection between the two. have.

본 발명에 있어서, 상기 스파이럴 도체는, 서로 자기(磁氣) 결합하는 제1 및 제2 스파이럴 도체를 포함하고, 상기 갭 전극은, 제1 내지 제4 갭 전극을 포함하고, 상기 단자 전극 콘택트는, 제1 내지 제4 단자 전극 콘택트를 포함하고, 상기 제1 단자 전극 콘택트는, 상기 제1 스파이럴 도체의 내주단에 전기적으로 접속되어 있고, 상기 제2 단자 전극 콘택트는, 상기 제1 스파이럴 도체의 외주단에 전기적으로 접속되어 있고, 상기 제3 단자 전극 콘택트는, 상기 제2 스파이럴 도체의 내주단에 전기적으로 접속되어 있고, 상기 제4 단자 전극 콘택트는, 상기 제2 스파이럴 도체의 외주단에 전기적으로 접속되어 있는 것이 바람직하다. In the present invention, the spiral conductor includes first and second spiral conductors magnetically coupled to each other, the gap electrode includes first to fourth gap electrodes, and the terminal electrode contact includes: And first to fourth terminal electrode contacts, wherein the first terminal electrode contact is electrically connected to an inner circumferential end of the first spiral conductor, and the second terminal electrode contact is formed of the first spiral conductor. Is electrically connected to an outer circumferential end, the third terminal electrode contact is electrically connected to an inner circumferential end of the second spiral conductor, and the fourth terminal electrode contact is electrically connected to an outer circumferential end of the second spiral conductor. It is preferable that it is connected with.

본 발명에 있어서, 상기 외부 단자 전극은, 제1 내지 제4 외부 단자 전극을 포함하고, 상기 제1 내지 제4 단자 전극 콘택트는, 상기 제1 내지 제4 외부 단자 전극에 각각 전기적으로 접속되어 있는 것이 바람직하다. 이 경우에 있어서, 상기 외부 단자 전극은, 제5 및 제6 외부 단자 전극을 추가로 포함하고, 상기 그라운드 콘택트는, 제1 내지 제4 그라운드 콘택트를 포함하고, 상기 제1 및 제2 그라운드 콘택트는, 상기 제5 외부 단자 전극에 접속되어 있고, 상기 제3 및 제4 그라운드 콘택트는, 상기 제6 외부 단자 전극에 접속되어 있는 것이 바람직하다. In the present invention, the external terminal electrode includes first to fourth external terminal electrodes, and the first to fourth terminal electrode contacts are electrically connected to the first to fourth external terminal electrodes, respectively. It is preferable. In this case, the external terminal electrode further includes fifth and sixth external terminal electrodes, the ground contact includes first to fourth ground contacts, and the first and second ground contacts include: The fifth external terminal electrode is preferably connected to the fifth external terminal electrode, and the third and fourth ground contacts are connected to the sixth external terminal electrode.

본 발명에 있어서, 상기 평면 코일층은, 제1 및 제2 스파이럴 도체의 내주단에 각각 접속된 제1 및 제2 인출 도체와, 상기 제1 인출 도체를 통하여 상기 제1 스파이럴 도체의 내주단에 접속됨과 함께, 상기 제1 외부 단자 전극에 접속된 제1 단자 전극과, 상기 제1 스파이럴 도체의 외주단에 접속됨과 함께, 상기 제2 외부 단자 전극에 접속된 제2 단자 전극과, 상기 제2 인출 도체를 통하여 상기 제2 스파이럴 도체의 내주단에 접속됨과 함께, 상기 제3 외부 단자 전극에 접속된 제3 단자 전극과, 상기 제2 스파이럴 도체의 외주단에 접속됨과 함께, 상기 제4 외부 단자 전극에 접속된 제4 단자 전극을 추가로 포함하고, 상기 제1 내지 제4 단자 전극 콘택트는, 상기 제1 내지 제4 단자 전극에 각각 접속되어 있는 것이 바람직하다. In the present invention, the planar coil layer is connected to the inner circumferential end of the first spiral conductor through first and second lead conductors connected to the inner circumferential ends of the first and second spiral conductors, respectively, and the first lead conductor. A first terminal electrode connected to the first external terminal electrode, a second terminal electrode connected to an outer peripheral end of the first spiral conductor, and connected to the second external terminal electrode, and the second The fourth terminal is connected to the inner circumferential end of the second spiral conductor, the third terminal electrode is connected to the third outer terminal electrode, and the outer circumferential end of the second spiral conductor, and is connected to the fourth outer terminal. It is preferable to further include the 4th terminal electrode connected to the electrode, and the said 1st-4th terminal electrode contact is respectively connected to the said 1st-4th terminal electrode.

본 발명에 있어서, 상기 평면 코일층은, 제1 내지 제3 절연층을 추가로 포함하고, 상기 제1 내지 제4 단자 전극의 각각은, 적어도 상기 제1 내지 제3 절연층을 포함하는 적층체를 관통하도록 형성되어 있는 것이 바람직하다. 이 경우에 있어서, 상기 제1 스파이럴 도체는, 상기 제1 절연층의 표면에 형성되어 있고, 상기 제2 스파이럴 도체는, 상기 제2 절연층의 표면에 형성되어 있고, 상기 제1 및 제2 인출 도체는, 상기 제3 절연층의 표면에 형성되어 있고, 상기 제1 스파이럴 도체의 내주단은, 상기 제2 및 제3 절연층을 관통하는 제1 콘택트홀 도체를 통하여 상기 제1 인출 도체에 접속되어 있고, 상기 제2 스파이럴 도체의 내주단은, 상기 제3 절연층을 관통하는 제2 콘택트홀 도체를 통하여 상기 제2 인출 도체에 접속되어 있는 것이 바람직하다. In the present invention, the planar coil layer further includes first to third insulating layers, and each of the first to fourth terminal electrodes includes at least the first to third insulating layers. It is preferable that it is formed so as to penetrate. In this case, the first spiral conductor is formed on the surface of the first insulating layer, and the second spiral conductor is formed on the surface of the second insulating layer, and the first and second lead-outs are formed. The conductor is formed on the surface of the third insulating layer, and an inner circumferential end of the first spiral conductor is connected to the first lead-out conductor through a first contact hole conductor passing through the second and third insulating layers. It is preferable that the inner circumferential end of the second spiral conductor is connected to the second lead conductor through a second contact hole conductor passing through the third insulating layer.

본 발명에 있어서, 상기 평면 코일층은, 상기 제3 절연층의 표면에 형성된 제1 및 제2 그라운드 패턴을 추가로 구비하고, 상기 제1 및 제2 그라운드 콘택트는, 상기 제1 그라운드 패턴을 통하여, 상기 제5 외부 단자 전극에 접속되어 있고, 상기 제3 및 제4 그라운드 콘택트는, 상기 제2 그라운드 패턴을 통하여, 상기 제6 외부 단자 전극에 접속되어 있는 것이 바람직하다. In the present invention, the planar coil layer further includes first and second ground patterns formed on the surface of the third insulating layer, and the first and second ground contacts are formed through the first ground pattern. And the fifth external terminal electrode, and the third and fourth ground contacts are connected to the sixth external terminal electrode via the second ground pattern.

본 발명에 있어서, 상기 외부 단자 전극은, 상기 기능층의 표면에 형성된 범프 전극(bump electrode)인 것이 바람직하다. 이 경우에 있어서, 상기 범프 전극의 일부는, 상기 스파이럴 도체와 평면에서 보았을 때 겹쳐 있는 것이 바람직하다. 두툼한 도금 전극으로 이루어지는 범프 전극을 외부 단자 전극으로서 이용함으로써, 칩 부품의 측면이나 상하면에 외부 전극면을 형성하는 공정을 생략할 수 있어, 외부 전극을 용이하고 그리고 고정밀도로 형성할 수 있다. 또한, 범프 전극의 일부가 스파이럴 도체와 평면에서 보았을 때 겹침으로써, 스파이럴 도체의 소망하는 루프 사이즈를 확보하면서, 넓은 전극면을 갖는 범프 전극을 형성할 수 있고, 이에 따라, 칩 부품의 소형화를 도모할 수 있다. In the present invention, the external terminal electrode is preferably a bump electrode formed on the surface of the functional layer. In this case, it is preferable that a part of said bump electrode overlaps with the said spiral conductor in plan view. By using the bump electrode which consists of a thick plating electrode as an external terminal electrode, the process of forming an external electrode surface in the side surface or upper and lower surfaces of a chip component can be skipped, and an external electrode can be formed easily and with high precision. In addition, when a part of the bump electrode overlaps with the spiral conductor in plan view, a bump electrode having a wide electrode surface can be formed while ensuring a desired loop size of the spiral conductor, thereby miniaturizing the chip component. can do.

본 발명에 있어서, 상기 평면 코일층은, 상기 평면 코일 패턴보다도 상기 외부 단자 전극 쪽에 형성된 그라운드 패턴을 추가로 포함하고, 상기 평면 코일층은, 상기 복수의 외부 단자 전극과 상기 ESD 보호층과의 사이에 형성되고, 상기 그라운드 콘택트의 적어도 일부는, 상기 스파이럴 도체의 외측으로서 평면에서 보았을 때 겹치지 않는 위치에 형성되어 있고, 상기 그라운드 전극부는, 상기 그라운드 콘택트 및 상기 그라운드 패턴을 통하여 상기 외부 단자 전극에 접속되어 있는 것이 바람직하다. 이 구성에 의하면, 갭 전극의 그라운드 전극부와 외부 단자 전극과의 평면 방향의 위치가 상이한 경우라도, 그라운드 전극부로부터 도금 전극을 직접 가동하여 스파이럴 도체 등의 평면 코일 패턴의 상층에서 외부 단자 전극과 접속할 수 있다. 따라서, 스파이럴 도체의 형성 영역에 의한 제약을 받는 일 없이, 그라운드 전극부 및 도금 전극을 최적의 위치에 배치할 수 있다. 특히, 외부 단자 전극으로서 범프 전극을 이용하여, 범프 전극의 일부가 스파이럴 도체와 평면에서 보았을 때 겹치는 경우라도, 그들의 위치 관계에 의한 제약을 받는 일 없이, 그라운드 전극부와 범프 전극을 용이하게 접속할 수 있다. In the present invention, the planar coil layer further includes a ground pattern formed on the outer terminal electrode side rather than the planar coil pattern, wherein the planar coil layer is disposed between the plurality of external terminal electrodes and the ESD protection layer. At least a portion of the ground contact is formed at a position that does not overlap when viewed from a plane as the outside of the spiral conductor, and the ground electrode portion is connected to the external terminal electrode through the ground contact and the ground pattern. It is preferable that it is done. According to this structure, even when the ground electrode part of a gap electrode and the external terminal electrode differ in planar direction, a plating electrode is moved directly from a ground electrode part, and an external terminal electrode is formed in the upper layer of planar coil patterns, such as a spiral conductor. I can connect it. Therefore, the ground electrode portion and the plating electrode can be disposed at the optimum position without being restricted by the region where the spiral conductor is formed. In particular, even when a part of the bump electrode overlaps with the spiral conductor when viewed in plan view using the bump electrode as an external terminal electrode, the ground electrode portion and the bump electrode can be easily connected without being restricted by their positional relationship. have.

본 발명에 있어서, 상기 평면 코일 패턴은 원형 스파이럴 도체이며, 상기 그라운드 콘택트는, 상기 원형 스파이럴 도체의 원호 형상의 코너부와 평면에서 보았을 때 겹치는 부분을 갖는 것이 바람직하다. 이 구성에 의하면, 스파이럴 도체의 충분한 루프 사이즈를 확보하면서, 그라운드 콘택트를 효율 좋게 레이아웃할 수 있다. In this invention, it is preferable that the said flat coil pattern is a circular spiral conductor, and the said ground contact has the part which overlaps in planar view with the circular arc-shaped corner part of the said circular spiral conductor. According to this configuration, the ground contact can be efficiently laid out while ensuring a sufficient loop size of the spiral conductor.

본 발명에 의하면, 공통 모드 필터와 ESD 보호 소자와의 접속 불량을 방지하고, 정전기 흡수 성능을 개선하는 것이 가능한 복합 전자 부품 및 그 제조 방법을 제공할 수 있다. According to the present invention, it is possible to provide a composite electronic component capable of preventing a poor connection between a common mode filter and an ESD protection element and improving electrostatic absorption performance, and a manufacturing method thereof.

도 1은 본 발명의 제1 실시 형태에 의한 복합 전자 부품(100)의 외관 구성을 나타내는 대략 사시도이다.
도 2는 복합 전자 부품(100)의 구성을 나타내는 회로도이다.
도 3은 복합 전자 부품(100)의 층 구조의 일 예를 상세하게 나타내는 대략 분해 사시도이다.
도 4는 갭 전극(34A∼34D)을 포함하는 도체 패턴의 구성을 나타내는 대략 평면도이다.
도 5는 ESD 보호층(12B)의 구성 요소와 스파이럴 도체(20, 21)와의 위치 관계를 나타내는 대략 평면도이다.
도 6은 복합 전자 부품(100)의 갭 전극(34A) 부근의 구조를 부분적으로 나타내는 대략 단면도이다.
도 7은 ESD 보호층(12B)에 있어서의 제1 갭 전극(34A) 부근의 층 구조의 일 예를 나타내는 도면으로서, 도 7(a)는 대략 평면도, 도 7(b)는 대략 단면도이다.
도 8은 ESD 보호 소자의 원리를 설명하기 위한 개략도다.
도 9는 복합 전자 부품(100)의 제조 공정의 일 예를 나타내는 플로우 차트이다.
도 10은 복합 전자 부품(100)의 제조 공정의 일부를 나타내는 대략 단면도이다.
도 11은 무기 절연층(36)을 관통하는 단자 전극 콘택트(39) 및 그라운드 콘택트(40)의 형성 방법의 다른 예를 나타내는 대략 단면도이다.
도 12는 본 발명의 제2 실시 형태에 의한 복합 전자 부품(200)의 층 구조를 상세하게 나타내는 대략 분해 사시도이다.
도 13은 복합 전자 부품(200)의 구성을 나타내는 대략 단면도이다.
도 14는 일반적인 차동 전송 회로의 회로도이다.1 is a schematic perspective view showing an appearance configuration of a composite electronic component 100 according to a first embodiment of the present invention.
2 is a circuit diagram showing the configuration of the composite electronic component 100.
3 is an exploded perspective view showing in detail an example of the layer structure of the composite electronic component 100.
4 is a plan view schematically illustrating the configuration of the conductor pattern including the gap electrodes 34A to 34D.
5 is a schematic plan view showing the positional relationship between the components of the ESD protection layer 12B and the spiral conductors 20 and 21.
6 is a schematic cross-sectional view partially showing the structure near the gap electrode 34A of the composite electronic component 100.
FIG. 7 is a view showing an example of the layer structure in the vicinity of the first gap electrode 34A in the ESD protection layer 12B. FIG. 7A is a plan view and FIG. 7B is a sectional view.
8 is a schematic view for explaining the principle of the ESD protection element.
9 is a flowchart illustrating an example of a manufacturing process of the composite electronic component 100.
10 is a schematic cross-sectional view showing a part of the manufacturing process of the composite electronic component 100.
11 is a schematic cross-sectional view showing another example of the method of forming the terminal electrode contact 39 and the ground contact 40 penetrating the inorganic insulating layer 36.
12 is a schematic exploded perspective view showing in detail the layer structure of the composite electronic component 200 according to the second embodiment of the present invention.
13 is a schematic cross-sectional view showing the configuration of the composite electronic component 200.
14 is a circuit diagram of a general differential transmission circuit.

(발명을 실시하기 위한 형태)(Mode for carrying out the invention)

이하, 첨부 도면을 참조하면서, 본 발명의 바람직한 실시 형태에 대해서 상세하게 설명한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은, 본 발명의 제1 실시 형태에 의한 복합 전자 부품(100)의 외관 구성을 나타내는 대략 사시도이다. 1 is a schematic perspective view showing an appearance configuration of a composite electronic component 100 according to a first embodiment of the present invention.

도 1에 나타내는 바와 같이, 복합 전자 부품(100)은, 기판(11)과, 기판(11)의 한쪽의 주면에 형성된 기능층(12)과, 기능층(12)의 주면에 형성된 6개의 범프 전극(13a∼13f)과, 범프 전극(13a∼13f)의 형성 위치를 제외한 기능층(12)의 주면에 형성된 자성 수지층(14)을 구비하고 있다. As shown in FIG. 1, the composite electronic component 100 includes a substrate 11, a functional layer 12 formed on one main surface of the substrate 11, and six bumps formed on the main surface of the functional layer 12. The magnetic resin layer 14 formed in the main surface of the functional layer 12 except the electrode 13a-13f and the formation position of bump electrodes 13a-13f is provided.

복합 전자 부품(100)은 대략 직방체 형상의 표면 실장형 칩 부품으로, 상면(10a), 저면(10b) 및 4개의 측면(10c∼10f)(외주면)을 갖고 있다. 또한, 도 1의 복합 전자 부품(100)은 저면(10b)(실장면)이 상향인 상태로서, 실제의 실장시에는 상하 반전하여, 범프 전극(13a∼13f)측을 하향으로 하여 사용되는 것이다. The composite electronic component 100 is a substantially rectangular parallelepiped surface-mount chip component, which has an upper surface 10a, a bottom surface 10b, and four side surfaces 10c to 10f (outer peripheral surface). In the composite electronic component 100 of FIG. 1, the bottom surface 10b (mounting surface) is in an upward state, and in the case of actual mounting, the composite electronic component 100 is inverted up and down and used to face the bump electrodes 13a to 13f downward. .

기판(11)은, 복합 전자 부품(100)의 기계적 강도를 확보함과 함께, 자성체를 이용한 경우에는, 복합 전자 부품의 폐자로(閉磁路)로서의 역할을 다하는 것이다. 기판(11)의 재료로서는 소결 페라이트를 이용하는 것이 바람직하지만, 포스테라이트(forsterite) 등의 다른 세라믹 재료를 이용하는 것도 가능하다. 특별히 한정되는 것은 아니지만, 칩 사이즈가 0.9×0.7×0.4(㎜)일 때, 기판(11)의 두께는 0.25∼0.3㎜ 정도로 할 수 있다. The board | substrate 11 ensures the mechanical strength of the composite electronic component 100, and plays a role as a waste path of a composite electronic component when a magnetic substance is used. It is preferable to use sintered ferrite as the material of the substrate 11, but it is also possible to use other ceramic materials such as forsterite. Although not particularly limited, when the chip size is 0.9 x 0.7 x 0.4 (mm), the thickness of the substrate 11 may be about 0.25 to 0.3 mm.

기능층(12)은, 공통 모드 필터 및 ESD 보호 소자를 포함하는 층으로, 기판(11)과 자성 수지층(14)과의 사이에 형성되어 있다. 상세는 후술하지만, 공통 모드 필터는 절연층과 도체 패턴을 교대로 적층하여 형성된 다층 구조를 갖고 있다. 이와 같이, 본 실시 형태에 의한 복합 전자 부품(100)은 소위 박막 타입의 공통 모드 필터를 포함하는 것으로서, 자성 코어에 도선을 권회한 구조를 갖는 권선 타입의 것과는 구별되는 것이다. The functional layer 12 is a layer including a common mode filter and an ESD protection element, and is formed between the substrate 11 and the magnetic resin layer 14. Although details will be described later, the common mode filter has a multilayer structure formed by alternately stacking an insulating layer and a conductor pattern. As described above, the composite electronic component 100 according to the present embodiment includes a so-called thin film type common mode filter, which is distinguished from a winding type having a structure in which a conductor is wound around a magnetic core.

제1∼제6 범프 전극(13a∼13f)은, 공통 모드 필터 소자의 외부 단자 전극으로, 적층체의 상면(10a)뿐만 아니라 외주면으로부터도 노출면을 갖도록 형성되어 있다. 이 중, 2개의 범프 전극(13a, 13c)은, 기판(11), 기능층(12) 및 자성 수지층(14)으로 이루어지는 적층체의 길이 방향과 평행한 제1 측면(10c)으로부터 노출되어 있고, 다른 2개의 범프 전극(13b, 13d)은 제1 측면(10c)과 대향하는 제2 측면(10d)으로부터 노출되어 있다. 또한, 제5 범프 전극(13e)은 제1 및 제2 측면(10c, 10d)과 직교하는 제3 측면(10e)으로부터 노출되어 있고, 제6 범프 전극(13f)은 제3 측면(10e)과 대향하는 제4 측면(10f)으로부터 노출되어 있다. The first to sixth bump electrodes 13a to 13f are external terminal electrodes of the common mode filter element, and are formed to have an exposed surface not only from the upper surface 10a of the laminate but also from the outer peripheral surface. Among these, two bump electrodes 13a and 13c are exposed from the first side surface 10c parallel to the longitudinal direction of the laminate composed of the substrate 11, the functional layer 12, and the magnetic resin layer 14. The other two bump electrodes 13b and 13d are exposed from the second side surface 10d facing the first side surface 10c. In addition, the fifth bump electrode 13e is exposed from the third side surface 10e orthogonal to the first and second side surfaces 10c and 10d, and the sixth bump electrode 13f is connected to the third side surface 10e. It is exposed from the opposing 4th side surface 10f.

또한, 본 명세서에 있어서 「범프 전극」이란, 플립칩(flip chip) 홀더를 이용하여 Cu, Au 등의 금속볼을 열압착함으로써 형성되는 것과는 상이하게, 도금 처리에 의해 형성된 후막 도금 전극을 의미한다. 특별히 한정되는 것은 아니지만, 범프 전극의 재료로서는 Cu를 이용하는 것이 바람직하다. 범프 전극의 두께는, 자성 수지층(14)의 두께와 동등하거나 그 이상으로, 0.08∼0.1㎜ 정도로 할 수 있다. 즉, 범프 전극(13a∼13f)의 두께는 기능층(12) 내의 도체 패턴보다도 두껍고, 특히, 기능층(12) 내의 도체 패턴의 5배 이상의 두께를 갖고 있다. In addition, in this specification, a "bump electrode" means the thick-film plating electrode formed by the plating process, unlike what is formed by thermopressing metal balls, such as Cu and Au, using a flip chip holder. . Although not particularly limited, it is preferable to use Cu as the material of the bump electrode. The thickness of the bump electrode may be equal to or greater than the thickness of the magnetic resin layer 14 and may be about 0.08 to 0.1 mm. That is, the thickness of bump electrodes 13a-13f is thicker than the conductor pattern in the functional layer 12, and especially has the thickness 5 times or more of the conductor pattern in the functional layer 12. FIG.

자성 수지층(14)은, 복합 전자 부품(100)의 실장면(저면)을 구성하는 층으로, 기판(11)과 함께 기능층(12)을 보호함과 함께, 공통 모드 필터를 구성하는 코일의 폐자로로서의 역할을 다하는 것이다. 단, 자성 수지층(14)의 기계적 강도는 기판(11)보다도 작기 때문에, 강도면에서는 보조적인 역할을 다하는 정도이다. 자성 수지층(14)은, 범프 전극(13a∼13f)의 주위를 매우도록 형성되어 있다. 자성 수지층(14)으로서는, 페라이트분(粉)을 함유하는 에폭시 수지(복합 페라이트)를 이용할 수 있다. 특별히 한정되는 것은 아니지만, 칩 사이즈가 0.9×0.7×0.4(㎜)일 때, 자성 수지층(14)의 두께는 0.08∼0.13㎜ 정도로 할 수 있다. The magnetic resin layer 14 is a layer constituting the mounting surface (bottom surface) of the composite electronic component 100. The magnetic resin layer 14 protects the functional layer 12 together with the substrate 11 and forms a common mode filter. It is to fulfill its role as a waste of However, since the mechanical strength of the magnetic resin layer 14 is smaller than that of the board | substrate 11, it is the grade which plays an auxiliary role in terms of strength. The magnetic resin layer 14 is formed so as to surround the bump electrodes 13a to 13f. As the magnetic resin layer 14, an epoxy resin (composite ferrite) containing a ferrite powder can be used. Although not particularly limited, when the chip size is 0.9 x 0.7 x 0.4 (mm), the thickness of the magnetic resin layer 14 may be about 0.08 to 0.13 mm.

도 2는, 복합 전자 부품(100)의 구성을 나타내는 회로도이다. 2 is a circuit diagram showing the configuration of the composite electronic component 100.

도 2에 나타내는 바와 같이, 복합 전자 부품(100)은, 제1 및 제2 인덕터 소자(15a, 15b)를 포함하는 공통 모드 필터(15)와, ESD 보호 소자(16a∼16d)를 구비하고 있으며, 인덕터 소자(15a, 15b)의 일단은 제1 및 제3 단자 전극(17a, 17c)에 각각 접속되고, 타단은 제2 및 제4 단자 전극(17b, 17d)에 각각 접속되어 있다. 또한, ESD 보호 소자(16a, 16b)의 일단은 제1 및 제2 단자 전극(17a, 17b)에 각각 접속되고, 타단은 모두 제5 단자 전극(17e)에 각각 접속되어 있다. ESD 보호 소자(16c, 16d)의 일단은 제3 및 제4 단자 전극(17c, 17d)에 각각 접속되고, 타단은 모두 제6 단자 전극(17f)에 접속되어 있다. 즉, 제5 단자 전극(17e)은 ESD 보호 소자(16a, 16b)에 공통되는 단자 전극이며, 제6 단자 전극(17f)은 ESD 보호 소자(16c, 16d)에 공통되는 단자 전극이다. 또한, 제1∼제6 단자 전극(17a∼17f)은, 도 1에 있어서의 제1∼제6 범프 전극(13a∼13f)에 각각 대응하고 있다. As shown in FIG. 2, the composite electronic component 100 includes a common mode filter 15 including first and second inductor elements 15a and 15b, and ESD protection elements 16a to 16d. One end of the inductor elements 15a and 15b is connected to the first and third terminal electrodes 17a and 17c, respectively, and the other end is connected to the second and fourth terminal electrodes 17b and 17d, respectively. One end of the ESD protection elements 16a and 16b is connected to the first and second terminal electrodes 17a and 17b, respectively, and the other end is connected to the fifth terminal electrode 17e, respectively. One end of the ESD protection elements 16c and 16d is connected to the third and fourth terminal electrodes 17c and 17d, respectively, and the other end is connected to the sixth terminal electrode 17f. That is, the fifth terminal electrode 17e is a terminal electrode common to the ESD protection elements 16a and 16b, and the sixth terminal electrode 17f is a terminal electrode common to the ESD protection elements 16c and 16d. The first to sixth terminal electrodes 17a to 17f correspond to the first to sixth bump electrodes 13a to 13f in FIG. 1, respectively.

복합 전자 부품(100)은 한 쌍의 신호 라인 상에 실장되지만, 이때 제1 및 제3 단자 전극(17a, 17c)은 신호 라인의 입력측에 접속되고, 제2 및 제4 단자 전극(17b, 17d)은 신호 라인의 출력측에 접속된다. 또한, 제5 및 제6 단자 전극(17e, 17f)은 그라운드 라인에 접속된다. 본 실시 형태에 의한 복합 전자 부품(100)은, 한 쌍의 ESD 보호 소자가 입력측과 출력측의 양쪽에 형성된 대칭형의 회로인 점에서, 제1 및 제3 단자 전극(17a, 17c)을 신호 라인의 입력측에 접속해도 출력측에 접속해도 회로 구성은 동일해진다. The composite electronic component 100 is mounted on a pair of signal lines, but at this time, the first and third terminal electrodes 17a and 17c are connected to the input side of the signal line, and the second and fourth terminal electrodes 17b and 17d are connected. Is connected to the output side of the signal line. In addition, the fifth and sixth terminal electrodes 17e and 17f are connected to the ground line. In the composite electronic component 100 according to the present embodiment, since the pair of ESD protection elements are symmetrical circuits formed on both the input side and the output side, the first and third terminal electrodes 17a and 17c are connected to the signal line. The circuit configuration is the same even when connected to the input side or connected to the output side.

도 3은, 복합 전자 부품(100)의 층 구조를 상세하게 나타내는 대략 분해 사시도이다. 3 is a schematic exploded perspective view showing the layer structure of the composite electronic component 100 in detail.

도 3에 나타내는 바와 같이, 복합 전자 부품(100)은, 기판(11)과 자성 수지층(14)과의 사이에 끼워진 기능층(12)을 구비하고 있으며, 기능층(12)은 공통 모드 필터층(12A)과 ESD 보호층(12B)에 의해 구성되어 있다. 본 실시 형태에 있어서는, 기판(11)의 표면에 우선 ESD 보호층(12B)이 형성되고, 그 위에 공통 모드 필터층(12A)이 형성되어 있지만, 후술과 같이 이들이 역순으로 적층되어 있어도 좋다. As shown in FIG. 3, the composite electronic component 100 includes a functional layer 12 sandwiched between the substrate 11 and the magnetic resin layer 14, and the functional layer 12 includes a common mode filter layer. 12A and the ESD protection layer 12B. In the present embodiment, the ESD protection layer 12B is first formed on the surface of the substrate 11, and the common mode filter layer 12A is formed thereon, but they may be stacked in reverse order as described below.

공통 모드 필터층(12A)은, 기판(11)측으로부터 자성 수지층(14)측을 향하여 순서대로 적층된 4개의 절연층(19a∼19d)과, 제1 절연층(19a)의 표면에 형성된 제1 스파이럴 도체(20)와, 제2 절연층(19b)의 표면에 형성된 제2 스파이럴 도체(21)와, 제3 절연층(19c)의 표면에 형성된 제1 및 제2 인출 도체(22, 23) 및 그라운드 패턴(24, 25)을 구비하고 있다. The common mode filter layer 12A includes four insulating layers 19a to 19d stacked in order from the substrate 11 side to the magnetic resin layer 14 side, and the first formed on the surface of the first insulating layer 19a. The first spiral conductor 20, the second spiral conductor 21 formed on the surface of the second insulating layer 19b, and the first and second lead conductors 22, 23 formed on the surface of the third insulating layer 19c. ) And ground patterns 24 and 25.

절연층(19a∼19d)은, 각 도체 패턴 간을 절연 분리함과 함께, 도체 패턴이 형성되는 하지면(下地面)의 평탄성을 확보하는 역할을 다한다. 절연층(19a∼19d)의 재료로서는, 전기적 및 자기적인 절연성이 우수하고, 가공성이 좋은 수지를 이용하는 것이 바람직하고, 폴리이미드 수지나 에폭시 수지를 이용하는 것이 바람직하다. 도체 패턴으로서는, 도전성 및 가공성이 우수한 Cu, Al 등을 이용하는 것이 바람직하다. 도체 패턴의 형성은, 포토리소그래피를 이용한 에칭법이나 애더티브법(additive process;도금)에 의해 행할 수 있다. The insulating layers 19a-19d isolate | separate between each conductor pattern, and play the role which ensures the flatness of the base surface in which a conductor pattern is formed. As the material of the insulating layers 19a to 19d, it is preferable to use a resin having excellent electrical and magnetic insulating properties and good workability, and it is preferable to use a polyimide resin or an epoxy resin. As a conductor pattern, it is preferable to use Cu, Al, etc. which are excellent in electroconductivity and workability. The conductor pattern can be formed by an etching method using photolithography or an additive process (plating).

절연층(19a∼19d)의 중앙 영역으로서 제1 및 제2 스파이럴 도체(20, 21)의 내측에는, 절연층(19a∼19d)을 관통하는 개구(26)가 형성되어 있고, 개구(26)의 내부에는, 자로를 형성하기 위한 자성 코어(27)가 형성되어 있다. 자성 코어(27)의 재료로서는 자성분(磁性粉) 함유 수지(복합 페라이트)를 이용하는 것이 바람직하다. 자성 코어(27)는, 동일한 재료로 구성되는 자성 수지층(14)과 동시에 그리고 일체적으로 형성되는 것이 바람직하다. Openings 26 penetrating through the insulating layers 19a to 19d are formed inside the first and second spiral conductors 20 and 21 as center regions of the insulating layers 19a to 19d, and the openings 26 are formed. In the interior, a magnetic core 27 for forming a magnetic path is formed. As a material of the magnetic core 27, it is preferable to use a magnetic component-containing resin (composite ferrite). The magnetic core 27 is preferably formed simultaneously and integrally with the magnetic resin layer 14 made of the same material.

제1∼제3 절연층(19a∼19c)의 외주부로서 제1∼제4 범프 전극(13a∼13d)의 하방에는, 제1∼제3 절연층(19a∼19c)을 관통하는 4개의 관통구멍이 각각 형성되어 있고, 각 관통구멍의 내부에 도체 패턴의 일부가 매입됨으로써, 제1∼제4 단자 전극(28a∼28d)이 각각 형성되어 있다. 제1∼제4 단자 전극(28a∼28d)의 단면은 적층체의 외주면으로 노출되어 있다. Four through holes penetrating the first to third insulating layers 19a to 19c below the first to fourth bump electrodes 13a to 13d as outer peripheral portions of the first to third insulating layers 19a to 19c. These are formed, respectively, and the 1st-4th terminal electrode 28a-28d is formed by embedding a part of conductor pattern in each through-hole. Cross sections of the first to fourth terminal electrodes 28a to 28d are exposed to the outer circumferential surface of the laminate.

또한, 제4 절연층(19d)의 외주부로서 제1∼제6 범프 전극(13a∼13f)의 하방에는, 제4 절연층(19d)을 관통하는 6개의 관통구멍이 각각 형성되어 있고, 각 관통구멍의 내부에 도체 패턴의 일부가 매입됨으로써, 제1∼제6 단자 전극(28a∼28f)이 각각 형성되어 있다. 제1∼제6 단자 전극(28a∼28f)의 단면은 적층체의 외주면으로 노출되어 있다. 이들 단자 전극(28a∼28f)은, 범프 전극(13a∼13f)의 형성시에 그들과 동시에 형성함으로써, 범프 전극(13a∼13f)의 일부로 할 수 있다. In addition, six through holes penetrating the fourth insulating layer 19d are formed below the first to sixth bump electrodes 13a to 13f as outer peripheral portions of the fourth insulating layer 19d, respectively. A part of the conductor pattern is embedded in the hole to form the first to sixth terminal electrodes 28a to 28f, respectively. Cross sections of the first to sixth terminal electrodes 28a to 28f are exposed to the outer circumferential surface of the laminate. These terminal electrodes 28a to 28f can be formed as part of the bump electrodes 13a to 13f by being formed simultaneously with them at the time of forming the bump electrodes 13a to 13f.

제1∼제6 범프 전극(13a∼13f)은, 공통 모드 필터층(12A)의 대응하는 단자 전극(28a∼28f)에 각각 접속되어 있다. 그 때문에, 각 단자 전극(28a∼28f)은, 대응하는 범프 전극(13a∼13f)의 일부라고 볼 수 있고, 이에 따라, 범프 전극(13a∼13f)의 측면의 노출 면적을 확대시킬 수 있다. The first to sixth bump electrodes 13a to 13f are connected to the corresponding terminal electrodes 28a to 28f of the common mode filter layer 12A, respectively. Therefore, each terminal electrode 28a-28f can be regarded as a part of corresponding bump electrodes 13a-13f, and can enlarge the exposure area of the side surface of bump electrodes 13a-13f by this.

제1 스파이럴 도체(20)는, 도 2에 나타낸 인덕터 소자(15a)에 대응하는 것이다. 제1 스파이럴 도체(20)의 내주단은, 절연층(19b, 19c)을 관통하는 제1 콘택트홀 도체(29) 및 제1 인출 도체(22)를 통하여 제1 단자 전극(28a)에 접속되어 있다. 또한, 제1 스파이럴 도체(20)의 외주단은, 리드부(20a)를 통하여 제2 단자 전극(28b)에 접속되어 있다. The first spiral conductor 20 corresponds to the inductor element 15a shown in FIG. 2. The inner circumferential end of the first spiral conductor 20 is connected to the first terminal electrode 28a through the first contact hole conductor 29 and the first lead conductor 22 passing through the insulating layers 19b and 19c. have. Moreover, the outer peripheral end of the 1st spiral conductor 20 is connected to the 2nd terminal electrode 28b through the lead part 20a.

제2 스파이럴 도체(21)는, 도 2에 나타낸 인덕터 소자(15b)에 대응하는 것이다. 제2 스파이럴 도체(21)의 내주단은, 절연층(19c)을 관통하는 제2 콘택트홀 도체(30) 및 제2 인출 도체(23)를 통하여 제3 단자 전극(28c)에 접속되어 있다. 또한, 제2 스파이럴 도체(21)의 외주단은, 리드부(21a)를 통하여 제4 단자 전극(28d)에 접속되어 있다. The second spiral conductor 21 corresponds to the inductor element 15b shown in FIG. 2. The inner circumferential end of the second spiral conductor 21 is connected to the third terminal electrode 28c via the second contact hole conductor 30 and the second lead conductor 23 passing through the insulating layer 19c. The outer circumferential end of the second spiral conductor 21 is connected to the fourth terminal electrode 28d via the lead portion 21a.

제1 및 제2 스파이럴 도체(20, 21)는 서로 동일한 평면 형상을 갖고 있고, 게다가 평면에서 보았을 때 동일한 위치에 형성되어 있다. 제1 및 제2 스파이럴 도체(20, 21)는 서로 겹쳐 있다는 점에서, 양자의 사이에는 강한 자기 결합이 발생하고 있다. 이상의 구성에 의해, 공통 모드 필터층(12A) 내의 도체 패턴은 공통 모드 필터를 구성하고 있다. The first and second spiral conductors 20 and 21 have the same planar shape with each other, and are formed at the same position when viewed in plan view. Since the first and second spiral conductors 20 and 21 overlap each other, strong magnetic coupling is generated between them. By the above structure, the conductor pattern in 12 A of common mode filter layers comprises a common mode filter.

제1 및 제2 스파이럴 도체(20, 21)는 모두 타원형의 스파이럴 패턴이다. 원형이나 타원형의 스파이럴 패턴은 고주파에서의 감쇠 특성이 적기 때문에, 고주파용 인덕턴스로서 바람직하게 이용할 수 있다. The first and second spiral conductors 20 and 21 are both elliptical spiral patterns. Since a circular or elliptical spiral pattern has little attenuation characteristics at high frequencies, it can be preferably used as an inductance for high frequencies.

제1∼제3 절연층(19a∼19c)의 각 코너부 부근으로서 제1 및 제2 스파이럴 도체(20, 21)의 외측에는, 제1∼제3 절연층(19a∼19c)을 관통하는 4개의 관통구멍이 형성되어 있고, 각 관통구멍의 내부에 도체 패턴의 일부가 매입됨으로써, 4개의 그라운드 콘택트(31a∼31d)가 각각 형성되어 있다. 4 which penetrates the first to third insulating layers 19a to 19c outside the first and second spiral conductors 20 and 21 as the vicinity of each corner of the first to the third insulating layers 19a to 19c. Four through-holes are formed, and four ground contacts 31a to 31d are formed by embedding a part of the conductor pattern inside each through-hole.

이들 그라운드 콘택트(31a∼31d)는, 후술하는 ESD 보호층(12B)의 각 그라운드 콘택트(40)의 바로 위에 위치하고, 그들의 하단은, ESD 보호층(12B)측의 그라운드 콘택트(40)의 상단에 각각 접속되어 있다. 또한, 제1 및 제2 그라운드 콘택트(31a, 31b)의 상단은, 그라운드 패턴(24)을 통하여 제5 단자 전극(28e)에 접속되어 있고, 제3 및 제4 그라운드 콘택트(31c, 31d)의 상단은, 그라운드 패턴(25)을 통하여 제6 단자 전극(28f)에 접속되어 있다. These ground contacts 31a to 31d are located directly above the respective ground contacts 40 of the ESD protection layer 12B to be described later, and the lower ends thereof are placed on the upper ends of the ground contacts 40 on the ESD protection layer 12B side. Each is connected. In addition, upper ends of the first and second ground contacts 31a and 31b are connected to the fifth terminal electrode 28e via the ground pattern 24, and the third and fourth ground contacts 31c and 31d are connected to each other. The upper end is connected to the sixth terminal electrode 28f via the ground pattern 25.

이상이 공통 모드 필터층(12A)의 설명이다. 다음으로 ESD 보호층(12B)에 대해서 설명한다. The above is the description of the common mode filter layer 12A. Next, the ESD protection layer 12B will be described.

ESD 보호층(12B)은, 하지 절연층(33)과, 하지 절연층(33)의 표면에 형성된 제1∼제4 갭 전극(34A∼34D)을 포함하는 전극층(34)과, 제1∼제4 갭 전극(34A∼34D)의 갭 영역에 형성된 정전기 흡수층(35)과, 갭 전극(34A∼34D) 및 정전기 흡수층(35)이 형성된 하지 절연층(33)의 전면(全面)을 덮는 무기 절연층(36)을 구비하고 있다. The ESD protection layer 12B includes the base insulating layer 33, the electrode layers 34 including the first to fourth gap electrodes 34A to 34D formed on the surface of the base insulating layer 33, and the first to the same. An inorganic covering the entire surface of the base insulating layer 33 on which the electrostatic absorbing layer 35 formed in the gap region of the fourth gap electrodes 34A to 34D and the gap electrodes 34A to 34D and the electrostatic absorbing layer 35 are formed. The insulating layer 36 is provided.

갭 전극의 수는 4개로서, 공통 모드 필터(15)의 입출력 단자수와 일치하고 있다. 즉, 갭 전극은 4단자 회로인 공통 모드 필터(15)의 각 입출력 단자에 형성되어 있다. 2개의 갭 전극(34A, 34C)은 기판(11)의 길이 방향과 평행한 2변 중 한쪽의 변에 형성되어 있고, 다른 2개의 갭 전극(34B, 34D)은 다른 한쪽의 변에 형성되어 있다. The number of gap electrodes is four, and is equal to the number of input / output terminals of the common mode filter 15. That is, a gap electrode is formed in each input / output terminal of the common mode filter 15 which is a 4-terminal circuit. Two gap electrodes 34A and 34C are formed on one side of two sides parallel to the longitudinal direction of the substrate 11, and the other two gap electrodes 34B and 34D are formed on the other side. .

제1∼제4 갭 전극(34A∼34D)의 갭부 부근의 층 구조는, 도 2에 나타낸 제1∼제4 ESD 보호 소자(16a∼16d)로서 각각 기능하는 부분이다. 제1∼제4 갭 전극(34A∼34D)의 각각은, 외주부측에 형성된 단자 전극부(37)와, 내측에 형성된 그라운드 전극부(38)와의 조합으로 이루어지고, 단자 전극부(37)와 그라운드 전극부(38)는 갭을 통하여 서로 대향하는 평행 전극을 구성하고 있다. The layer structure in the vicinity of the gap portion of the first to fourth gap electrodes 34A to 34D is a portion that functions as the first to fourth ESD protection elements 16a to 16d shown in FIG. 2, respectively. Each of the first to fourth gap electrodes 34A to 34D is formed of a combination of the terminal electrode portion 37 formed on the outer peripheral portion side and the ground electrode portion 38 formed on the inner side thereof, and the terminal electrode portion 37 The ground electrode portion 38 constitutes parallel electrodes facing each other through the gap.

각 갭 전극(34A∼34D)의 단자 전극부(37)의 표면에는, 무기 절연층(36)을 관통하는 도금 전극으로 이루어지는 단자 전극 콘택트(39)가 형성되어 있다. 각 갭 전극(34A∼34D)의 단자 전극부(37)는, 대응하는 단자 전극 콘택트(39)를 통하여, 공통 모드 필터층(12A)측의 제1∼제4 단자 전극(28a∼28d)에 각각 접속되어 있고, 또한 제1∼제4 단자 전극(28a∼28d)을 통하여, 제1∼제4 범프 전극(13a∼13d)에 각각 전기적으로 접속됨과 함께, 제1 스파이럴 도체(20) 또는 제2 스파이럴 도체(21)에 전기적으로 접속되어 있다. On the surface of the terminal electrode part 37 of each gap electrode 34A-34D, the terminal electrode contact 39 which consists of a plating electrode which penetrates the inorganic insulating layer 36 is formed. The terminal electrode portions 37 of the gap electrodes 34A to 34D are respectively connected to the first to fourth terminal electrodes 28a to 28d on the common mode filter layer 12A side through corresponding terminal electrode contacts 39. The first spiral conductor 20 or the second is electrically connected to each of the first to fourth bump electrodes 13a to 13d through the first to fourth terminal electrodes 28a to 28d. It is electrically connected to the spiral conductor 21.

또한, 각 갭 전극(34A∼34D)의 그라운드 전극부(38)의 표면에는, 무기 절연층(36)을 관통하는 도금 전극으로 이루어지는 그라운드 콘택트(40)가 형성되어 있다. 각 갭 전극(34A∼34D)의 그라운드 전극부(38)는, 대응하는 그라운드 콘택트(40)를 통하여, 공통 모드 필터층(12A)측의 그라운드 콘택트(31a∼31d)에 접속되어 있고, 또한 그라운드 콘택트(31a∼31d) 및 제1 및 제2 그라운드 패턴(24, 25)을 통하여, 제5 또는 제6 범프 전극(13e, 13f)에 전기적으로 접속되어 있다. On the surface of the ground electrode portions 38 of the gap electrodes 34A to 34D, a ground contact 40 made of a plated electrode penetrating the inorganic insulating layer 36 is formed. The ground electrode portions 38 of the respective gap electrodes 34A to 34D are connected to the ground contacts 31a to 31d on the common mode filter layer 12A side through the corresponding ground contacts 40, and also to the ground contacts. It is electrically connected to the 5th or 6th bump electrodes 13e and 13f through 31a-31d and the 1st and 2nd ground patterns 24 and 25. FIG.

도 4는, 갭 전극(34A∼34D)을 포함하는 도체 패턴의 구성을 나타내는 대략 평면도이다. 4 is a plan view schematically illustrating the configuration of the conductor pattern including the gap electrodes 34A to 34D.

도 4에 나타내는 바와 같이, 하지 절연층(33)의 표면에는, 각 갭 전극(34A∼34D)의 단자 전극부(37) 및 그라운드 전극부(38)와 함께 배선 패턴(38a)이 형성되어 있다. 그리고 4개의 그라운드 전극부(38)는 배선 패턴(38a)을 통하여 서로 전기적으로 접속되어 있고, 이에 따라, 그라운드 전극부(38) 및 배선 패턴(38a)은 하나의 루프 패턴을 구성하고 있다. 각 그라운드 전극부(38)를 포함하는 그라운드 패턴 전체를 이러한 루프 형상으로 형성한 경우에는, 그라운드 콘택트(그라운드 외부 전극)와의 전기적인 접속 경로를 복수 가질 수 있다. 따라서, 예를 들면, 범프 전극(13e)과 그라운드 라인과의 접속이 끊긴 경우라도, 4개의 그라운드 전극부(38)는, 범프 전극(13f)측의 경로를 지나 그라운드 접속을 확보하는 것이 가능해진다. As shown in FIG. 4, the wiring pattern 38a is formed in the surface of the base insulating layer 33 together with the terminal electrode part 37 and the ground electrode part 38 of each gap electrode 34A-34D. . The four ground electrode portions 38 are electrically connected to each other via the wiring pattern 38a. As a result, the ground electrode portions 38 and the wiring pattern 38a constitute one loop pattern. When the whole ground pattern including each ground electrode part 38 is formed in such a loop shape, it can have two or more electrical connection paths with a ground contact (ground external electrode). Thus, for example, even when the connection between the bump electrode 13e and the ground line is lost, the four ground electrode portions 38 can secure the ground connection through the path on the bump electrode 13f side. .

또한, 루프 패턴을 이루는 그라운드 전극부(38) 및 배선 패턴(38a)은, 자성 코어(27)와 평면에서 보았을 때 겹치는 부분을 갖고 있지 않다. 즉, 그라운드 전극부(38) 및 배선 패턴(38a)은 자성 코어(27)의 바로 아래(자로의 통과 영역)를 피한 위치에 형성되어 있기 때문에, 와전류의 발생을 방지할 수 있고, 노이즈에 강한 공통 모드 필터를 실현할 수 있다. In addition, the ground electrode part 38 and the wiring pattern 38a which form a loop pattern do not have the part which overlaps with the magnetic core 27 in planar view. That is, since the ground electrode portion 38 and the wiring pattern 38a are formed at a position avoiding the bottom of the magnetic core 27 (passage area to the path), generation of eddy current can be prevented and noise is strong. The common mode filter can be realized.

도 5는, ESD 보호층(12B)의 구성 요소와 스파이럴 도체(20, 21)와의 위치 관계를 나타내는 대략 평면도이다. 5 is a schematic plan view showing the positional relationship between the components of the ESD protection layer 12B and the spiral conductors 20 and 21.

도 5에 나타내는 바와 같이, 제1∼제4 갭 전극(34A∼34D)의 그라운드 전극부(38)의 대부분은, 제1 및 제2 스파이럴 도체(20, 21)의 외측에 배치되어 있다. 이에 따라, 그라운드 콘택트(40)도 또한, 제1 및 제2 스파이럴 도체(20, 21)의 외측으로서, 제1 및 제2 스파이럴 도체(20, 21)와 평면에서 보았을 때 실질적으로 겹치지 않도록 배치되어 있다. 따라서, 제1 및 제2 스파이럴 도체(20, 21)에 방해받는 일 없이, 그라운드 콘택트(31a∼31d)를 각 그라운드 콘택트(40)의 위치로부터 공통 모드 필터층(12A)의 절연층(19c)의 상방까지 똑바로 끌어올릴 수 있어, 제1 및 제2 그라운드 패턴(24, 25)을 경유하여 제5 또는 제6 범프 전극(13e, 13f)에 접속할 수 있다. As shown in FIG. 5, most of the ground electrode portions 38 of the first to fourth gap electrodes 34A to 34D are disposed outside the first and second spiral conductors 20 and 21. Accordingly, the ground contact 40 is also disposed outside the first and second spiral conductors 20 and 21 so as to not substantially overlap with the first and second spiral conductors 20 and 21 in plan view. have. Accordingly, the ground contacts 31a to 31d are connected to the insulating layer 19c of the common mode filter layer 12A from the position of each ground contact 40 without being disturbed by the first and second spiral conductors 20 and 21. It can be pulled straight up, and can be connected to 5th or 6th bump electrodes 13e and 13f via the 1st and 2nd ground patterns 24 and 25. FIG.

또한, 각 범프 전극(13a∼13f)은, 스파이럴 도체(20, 21)와 평면에서 보았을 때 겹치는 부분을 갖고 있다. 이 구성에 의하면, 스파이럴 도체(20, 21)의 소망하는 루프 사이즈를 확보하면서, 넓은 전극면을 갖는 범프 전극을 형성할 수 있고, 이에 따라, 칩 부품의 소형화를 도모할 수 있다. Moreover, each bump electrode 13a-13f has the part which overlaps with the spiral conductor 20, 21 in planar view. According to this configuration, a bump electrode having a wide electrode surface can be formed while securing a desired loop size of the spiral conductors 20 and 21, whereby the chip component can be miniaturized.

도 6은, 복합 전자 부품(100)의 갭 전극(34A) 부근의 구조를 부분적으로 나타내는 대략 단면도이다. 또한, 다른 갭 전극(34B∼34D) 부근의 구조는 범프 전극(13a)과 기본적으로 동일하기 때문에, 그들의 설명은 생략한다. 6 is a schematic cross-sectional view partially showing a structure near the gap electrode 34A of the composite electronic component 100. In addition, since the structures in the vicinity of the other gap electrodes 34B to 34D are basically the same as the bump electrodes 13a, their description is omitted.

도 6에 나타내는 바와 같이, 갭 전극(34A)의 단자 전극부(37) 상에는, 무기 절연층(36)을 관통하는 단자 전극 콘택트(39)가 형성되어 있고, 그 상방에는 단자 전극(28a)이 형성되어 있다. 따라서, ESD 보호층(12B)의 단자 전극부(37)는, 단자 전극 콘택트(39) 및 단자 전극(28a)을 통하여, 범프 전극(13a)에 접속되어 있다. As shown in FIG. 6, the terminal electrode contact 39 which penetrates the inorganic insulating layer 36 is formed on the terminal electrode part 37 of 34 A of gap electrodes, and the terminal electrode 28a is provided above it. Formed. Therefore, the terminal electrode part 37 of the ESD protection layer 12B is connected to the bump electrode 13a via the terminal electrode contact 39 and the terminal electrode 28a.

또한, 갭 전극(34A)의 그라운드 전극부(38) 상에는, 무기 절연층(36)을 관통하는 그라운드 콘택트(40)가 형성되어 있고, 그 상방에는 그라운드 콘택트(31a)가 형성되어 있다. 따라서, ESD 보호층(12B)의 그라운드 전극부(38)는, 그라운드 콘택트(40), 그라운드 콘택트(31a) 및 그라운드 패턴(24)을 통하여, 범프 전극(13e)에 접속되어 있다. On the ground electrode portion 38 of the gap electrode 34A, a ground contact 40 penetrating the inorganic insulating layer 36 is formed, and a ground contact 31a is formed above it. Therefore, the ground electrode portion 38 of the ESD protection layer 12B is connected to the bump electrode 13e via the ground contact 40, the ground contact 31a, and the ground pattern 24.

이와 같이, 본 실시 형태에 있어서는, ESD 보호층(12B)의 무기 절연층(36)을 관통하는 도금 전극으로 이루어지는 단자 전극 콘택트(39) 및 그라운드 콘택트(40)를 이용하여 ESD 보호층(12B)과 공통 모드 필터층(12A)을 전기적으로 접속하고 있기 때문에, 종래의 외부 단자 전극과 같이 도통 불량이나 정전기 흡수 성능의 열화가 발생하는 경우가 없다. 따라서, 공통 모드 필터(15)와 ESD 보호 소자(16a∼16d)와의 접속 신뢰성이 높은 복합 전자 부품을 실현할 수 있다. As described above, in the present embodiment, the ESD protection layer 12B is formed by using the terminal electrode contact 39 and the ground contact 40 made of a plated electrode penetrating the inorganic insulating layer 36 of the ESD protection layer 12B. And the common mode filter layer 12A are electrically connected to each other, so that poor conduction and deterioration in electrostatic absorption performance do not occur as in the conventional external terminal electrode. Therefore, a composite electronic component having high connection reliability between the common mode filter 15 and the ESD protection elements 16a to 16d can be realized.

도 7은, ESD 보호층(12B)에 있어서의 제1 갭 전극(34A) 부근의 층 구조의 일 예를 나타내는 도면으로서, 도 7(a)는 대략 평면도, 도 7(b)는 대략 단면도이다. 또한, 제2∼제4 갭 전극(34B∼34D)의 구성은 제1 갭 전극(34A)과 동일하기 때문에, 중복되는 설명을 생략한다. FIG. 7: is a figure which shows an example of the layer structure of the vicinity of the 1st gap electrode 34A in ESD protection layer 12B, FIG. 7 (a) is a roughly top view, and FIG. 7 (b) is a rough sectional drawing. . In addition, since the structure of 2nd-4th gap electrodes 34B-34D is the same as that of 1st gap electrode 34A, overlapping description is abbreviate | omitted.

ESD 보호층(12B)은, 기판(11)의 표면에 형성된 하지 절연층(33)과, 갭 전극(34A∼34D)을 구성하는 한 쌍의 전극(41a, 41b)과, 이들 전극(41a, 41b)의 사이에 설치된 정전기 흡수층(35)과, 정전기 흡수층(35)의 상면에 형성된 무기 절연층(36)을 구비하고 있다. 이 ESD 보호층(12B)에 있어서, 정전기 흡수층(35)은 저전압 방전 타입의 정전기 보호 재료로서 기능하여, 정전기 등의 과전압이 인가되었을 때에, 이 정전기 흡수층(35)을 통하여 전극(41a, 41b) 간에서 초기 방전이 확보되도록 설계되어 있다. The ESD protection layer 12B includes a base insulating layer 33 formed on the surface of the substrate 11, a pair of electrodes 41a and 41b constituting the gap electrodes 34A to 34D, and these electrodes 41a, The electrostatic absorbing layer 35 provided between 41b) and the inorganic insulating layer 36 formed in the upper surface of the electrostatic absorbing layer 35 are provided. In this ESD protective layer 12B, the electrostatic absorbing layer 35 functions as an electrostatic protective material of a low voltage discharge type, and when overvoltage such as static electricity is applied, the electrodes 41a and 41b pass through the electrostatic absorbing layer 35. It is designed to ensure initial discharge in the liver.

하지 절연층(33)은 절연성 재료로 이루어지고, 본 실시 형태에 있어서는 제조상의 용이함으로부터 기판(11)의 전면을 덮고 있지만, 적어도 전극(41a, 41b) 및 정전기 흡수층(35)의 하지로 되어 있으면 좋고, 반드시 전면을 덮을 필요는 없다. The base insulating layer 33 is made of an insulating material, and covers the entire surface of the substrate 11 from the ease of manufacture in this embodiment, but at least the base of the electrodes 41a, 41b and the electrostatic absorbing layer 35 Good, not necessarily cover the front.

하지 절연층(33)의 구체예로서는, 예를 들면, 제1 기판(11)의 표면에, NiZn 페라이트나 알루미나, 실리카, 마그네시아, 질화 알루미늄 등의 유전율이 50 이하, 바람직하게는 20 이하의 저유전율 재료로 이루어지는 절연막을 형성한 것도, 적합하게 이용할 수 있다. 또한, 하지 절연층(33)의 형성 방법은, 특별히 한정되지 않고, 진공 증착법, 반응성 증착법, 스퍼터링법, 이온 플레이팅법, CVD나 PVD 등의 기상법 등의 공지의 방법을 적용할 수 있다. 또한, 하지 절연층(33)의 막두께는, 적절히 설정 가능하다. As a specific example of the base insulating layer 33, for example, the dielectric constant of NiZn ferrite, alumina, silica, magnesia, aluminum nitride, etc. is 50 or less, Preferably it is 20 or less on the surface of the 1st board | substrate 11 What formed the insulating film which consists of materials can also be used suitably. In addition, the formation method of the base insulating layer 33 is not specifically limited, Well-known methods, such as the vapor deposition method, the reactive vapor deposition method, the sputtering method, the ion plating method, and the vapor phase methods, such as CVD and PVD, can be applied. In addition, the film thickness of the base insulating layer 33 can be set suitably.

하지 절연층(33)의 표면에는, 한 쌍의 전극(41a, 41b)이 서로 이간하여 설치되어 있다. 한 쌍의 전극(41a, 41b)은, 도 3에 있어서의 단자 전극부(37) 및 그라운드 전극부(38)에 각각 대응하고 있다. 본 실시 형태에서는, 한 쌍의 전극(41a, 41b)은, 하지 절연층(33) 상의 소정의 위치에 갭 거리 △G를 두고, 대향 배치되어 있다. On the surface of the ground insulating layer 33, a pair of electrodes 41a and 41b are mutually spaced apart. The pair of electrodes 41a and 41b respectively correspond to the terminal electrode portion 37 and the ground electrode portion 38 in FIG. 3. In the present embodiment, the pair of electrodes 41a and 41b are disposed to face each other with a gap distance ΔG at a predetermined position on the base insulating layer 33.

전극(41a, 41b)을 구성하는 소재로서는, 예를 들면, Ni, Cr, Al, Pd, Ti, Cu, Ag, Au 및 Pt 등으로부터 선택된 적어도 1종류의 금속, 혹은 이들의 합금 등을 들 수 있지만, 이들로 특별히 한정되지 않는다. 또한, 본 실시 형태에서는, 전극(41a, 41b)은, 평면에서 보았을 때 직사각형 형상으로 형성되어 있지만, 그 형상은 특별히 제한되지 않고, 예를 들면, 빗살 형상, 혹은, 톱 형상으로 형성되어 있어도 좋다. As a material which comprises the electrodes 41a and 41b, at least 1 type of metal selected from Ni, Cr, Al, Pd, Ti, Cu, Ag, Au, Pt, etc., these alloys, etc. are mentioned, for example. However, these are not particularly limited. In the present embodiment, the electrodes 41a and 41b are formed in a rectangular shape in plan view, but the shape thereof is not particularly limited, and may be formed in, for example, a comb tooth shape or a saw shape. .

전극(41a, 41b) 간의 갭 거리 △G는, 소망하는 방전 특성을 고려하여 적절히 설정하면 좋고, 특별히 한정되지 않지만, 통상, 0.1∼50㎛ 정도이며, 저전압 초기 방전을 확보한다는 관점에서, 보다 바람직하게는 0.1∼20㎛ 정도, 더욱 바람직하게는 0.1∼10㎛ 정도이다. 또한, 전극(41a, 41b)의 두께는, 적절히 설정할 수 있고, 특별히 한정되지 않지만, 통상, 0.05∼10㎛ 정도이다. The gap distance ΔG between the electrodes 41a and 41b may be appropriately set in consideration of desired discharge characteristics, and is not particularly limited, but is usually about 0.1 to 50 μm, and is more preferable from the viewpoint of securing a low voltage initial discharge. Preferably it is about 0.1-20 micrometers, More preferably, it is about 0.1-10 micrometers. In addition, the thickness of the electrodes 41a and 41b can be set suitably, Although it does not specifically limit, Usually, it is about 0.05-10 micrometers.

상기의 전극(41a, 41b) 간에는, 정전기 흡수층(35)이 설치되어 있다. 본 실시 형태에서는, 전술한 하지 절연층(33)의 표면 및 전극(41a, 41b) 상에, 정전기 흡수층(35)이 적층된 구성으로 되어 있다. 이 정전기 흡수층(35)의 치수 형상 및 그 설치 위치는, 과전압이 인가되었을 때에 자신을 통하여 전극(41a, 41b) 간에서 초기 방전이 확보되도록 설계되어 있는 한, 특별히 한정되지 않는다. The electrostatic absorbing layer 35 is provided between the electrodes 41a and 41b. In this embodiment, the electrostatic absorbing layer 35 is laminated on the surface of the above-described ground insulating layer 33 and the electrodes 41a and 41b. The dimension shape of this electrostatic absorption layer 35 and its installation position are not specifically limited as long as it is designed so that initial discharge may be ensured between electrodes 41a and 41b via itself when an overvoltage is applied.

정전기 흡수층(35)은, 절연성 무기 재료(42)의 매트릭스 중에 섬(island) 형상의 도전성 무기 재료(43)의 집합체가 평면적이고 그리고 불연속으로 분산된 해도(海島) 구조의 콤퍼짓이다. 본 실시 형태에서는, 정전기 흡수층(35)은, 순서대로 스퍼터링을 행함으로써 형성되어 있다. 보다 구체적으로는, 하지 절연층(33)의 절연성 표면 상 및/또는 전극(41a, 41b) 상에, 도전성 무기 재료(43)를 스퍼터링하여 부분적으로(불완전하게) 성막한 후, 이어서 절연성 무기 재료(42)를 스퍼터링함으로써, 소위, 섬 형상으로 점재된 도전성 무기 재료(43)의 층과 이를 덮는 절연성 무기 재료(42)의 층과의 적층 구조의 콤퍼짓이 형성되어 있다. The electrostatic absorbing layer 35 is a composite of a sea island structure in which an aggregate of island-shaped conductive inorganic materials 43 is planarly and discontinuously dispersed in a matrix of the insulating inorganic material 42. In this embodiment, the electrostatic absorption layer 35 is formed by sputtering in order. More specifically, after the conductive inorganic material 43 is sputtered to form a film (partially) on the insulating surface of the base insulating layer 33 and / or on the electrodes 41a and 41b, the insulating inorganic material is subsequently formed. By sputtering (42), the composite of the laminated structure of the so-called island-shaped layer of the conductive inorganic material 43 and the layer of the insulating inorganic material 42 which covers it is formed.

매트릭스를 구성하는 절연성 무기 재료(42)의 구체예로서는, 예를 들면, 금속 산화물, 금속 질화물 등을 들 수 있지만, 이들로 특별히 한정되지 않는다. 절연성이나 비용면을 고려하면, Al₂O₃, TiO₂, SiO₂, ZnO, In₂O₃, NiO, CoO, SnO₂, V₂O₅, CuO, MgO, ZrO₂, AlN, BN 및 SiC가 바람직하다. 이들은, 1종을 단독으로 이용해도, 2종 이상을 병용해도 좋다. 이들 중에서도, 절연성 매트릭스에 고도의 절연성을 부여하는 관점에서는, Al₂O₃나 SiO₂ 등을 이용하는 것이 보다 바람직하다. 한편, 절연성 매트릭스에 반도체성을 부여하는 관점에서는, TiO₂나 ZnO를 이용하는 것이 보다 바람직하다. 절연성 매트릭스에 반도체성을 부여함으로써, 방전 개시 전압 및 클램프 전압이 우수한 ESD 보호 소자를 얻을 수 있다. 절연성 매트릭스에 반도체성을 부여하는 방법은, 특별히 한정되지 않지만, 예를 들면, 이들 TiO₂나 ZnO를 단독으로 이용하거나, 이들을 다른 절연성 무기 재료(42)와 병용하면 좋다. 특히, TiO₂는, 아르곤 분위기 중에서 스퍼터링할 때에 산소가 결손하기 쉽고, 전기 전도도가 높아지는 경향이 있기 때문에, 절연성 매트릭스에 반도체성을 부여하려면 TiO₂를 이용하는 것이 특히 바람직하다. 절연성 무기 재료(42)는, 무기 절연층(36)과 함께, 상층에 위치하는 임의의 층(예를 들면 절연층(19a))으로부터 한 쌍의 전극(41a, 41b)이나 도전성 무기 재료(43)를 보호하는 보호층으로서도 기능하는 것이다. As a specific example of the insulating inorganic material 42 which comprises a matrix, although a metal oxide, a metal nitride, etc. are mentioned, it is not specifically limited to these, for example. In consideration of insulation and cost, Al ₂ O ₃ , TiO ₂ , SiO ₂ , ZnO, In ₂ O ₃ , NiO, CoO, SnO ₂ , V ₂ O ₅ , CuO, MgO, ZrO ₂ , AlN, BN and SiC Is preferred. These may be used individually by 1 type, or may use 2 or more types together. Among these, from the viewpoint of imparting a high degree of insulation in an insulating matrix, it is preferable to use an Al ₂ O ₃ or SiO ₂ or the like. On the other hand, from the viewpoint of imparting semiconductivity to the insulating matrix, it is more preferable to use TiO ₂ or ZnO. By providing semiconducting property to an insulating matrix, the ESD protection element excellent in the discharge start voltage and the clamp voltage can be obtained. Method for imparting semiconducting the insulating matrix is not particularly limited, and for example, these TiO ₂ or ZnO used singly or may be used in combination with these other inorganic insulating material 42. In particular, since TiO ₂ tends to be deficient in oxygen when sputtered in an argon atmosphere and tends to have high electrical conductivity, it is particularly preferable to use TiO ₂ to impart semiconductivity to the insulating matrix. The insulating inorganic material 42, together with the inorganic insulating layer 36, is a pair of electrodes 41a, 41b or the conductive inorganic material 43 from an arbitrary layer (for example, the insulating layer 19a) located above. It also functions as a protective layer for protecting).

절연성 무기 재료(42)는, 무기 절연층(36)과 동일 재료인 것이 바람직하고, 무기 절연층(36)과 동시에 그리고 일체적으로 형성되는 것이 바람직하다. 절연성 무기 재료(42)를 무기 절연층(36)의 일부로서 형성한 경우에는, 제조 공정을 간략화할 수 있다. It is preferable that the insulating inorganic material 42 is the same material as the inorganic insulating layer 36, and it is preferable that it is formed simultaneously with and integrally with the inorganic insulating layer 36. As shown in FIG. In the case where the insulating inorganic material 42 is formed as part of the inorganic insulating layer 36, the manufacturing process can be simplified.

도전성 무기 재료(43)의 구체예로서는, 예를 들면, 금속, 합금, 금속 산화물, 금속 질화물, 금속 탄화물, 금속 붕소화물 등을 들 수 있지만, 이들로 특별히 한정되지 않는다. 도전성을 고려하면, C, Ni, Cu, Au, Ti, Cr, Ag, Pd 및 Pt, 혹은, 이들의 합금이 바람직하다. Specific examples of the conductive inorganic material 43 include metals, alloys, metal oxides, metal nitrides, metal carbides, metal borides, and the like, but are not particularly limited thereto. In consideration of conductivity, C, Ni, Cu, Au, Ti, Cr, Ag, Pd and Pt, or alloys thereof are preferable.

전극(41a, 41b), 절연성 무기 재료(42) 및 도전성 무기 재료(43) 의 조합으로서는, Cu, SiO₂ 및 Au의 조합이 특히 바람직하다. 이들 재료로 구성된 ESD 보호 소자는 전기적 특성이 우수할 뿐만 아니라, 가공성이나 비용면에서도 매우 유리하다. 특히, 섬 형상의 도전성 무기 재료(43)의 집합체가 불연속으로 점재된 해도 구조의 콤퍼짓을 고정밀도이고 그리고 용이하게 형성할 수 있다. As a combination of electrodes (41a, 41b), an insulating inorganic material 42 and the electrically conductive inorganic material (43), the combination of Cu, Au and SiO ₂ is particularly preferred. ESD protection elements composed of these materials not only have excellent electrical characteristics, but also are very advantageous in terms of workability and cost. In particular, a composite of an island-in-the-sea structure in which an aggregate of island-like conductive inorganic materials 43 is discontinuously interspersed can be formed with high precision and easily.

정전기 흡수층(35)의 총 두께는, 특별히 한정되는 것이 아니고, 적절히 설정할 수 있지만, 보다 한층의 박막화를 달성하는 관점에서, 10㎚∼10㎛인 것이 바람직하고, 15㎚∼1㎛인 것이 보다 바람직하며, 15∼500㎚인 것이 보다 바람직하다. 본 실시 형태와 같이, 소위, 불연속으로 점재된 섬 형상의 도전성 무기 재료(43)의 층과 절연성 무기 재료(42)의 매트릭스의 층을 형성하는 경우, 도전성 무기 재료(43)의 층의 두께는, 1∼10㎚인 것이 바람직하고, 절연성 무기 재료(42)의 층의 두께는, 10㎚∼10㎛인 것이 바람직하고, 보다 바람직하게는 10㎚∼1㎛이며, 보다 바람직하게는 10∼500㎚이다. Although the total thickness of the electrostatic absorbing layer 35 is not specifically limited, Although it can set suitably, it is preferable that it is 10 nm-10 micrometers, and it is more preferable that it is 15 nm-1 micrometer from a viewpoint of achieving further thinning. It is more preferable that it is 15-500 nm. As in the present embodiment, when forming a layer of the so-called discontinuous island-shaped conductive inorganic material 43 and the matrix of the insulating inorganic material 42, the thickness of the layer of the conductive inorganic material 43 is It is preferable that it is 1-10 nm, It is preferable that the thickness of the layer of the insulating inorganic material 42 is 10 nm-10 micrometers, More preferably, it is 10 nm-1 micrometer, More preferably, it is 10-500 Nm.

정전기 흡수층(35)의 형성 방법은, 전술한 스퍼터링법에 한정되는 것은 아니다. 하지 절연층(33)의 절연성 표면 상 및/또는 전극(41a, 41b) 상에, 공지의 박막 형성 방법을 적용하여, 전술한 절연성 무기 재료(42) 및 도전성 무기 재료(43)를 부여함으로써, 정전기 흡수층(35)을 형성할 수 있다. The formation method of the electrostatic absorbing layer 35 is not limited to the sputtering method mentioned above. By applying a well-known thin film formation method on the insulating surface of the base insulating layer 33 and / or the electrodes 41a and 41b, by providing the above-mentioned insulating inorganic material 42 and the conductive inorganic material 43, The electrostatic absorbing layer 35 may be formed.

본 실시 형태의 ESD 보호층(12B)에 있어서는, 절연성 무기 재료(42)의 매트릭스 중에 불연속으로 점재된 섬 형상의 도전성 무기 재료(43)를 포함하는 정전기 흡수층(35)이, 저전압 방전 타입의 정전기 보호 재료로서 기능한다. 그리고, 이러한 구성을 채용함으로써, 정전 용량이 작고, 방전 개시 전압이 낮고, 그리고, 방전 내성이 우수한, 고성능 ESD 보호 소자가 실현된다. 게다가, 저전압 방전 타입의 정전기 보호 재료로서 기능하는 정전기 흡수층(35)으로서, 적어도 절연성 무기 재료(42)와 도전성 무기 재료(43)로 구성되는 콤퍼짓이 채용되어 있다. 그 때문에, 상기 종래의 유기-무기 복합막의 것에 비해, 내열성을 높일 수 있고, 또한, 온도나 습도 등의 외부 환경에 의해 특성이 변동하기 어려워지고, 그 결과, 신뢰성을 높일 수 있다. 그 다음에, 스퍼터링법에 의해 정전기 흡수층(35)이 형성 가능하고, 이에 따라, 생산성 및 경제성을 보다 한층 높일 수 있다. 또한, 본 실시 형태의 ESD 보호 소자는, 전극(41a, 41b) 간에 전압을 인가함으로써 정전기 흡수층(35) 중으로 전극(41a, 41b)의 일부가 비산한 결과, 정전기 흡수층(35)이 전극(41a, 41b)을 구성하는 소재를 포함하는 구성이라도 좋다. In the ESD protection layer 12B of the present embodiment, the electrostatic absorbing layer 35 including the island-like conductive inorganic material 43 discontinuously interspersed in the matrix of the insulating inorganic material 42 is a low-voltage discharge type static electricity. It functions as a protective material. By adopting such a configuration, a high-performance ESD protection device having a small capacitance, a low discharge start voltage, and excellent discharge resistance is realized. In addition, a composite composed of at least an insulating inorganic material 42 and a conductive inorganic material 43 is employed as the electrostatic absorbing layer 35 functioning as a low voltage discharge type electrostatic protective material. Therefore, compared with the conventional organic-inorganic composite film, heat resistance can be improved, and characteristics are less likely to fluctuate due to external environment such as temperature and humidity, and as a result, reliability can be improved. Thereafter, the electrostatic absorbing layer 35 can be formed by the sputtering method, whereby the productivity and economy can be further improved. In the ESD protection element of the present embodiment, a portion of the electrodes 41a and 41b scatters in the electrostatic absorbing layer 35 by applying a voltage between the electrodes 41a and 41b. As a result, the electrostatic absorbing layer 35 becomes the electrode 41a. , 41b) may be configured to include a material.

도 8은, ESD 보호 소자의 원리를 설명하기 위한 개략도다. 8 is a schematic diagram for explaining the principle of the ESD protection element.

도 8에 나타내는 바와 같이, 한 쌍의 전극(41a, 41b) 간에 정전기에 의한 방전 전압이 인가되었을 때, 방전 전류는, 화살표로 나타내는 바와 같이, 절연성 무기 재료(42)의 매트릭스 중에 불연속으로 점재된 섬 형상의 도전성 무기 재료(43)에 의해 구성되는 임의의 경로를 지나 전극(41a)으로부터 전극(41b)(그라운드)을 향하여 흐른다. 이때, 전류 경로 중의 에너지 집중이 컸던 지점의 도전성 무기 재료(43)는 절연성 무기 재료(42)와 함께 파괴되고, 정전기의 방전 에너지는 흡수된다. 파괴된 경로는 비(非)도통이 되지만, 도시와 같이, 불연속으로 점재된 섬 형상으로 도전성 무기 재료(43)에 의해 다수의 전류 경로가 형성되어 있기 때문에, 다수회의 정전기 흡수가 가능하다. As shown in FIG. 8, when a discharge voltage by static electricity is applied between the pair of electrodes 41a and 41b, the discharge current is discontinuously interspersed in the matrix of the insulating inorganic material 42, as indicated by the arrow. It flows from the electrode 41a toward the electrode 41b (ground) through an arbitrary path constituted by the island-shaped conductive inorganic material 43. At this time, the conductive inorganic material 43 at the point where the energy concentration in the current path is large is destroyed together with the insulating inorganic material 42, and the discharge energy of the static electricity is absorbed. The broken path becomes non-conducting, but as shown in the figure, since a plurality of current paths are formed by the conductive inorganic material 43 in an island shape dotted with discontinuities, a plurality of electrostatic absorptions are possible.

이상 설명한 바와 같이, 본 실시 형태에 의한 복합 전자 부품(100)은, 정전 용량이 작고, 방전 개시 전압이 낮고, 그리고, 방전 내성, 내열성 및 내후성이 우수한 저전압 타입의 ESD 보호 소자를 내장하고 있기 때문에, 정전기 보호 기능을 구비한 공통 모드 필터로서 기능하는 고성능의 복합 전자 부품을 실현할 수 있다. As described above, the composite electronic component 100 according to the present embodiment has a low voltage type ESD protection device having low capacitance, low discharge start voltage, and excellent discharge resistance, heat resistance, and weather resistance. A high performance composite electronic component functioning as a common mode filter having an electrostatic protection function can be realized.

또한, 본 실시 형태에 의한 복합 전자 부품(100)은, ESD 보호층(12B)의 무기 절연층(36)을 관통하는 도금 전극을 이용하여 ESD 보호 소자와 공통 모드 필터와의 전기적 접속을 확보하고 있기 때문에, 종래의 외부 전극면과 같이, 땜납 접속시의 소모나 전극면의 흠집 등에 의한 도통 불량이 발생하는 경우가 없다. 따라서, ESD 보호 소자와 공통 모드 필터를 확실하게 접속할 수 있다. 또한 외부 전극면의 표면이 고저항인 주석 도금층인 것에 기인하는 정전기 흡수 성능의 열화를 회피할 수 있다. In addition, the composite electronic component 100 according to the present embodiment secures electrical connection between the ESD protection element and the common mode filter by using a plated electrode penetrating through the inorganic insulating layer 36 of the ESD protection layer 12B. As a result, as in the conventional external electrode surface, there is no case of a poor conduction caused by consumption at the time of solder connection, scratches on the electrode surface, or the like. Therefore, the ESD protection element and the common mode filter can be reliably connected. In addition, deterioration of the electrostatic absorption performance due to the surface of the external electrode surface being a high-resistance tin plating layer can be avoided.

또한, 본 실시 형태에 의한 복합 전자 부품(100)은, 기능층(12)의 편측에만 기판(11)이 형성되고, 반대측의 절연 기판이 생략되고, 그 대신에 자성 수지층(14)이 형성되어 있기 때문에, 박형인 칩 부품을 저비용으로 제공할 수 있다. 또한, 자성 수지층(14)과 동등한 두툼함을 갖는 범프 전극(13a∼13f)을 형성함으로써, 칩 부품의 측면이나 상하면에 외부 전극면을 형성하는 공정을 생략할 수 있어, 외부 전극을 용이하고 그리고 고정밀도로 형성할 수 있다. 또한, 본 실시 형태에 의하면, 범프 전극(13a∼13f)의 일부가 스파이럴 도체(20, 21)와 평면에서 보았을 때 겹치도록 형성되어 있는 점에서, 스파이럴 도체(20, 21)의 소망하는 루프 사이즈를 확보하면서, 넓은 전극면을 갖는 범프 전극을 형성할 수 있고, 이에 따라, 칩 부품의 소형화를 도모할 수 있다. In the composite electronic component 100 according to the present embodiment, the substrate 11 is formed only on one side of the functional layer 12, the insulating substrate on the opposite side is omitted, and the magnetic resin layer 14 is formed instead. As a result, a thin chip component can be provided at low cost. In addition, by forming bump electrodes 13a to 13f having the same thickness as the magnetic resin layer 14, the step of forming an external electrode surface on the side or top and bottom of the chip component can be omitted, thereby facilitating the external electrode and It can be formed with high precision. In addition, according to the present embodiment, a part of the bump electrodes 13a to 13f is formed so as to overlap the spiral conductors 20 and 21 in plan view, so that the desired loop size of the spiral conductors 20 and 21 is desired. It is possible to form a bump electrode having a wide electrode surface while ensuring the size, thereby miniaturizing the chip component.

또한, 본 실시 형태에 의한 복합 전자 부품(100)은, 각 갭 전극(34A∼34D)의 그라운드 전극부로부터 그라운드 콘택트를 상승시켜 제1 및 제2 스파이럴 도체(20, 21)보다도 상층에서 범프 전극과 접속하기 때문에, 갭 전극의 그라운드 전극부와 그라운드 범프 전극과의 평면 위치가 상이한 경우라도, 그라운드 전극부를 그 적절한 위치에 배치하면서 코일 형성 영역을 소외하지 않는다. In addition, the composite electronic component 100 according to the present embodiment raises the ground contact from the ground electrode portions of the gap electrodes 34A to 34D, and bumps the electrode above the first and second spiral conductors 20 and 21. In this case, even if the plane position of the ground electrode portion and the ground bump electrode of the gap electrode is different, the coil formation region is not alienated while the ground electrode portion is disposed at the appropriate position.

다음으로, 복합 전자 부품(100)의 제조 방법에 대해서 설명한다. 복합 전자 부품(100)의 제조에서는, 1매의 큰 기판(자성 웨이퍼) 상에 다수의 공통 모드 필터 소자(코일 도체 패턴)를 형성한 후, 각 소자를 개별적으로 절단함으로써 다수의 칩 부품을 제조하는 양산 프로세스가 실시된다. Next, the manufacturing method of the composite electronic component 100 is demonstrated. In the manufacture of the composite electronic component 100, after forming a plurality of common mode filter elements (coil conductor patterns) on one large substrate (magnetic wafer), a plurality of chip components are manufactured by cutting each element individually. A mass production process is performed.

도 9는, 복합 전자 부품(100)의 제조 공정의 일 예를 나타내는 플로우 차트다. 또한, 도 10은, 복합 전자 부품(100)의 제조 공정의 일부로서, 무기 절연층(36)을 관통하는 단자 전극 콘택트(39) 및 그라운드 콘택트(40)의 형성 방법의 일 예를 나타내는 대략 단면도이다. 9 is a flowchart illustrating an example of a manufacturing process of the composite electronic component 100. 10 is a cross sectional view schematically illustrating an example of a method of forming the terminal electrode contact 39 and the ground contact 40 that pass through the inorganic insulating layer 36 as part of the manufacturing process of the composite electronic component 100. to be.

복합 전자 부품(100)의 제조에서는, 우선 기판(11)을 준비하고(스텝 S11), 기판(11) 상에 ESD 보호층(12B)을 형성하고(스텝 S12∼S17), 추가로 ESD 보호층(12B) 상에 공통 모드 필터층(12A)을 형성한다(스텝 S18∼S23). In manufacture of the composite electronic component 100, first, the board | substrate 11 is prepared (step S11), the ESD protection layer 12B is formed on the board | substrate 11 (step S12-S17), and further ESD protection layer 12A of common mode filter layers are formed on (12B) (steps S18-S23).

ESD 보호층(12B)의 형성에서는, 우선 기판(11)의 표면에 하지 절연층(33)을 형성하고(스텝 S12), 이어서 하지 절연층(33)의 표면에 갭 전극(34A∼34D)을 형성한다(스텝 S13). 상기와 같이, 갭 전극(34A∼34D)의 각각은, 단자 전극부(37) 및 그라운드 전극부(38)를 포함한다. 또한, 하지 절연층(33)의 표면에는, 갭 전극(34A∼34D)의 그라운드 전극부(38)끼리를 연결하는 배선 패턴(38a)도 형성된다. In the formation of the ESD protection layer 12B, first, a ground insulating layer 33 is formed on the surface of the substrate 11 (step S12), and then gap electrodes 34A to 34D are formed on the surface of the ground insulating layer 33. It forms (step S13). As described above, each of the gap electrodes 34A to 34D includes a terminal electrode portion 37 and a ground electrode portion 38. Moreover, the wiring pattern 38a which connects the ground electrode parts 38 of gap electrodes 34A-34D is also formed in the surface of the base insulating layer 33. As shown in FIG.

다음으로, 제1∼제4 갭 전극(34A∼34D) 상에 정전기 흡수층(35)의 도전성 무기 재료(43)를 스퍼터링에 의해 선택적으로 형성한다(스텝 S14). 선택적인 형성은, 도전성 무기 재료(43)의 형성 영역을 제외한 하지면의 전면에 레지스트 마스크를 형성하고, 이어서 전면에 도전성 무기 재료(43)를 스퍼터링한 후, 레지스트 마스크를 제거함으로써 형성할 수 있다. Next, the conductive inorganic material 43 of the electrostatic absorbing layer 35 is selectively formed on the first to fourth gap electrodes 34A to 34D by sputtering (step S14). The selective formation can be formed by forming a resist mask on the entire surface of the underlying surface excluding the formation region of the conductive inorganic material 43, then sputtering the conductive inorganic material 43 on the entire surface, and then removing the resist mask. .

다음으로, 도 10(a)에 나타내는 바와 같이, 갭 전극(34A∼34D)의 단자 전극부(37)와 그라운드 전극부(38)를 도금 성장시켜, 도금 전극으로 이루어지는 단자 전극 콘택트(39) 및 그라운드 콘택트(40)를 각각 형성한다(스텝 S15). Next, as shown in Fig. 10A, the terminal electrode portions 37 and the ground electrode portions 38 of the gap electrodes 34A to 34D are plated and grown, and the terminal electrode contacts 39 made of the plated electrodes and The ground contacts 40 are formed, respectively (step S15).

다음으로, 도 10(b)에 나타내는 바와 같이, 도전성 무기 재료(43) 및 도금 전극이 형성된 하지 절연층(33)의 전면에, 정전기 흡수층(35) 및 무기 절연층(36)을 위한 절연성 무기 재료를 형성한다(스텝 S16). 그 결과, 단자 전극 콘택트(39) 및 그라운드 콘택트(40)는 무기 절연층(36)에 덮인 상태가 되어, 무기 절연층(36)의 상면은 요철면이 된다. Next, as shown in FIG. 10 (b), the insulating inorganic for the electrostatic absorbing layer 35 and the inorganic insulating layer 36 is formed on the entire surface of the base insulating layer 33 on which the conductive inorganic material 43 and the plating electrode are formed. A material is formed (step S16). As a result, the terminal electrode contact 39 and the ground contact 40 are covered with the inorganic insulating layer 36, and the upper surface of the inorganic insulating layer 36 is an uneven surface.

다음으로, 도 10(c)에 나타내는 바와 같이, 무기 절연층(36)의 상면을 CMP(Chemical Mechanical Polishing： 화학 기계 연마)에 의해 평탄화하고, 단자 전극 콘택트(39) 및 그라운드 콘택트(40)의 상단을 노출시킨다(스텝 S17). 이상에 의해, ESD 보호층(12B)이 완성된다. Next, as shown in FIG.10 (c), the upper surface of the inorganic insulating layer 36 is planarized by CMP (Chemical Mechanical Polishing), and the terminal electrode contact 39 and the ground contact 40 are separated. The upper end is exposed (step S17). By the above, the ESD protection layer 12B is completed.

다음으로, ESD 보호층(12B)의 상층에 공통 모드 필터층(12A)을 형성한다(스텝 S18∼S23). Next, a common mode filter layer 12A is formed on the ESD protection layer 12B (steps S18 to S23).

공통 모드 필터층(12A)의 형성에서는, 우선 제1 절연층(19a)을 형성한다(스텝 S18). 제1 절연층(19a)은, 그 중앙부에 형성된 자성 코어용 개구 패턴(26)과, 단자 전극(28a∼28d) 및 그라운드 콘택트(31a∼31d)를 형성하기 위한 관통구멍을 갖고 있다. In formation of the common mode filter layer 12A, the first insulating layer 19a is first formed (step S18). The first insulating layer 19a has an opening pattern 26 for the magnetic core formed in the center portion thereof, and a through hole for forming the terminal electrodes 28a to 28d and the ground contacts 31a to 31d.

다음으로, 제1 절연층(19a)의 표면에 제1 스파이럴 도체(20)를 포함하는 도체 패턴을 형성한다(스텝 S18). 이때, 각 관통구멍의 내부에 도체 패턴이 매입됨으로써, 단자 전극(28a∼28d) 및 그라운드 콘택트(31a∼31d)가 형성된다. Next, a conductor pattern including the first spiral conductor 20 is formed on the surface of the first insulating layer 19a (step S18). At this time, the conductor patterns are embedded in the respective through holes, whereby the terminal electrodes 28a to 28d and the ground contacts 31a to 31d are formed.

다음으로, 제1 스파이럴 도체(20) 등이 형성된 제1 절연층(19a)의 표면에 제2 절연층(19b)을 형성한다(스텝 S19). 제2 절연층(19b)은, 그 중앙부에 형성된 자성 코어용 개구 패턴(26)과, 단자 전극(28a∼28d), 제1 콘택트홀 도체(29) 및 그라운드 콘택트(31a∼31d)를 형성하기 위한 관통구멍을 갖고 있다. Next, the 2nd insulating layer 19b is formed in the surface of the 1st insulating layer 19a in which the 1st spiral conductor 20 etc. were formed (step S19). The second insulating layer 19b forms the magnetic core opening pattern 26 formed in the center portion thereof, the terminal electrodes 28a to 28d, the first contact hole conductor 29 and the ground contacts 31a to 31d. It has a through hole for it.

다음으로, 제2 절연층(19b)의 표면에 제2 스파이럴 도체(21)를 포함하는 도체 패턴을 형성한다(스텝 S19). 이때, 각 관통구멍의 내부에 도체 패턴이 매입됨으로써, 단자 전극(28a∼28d), 제1 콘택트홀 도체(29) 및 그라운드 콘택트(31a∼31d)가 형성된다. Next, a conductor pattern including the second spiral conductor 21 is formed on the surface of the second insulating layer 19b (step S19). At this time, the conductor patterns are embedded in the respective through holes, whereby the terminal electrodes 28a to 28d, the first contact hole conductor 29 and the ground contacts 31a to 31d are formed.

다음으로, 제2 스파이럴 도체(21) 등의 도체 패턴이 형성된 제2 절연층(19b)의 표면에 제3 절연층(19c)을 형성한다(스텝 S20). 제3 절연층(19c)은, 그 중앙부에 형성된 자성 코어용 개구 패턴(26)과, 단자 전극(28a∼28d), 제1 및 제2 콘택트홀 도체(29, 30) 및 그라운드 콘택트(31a∼31d)를 형성하기 위한 관통구멍을 갖고 있다. Next, the 3rd insulating layer 19c is formed in the surface of the 2nd insulating layer 19b in which the conductor pattern, such as the 2nd spiral conductor 21, was formed (step S20). The third insulating layer 19c includes the magnetic core opening pattern 26 formed in the center portion thereof, the terminal electrodes 28a to 28d, the first and second contact hole conductors 29 and 30, and the ground contacts 31a to. And through holes for forming 31d).

다음으로, 제3 절연층(19c)의 표면에 제1 및 제2 인출 도체(22, 23) 및 제1 및 제2 그라운드 패턴(24, 25)을 포함하는 도체 패턴을 형성한다(스텝 S20). 이때, 각 관통구멍의 내부에 도체 패턴이 매입됨으로써, 단자 전극(28a∼28d), 제1 및 제2 콘택트홀 도체(29, 30) 및 그라운드 콘택트(31a∼31d)가 형성된다. Next, a conductor pattern including the first and second lead conductors 22 and 23 and the first and second ground patterns 24 and 25 is formed on the surface of the third insulating layer 19c (step S20). . At this time, the conductor patterns are embedded in the respective through holes to form the terminal electrodes 28a to 28d, the first and second contact hole conductors 29 and 30, and the ground contacts 31a to 31d.

다음으로, 제1 및 제2 인출 도체(22, 23) 등의 도체 패턴이 형성된 제3 절연층(19c)의 표면에 제4 절연층(19d)을 형성한다(스텝 S21). 제4 절연층(19d)은, 그 중앙부에 형성된 자성 코어용 개구 패턴(26)과, 제1 내지 제6 단자 전극(28a∼28f)을 형성하기 위한 관통구멍을 갖고 있다. Next, the fourth insulating layer 19d is formed on the surface of the third insulating layer 19c on which the conductor patterns such as the first and second lead conductors 22 and 23 are formed (step S21). The fourth insulating layer 19d has a magnetic core opening pattern 26 formed in the center portion thereof and a through hole for forming the first to sixth terminal electrodes 28a to 28f.

다음으로, 절연층(19d) 상에 범프 전극(13a∼13f)을 형성한다(스텝 S22). 범프 전극(13a∼13f)의 형성 방법은, 우선 절연층(19d)의 전면에 Cu 등의 하지 도전막을 스퍼터링에 의해 형성하고, 그 후, 시트 레지스트를 접착한다. 하지 도전막은 무전해 도금이나 증착법으로 형성해도 좋다. 이때, 절연층(19d)의 개구 패턴의 내부에도 하지 도전막이 파고 들어간다. 다음으로, 시트 레지스트를 노광 및 현상함으로써, 범프 전극(13a∼13f)을 형성해야 할 위치에 있는 시트 레지스트를 선택적으로 제거하여, 절연층(19d) 상의 범프 전극 형성 영역을 노출시킨다. Next, bump electrodes 13a to 13f are formed on the insulating layer 19d (step S22). In the method for forming the bump electrodes 13a to 13f, first, a base conductive film such as Cu is formed on the entire surface of the insulating layer 19d by sputtering, and then the sheet resist is bonded. The base conductive film may be formed by electroless plating or vapor deposition. At this time, the ground conductive film also penetrates into the opening pattern of the insulating layer 19d. Next, by exposing and developing the sheet resist, the sheet resist at the position where the bump electrodes 13a to 13f are to be formed is selectively removed to expose the bump electrode forming region on the insulating layer 19d.

다음으로, 범프 전극 형성 영역에 범프 전극(13a∼13f)을 전기 도금에 의해 형성한다. 이때, 단자 전극(28a∼28d)을 형성하기 위한 절연층(19d)의 관통구멍의 내부에서도 하지 도전막이 도금 성장하고, 범프 전극 재료가 매입된다. 그 후, 시트 레지스트를 제거하고, 전면을 에칭하여 불필요한 하지 도전막을 제거함으로써, 대략 기둥 형상의 범프 전극(13a∼13f)이 형성된다. Next, bump electrodes 13a to 13f are formed in the bump electrode formation region by electroplating. At this time, the underlying conductive film is plated and grown inside the through hole of the insulating layer 19d for forming the terminal electrodes 28a to 28d, and the bump electrode material is embedded. Thereafter, the sheet resist is removed, and the entire surface is etched to remove the unnecessary base conductive film, thereby forming substantially columnar bump electrodes 13a to 13f.

다음으로, 범프 전극(13a∼13f)이 형성된 공통 모드 필터층(12A)에 복합 페라이트의 페이스트를 충전하고, 경화시켜, 자성 수지층(14)을 형성한다(스텝 S23). 이때, 각 절연층(19a∼19d)의 각각에 형성된 자성 코어용 개구 패턴(26)의 내부에도 복합 페라이트가 충전됨으로써, 제1 및 제2 스파이럴 도체(20, 21)의 루프 내를 관통하는 자성 코어(27)가 형성된다. 또한, 자성 수지층(14)을 확실하게 형성하기 위해 다량의 페이스트가 충전되고, 이에 따라 범프 전극(13a∼13f)은 수지 내에 매몰된 상태가 된다. 그 때문에, 범프 전극(13a∼13f)의 상면이 노출될 때까지 자성 수지층(14)을 연마하여 소정의 두께로 함과 함께 표면을 평활화한다. 또한, 기판(11)에 대해서도 소정의 두께가 되도록 연마한다. Next, the common mode filter layer 12A on which the bump electrodes 13a to 13f are formed is filled with a paste of composite ferrite and cured to form a magnetic resin layer 14 (step S23). At this time, the composite ferrite is also filled in the opening pattern 26 for the magnetic core formed in each of the insulating layers 19a to 19d, so that the magnetic penetrates inside the loops of the first and second spiral conductors 20 and 21. Core 27 is formed. In addition, in order to reliably form the magnetic resin layer 14, a large amount of paste is filled, whereby the bump electrodes 13a to 13f are buried in the resin. Therefore, the magnetic resin layer 14 is polished until the upper surfaces of the bump electrodes 13a to 13f are exposed to a predetermined thickness, and the surface is smoothed. The substrate 11 is also polished to a predetermined thickness.

또한, 칩 부품의 배럴 연마를 행하여 에지를 제거한 후, 전기 도금을 행하여, 기능층(12)의 측면으로 노출되는 범프 전극(13a∼13f) 및 단자 전극(28a∼28f)의 표면을 평활화한다. 이와 같이, 칩 부품의 외표면을 배럴 연마함으로써 칩 이빠짐 등의 파손이 발생하기 어려운 코일 부품을 제조할 수 있다. 또한, 칩 부품의 외주면으로 노출되는 범프 전극(13a∼13f)의 표면을 도금 처리하기 때문에, 범프 전극(13a∼13f)의 표면을 평활면으로 할 수 있다. Further, after polishing the barrel of the chip component to remove the edges, electroplating is performed to smooth the surfaces of the bump electrodes 13a to 13f and the terminal electrodes 28a to 28f exposed to the side surfaces of the functional layer 12. Thus, by coil-barreling the outer surface of a chip component, the coil component which is hard to generate | occur | produce damage, such as chip | tip fall off, can be manufactured. Moreover, since the surface of bump electrodes 13a-13f exposed to the outer peripheral surface of a chip component is plated, the surface of bump electrodes 13a-13f can be made into the smooth surface.

이상 설명한 바와 같이, 본 실시 형태에 의한 복합 전자 부품(100)의 제조 방법은, 각 갭 전극(34A∼34D)의 단자 전극부(37) 및 그라운드 전극부(38)의 표면에 도금 전극을 형성한 후, 무기 절연층(36)으로 덮고, 추가로 도금 전극의 상면이 노출될 때까지 무기 절연층(36)의 표면을 연마하여 평탄화함으로써, 무기 절연층(36)을 관통하는 단자 전극 콘택트(39) 및 그라운드 콘택트(40)를 형성하고 있다. 무기 절연층(36)은 정전기 흡수시의 파괴가 공통 모드 필터층(12A)에 영향을 미치는 일이 없도록, 어느 정도의 두께를 갖기 때문에, 구멍뚫기 가공이 어렵다. 그러나, 본 실시 형태에 의하면, 무기 절연층(36)에 구멍뚫기 가공을 행할 필요는 없이, 무기 절연층(36)을 관통하는 콘택트를 용이하게 형성할 수 있다. 이에 따라, 칩의 측면에 도금 형성된 전극면을 경유하여 공통 모드 필터와 ESD 보호 소자를 접속하지 않아도 좋아, 양자의 전기적 접속의 신뢰성을 향상시킬 수 있다. As described above, in the method for manufacturing the composite electronic component 100 according to the present embodiment, the plated electrodes are formed on the surfaces of the terminal electrode portions 37 and the ground electrode portions 38 of the gap electrodes 34A to 34D. After that, the terminal electrode contact penetrates the inorganic insulating layer 36 by covering the inorganic insulating layer 36 and further polishing and planarizing the surface of the inorganic insulating layer 36 until the upper surface of the plating electrode is exposed. 39 and the ground contact 40 are formed. Since the inorganic insulating layer 36 has a certain thickness so that the breakdown at the time of electrostatic absorption does not affect the common mode filter layer 12A, the drilling process is difficult. However, according to this embodiment, the contact which penetrates the inorganic insulating layer 36 can be easily formed, without having to perform a punching process on the inorganic insulating layer 36. FIG. Accordingly, it is not necessary to connect the common mode filter and the ESD protection element via the electrode surface plated on the side of the chip, so that the reliability of the electrical connection between the two can be improved.

도 11은, 무기 절연층(36)을 관통하는 단자 전극 콘택트(39) 및 그라운드 콘택트(40)의 형성 방법의 다른 예를 나타내는 대략 단면도이다. 11 is a schematic cross-sectional view showing another example of the method of forming the terminal electrode contact 39 and the ground contact 40 penetrating the inorganic insulating layer 36.

우선, 도 11(a)에 나타내는 바와 같이, 도전성 무기 재료(43)가 형성된 하지 절연층(33)의 전면에, 정전기 흡수층(35) 및 무기 절연층(36)을 위한 절연성 무기 재료를 형성한다(스텝 S16). 이에 따라, 갭 전극(34A∼34D)의 단자 전극부(37) 및 그라운드 전극부(38)는 무기 절연층(36)에 덮인 상태가 된다. First, as shown in Fig. 11A, an insulating inorganic material for the electrostatic absorbing layer 35 and the inorganic insulating layer 36 is formed on the entire surface of the underlying insulating layer 33 on which the conductive inorganic material 43 is formed. (Step S16). As a result, the terminal electrode portions 37 and the ground electrode portions 38 of the gap electrodes 34A to 34D are covered with the inorganic insulating layer 36.

다음으로, 도 11(b)에 나타내는 바와 같이, 무기 절연층(36)을 이온 밀링법에 의해 패터닝한다. 이에 따라, 무기 절연층(36)을 관통하는 개구가 형성되어, 단자 전극 콘택트(39) 및 그라운드 콘택트(40)를 형성하는 영역에 있어서, 갭 전극(34A∼34D)의 단자 전극부(37) 및 그라운드 전극부(38)의 전극면이 노출된 상태가 된다. Next, as shown in FIG.11 (b), the inorganic insulating layer 36 is patterned by the ion milling method. As a result, an opening that penetrates the inorganic insulating layer 36 is formed to form the terminal electrode contact 39 and the ground contact 40, and the terminal electrode portions 37 of the gap electrodes 34A to 34D are formed. And the electrode surface of the ground electrode portion 38 is exposed.

그 후, 도 11(c)에 나타내는 바와 같이, 갭 전극(34A∼34D)의 단자 전극부(37)와 그라운드 전극부(38)를 도금 성장시켜 도금 전극으로 이루어지는 단자 전극 콘택트(39) 및 그라운드 콘택트(40)를 각각 선택적으로 형성한다. 이상에 의해, 무기 절연층(36)을 관통하는 단자 전극 콘택트(39) 및 그라운드 콘택트(40)를 형성할 수 있다. Thereafter, as shown in FIG. 11C, the terminal electrode portions 39 and the ground electrode portions 38 of the gap electrodes 34A to 34D are plated and grown to form a terminal electrode contact 39 and a ground made of the plated electrodes. Each contact 40 is selectively formed. By the above, the terminal electrode contact 39 and the ground contact 40 which penetrate the inorganic insulating layer 36 can be formed.

도 12는, 본 발명의 제2 실시 형태에 의한 복합 전자 부품(200)의 층 구조를 상세하게 나타내는 대략 분해 사시도이다. 또한, 도 13은, 복합 전자 부품(200)의 구성을 나타내는 대략 단면도이다. 12 is a schematic exploded perspective view showing in detail the layer structure of the composite electronic component 200 according to the second embodiment of the present invention. 13 is a sectional drawing which shows roughly the structure of the composite electronic component 200. FIG.

도 12 및 도 13에 나타내는 바와 같이, 복합 전자 부품(200)의 특징은, 공통 모드 필터층(12A) 및 ESD 보호층(12B)의 적층 순서를 반대로 한 것이다. 즉, 기판(11)의 표면에 우선 공통 모드 필터층(12A)이 형성되고, 그 상층에 ESD 보호층(12B)이 형성되어 있는 점이 제1 실시 형태에 의한 복합 전자 부품(100)과 상이하다. As shown in FIG. 12 and FIG. 13, the characteristic of the composite electronic component 200 is that the stacking order of the common mode filter layer 12A and the ESD protection layer 12B is reversed. In other words, the common mode filter layer 12A is first formed on the surface of the substrate 11, and the ESD protection layer 12B is formed on the upper layer, which is different from the composite electronic component 100 according to the first embodiment.

또한, 본 실시 형태에 있어서는, 제5 및 제6 범프 전극(13e, 13f)의 바로 아래에 무기 절연층(36)을 관통하는 그라운드 콘택트(40)가 형성되어 있고, 그라운드 콘택트(40)는 범프 전극(13e 또는 13f)에 직접 접속되어 있다. In addition, in this embodiment, the ground contact 40 which penetrates the inorganic insulating layer 36 is formed just under 5th and 6th bump electrodes 13e and 13f, and the ground contact 40 bumps. It is directly connected to the electrode 13e or 13f.

본 실시 형태에 의하면, ESD 보호층(12B)과 범프 전극(13a∼13f)과의 사이에 공통 모드 필터층(12A)이 개재하지 않기 때문에, 공통 모드 필터층(12A)의 절연층(19a∼19c)을 관통하는 그라운드 콘택트(31a∼31d)나 제3 절연층(19c)의 표면에 형성된 제3 및 그라운드 패턴(24, 25)은 불필요하며, 이들을 경유하는 일 없이, ESD 보호층(12B)의 그라운드 콘택트(40)와 범프 전극(13e 또는 13f)을 직접 접속할 수 있다. According to this embodiment, since the common mode filter layer 12A is not interposed between the ESD protection layer 12B and the bump electrodes 13a to 13f, the insulating layers 19a to 19c of the common mode filter layer 12A. The third and ground patterns 24 and 25 formed on the surfaces of the ground contacts 31a to 31d or the third insulating layer 19c penetrating the through holes are unnecessary, and the grounds of the ESD protection layer 12B are not passed through them. The contact 40 and the bump electrode 13e or 13f can be directly connected.

이상, 본 발명의 바람직한 실시 형태에 대해서 설명했지만, 본 발명은, 상기 실시 형태로 한정되는 일 없이, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경을 더하는 것이 가능하며, 그들도 본 발명에 포함되는 것은 말할 필요도 없다. As mentioned above, although preferred embodiment of this invention was described, this invention is not limited to the said embodiment, It is possible to add various changes in the range which does not deviate from the meaning of this invention, They also saw Needless to say, the invention is included.

예를 들면, 상기 실시 형태에 있어서는, 기능층(12)의 주면에 복합 페라이트로 이루어지는 자성 수지층(14)을 형성하고 있지만, 자성을 갖지 않는 단순한 절연 수지층을 형성해도 좋다. 비자성의 수지층을 이용한 경우에는 기생 용량 성분을 줄일 수 있다. 또한, 상기 실시 형태에 있어서는, 외부 단자 전극으로서 범프 전극(13a∼13f)을 이용하고 있지만, 본 발명은 범프 전극으로 한정되지 않는다. 단, 범프 전극을 이용한 경우에는, ESD 보호층(12B)에서 외부 단자 전극까지의 상하 방향의 전기적인 접속이 도금 전극에 의해 행해지는 것이 되기 때문에, ESD 흡수 성능을 충분히 향상시킬 수 있다. For example, in the said embodiment, although the magnetic resin layer 14 which consists of composite ferrite is formed in the main surface of the functional layer 12, you may form the simple insulated resin layer which does not have a magnetism. When a nonmagnetic resin layer is used, parasitic capacitance components can be reduced. In addition, in the said embodiment, although bump electrodes 13a-13f are used as an external terminal electrode, this invention is not limited to bump electrodes. However, when the bump electrode is used, since the electrical connection in the vertical direction from the ESD protection layer 12B to the external terminal electrode is performed by the plating electrode, the ESD absorption performance can be sufficiently improved.

또한, 상기 실시 형태에 있어서는, 자성 코어(27)를 형성하고 있지만, 본 발명에 있어서 자성 코어(27)는 필수가 아니다. 예를 들면, 자성 수지층(14)을 대신하여 비자성의 수지층을 이용하는 경우, 자성 코어(27)는 불필요하다. 단, 자성 코어(27)는 자성 수지층(14)과 동일 재료로 형성할 수 있기 때문에, 개구(26)를 형성하기만 하면, 특별한 공정을 경유하는 일 없이, 자성 코어(27)와 자성 수지층(14)을 동시에 형성할 수 있다. In addition, in the said embodiment, although the magnetic core 27 is formed, the magnetic core 27 is not essential in this invention. For example, when a nonmagnetic resin layer is used instead of the magnetic resin layer 14, the magnetic core 27 is unnecessary. However, since the magnetic core 27 can be formed of the same material as the magnetic resin layer 14, the magnetic core 27 and the magnetic water can be formed only by forming the opening 26 without passing through a special process. The ground layer 14 can be formed simultaneously.

또한, 상기 실시 형태에 있어서는, 스파이럴 도체(20, 21)를 포함하는 공통 모드 필터층(12A)을 예로 들었지만, 본 발명은 공통 모드 필터층으로 한정되는 것이 아니고, 평면 코일 패턴을 포함하는 평면 코일층이라면 좋다. In addition, in the said embodiment, although the common mode filter layer 12A containing the spiral conductors 20 and 21 was mentioned as an example, this invention is not limited to a common mode filter layer, If it is a planar coil layer containing a planar coil pattern, good.

1, 2 : 신호 라인
3 : 출력 버퍼
4 : 입력 버퍼
5 : 공통 모드 필터
10a : 상면
10b : 저면
10c∼10f : 측면
11 : 기판
12 : 기능층
12A : 공통 모드 필터층
12B : ESD 보호층
13a∼13f : 범프 전극
14 : 자성 수지층
15 : 공통 모드 필터
15a, 15b : 인덕터 소자
16a∼16d : ESD 보호 소자
17a∼17f : 단자 전극
19a∼19d : 절연층
20, 21 : 스파이럴 도체
20a, 21a : 리드부
22, 23 : 도체
24, 25 : 그라운드 패턴
26 : 개구
27 : 자성 코어
28a∼28f : 단자 전극
29, 30 : 콘택트홀 도체
31a∼31d : 그라운드 콘택트
33 : 하지 절연층
34 : 전극층
34A∼34D : 갭 전극
35 : 정전기 흡수층
36 : 무기 절연층
37 : 단자 전극부
38 : 그라운드 전극부
38a : 배선 패턴
39 : 단자 전극 콘택트
40 : 그라운드 콘택트
41a, 41b : 전극
42 : 절연성 무기 재료
43 : 도전성 무기 재료
100, 200 : 복합 전자 부품1, 2: signal line
3: output buffer
4: input buffer
5: common mode filter
10a: top view
10b: bottom
10c to 10f: side
11: substrate
12: functional layer
12A: common mode filter layer
12B: ESD protection layer
13a to 13f: bump electrode
14: magnetic resin layer
15: common mode filter
15a, 15b: inductor element
16a-16d: ESD protection element
17a to 17f: terminal electrode
19a-19d: insulating layer
20, 21: spiral conductor
20a, 21a: lead portion
22, 23: conductor
24, 25: Ground pattern
26: opening
27: magnetic core
28a to 28f: terminal electrode
29, 30: contact hole conductor
31a to 31d: Ground contact
33: base insulating layer
34: electrode layer
34A to 34D: gap electrode
35: electrostatic absorbing layer
36: inorganic insulating layer
37: terminal electrode portion
38: ground electrode
38a: wiring pattern
39: terminal electrode contact
40: ground contact
41a, 41b: electrode
42: insulating inorganic material
43: conductive inorganic material
100, 200: composite electronic components

Claims

A substrate;
A functional layer formed on the substrate,
A plurality of external terminal electrodes electrically connected to the functional layer,
The functional layer,
A planar coil layer comprising first and second spiral conductors magnetically coupled to each other,
An ESD protection layer including first to fourth ESD protection elements,
Each of the first to fourth ESD protection elements,
A gap electrode including a terminal electrode portion and a ground electrode portion opposed to each other through a gap;
An electrostatic absorbing layer formed on the gap electrode;
An inorganic insulating layer covering the gap electrode through the electrostatic absorbing layer;
A terminal electrode contact made of a plated electrode formed on a surface of the terminal electrode portion of the gap electrode;
A ground contact made of a plated electrode formed on a surface of the ground electrode portion of the gap electrode;
The electrostatic absorbing layer is a composite in which a conductive inorganic material is dispersed in a matrix of an insulating inorganic material,
The ground electrode portions of the first to fourth ESD protection elements are connected to each other through a wiring pattern to form a loop pattern.
The said ground electrode part and the said wiring pattern are formed in the position which avoided the passage area | region of the inside path | route of the said 1st and 2nd spiral conductor, The composite electronic component characterized by the above-mentioned.

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The method of claim 1,
The planar coil layer is formed on the surface of the substrate,
The ESD protection layer is formed on an upper layer of the planar coil layer.

The method of claim 1,
The terminal electrode contact of the first ESD protection element is electrically connected to an inner circumferential end of the first spiral conductor,
The terminal electrode contact of the second ESD protection element is electrically connected to an outer circumferential end of the first spiral conductor,
The terminal electrode contact of the third ESD protection element is electrically connected to an inner circumferential end of the second spiral conductor,
The terminal electrode contact of the fourth ESD protection element is electrically connected to an outer circumferential end of the second spiral conductor.

5. The method of claim 4,
The external terminal electrode includes first to fourth external terminal electrodes,
The terminal electrode contacts of the first to fourth ESD protection elements are electrically connected to the first to fourth external terminal electrodes, respectively.

6. The method of claim 5,
The external terminal electrode further includes fifth and sixth external terminal electrodes,
Ground contacts of the first and second ESD protection elements are connected to the fifth external terminal electrode,
The ground contact of the third and fourth ESD protection elements is connected to the sixth external terminal electrode.

The method according to claim 6,
The planar coil layer,
First and second lead conductors connected to inner peripheral ends of the first and second spiral conductors, respectively;
A first terminal electrode connected to the inner circumferential end of the first spiral conductor through the first lead conductor and connected to the first external terminal electrode;
A second terminal electrode connected to an outer circumferential end of the first spiral conductor and connected to the second external terminal electrode;
A third terminal electrode connected to the inner circumferential end of the second spiral conductor through the second lead conductor and connected to the third external terminal electrode;
And a fourth terminal electrode connected to an outer circumferential end of the second spiral conductor and connected to the fourth external terminal electrode.
The terminal electrode contacts of the first to fourth ESD protection elements are connected to the first to fourth terminal electrodes, respectively.

8. The method of claim 7,
The planar coil layer,
Further comprising first to third insulating layers,
Each of the first to fourth terminal electrodes is formed so as to penetrate the laminate including at least the first to third insulating layers.

9. The method of claim 8,
The first spiral conductor is formed on the surface of the first insulating layer,
The second spiral conductor is formed on the surface of the second insulating layer,
The first and second lead conductors are formed on the surface of the third insulating layer,
An inner circumferential end of the first spiral conductor is connected to the first lead conductor through a first contact hole conductor passing through the second and third insulating layers,
An inner circumferential end of the second spiral conductor is connected to the second lead conductor through a second contact hole conductor passing through the third insulating layer.

10. The method of claim 9,
The planar coil layer further includes first and second ground patterns formed on a surface of the third insulating layer,
Ground contacts of the first and second ESD protection elements are connected to the fifth external terminal electrode via the first ground pattern,
The ground contact of the third and fourth ESD protection elements is connected to the sixth external terminal electrode via the second ground pattern.

11. The method according to any one of claims 1 to 10,
The said external terminal electrode is a bump electrode formed in the surface of the said functional layer, The composite electronic component characterized by the above-mentioned.

11. The method according to any one of claims 1 to 10,
The planar coil layer further includes a ground pattern formed on the outer terminal electrode side than the first and second spiral conductors,
The planar coil layer is formed between the plurality of external terminal electrodes and the ESD protection layer,
At least a part of said ground contact is formed in the position which does not overlap in plan view as the outer side of the said spiral conductor,
The ground electrode portion is connected to the external terminal electrode via the ground contact and the ground pattern.

The method of claim 12,
The first and second spiral conductors are elliptical spiral conductors,
The ground contact has a circular arc-shaped portion of the elliptical spiral conductor and a portion overlapping in plan view.

The method of claim 12,
The external terminal electrode is a bump electrode formed on the surface of the functional layer,
A part of the bump electrode overlaps with the spiral conductor in plan view.

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