KR101375855B1 - Method of fabricating oxide thin film transistor - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 239000010408 film Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 58
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- 239000011787 zinc oxide Substances 0.000 claims abstract description 34
- 239000004020 conductor Substances 0.000 claims description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 13
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 13
- 239000011651 chromium Substances 0.000 claims description 10
- 239000010949 copper Substances 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052804 chromium Inorganic materials 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910000838 Al alloy Inorganic materials 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 238000009832 plasma treatment Methods 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims 2
- 238000005530 etching Methods 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 40
- 229960001296 zinc oxide Drugs 0.000 description 28
- 239000004973 liquid crystal related substance Substances 0.000 description 20
- 230000005540 biological transmission Effects 0.000 description 15
- 230000000903 blocking effect Effects 0.000 description 15
- 239000002131 composite material Substances 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 9
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910052733 gallium Inorganic materials 0.000 description 8
- 229910052738 indium Inorganic materials 0.000 description 8
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 8
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052725 zinc Inorganic materials 0.000 description 6
- 239000011701 zinc Substances 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- 239000002775 capsule Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000001994 activation Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910001385 heavy metal Inorganic materials 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000565 sealant Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000005361 soda-lime glass Substances 0.000 description 2
- QXNVGIXVLWOKEQ-UHFFFAOYSA-N Disodium Chemical compound [Na][Na] QXNVGIXVLWOKEQ-UHFFFAOYSA-N 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000004925 denaturation Methods 0.000 description 1
- 230000036425 denaturation Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000001962 electrophoresis Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
- H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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Abstract
본 발명의 산화물 박막 트랜지스터의 제조방법은 비정질 아연 산화물(ZnO)계 반도체를 액티브층으로 사용한 박막 트랜지스터에 있어서, 코플라나(coplanar) 구조를 적용함에 따라 소오스/드레인전극 식각시 발생하는 산화물 반도체의 변성을 방지하는 한편, 4번의 마스크공정을 통해 박막 트랜지스터를 제작하도록 함으로써 제조공정을 단순화하는 동시에 제조비용을 절감하기 위한 것으로, 액티브층의 소오스/드레인영역에 회절패턴이 적용된 회절마스크를 이용하여 기판 위에 비정질 아연 산화물계 반도체로 이루어진 액티브층을 형성하는 동시에 제 1 절연막을 사이에 두고 상기 액티브층의 채널영역 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부 영역을 제거하여 상기 액티브층의 소오스/드레인영역의 일부를 노출시키는 제 1, 제 2 콘택홀을 형성하는 단계; 상기 제 1, 제 2 콘택홀을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 위에 제 3 절연막을 형성하는 단계; 상기 제 3 절연막의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 제 3 콘택홀을 형성하는 단계; 및 상기 제 3 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.In the method of manufacturing an oxide thin film transistor of the present invention, in a thin film transistor using an amorphous zinc oxide (ZnO) -based semiconductor as an active layer, the coplanar structure is applied to denature the oxide semiconductor generated during source / drain electrode etching. In order to simplify the manufacturing process and reduce the manufacturing cost by fabricating the thin film transistor through four mask processes, a diffraction mask having a diffraction pattern applied to the source / drain regions of the active layer is used. Forming a gate electrode on the channel region of the active layer with a first insulating film interposed therebetween while forming an active layer made of an amorphous zinc oxide based semiconductor; Forming a second insulating film on the substrate on which the gate electrode is formed; Removing portions of the second insulating layer to form first and second contact holes exposing portions of the source / drain regions of the active layer; Forming a source / drain electrode electrically connected to the source / drain regions of the active layer through the first and second contact holes; Forming a third insulating film on the substrate on which the source / drain electrodes are formed; Removing a portion of the third insulating layer to form a third contact hole exposing a portion of the drain electrode; And forming a pixel electrode electrically connected to the drain electrode through the third contact hole.
산화물 박막 트랜지스터, 비정질 아연 산화물계, 코플라나, 탑 게이트 Oxide thin film transistor, amorphous zinc oxide based, coplanar, top gate
Description
본 발명은 산화물 박막 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 비정질 아연 산화물계 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing an oxide thin film transistor, and more particularly, to a method of manufacturing an oxide thin film transistor using an amorphous zinc oxide based semiconductor as an active layer.
특히, 본 발명은 코플라나 구조의 산화물 박막 트랜지스터에 있어서, 마스크수를 감소시켜 제조공정을 단순화하는 동시에 제조비용을 절감시킨 산화물 박막 트랜지스터의 제조방법에 관한 것이다.In particular, the present invention relates to a method of manufacturing an oxide thin film transistor in which an oxide thin film transistor having a coplanar structure is reduced in number of masks to simplify the manufacturing process and reduce manufacturing costs.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.Recently, interest in information display has increased, and a demand for using portable information media has increased, and a light-weight flat panel display (FPD) that replaces a cathode ray tube (CRT) And research and commercialization are being carried out. Particularly, among such flat panel display devices, a liquid crystal display (LCD) is an apparatus for displaying an image using the optical anisotropy of a liquid crystal, and is excellent in resolution, color display and picture quality and is actively applied to a notebook or a desktop monitor have.
상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.The liquid crystal display comprises a color filter substrate, an array substrate, and a liquid crystal layer formed between the color filter substrate and the array substrate.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.An active matrix (AM) method, which is a driving method mainly used in the liquid crystal display, is a method of driving a liquid crystal of a pixel portion by using an amorphous silicon thin film transistor (a-Si TFT) to be.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.Hereinafter, the structure of a typical liquid crystal display device will be described in detail with reference to FIG.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.1 is an exploded perspective view schematically showing a general liquid crystal display device.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.As shown in the figure, the liquid crystal display comprises a color filter substrate 5, an
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.The color filter substrate 5 includes a color filter C composed of a plurality of
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이 터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.In addition, the
상기의 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.The color filter substrate 5 and the
한편, 전술한 액정표시장치는 가볍고 전력소모가 작아 지금가지 가장 주목받는 디스플레이 소자였지만, 상기 액정표시장치는 발광소자가 아니라 수광소자이며 밝기, 명암비(contrast ratio) 및 시야각 등에 기술적 한계가 있기 때문에 이러한 단점을 극복할 수 있는 새로운 디스플레이 소자에 대한 개발이 활발하게 전개되고 있다.However, since the liquid crystal display device is not a light emitting device but a light receiving device and has technical limitations such as brightness, contrast ratio, and viewing angle, the liquid crystal display device Development of a new display device capable of overcoming the disadvantages has been actively developed.
새로운 평판표시장치 중 하나인 유기전계발광소자(Organic Light Emitting Diode; OLED)는 자체발광형이기 때문에 액정표시장치에 비해 시야각과 명암비 등이 우수하며 백라이트(backlight)가 필요하지 않기 때문에 경량 박형이 가능하고, 소비전력 측면에서도 유리하다. 그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르다는 장점이 있으며, 특히 제조비용 측면에서도 유리한 장점을 가지고 있다.OLED (Organic Light Emitting Diode), which is one of the new flat panel display devices, has excellent viewing angle and contrast ratio compared to liquid crystal displays because it is a self-luminous type. Lightweight thin type can be used because it does not need backlight And is also advantageous in terms of power consumption. In addition, it has the advantage of being able to drive a DC low voltage and has a high response speed, and is particularly advantageous in terms of manufacturing cost.
최근 유기전계발광 디스플레이의 대면적화에 관한 연구가 활발하게 진행되고 있으며, 이를 달성하기 위하여 유기전계발광소자의 구동 트랜지스터로서 정전류 특성을 확보하여 안정된 작동 및 내구성이 확보된 트랜지스터 개발이 요구되고 있다.Recently, studies on the large area of the organic light emitting display have been actively conducted, and in order to achieve this, there is a demand for developing a transistor having stable operation and durability by securing a constant current characteristic as a driving transistor of the organic light emitting display.
전술한 액정표시장치에 사용되는 비정질 실리콘 박막 트랜지스터는 저온 공 정에서 제작할 수 있지만 이동도(mobility)가 매우 작고 정전류 테스트(constant current bias) 조건을 만족하지 않는다. 반면에 다결정 실리콘 박막 트랜지스터는 높은 이동도와 만족스러운 정전류 테스트 조건을 가지는 반면에 균일한 특성 확보가 어려워 대면적화가 어렵고 고온 공정이 필요하다.Amorphous silicon thin film transistors used in the liquid crystal display described above can be fabricated in low temperature processes, but have very low mobility and do not satisfy the constant current bias conditions. On the other hand, the polycrystalline silicon thin film transistor has a high mobility and a satisfactory constant current test condition, but it is difficult to obtain a uniform characteristic, so it is difficult to make a large area and a high temperature process is required.
본 발명은 상기한 문제를 해결하기 위한 것으로, 비정질 아연 산화물계 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터의 제조방법을 제공하는데 목적이 있다.An object of the present invention is to provide a method of manufacturing an oxide thin film transistor using an amorphous zinc oxide-based semiconductor as an active layer.
본 발명의 다른 목적은 코플라나 구조를 적용함으로써 소오스/드레인전극 식각시 발생하는 상기 비정질 아연 산화물계 반도체의 변성을 방지하도록 한 산화물 박막 트랜지스터의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing an oxide thin film transistor to prevent denaturation of the amorphous zinc oxide semiconductor generated during source / drain electrode etching by applying a coplanar structure.
본 발명의 또 다른 목적은 상기의 코플라나 구조의 산화물 박막 트랜지스터를 4번의 마스크공정으로 제작하도록 한 산화물 박막 트랜지스터의 제조방법을 제공하는데 있다.It is still another object of the present invention to provide a method of manufacturing an oxide thin film transistor in which the oxide thin film transistor having the coplanar structure is manufactured by four mask processes.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the following description of the invention and claims.
상기한 목적을 달성하기 위하여, 본 발명의 산화물 박막 트랜지스터의 제조방법은 액티브층의 소오스/드레인영역에 회절패턴이 적용된 회절마스크를 이용하여 기판 위에 비정질 아연 산화물계 반도체로 이루어진 액티브층을 형성하는 동시에 제 1 절연막을 사이에 두고 상기 액티브층의 채널영역 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부 영역을 제거하여 상기 액티브층의 소오스/드레인영역의 일부를 노 출시키는 제 1, 제 2 콘택홀을 형성하는 단계; 상기 제 1, 제 2 콘택홀을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 위에 제 3 절연막을 형성하는 단계; 상기 제 3 절연막의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 제 3 콘택홀을 형성하는 단계; 및 상기 제 3 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.In order to achieve the above object, the method of manufacturing an oxide thin film transistor of the present invention forms an active layer made of an amorphous zinc oxide-based semiconductor on a substrate using a diffraction mask having a diffraction pattern applied to a source / drain region of the active layer. Forming a gate electrode on the channel region of the active layer with a first insulating film interposed therebetween; Forming a second insulating film on the substrate on which the gate electrode is formed; Removing portions of the second insulating layer to form first and second contact holes exposing portions of the source / drain regions of the active layer; Forming a source / drain electrode electrically connected to the source / drain regions of the active layer through the first and second contact holes; Forming a third insulating film on the substrate on which the source / drain electrodes are formed; Removing a portion of the third insulating layer to form a third contact hole exposing a portion of the drain electrode; And forming a pixel electrode electrically connected to the drain electrode through the third contact hole.
본 발명의 산화물 박막 트랜지스터의 다른 제조방법은 액티브층의 채널영역에 회절패턴이 적용된 회절마스크를 이용하여 기판 위에 비정질 아연 산화물계 반도체로 이루어진 액티브층을 형성하는 동시에 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막이 형성된 기판 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막과 제 2 절연막의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.Another method of manufacturing an oxide thin film transistor of the present invention forms an active layer of amorphous zinc oxide semiconductor on a substrate by using a diffraction mask having a diffraction pattern applied to a channel region of an active layer, and simultaneously forms a source / drain region of the active layer. Forming a source / drain electrode to be electrically connected; Forming a first insulating film on the substrate on which the source / drain electrodes are formed; Forming a gate electrode on the substrate on which the first insulating film is formed; Forming a second insulating film on the substrate on which the gate electrode is formed; Removing a portion of the first insulating layer and the second insulating layer to form a contact hole exposing a portion of the drain electrode; And forming a pixel electrode electrically connected to the drain electrode through the contact hole.
상술한 바와 같이, 본 발명에 따른 산화물 박막 트랜지스터의 제조방법은 비정질 아연 산화물계 반도체를 액티브층으로 사용함에 따라 균일도가 우수하여 대면적 디스플레이에 적용 가능한 효과를 제공한다.As described above, the method of manufacturing the oxide thin film transistor according to the present invention is excellent in uniformity by using an amorphous zinc oxide-based semiconductor as an active layer provides an effect applicable to large area display.
또한, 본 발명에 따른 산화물 박막 트랜지스터의 제조방법은 코플라나 구조를 적용함에 따라 소오스/드레인전극 식각시 산화물 반도체에 손상을 주지 않아 우수한 소자특성을 확보할 수 있는 효과를 제공한다.In addition, the method of manufacturing the oxide thin film transistor according to the present invention does not damage the oxide semiconductor during the source / drain electrode etching by applying the coplanar structure provides an effect that can secure excellent device characteristics.
또한, 본 발명에 따른 산화물 박막 트랜지스터의 제조방법은 상기의 코플라나 구조를 적용하면서도 도핑공정 없이 고성능의 박막 트랜지스터를 최소한의 마스크공정을 통해 형성함으로써 제조공정 및 비용을 절감시키는 효과를 제공한다.In addition, the manufacturing method of the oxide thin film transistor according to the present invention provides the effect of reducing the manufacturing process and cost by forming a high-performance thin film transistor through a minimum mask process without the doping process while applying the coplanar structure.
또한, 본 발명에 따른 산화물 박막 트랜지스터는 탑 게이트 형태를 가짐에 따라 반사형인 전기영동표시소자의 적용에 있어 외부광에 의한 박막 트랜지스터의 누설전류를 방지할 수 있는 이점이 있다.In addition, the oxide thin film transistor according to the present invention has the advantage of being able to prevent the leakage current of the thin film transistor due to external light in the application of the reflective electrophoretic display device having a top gate form.
이하, 첨부한 도면을 참조하여 본 발명에 따른 산화물 박막 트랜지스터의 제조방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of a method of manufacturing an oxide thin film transistor according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도로써, 비정질 아연 산화물계 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터의 구조를 개략적으로 나타내고 있다.2 is a cross-sectional view schematically illustrating a structure of an oxide thin film transistor according to a first embodiment of the present invention, and schematically illustrates a structure of an oxide thin film transistor using an amorphous zinc oxide based semiconductor as an active layer.
이때, 상기 제 1 실시예에 따른 산화물 박막 트랜지스터는 액티브층 상부에 게이트전극과 소오스/드레인전극이 위치하는 코플라나 구조를 가지는 것을 특징으로 한다.In this case, the oxide thin film transistor according to the first embodiment has a coplanar structure in which a gate electrode and a source / drain electrode are positioned on an active layer.
도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 소정의 기판(110) 위에 형성된 버퍼층(111), 상기 버퍼층(111)층 위에 비 정질 아연 산화물계 반도체로 형성된 액티브층(124), 제 1 절연막(115a)을 사이에 두고 상기 액티브층(124) 상부에 형성된 게이트전극(121), 상기 게이트전극(121) 위에 형성되며 상기 액티브층(124)의 소오스/드레인영역을 노출시키는 제 2 절연막(115b), 상기 노출된 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123), 상기 소오스/드레인전극(122, 123) 위에 형성되며 상기 드레인전극(123)의 일부를 노출시키는 제 3 절연막(115c) 및 상기 노출된 드레인전극(123)과 전기적으로 접속하는 화소전극(118)으로 이루어져 있다.As shown in the figure, the oxide thin film transistor according to the first embodiment of the present invention is a
이때, 상기 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 비정질 아연 산화물계 반도체를 이용하여 액티브층(124)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.At this time, since the oxide thin film transistor according to the first embodiment of the present invention forms an
상기 아연 산화물(ZnO)은 산소 함량에 따라 전도성, 반도체성 및 저항성의 3가지 성질을 모두 구현할 수 있는 물질로, 비정질 아연 산화물계 반도체 물질을 액티브층으로 적용한 산화물 박막 트랜지스터는 액정표시장치와 유기전계발광 디스플레이를 포함하는 대면적 디스플레이에 적용될 수 있다.The zinc oxide (ZnO) is a material that can realize all three properties of conductivity, semiconductivity, and resistance according to oxygen content. An oxide thin film transistor in which an amorphous zinc oxide based semiconductor material is applied as an active layer is a liquid crystal display device, Can be applied to a large area display including a light emitting display.
또한, 최근 투명 전자회로에 엄청난 관심과 활동이 집중되고 있는데, 상기 비정질 아연 산화물계 반도체 물질을 액티브층으로 적용한 산화물 박막 트랜지스터는 높은 이동도를 가지는 한편 저온에서 제작이 가능함에 따라 상기 투명 전자회로에 사용될 수 있는 장점이 있다.In recent years, a great deal of attention and activity have been concentrated on transparent electronic circuits. Since an oxide thin film transistor using the amorphous zinc oxide based semiconductor material as an active layer has high mobility and can be manufactured at a low temperature, There is an advantage that can be used.
특히, 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 상기 ZnO에 인듐(indium; In)과 갈륨(gallium; Ga)과 같은 중금속이 함유된 a-IGZO 반도체로 액티브층을 형성하는 것을 특징으로 한다.In particular, the oxide thin film transistor according to the first embodiment of the present invention is characterized in that the active layer is formed of an a-IGZO semiconductor containing heavy metals such as indium (In) and gallium (Ga) in the ZnO. do.
상기 a-IGZO 반도체는 가시광선을 통과시킬 수 있어 투명하며, 또한 상기 a-IGZO 반도체로 제작된 산화물 박막 트랜지스터는 1~100cm2/Vs의 이동도를 가져 비정질 실리콘 박막 트랜지스터에 비해 높은 이동도 특성을 나타낸다.The a-IGZO semiconductor is transparent because it can transmit visible light, and the oxide thin film transistor fabricated from the a-IGZO semiconductor has a mobility of 1 to 100 cm 2 / Vs, and has a higher mobility characteristic than the amorphous silicon thin film transistor .
또한, 상기 a-IGZO 반도체는 넓은 밴드 갭을 가져 높은 색 순도를 갖는 UV 발광 다이오드(Light Emitting Diode; LED), 백색 LED와 그밖에 다른 부품들을 제작할 수 있으며, 저온에서 공정이 가능하여 가볍고 유연한 제품을 생산할 수 있는 특징을 가지고 있다.In addition, the a-IGZO semiconductor has a wide band gap and can manufacture UV light emitting diodes (LEDs), white LEDs and other components having high color purity, and can be processed at low temperatures to provide a light and flexible product. It has the features to produce.
더욱이 상기 a-IGZO 반도체로 제작된 산화물 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터와 비슷한 균일한 특성을 나타냄에 따라 부품 구조도 비정질 실리콘 박막 트랜지스터처럼 간단하며, 대면적 디스플레이에 적용할 수 있는 장점을 가지고 있다.Furthermore, since the oxide thin film transistor made of the a-IGZO semiconductor exhibits uniform characteristics similar to that of the amorphous silicon thin film transistor, the component structure is as simple as that of the amorphous silicon thin film transistor and has an advantage that it can be applied to a large area display.
이와 같은 특징을 가진 상기 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 액티브층 상부에 게이트전극과 소오스/드레인전극이 위치하는 코플라나 구조를 적용함에 따라 소오스/드레인전극 식각시 산화물 반도체의 채널층에 손상을 주지 않아 우수한 소자특성을 확보할 수 있는 특징을 가진다.In the oxide thin film transistor according to the first exemplary embodiment of the present invention having the above characteristics, a channel of the oxide semiconductor when the source / drain electrodes are etched by applying a coplanar structure in which the gate electrode and the source / drain electrodes are positioned on the active layer. It does not damage the layer and has the characteristics of ensuring excellent device characteristics.
또한, 상기 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 산화물 반도체와 절연막 및 제 1 도전막을 연속으로 증착한 후, 회절마스크(이하, 회절마 스크를 지칭하는 경우에는 하프-톤 마스크를 포함하는 것으로 한다)를 이용하여 액티브층과 게이트전극을 동시에 패터닝함으로써 마스크수를 줄여 제조공정 및 비용을 절감할 수 있게 되는데, 이를 다음의 산화물 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.In addition, the oxide thin film transistor according to the first embodiment of the present invention after depositing the oxide semiconductor, the insulating film and the first conductive film in succession, and includes a diffraction mask (hereinafter referred to as a diffraction mask) includes a half-tone mask By simultaneously patterning the active layer and the gate electrode, the number of masks can be reduced to reduce the manufacturing process and cost, which will be described in detail through the following method of manufacturing the oxide thin film transistor.
더욱이, 상기 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 후속 공정을 기존의 코플라나 구조와 동일하게 진행하는 한편, 상기 산화물 반도체는 버퍼층과 n+ 층이 필요 없으므로 도핑공정 및 활성화공정이 필요 없어 공정이 단순해지는 이점을 제공한다.Furthermore, the oxide thin film transistor according to the first embodiment of the present invention performs the same process as the existing coplanar structure, while the oxide semiconductor does not need a buffer layer and an n + layer, and thus does not require a doping process and an activation process. It offers the advantage of simplifying the process.
도 3a 내지 도 3e는 상기 도 2에 도시된 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.3A to 3E are cross-sectional views sequentially illustrating a manufacturing process of an oxide thin film transistor according to a first embodiment of the present invention shown in FIG.
도 3a에 도시된 바와 같이, 투명한 절연물질로 이루어진 기판(110) 위에 버퍼층(111)을 형성한다.As shown in FIG. 3A, a
이때, 상기 버퍼층(111)은 상기 기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 하는데, 본 발명의 경우에는 산화물 반도체를 이용하여 액티브층을 형성함에 따라 상기의 버퍼층(111)을 제거할 수도 있다.In this case, the
다음으로, 상기 버퍼층(111)이 형성된 기판(110) 위에 산화물 반도체와 절연막 및 제 1 도전막을 증착한 후, 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 상기 산화물 반도체로 이루어진 액티브층(124)과 상기 제 1 도전막으로 이루어진 게이트전극(121)을 동시에 형성하게 된다.Next, an oxide semiconductor, an insulating film, and a first conductive film are deposited on the
이때, 상기 게이트전극(121)은 상기 절연막으로 이루어진 제 1 절연막(115a)을 사이에 두고 상기 액티브층(124) 상부에 형성되게 되며, 상기 액티브층(124)과 게이트전극(121)은 본 발명의 제 1 실시예에 따른 회절마스크를 이용함으로써 한번의 마스크공정을 통해 형성할 수 있게 되는데, 이를 도면을 참조하여 상세히 설명한다.In this case, the
도 4a 내지 도 4f는 상기 도 3a에 도시된 제 1 마스크공정을 구체적으로 나타내는 단면도이다.4A to 4F are cross-sectional views illustrating in detail the first mask process illustrated in FIG. 3A.
도 4a에 도시된 바와 같이, 상기 버퍼층(111)이 형성된 기판(110) 전면에 비정질 아연 산화물계 반도체를 증착하여 소정의 비정질 아연 산화물계 반도체층(120)을 형성하고, 그 위에 절연층(115) 및 제 1 도전막(130)을 형성한다.As shown in FIG. 4A, an amorphous zinc
이때, 상기 비정질 아연 산화물계 복합 반도체, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성될 수 있으며, 이 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용하는 것도 가능하다.At this time, the amorphous zinc oxide-based composite semiconductor, in particular a-IGZO semiconductor sputtering method using a composite target of gallium oxide (Ga 2 O 3 ), indium oxide (In 2 O 3 ) and zinc oxide (ZnO) It may be formed by, and in addition to this, it is also possible to use a chemical vapor deposition method such as chemical vapor deposition or atomic layer deposition (ALD).
여기서, 본 발명의 제 1 실시예의 경우에는 갈륨, 인듐, 아연의 원자비가 각각 1:1:1, 2:2:1, 3:2:1 및 4:2:1인 복합 산화물 타겟을 사용하여 비정질 아연 산화물계 반도체층(120)을 형성할 수 있으며, 이때 상기 갈륨, 인듐, 아연의 원자비가 2:2:1인 복합 산화물 타겟을 사용하는 경우 상기 갈륨, 인듐, 아연의 당 량(equivalent weight)비는 대략 2.8:2.8:1을 가지는 것을 특징으로 한다.Here, in the case of the first embodiment of the present invention using a composite oxide target having an atomic ratio of gallium, indium and zinc of 1: 1: 1, 2: 2: 1, 3: 2: 1 and 4: 2: 1, respectively An amorphous zinc oxide-based
또한, 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터에 적용되는 비정질 아연 산화물계 복합 반도체는 저온 증착이 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능한 기판(110)을 사용할 수 있다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이용 기판(110)의 사용이 가능하다.In addition, the amorphous zinc oxide-based composite semiconductor applied to the oxide thin film transistor according to the first embodiment of the present invention can be deposited at a low temperature, so that a
또한, 상기 절연층(115)은 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어질 수 있다. 이때, 예를 들어 상기 절연층(115)으로 실리콘산화막을 적용하는 경우에는 300 ~ 1000Å의 두께로 형성할 수 있으며, 그 식각에는 건식식각을 이용할 수 있다.In addition, the insulating
이때, 상기 절연층(115)은 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD)으로 형성할 수 있다.In this case, the insulating
그리고, 상기 제 1 도전막(130)으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막(130)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 불투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.The first
그리고, 도 4b에 도시된 바와 같이, 상기 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 본 발명의 제 1 실시예의 회절마스크(160)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.And, as shown in Figure 4b, after forming a
이때, 상기 회절마스크(160)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 회절패턴(이때, 하프-톤 마스크를 적용하는 경우에는 하프-톤 패턴)이 적용되어 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 회절마스크(160)를 투과한 광만이 감광막(170)에 조사되게 된다.In this case, the diffraction mask 160 is applied with a first transmission region (I) for transmitting all of the irradiated light and a diffraction pattern (in this case, a half-tone pattern when a half-tone mask is applied) to transmit only a part of the light. A part is provided with a second transmission region II for blocking and a blocking region III for blocking all the irradiated light, and only the light transmitted through the diffraction mask 160 is irradiated to the
이어서, 상기 회절마스크(160)를 통해 노광된 감광막(170)을 현상하고 나면, 도 4c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 1 도전막(130) 표면이 노출되게 된다.Subsequently, after the
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a)은 제 2 투과영역(II)을 통해 형성된 제 2 감광막패턴(170b)과 제 3 감광막패턴(170c)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사 용하여도 무방하다.The
특히, 본 발명의 제 1 실시예의 경우에는 후에 패터닝될 액티브층의 소오스영역과 드레인영역에 상기 본 발명의 제 1 실시예에 따른 회절마스크의 제 2 투과영역(II)이 적용되고 상기 액티브층의 채널영역, 즉 게이트전극영역에 상기 차단영역(III)이 적용되는 것을 특징으로 한다.In particular, in the case of the first embodiment of the present invention, the second transmission region (II) of the diffraction mask according to the first embodiment of the present invention is applied to the source region and the drain region of the active layer to be patterned later. The blocking region III is applied to a channel region, that is, a gate electrode region.
다음으로, 도 4d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)을 마스크로 하여, 그 하부에 형성된 비정질 아연 산화물계 반도체층과 절연층 및 제 1 도전막을 선택적으로 제거하게 되면, 상기 기판(110) 위에 상기 비정질 아연 산화물계 반도체로 이루어진 액티브층(124)이 형성되게 된다. 이때, 상기 액티브층(124)의 상부에는 상기 절연층 및 제 1 도전막으로 이루어지며, 상기 액티브층(124)과 실질적으로 동일하게 패터닝된 절연막패턴(115') 및 제 1 도전막패턴(130')이 형성되게 된다.Next, as shown in FIG. 4D, the amorphous zinc oxide semiconductor layer, the insulating layer, and the first
이후, 상기 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)의 일부를 제거하는 애싱(ashing)공정을 진행하게 되면, 도 4e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 2 감광막패턴과 제 3 감광막패턴이 완전히 제거되게 된다.Subsequently, when an ashing process of removing a portion of the
이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴과 제 3 감광막패턴의 두께만큼이 제거된 제 4 감광막패턴(170a')으로 상기 차단영역(III)에 대응하는 게이트전극영역에만 남아있게 된다.In this case, the first photoresist pattern may be the
이후, 도 4f에 도시된 바와 같이, 상기 남아있는 제 4 감광막패턴(170a')을 마스크로 하여 상기 절연막패턴과 제 1 도전막패턴의 일부를 선택적으로 제거함으 로써 상기 기판(110)에 상기 절연층으로 이루어진 제 1 절연막(115a) 및 상기 제 1 도전막으로 이루어진 게이트전극(121)이 형성되게 된다.Subsequently, as shown in FIG. 4F, the insulating layer pattern and the first conductive layer pattern are partially removed by using the remaining fourth
이와 같이 본 발명의 제 1 실시예의 경우에는 소오스/드레인영역에 회절패턴이 적용된 회절마스크를 이용하여 액티브층과 게이트전극을 한번의 마스크공정을 통해 형성함으로써 제조공정 및 비용을 절감시키는 효과를 제공한다.As described above, in the case of the first embodiment of the present invention, the active layer and the gate electrode are formed through one mask process using a diffraction mask having a diffraction pattern applied to the source / drain regions, thereby reducing the manufacturing process and cost. .
다음으로, 도 3b에 도시된 바와 같이, 상기 기판(110) 전면에 상기 게이트 전극(121)을 덮도록 제 2 절연막(115b)을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 액티브층(124)의 소오스영역과 드레인영역의 일부를 노출시키는 제 1 콘택홀(140a)과 제 2 콘택홀(140b)을 형성한다.3B, a second
그리고, 도 3c에 도시된 바와 같이, 상기 제 2 절연막(115b)이 형성된 기판(110) 전면에 제 2 도전막을 형성한다.3C, a second conductive film is formed over the entire surface of the
이때, 상기 제 2 도전막은 소오스전극과 드레인전극을 형성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 2 도전막은 인듐-틴-옥사이드, 인듐-징크-옥사이드와 같은 불투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.The second conductive layer may be formed of a low resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, nickel, chromium, molybdenum, titanium, platinum or tantalum to form a source electrode and a drain electrode. Also, the second conductive layer may be an opaque conductive material such as indium-tin-oxide or indium-zinc-oxide, or may have a multi-layer structure in which two or more conductive materials are stacked.
여기서, 제 2 도전막으로 몰리브덴이나 몰리브덴 합금 등의 도전물질을 직접 적용할 수 있으며, 수소나 아르곤 플라즈마 처리를 한 후 알루미늄이나 구리 등의 저저항 도전물질을 적용할 수도 있다.Here, a conductive material such as molybdenum or a molybdenum alloy may be directly applied to the second conductive film, and a low resistance conductive material such as aluminum or copper may be applied after hydrogen or argon plasma treatment.
그리고, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 제 2 도전막을 선택적으로 패터닝함으로써 각각 상기 제 1 콘택홀(140a) 및 제 2 콘택홀(140b)을 통해 상기 액티브층(124)의 소오스영역 및 드레인영역과 전기적으로 접속하는 소오스전극(122) 및 드레인전극(123)을 형성하게 된다.The source region of the
다음으로, 도 3d에 도시된 바와 같이, 상기 소오스전극(122)과 드레인전극(123)이 형성된 기판(110) 전면에 제 3 절연막(115c)을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 3 절연막(115c)의 일부 영역을 제거하여 상기 드레인전극(123)의 일부를 노출시키는 제 3 콘택홀(140c)을 형성한다.Next, as shown in FIG. 3D, a third
그리고, 도 3e에 도시된 바와 같이, 투명한 도전막을 기판(110) 전면에 증착한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 제 3 콘택홀(140c)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.As shown in FIG. 3E, the transparent conductive film is deposited on the entire surface of the
한편, 전술한 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 코플라나 구조로 5번의 마스크공정을 통해 박막 트랜지스터를 제작하게 되는데, 이에 상기 코플라나 구조를 적용하면서 게이트전극이 최상층에 위치하는 탑 게이트 구조로 4번의 마스크공정만으로 박막 트랜지스터를 제작할 수 있는 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터 및 그 제조방법을 도면을 참조하여 상세히 설명한다.On the other hand, the oxide thin film transistor according to the first embodiment of the present invention described above is to produce a thin film transistor through a mask process of five times the coplanar structure, the top of which the gate electrode is located on the top layer while applying the coplanar structure An oxide thin film transistor and a method of manufacturing the same according to a second embodiment of the present invention, which can manufacture a thin film transistor using only four mask processes using a gate structure, will be described in detail with reference to the accompanying drawings.
도 5는 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.5 is a cross-sectional view schematically illustrating a structure of an oxide thin film transistor according to a second exemplary embodiment of the present invention.
이때, 상기 제 2 실시예에 따른 산화물 박막 트랜지스터는 액티브층 상부에 게이트전극과 소오스/드레인전극이 위치하는 코플라나 구조를 가지는 한편, 게이트전극이 소오스/드레인전극보다 위에 위치하는 탑 게이트 구조를 가지는 것을 특징으로 한다.In this case, the oxide thin film transistor according to the second embodiment has a coplanar structure in which a gate electrode and a source / drain electrode are positioned on the active layer, while the gate electrode has a top gate structure positioned above the source / drain electrode. It is characterized by.
도면에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터는 소정의 기판(210) 위에 형성된 버퍼층(211), 상기 버퍼층(211)층 위에 비정질 아연 산화물계 반도체로 형성된 액티브층(224), 상기 액티브층(224) 위에 형성되며 액티브층(224)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(222, 223), 제 1 절연막(215a)을 사이에 두고 상기 소오스/드레인전극(222, 223) 상부에 형성된 게이트전극(221), 상기 게이트전극(221) 위에 형성되며 상기 드레인전극(223)을 노출시키는 제 2 절연막(215b) 및 상기 노출된 드레인전극(223)과 전기적으로 접속하는 화소전극(218)으로 이루어져 있다.As shown in the figure, the oxide thin film transistor according to the second embodiment of the present invention is a
이때, 상기 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터는 전술한 본 발명의 제 1 실시예와 동일하게 비정질 아연 산화물계 반도체를 이용하여 액티브층(224)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.In this case, the oxide thin film transistor according to the second embodiment of the present invention is the same as the first embodiment of the present invention as described above to form the
특히, 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터는 상기 ZnO에 인듐과 갈륨과 같은 중금속이 함유된 a-IGZO 반도체로 액티브층(224)을 형성하는 것을 특징으로 한다.In particular, the oxide thin film transistor according to the second embodiment of the present invention is characterized in that an
또한, 상기 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터는 스퍼터 링 중의 반응 가스 내의 산소 농도를 조절함으로써 액티브층(224)의 캐리어 농도를 조절할 수 있어 박막 트랜지스터의 소자특성을 조절할 수 있는 것을 특징으로 한다.In addition, the oxide thin film transistor according to the second embodiment of the present invention can adjust the carrier concentration of the
이와 같은 특징을 가진 상기 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터는 산화물 반도체와 제 1 도전막을 연속으로 증착한 후, 회절마스크를 이용하여 액티브층과 소오스/드레인전극을 동시에 패터닝함으로써 4번의 마스크공정으로 박막 트랜지스터를 제작할 수 있게 되는데, 이를 다음의 산화물 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.In the oxide thin film transistor according to the second embodiment of the present invention having the above characteristics, the oxide semiconductor and the first conductive film are sequentially deposited, and then the active layer and the source / drain electrodes are patterned simultaneously using a diffraction mask. A thin film transistor can be manufactured by a mask process, which will be described in detail through the following method of manufacturing an oxide thin film transistor.
더욱이, 상기 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터는 후속 공정을 기존의 탑 게이트 구조와 동일하게 진행하는 한편, 상기 산화물 반도체는 버퍼층과 n+ 층이 필요 없으므로 도핑공정 및 활성화공정이 필요 없어 공정이 단순해지는 이점을 제공한다.Furthermore, the oxide thin film transistor according to the second embodiment of the present invention performs the same process as the existing top gate structure, while the oxide semiconductor does not need a buffer layer and an n + layer, and thus does not require a doping process and an activation process. It offers the advantage of simplifying the process.
도 6a 내지 도 6d는 상기 도 5에 도시된 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.6A through 6D are cross-sectional views sequentially illustrating a manufacturing process of an oxide thin film transistor according to a second exemplary embodiment of the present invention illustrated in FIG. 5.
도 6a에 도시된 바와 같이, 투명한 절연물질로 이루어진 기판(210) 위에 버퍼층(211)을 형성한다.As shown in FIG. 6A, a
이때, 전술한 바와 같이 본 발명의 경우에는 산화물 반도체를 이용하여 액티브층을 형성함에 따라 상기의 버퍼층(211)을 형성하지 않을 수 있다.In this case, as described above, the
다음으로, 상기 버퍼층(211)이 형성된 기판(210) 위에 산화물 반도체와 제 1 도전막을 증착한 후, 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패 터닝하여 상기 산화물 반도체로 이루어진 액티브층(224)과 상기 제 1 도전막으로 이루어진 소오스/드레인전극(222, 223)을 동시에 형성하게 된다.Next, an oxide semiconductor and a first conductive film are deposited on the
이때, 상기 액티브층(224)과 소오스/드레인전극(222, 223)은 본 발명의 제 2 실시예에 따른 회절마스크를 이용함으로써 한번의 마스크공정을 통해 형성할 수 있게 되는데, 이를 도면을 참조하여 상세히 설명한다.In this case, the
도 7a 내지 도 7f는 상기 도 6a에 도시된 제 1 마스크공정을 구체적으로 나타내는 단면도이다.7A to 7F are cross-sectional views illustrating in detail the first mask process illustrated in FIG. 6A.
도 7a에 도시된 바와 같이, 상기 버퍼층(211)이 형성된 기판(210) 전면에 비정질 아연 산화물계 반도체로 이루어진 소정의 비정질 아연 산화물계 반도체층(220) 및 제 1 도전막(230)을 형성한다.As shown in FIG. 7A, a predetermined amorphous zinc oxide based
이때, 상기 비정질 아연 산화물계 복합 반도체, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링 방법에 의해 형성될 수 있으며, 이 이외에도 화학기상증착이나 원자증착 등의 화학적 증착방법을 이용하는 것도 가능하다.In this case, the amorphous zinc oxide-based composite semiconductor, especially a-IGZO semiconductor is formed by a sputtering method using a composite target of gallium oxide (Ga 2 O 3 ), indium oxide (In 2 O 3 ) and zinc oxide (ZnO). In addition, it is also possible to use a chemical vapor deposition method such as chemical vapor deposition or atomic deposition.
여기서, 본 발명의 제 2 실시예의 경우에는 갈륨, 인듐, 아연의 원자비가 각각 1:1:1, 2:2:1, 3:2:1 및 4:2:1인 복합 산화물 타겟을 사용하여 비정질 아연 산화물계 반도체층(220)을 형성할 수 있으며, 이때 상기 갈륨, 인듐, 아연의 원자비가 2:2:1인 복합 산화물 타겟을 사용하는 경우 상기 갈륨, 인듐, 아연의 당량(equivalent weight)비는 대략 2.8:2.8:1을 가지는 것을 특징으로 한다.Here, in the second embodiment of the present invention, the composite oxide targets having an atomic ratio of gallium, indium, and zinc of 1: 1: 1, 2: 2: 1, 3: 2: 1, and 4: 2: 1 are used, respectively. An amorphous zinc
또한, 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터에 적용되는 비정질 아연 산화물계 복합 반도체는 저온 증착이 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능한 기판(210)을 사용할 수 있다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이용 기판(210)의 사용이 가능하다.In addition, the amorphous zinc oxide-based composite semiconductor applied to the oxide thin film transistor according to the second embodiment of the present invention can be deposited at a low temperature, so that a
그리고, 상기 제 1 도전막(230)으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막(230)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 불투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.The first
그리고, 도 7b에 도시된 바와 같이, 상기 기판(210) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(270)을 형성한 후, 본 발명의 제 2 실시예의 회절마스크(260)를 통해 상기 감광막(270)에 선택적으로 광을 조사한다.As shown in FIG. 7B, after the
이때, 상기 회절마스크(260)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 회절패턴(이때, 하프-톤 마스크를 적용하는 경우에는 하프-톤 패턴)이 적용되어 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 회절마스크(260)를 투과한 광만이 감광막(270)에 조사되게 된다.At this time, the
이어서, 상기 회절마스크(260)를 통해 노광된 감광막(270)을 현상하고 나면, 도 7c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(270a) 내지 제 3 감광막패턴(270c)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 1 도전막(230) 표면이 노출되게 된다.Subsequently, after the
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(270a)과 제 2 감광막패턴(270b)은 제 2 투과영역(II)을 통해 형성된 제 3 감광막패턴(270c)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.In this case, the first
특히, 본 발명의 제 2 실시예의 경우에는 전술한 제 1 실시예의 경우와는 다르게 패터닝될 액티브층의 채널영역에 상기 본 발명의 제 2 실시예에 따른 회절마스크의 제 2 투과영역(II)이 적용되고 소오스/드레인전극영역에 상기 차단영역(III)이 적용되는 것을 특징으로 한다.In particular, in the case of the second embodiment of the present invention, unlike the case of the first embodiment described above, the second transmission region II of the diffraction mask according to the second embodiment of the present invention is formed in the channel region of the active layer to be patterned. The blocking region III is applied to the source / drain electrode region.
다음으로, 도 7d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(270a) 내지 제 3 감광막패턴(270c)을 마스크로 하여, 그 하부에 형성된 비정질 아연 산화물계 반도체층과 제 1 도전막을 선택적으로 제거하게 되면, 상기 기판(210) 위에 상기 비정질 아연 산화물계 반도체로 이루어진 액티브층(224)이 형성되게 된다. 이때, 상기 액티브층(224)의 상부에는 상기 제 1 도전막으로 이루어지 며, 상기 액티브층(224)과 실질적으로 동일하게 패터닝된 제 1 도전막패턴(230')이 형성되게 된다.Next, as shown in FIG. 7D, the amorphous zinc oxide semiconductor layer and the first conductive film formed below the
이후, 상기 제 1 감광막패턴(270a) 내지 제 3 감광막패턴(270c)의 일부를 제거하는 애싱공정을 진행하게 되면, 도 7e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 3 감광막패턴이 완전히 제거되게 된다.Subsequently, when the ashing process of removing a portion of the
이때, 상기 제 1 감광막패턴과 제 2 감광막패턴은 상기 제 3 감광막패턴의 두께만큼이 제거된 제 4 감광막패턴(270a')과 제 5 감광막패턴(270b')으로 상기 차단영역(III)에 대응하는 소오스/드레인전극영역에만 남아있게 된다.In this case, the first photoresist pattern and the second photoresist pattern correspond to the blocking region III by the
이후, 도 7f에 도시된 바와 같이, 상기 남아있는 제 4 감광막패턴(270a')과 제 5 감광막패턴(270b')을 마스크로 하여 상기 제 1 도전막패턴의 일부를 선택적으로 제거함으로써 상기 기판(210)에 상기 제 1 도전막으로 이루어진 소오스/드레인전극(222, 223)이 형성되게 된다.Subsequently, as shown in FIG. 7F, a portion of the first conductive film pattern is selectively removed by using the remaining
이와 같이 본 발명의 제 2 실시예의 경우에는 액티브층의 채널영역에 회절패턴이 적용된 회절마스크를 이용하여 액티브층과 소오스/드레인전극을 한번의 마스크공정을 통해 형성함으로써 제조공정 및 비용을 절감시키는 효과를 제공한다.As described above, in the second embodiment of the present invention, an active layer and a source / drain electrode are formed by using a diffraction mask having a diffraction pattern applied to the channel region of the active layer through a single mask process, thereby reducing manufacturing process and cost. To provide.
다음으로, 도 6b에 도시된 바와 같이, 상기 기판(210) 전면에 상기 소오스/드레인전극(222, 223)을 덮도록 제 1 절연막(215a)과 제 2 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 액티브층(224) 상부에 상기 제 2 도전막으로 이루어진 게이트전극(221)을 형성한다.Next, as shown in FIG. 6B, a first
이때, 상기 상기 제 1 절연막(215a)은 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어질 수 있다. 이때, 예를 들어 상기 제 1 절연막(215a)으로 실리콘산화막을 적용하는 경우에는 300 ~ 1000Å의 두께로 형성할 수 있으며, 그 식각에는 건식식각을 이용할 수 있다.In this case, the first insulating
이때, 상기 제 1 절연막(215a)은 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD)으로 형성할 수 있다.In this case, the first insulating
또한, 상기 제 2 도전막은 게이트전극(221)을 형성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 2 도전막은 인듐-틴-옥사이드, 인듐-징크-옥사이드와 같은 불투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.In addition, the second conductive layer may use a low resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, nickel, chromium, molybdenum, titanium, platinum, tantalum, or the like to form the
그리고, 도 6c에 도시된 바와 같이, 상기 게이트전극(221)이 형성된 기판(210) 전면에 제 2 절연막(215b)을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 제 1 절연막(215a)과 제 2 절연막(215b)의 일부 영역을 선택적으로 패터닝함으로써 상기 드레인전극(223)의 일부를 노출시키는 콘택홀(240)을 형성하게 된다.6C, after the second
다음으로, 도 6d에 도시된 바와 같이, 투명한 도전막을 기판(210) 전면에 증 착한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 콘택홀(240)을 통해 상기 드레인전극(223)과 전기적으로 접속하는 화소전극(218)을 형성한다.Next, as shown in FIG. 6D, the transparent conductive film is deposited on the entire surface of the
한편, 상기 본 발명의 제 1 실시예 및 제 2 실시예에 따른 산화물 박막 트랜지스터는 높은 이동도 특성과 n+층의 증착이 필요 없어 다결정 실리콘 박막 트랜지스터에 적용되는 코플라나 구조를 이용할 수 있으며, 낮은 가격으로 우수한 성능의 박막 트랜지스터의 제작이 가능하다는 이점이 있다.Meanwhile, the oxide thin film transistors according to the first and second embodiments of the present invention can use a coplanar structure applied to polycrystalline silicon thin film transistors because they do not require high mobility and no deposition of an n + layer, and thus have a low price. As a result, a thin film transistor having excellent performance can be manufactured.
또한, 코플라나 구조를 이용함에 따라 전기영동표시소자와 같은 반사형 모드의 적용에 있어서 외부의 광원으로부터 액티브층의 채널이 보호가 되어 광 누설전류가 감소하게되어 구동 특성 향상도 가능하게 된다.In addition, the use of the coplanar structure enables the channel of the active layer to be protected from an external light source in the application of a reflective mode such as an electrophoretic display device, thereby reducing the light leakage current and improving driving characteristics.
상기 전기영동표시소자는 외부 광원이 필요 없고, 유연성(flexibility)과 휴대성(portability)이 뛰어나며, 기타 경량 등의 특성을 지닌 평판 디스플레이의 일종이다.The electrophoretic display device does not require an external light source, has excellent flexibility and portability, and is a kind of flat panel display having other characteristics such as light weight.
이러한 전기영동표시소자는 종이나 플라스틱과 같은 얇고 구부리기 쉬운 베이스 필름(base film)에 박막 트랜지스터 어레이 기판을 형성하고 투명 도전막을 입혀 전기영동 부유 입자(electrophoretic suspension)를 구동하는 반사형 디스플레이로써, 차세대 전자종이(electric paper)로서도 각광 받을 것으로 기대되는 표시장치이다.The electrophoretic display device is a reflective display that forms a thin film transistor array substrate on a thin, bendable base film such as paper or plastic, and coats a transparent conductive film to drive electrophoretic suspension. It is a display device that is expected to attract attention as an electric paper.
이하, 도면을 참조하여 상기의 전기영동표시소자에 대해서 상세히 설명한다.Hereinafter, the electrophoretic display device will be described in detail with reference to the accompanying drawings.
도 8은 전기영동표시소자의 구조를 개략적으로 나타내는 단면도이다.8 is a cross-sectional view schematically showing the structure of an electrophoretic display device.
도면에 도시된 바와 같이, 전기영동표시소자는 액티브 구동을 위한 하부 어레이 기판(310) 위에 캡슐(351)들이 구비된 FPL(Front Panel Lamination)(355)이 부착되어 있고, 상기 FPL(355) 위에는 습기로부터 상기 FPL(355)을 보호하기 위한 보호시트(protection sheet)(356)가 부착되어 있으며, 실런트(sealant)를 이용하여 외곽부를 대기와 차단하여 외부 환경에 의한 패널 열화를 방지하도록 밀봉되어 있다.As shown in the figure, the electrophoretic display device has a front panel lamination (FPL) 355 provided with
상기 FPL(355)은 상부 플레이트(353) 위에 형성된 상부전극(354), 상기 상부전극(354) 위에 위치하며 하전 염료 입자(charged pigment particle)를 포함하는 캡슐(351)들을 포함한다.The
이때, 도면에는 자세히 도시하지 않았지만, 상기 하부 어레이 기판(310)은 하부 플레이트 위에 형성되며, 게이트 절연막을 사이에 두고 교차하여 화소영역을 정의하는 게이트 라인 및 데이터 라인, 상기 교차영역에 형성된 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극(325)을 포함한다.In this case, although not shown in detail, the
또한, 도면에는 도시하지 않았지만, 상기 박막 트랜지스터는 게이트 전압이 공급되는 게이트전극, 상기 데이터 라인에 접속하는 소오스전극, 상기 화소전극(325)에 접속하는 드레인전극, 상기 게이트전극과 중첩되고 상기 소오스전극과 드레인전극 사이에 전도채널을 형성하는 활성층을 구비한다. 이때, 상기 활성층 위에는 상기 소오스전극 및 드레인전극과 오믹콘택을 형성하기 위한 오믹콘택층이 추가로 구비된다.Although not shown in the drawing, the thin film transistor includes a gate electrode supplied with a gate voltage, a source electrode connected to the data line, a drain electrode connected to the
이러한 구성을 가지는 FPL(355)과 하부 어레이 기판(310) 및 보호시트(356) 는 점착제(adhesive)(352)에 의해 합착 됨으로써 전기영동표시소자가 형성된다.The
이러한 전기영동표시소자는 하부 어레이 기판(310)의 게이트전극에 공급되는 게이트 전압에 응답하여 데이터 라인에 공급되는 화소전압 신호가 박막 트랜지스터의 채널을 경유하여 화소전극(325)에 충전되고 상부 FPL(355)의 상부전극(354)에 기준전압이 공급되게 되면, 전기장에 의한 전기영동 현상에 의해 캡슐(351) 내에서의 화이트 염료 입자와 블랙 염료 입자가 양분되면서 흑색, 백색 또는 소정의 그레이를 구현할 수 있게 된다.In the electrophoretic display device, the pixel voltage signal supplied to the data line is charged in the
전술한 바와 같이 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.As described above, the present invention can be applied not only to liquid crystal display devices but also to other display devices manufactured using thin film transistors, for example, organic electroluminescent display devices in which organic electroluminescent devices are connected to driving transistors.
또한, 본 발명은 높은 이동도를 가지는 한편 저온에서 공정이 가능한 비정질 아연 산화물계 반도체 물질을 액티브층으로 적용함에 따라 투명 전자회로나 플렉서블(flexible) 디스플레이에 사용될 수 있는 장점이 있다.In addition, the present invention has an advantage that it can be used in a transparent electronic circuit or a flexible display by applying an amorphous zinc oxide-based semiconductor material capable of processing at low temperatures while having a high mobility as an active layer.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a great many are described in the foregoing description, it should be construed as an example of preferred embodiments rather than limiting the scope of the invention. Therefore, the invention should not be construed as limited to the embodiments described, but should be determined by equivalents to the appended claims and the claims.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.1 is an exploded perspective view schematically showing a general liquid crystal display device.
도 2는 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.2 is a cross-sectional view schematically showing the structure of an oxide thin film transistor according to a first embodiment of the present invention.
도 3a 내지 도 3e는 상기 도 2에 도시된 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.3A to 3E are cross-sectional views sequentially illustrating a manufacturing process of an oxide thin film transistor according to a first embodiment of the present invention shown in FIG.
도 4a 내지 도 4f는 상기 도 3a에 도시된 제 1 마스크공정을 구체적으로 나타내는 단면도.4A to 4F are cross-sectional views illustrating in detail the first mask process illustrated in FIG. 3A.
도 5는 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.5 is a cross-sectional view schematically showing the structure of an oxide thin film transistor according to a second embodiment of the present invention.
도 6a 내지 도 6d는 상기 도 5에 도시된 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.6A through 6D are cross-sectional views sequentially illustrating a manufacturing process of an oxide thin film transistor according to a second exemplary embodiment of the present invention illustrated in FIG. 5.
도 7a 내지 도 7f는 상기 도 6a에 도시된 제 1 마스크공정을 구체적으로 나타내는 단면도.7A to 7F are cross-sectional views illustrating in detail the first mask process illustrated in FIG. 6A.
도 8은 전기영동표시소자의 구조를 개략적으로 나타내는 단면도.8 is a sectional view schematically showing the structure of an electrophoretic display element.
** 도면의 주요부분에 대한 부호의 설명 **DESCRIPTION OF REFERENCE NUMERALS
110,210 : 어레이 기판 111,211 : 버퍼층110,210: array substrate 111,211: buffer layer
118,218 : 화소전극 121,221 : 게이트전극118,218 pixel electrode 121,221 gate electrode
122,222 : 소오스전극 123,223 : 드레인전극122,222 source electrode 123,223 drain electrode
124,224 : 액티브층124,224 active layer
Claims (8)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080119112A KR101375855B1 (en) | 2008-11-27 | 2008-11-27 | Method of fabricating oxide thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080119112A KR101375855B1 (en) | 2008-11-27 | 2008-11-27 | Method of fabricating oxide thin film transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100060502A KR20100060502A (en) | 2010-06-07 |
KR101375855B1 true KR101375855B1 (en) | 2014-03-18 |
Family
ID=42361411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020080119112A KR101375855B1 (en) | 2008-11-27 | 2008-11-27 | Method of fabricating oxide thin film transistor |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101375855B1 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102005483B (en) * | 2010-10-25 | 2012-08-22 | 友达光电股份有限公司 | Thin-film transistor |
JP5912046B2 (en) * | 2012-01-26 | 2016-04-27 | 株式会社Shカッパープロダクツ | THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE USING THE THIN FILM TRANSISTOR |
KR101916670B1 (en) * | 2012-08-29 | 2018-11-08 | 엘지디스플레이 주식회사 | Organic light emitting diode display device and method of fabricating the same |
KR102052994B1 (en) * | 2012-11-15 | 2019-12-06 | 엘지디스플레이 주식회사 | Thin film transistor substrate and Display Device and Method of manufacturing the sames |
KR102175405B1 (en) * | 2014-02-28 | 2020-11-06 | 엘지디스플레이 주식회사 | Shift resister |
KR102316062B1 (en) * | 2015-01-30 | 2021-10-22 | 엘지디스플레이 주식회사 | Gate shift register and display device using the same |
KR102520493B1 (en) * | 2015-12-31 | 2023-04-11 | 엘지디스플레이 주식회사 | Pad area and organic light emitting display device comprising the same |
KR102709997B1 (en) | 2018-09-18 | 2024-09-26 | 엘지디스플레이 주식회사 | Organic light emitting display device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR20080102665A (en) * | 2007-05-21 | 2008-11-26 | 엘지전자 주식회사 | Thin film transistor and display device comprising the same |
KR101000035B1 (en) * | 2010-08-17 | 2010-12-10 | (주)삼덕기술단 | Underground line connector |
-
2008
- 2008-11-27 KR KR1020080119112A patent/KR101375855B1/en active IP Right Grant
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101000035B1 (en) * | 2010-08-17 | 2010-12-10 | (주)삼덕기술단 | Underground line connector |
Also Published As
Publication number | Publication date |
---|---|
KR20100060502A (en) | 2010-06-07 |
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