KR101365752B1 - 스위칭 모드 파워 서플라이 및 이를 위한 스위치 - Google Patents

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Abstract

본 발명은 스위칭 모드 파워 서플라이 및 이를 위한 스위치에 관한 것이다.
본 발명은, 복수의 제1 트랜지스터 및 복수의 제1 트랜지스터와 동일한 제어 신호에 의해 온/오프 되며, 복수의 제1 트랜지스터로 흐르는 제1 전류에 대응되는 제2 전류가 흐르는 제2 트랜지스터를 포함하고, 제2 전류에 대한 제1 전류의 비율은 제2 트랜지스터가 턴 온 되는 시점부터 시간이 경과함에 따라 변하는 스위치를 제공한다.
본 발명에 의하면, 특별한 부가 회로를 포함하지 않고도, 입력 전압의 크기에 관계없이 스위치에 흐르는 최대 제한 전류를 항상 일정하게 유지할 수 있는 스위칭 모드 파워 서플라이 및 이를 위한 스위치를 제공할 수 있다.
SMPS, 입력 전압, 센스 FET, 감지비, 최대 제한 전류

Description

스위칭 모드 파워 서플라이 및 이를 위한 스위치{SWITCHING MODE POWER SUPPLY AND SWITCH THEREOF}
도 1은 지연시간(Delay Time)이 존재하지 않는 이상적인 경우, 입력 전압(Vin)의 변화에 대응하여 일반적인 SMPS의 메인 스위치에 흐르는 전류(Id)를 도시한 도면이다.
도 2는 지연시간(Delay Time)이 존재하는 경우, 입력 전압(Vin)의 변화에 대응하여 일반적인 SMPS의 메인 스위치에 흐르는 전류(Id)를 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 SMPS의 전체 구성을 개략적으로 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 SMPS IC(500)를 개략적으로 도시한 도면이다.
도 5는 본 발명의 실시예에 따른 센스 FET를 상세하게 도시한 도면이다.
도 6은 본 발명의 실시예에 따른 스위칭 트랜지스터(Qsw1)를 상세하게 도시한 도면이다.
도 7은 일반적인 SMPS에 포함되는 스위칭 트랜지스터(Qsw1')를 도시한 도면이다.
도 8은 센스 FET가 턴 온 되는 시점부터 턴 오프 되는 시점까지 본 발명의 실시예에 따른 센스 FET의 감지 신호(Vsense) 및 일반적인 SMPS에 포함되는 센스 FET의 감지 신호(Vsense')의 변화를 도시한 도면이다.
도 9는 입력 전압(Vin)의 변화에 대응하여 본 발명의 실시예에 따른 SMPS의 센스 FET에 흐르는 전류(Id)를 도시한 도면이다.
본 발명은 스위칭 모드 파워 서플라이(Switching Mode Power Supply: 이하, SMPS) 및 이를 위한 스위치에 관한 것이다.
SMPS는 입력 교류 전압을 입력 직류 전압(DC-Link 전압)으로 정류하고, 입력 직류 전압을 다른 레벨을 갖는 직류 출력 전압으로 변환하는 장치이다. 이때, 직류 출력 전압은 입력 직류 전압보다 크거나 또는 작을 수 있다. 이와 같은 SMPS는 이동전화기의 배터리 충전기, 랩탑(Laptop) 컴퓨터의 어댑터(Adapter) 등 많은 전자 장비에 주로 사용된다.
일반적으로 SMPS에는 최대 제한 전류(ILIM)가 설정되어 있고, 출력단 단락이나 과부하 상황에서 메인 스위치로 흐르는 전류(이하, Id라 칭함)가 최대 제한 전류(ILIM)에 도달하면 메인 스위치를 턴 오프 시킴으로써 SMPS의 메인 스위치가 출력단의 과부하 또는 단락으로 인해 파손되는 것을 방지한다. 이로 인해, 출력단으로 전달되는 최대 파워(Maximum power)가 제한된다. 이 최대 제한 전류(ILIM)는 SMPS 설계시, 사용되는 소자의 정격을 선택하는 데에 있어서 중요한 역할을 한다.
그러나, 최대 제한 전류(ILIM)가 설정되어 있다고 하더라도, 실제 Id는 SMPS에 필연적으로 존재하는 각종 소자들의 지연시간(Delay Time) 즉, 메인 스위치의 온/오프를 제어하는 SMPS 제어부의 내부 전파 지연시간(Propagation Delay Time) 및 메인 스위치의 턴오프 지연 시간 등으로 인해, 입력 전압에 따라 달라진다. 일반적으로 입력 전압이 높아질수록 동일한 지연시간 동안 Id의 변화가 더 커지게 되고, SMPS에 포함되는 회로 소자들의 정격은 입력 전압이 높은 경우의 Id에 맞추어서 설계되어야 하므로 이는 제작비의 상승을 야기한다.
도 1은 지연시간(Delay Time)이 존재하지 않는 이상적인 경우, 입력 전압(Vin)의 변화에 대응하여 일반적인 SMPS의 메인 스위치에 흐르는 전류(Id)를 도시한 도면이다.
입력 전압(Vin)이 저전압(V1)에서 고전압(V2)으로 변함에 따라 메인 스위치에 흐르는 전류(Id)의 기울기는 커진다. 이로 인해, 도 1에 도시한 것과 같이, 입력 전압(Vin)이 저전압(V1)인 경우의 최대 제한 전류(ILIM)에 도달하는 시간인 t1은 입력 전압(Vin)이 고전압(V2)인 경우의 최대 제한 전류(ILIM)에 도달하는 시간인 t2에 비해 길다.
한편, 도 1에 도시한 바와 같이, 지연시간(Delay Time)이 존재하지 않는 경우에는, 메인 스위치에 흐르는 최대 제한 전류(ILIM)가 메인 스위치에 흐르는 전류(Id)의 기울기와는 무관하게 동일하게 제어되므로, 출력단으로 전달되는 최대 파 워(Maximum Power)가 입력 전압(Vin)에 관계없이 일정하게 유지된다.
도 2는 지연시간(Delay Time)이 존재하는 경우, 입력 전압(Vin)의 변화에 대응하여 일반적인 SMPS의 메인 스위치에 흐르는 전류(Id)를 도시한 도면이다.
도 2는 지연시간(Delay Time)이 △t 만큼 존재하는 경우를 나타낸 것으로, SMPS 내부의 지연시간(Delay Time)은 입력 전압(Vin)의 변동과 무관하게 일정하다. 이때, 입력 전압(Vin)의 크기에 따라 메인 스위치에 흐르는 전류(Id)가 증가하는 기울기가 달라지므로, 지연시간인 △t 동안 입력 전압(Vin)이 저전압(V1)인 경우와 입력 전압(Vin)이 고전압(V2)인 경우의 메인 스위치에 흐르는 전류(Id)의 증가량이 달라진다.
즉, 입력 전압(Vin)이 저전압(V1)인 경우, 메인 스위치에 흐르는 전류(Id)가 증가하는 기울기는 입력 전압(Vin)이 고전압(V2)인 경우에 비해 상대적으로 작고, 이로 인해 지연시간인 △t 동안 메인 스위치에 흐르는 전류(Id)의 증가량 또한 입력 전압(Vin)이 고전압(V2)인 경우에 비해 작게 나타난다. 반대로, 입력 전압(Vin)이 고전압(V2)인 경우, 메인 스위치에 흐르는 전류(Id)가 증가하는 기울기는 입력 전압(Vin)이 저전압(V1)인 경우에 비해 상대적으로 크고, 이로 인해 지연시간인 △t 동안 메인 스위치에 흐르는 전류(Id)의 증가량 또한 입력 전압(Vin)이 저전압(V1)인 경우에 비해 크게 나타난다.
이와 같은 이유로, 도 2에 나타낸 것과 같이, 입력 전압(Vin)이 고전압(V2)인 경우의 메인 스위치에 흐르는 최대 제한 전류(ILIM2)는 입력 전압(Vin)이 저전 압(V1)인 경우의 메인 스위치에 흐르는 최대 제한 전류(ILIM1)에 비해 훨씬 큰 값을 가지게 된다. 이러한, 1차측의 메인 스위치에 흐르는 최대 제한 전류의 차이는 출력단의 최대 출력파워가 입력 전압의 크기에 따라 영향을 받는 심각한 문제를 야기한다.
이러한 문제점을 해결하기 위하여, 최근 미국등록특허 6,674,656 및 미국등록특허 6,665,197를 통해 메인 스위치에 흐르는 최대 제한 전류(ILIM)를, 지연시간(Delay Time)까지 고려하여, 입력 전압의 크기에 상관없이 일정하게 제어하기 위한 부가 회로를 포함하는 SMPS가 제안되었다.
최근 SMPS 및 SMPS 제어부의 소형화 및 저가화를 위한 연구가 활발하다. 그러나, 미국등록특허 6,674,656 및 미국등록특허 6,665,197를 통해 제안된 SMPS는 일반적인 SMPS의 메인 스위치에 흐르는 최대 제한 전류(ILIM)를 입력 전압(Vin)의 크기에 상관없이 일정하게 제어하기 위한 부가 회로를 더 포함시킴으로써, SMPS 및 SMPS 제어부의 소형화 및 저가화를 어렵게 하는 중요한 요인이 되어 문제가 된다.
본 발명은 부가 회로를 포함하지 않고도, 입력 전압의 크기에 관계없이 센스 FET에 흐르는 최대 제한 전류를 항상 일정하게 유지할 수 있는 스위칭 모드 파워 서플라이 및 이를 위한 스위치를 제공한다.
본 발명의 특징에 따른 스위치는, 제1 트랜지스터, 제1단이 각각 상기 제1 트랜지스터의 제1단과 연결되는 복수의 제2 트랜지스터 및 일단이 상기 제1 트랜지스터의 제2 단에 연결되고, 타단이 제1 전압을 공급하는 제1 전원에 연결되는 제1 저항을 포함하고, 상기 복수의 제2 트랜지스터 각각에 흐르는 전류의 합인 제1 전류는 상기 제1 트랜지스터가 턴 온 되는 시점부터 시간이 경과함에 따라 변하는 것을 특징으로 한다.
또한, 본 발명의 특징에 따른 스위치는, 복수의 제1 트랜지스터 및 상기 복수의 제1 트랜지스터와 동일한 제어 신호에 의해 온/오프 되며, 상기 복수의 제1 트랜지스터로 흐르는 제1 전류에 대응되는 제2 전류가 흐르는 제2 트랜지스터를 포함하고, 상기 제2 전류에 대한 상기 제1 전류의 비율은 상기 제2 트랜지스터가 턴 온 되는 시점부터 시간이 경과함에 따라 변하는 것을 특징으로 한다.
또한, 본 발명의 특징에 따른 스위치는, 제1 트랜지스터, 제1단이 각각 상기 제1 트랜지스터의 제1단과 연결되는 복수의 제2 트랜지스터 및 일단이 상기 제1 트랜지스터의 제2 단에 연결되고, 타단이 제1 전압을 공급하는 제1 전원에 연결되는 제1 저항을 포함하고, 상기 복수의 제2 트랜지스터 각각의 제2단에 제2 전압을 공급하는 제2 전원과 상기 복수의 제2 트랜지스터 각각의 제2단 사이의 거리는 서로 다른 것을 특징으로 한다.
또한, 본 발명의 특징에 따른 스위칭 모드 파워 서플라이는, 출력 전압에 따라 스위치의 동작을 제어하는 구동 제어 신호를 생성하고, 입력 전압을 변환하여 출력하는 스위칭 모드 파워 서플라이로서, 상기 구동 제어 신호에 따라 온/오프 구동되는 제1 스위치, 제1단이 각각 상기 제1 스위치의 제1단과 연결되고, 상기 구동 제어 신호에 따라 온/오프 구동되는 복수의 제2 스위치, 일단이 상기 제1 스위치의 제2 단에 연결되고, 타단이 제1 전압을 공급하는 제1 전원에 연결되는 저항, 상기 저항에 흐르는 제1 전류에 대응되는 감지 신호를 출력하는 감지 신호 출력단 및 상기 제1 및 제2 스위치의 동작에 따라 출력단에 발생되는 제2 전압에 대응되는 제3 전압 및 상기 감지 신호를 입력받아, 상기 구동 제어 신호를 생성하는 스위칭 제어부를 포함하고, 상기 복수의 제2 스위치에 흐르는 제2 전류에 대한 상기 제1 전류의 비율은 상기 제1 트랜지스터가 턴 온 되는 시점부터 시간이 경과함에 따라 변하는 것을 특징으로 한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 본 발명의 실시예에 따른 스위칭 모드 파워 서플라이 및 이를 위한 스 위치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 SMPS의 전체 구성을 개략적으로 도시한 도면이다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 SMPS는 전력 공급부(100), 출력부(200), 바이어스 전압 공급부(300), 피드백 회로부(400) 및 SMPS IC(500)를 포함한다.
전력 공급부(100)는 교류 입력(AC)을 정류하는 브리지 다이오드(BD), 정류된 전압을 평활하기 위한 커패시터(Cin) 및 커패시터(Cin)에 일단이 연결되는 트랜스포머의 1차 코일(L1)을 포함한다.
출력부(200)는 트랜스포머의 2차 코일(L2), 트랜스포머의 2차 코일(L2)의 일단에 애노드가 연결되는 다이오드(D1), 다이오드(D1)의 캐소드와 접지 사이에 연결되는 커패시터(C1), 다이오드(D1)의 캐소드에 일단이 연결되는 저항(R1), 애노드가 저항(R1)의 타단에 연결되는 포토 다이오드(PD) 및 캐소드가 포토 다이오드(PD)의 캐소드에 연결되고 애노드가 접지단에 연결되는 제너 다이오드(ZD)를 포함한다. 여기에서, 커패시터(C1)의 양단에 걸리는 전압이 출력 전압(Vo)이며, 포토 다이오드(PD)로 흐르는 전류량은 출력 전압(Vo)의 크기에 따라 변경된다. 포토 다이오드(PD)는 피드백 회로부(400)의 포토 트랜지스터(PT)와 함께 포토 커플러(Photocoupler)를 이루며, 피드백 회로부(400)로 출력 전압(Vo)에 대응하는 정보를 제공한다.
바이어스 전압 공급부(300)는 SMPS IC(500)의 바이어스 전압 입력 단자(I/O #4)와 접지단 사이에 연결되는 커패시터(C2)를 포함하고, 커패시터(C2)에 충전되는 바이어스 전압(Vcc)을 SMPS IC(500)의 바이어스 전압 입력 단자(I/O #4)로 공급한다.
피드백 회로부(400)는 출력부(200)의 포토 다이오드(PD)와 함께 포토 커플러(Photocoupler)를 이루는 포토 트랜지스터(PT) 및 포토 트랜지스터(PT)에 병렬로 연결되는 커패시터(Cfb)를 포함하고, 커패시터(Cfb)에 충전되는 피드백 전압(Vfb)을 SMPS IC(500)의 피드백 전압 입력 단자(I/O #3)로 공급한다. 포토 트랜지스터(PT)는 출력부(200)의 포토 다이오드(PD)를 통해 흐르는 전류를 전달받아 구동되고, 이로 인해 출력 전압(Vo)이 높아지면 커패시터(Cfb)에 충전되는 피드백 전압(Vfb)이 낮아지고, 출력 전압(Vo)이 낮아지면 커패시터(Cfb)에 충전되는 피드백 전압(Vfb)이 높아진다.
SMPS IC(500)는 스위칭 제어부(510) 및 스위칭 트랜지스터(Qsw)를 포함하고, 드레인(Drain) 단자(I/O #1), 접지(GND) 단자(I/O #2), 피드백 전압(Vfb) 입력 단자(I/O #3), 바이어스 전압 입력 단자(I/O #4) 및 스타트 전압(Vstr) 입력 단자(I/O #5)의 5 개의 입출력 단자를 가진다. 드레인(Drain) 단자(I/O #1)는 트랜스포머의 1차 코일(L1)의 타단에 연결되고, 접지(GND) 단자(I/O #2)는 접지단과 연결된다. 피드백 전압(Vfb) 입력 단자(I/O #3)는 포토 트랜지스터(PT) 및 커패시터(Cfb)의 접점에 연결되고, 바이어스 전압 입력 단자(I/O #4)는 커패시터(C2)의 일단에 연결된다. 또한, 스타트 전압(Vstr) 입력 단자(I/O #5)는 커패시터(Cin) 및 트랜스포머의 1차 코일(L1)의 접점에 연결된다.
도 4는 본 발명의 실시예에 따른 SMPS IC(500)를 개략적으로 도시한 도면이다.
도 4에 도시한 바와 같이, 본 발명의 실시예에 따른 SMPS IC(500)은 스위칭 제어부(510) 및 스위칭 트랜지스터(Qsw)를 포함한다.
스위칭 제어부(510)는 고전압 레귤레이터(High Voltage Regulator, 이하 HV/REG라 함)(512), 저전압 차단부(Under Voltage LockOut; 이하, UVLO라 함)(514) 및 PWM 제어부(516)를 포함한다.
HV/REG(512)는 스타트 전압(Vstr) 입력 단자(I/O #5)를 통해 입력되는 전압에 대응하는 전류를 바이어스 전압 입력 단자(I/O #4)를 통해 바이어스 전압 공급부(300)의 커패시터(C2)로 전달하고, 이를 통해 바이어스 전압(Vcc)을 생성한다.
UVLO(514)는 바이어스 전압의 전압 레벨을 감지하여 바이어스 전압이 기 설정된 전압 레벨보다 낮아지면, 스위칭 제어부(510)의 구동을 중지시킨다. 바이어스 전압은 스위칭 제어부(510)의 구동을 위한 전원 전압으로 이용되므로, 바이어스 전압이 일정 레벨 이하로 하강하면, 스위칭 제어부(510)의 오동작의 원인이 된다. 따라서, UVLO(514)는 바이어스 전압이 기 설정된 전압 레벨보다 낮아지면 스위칭 제어부(510)의 구동을 중지시킴으로써, 스위칭 제어부(510)의 오동작을 방지한다.
PWM 제어부(516)는 피드백 전압(Vfb) 입력 단자(I/O #3)를 통해 입력되는 피드백 전압(Vfb) 및 감지 신호(Vsense)를 입력받아 스위칭 트랜지스터(Qsw)의 온/오프를 제어하는 게이트 제어신호(Vgs)를 생성한다. PWM 제어부(516)는 피드백 전압(Vfb)과 감지 신호(Vsense)를 비교하여 스위치의 턴 오프 시점을 제어한다. 또 한, PWM 제어부(516)는 소정의 주기를 갖는 내부 클록 신호를 이용하여 스위칭 트랜지스터(Qsw)를 턴 온 시킬 수 있다. 이와 달리, 스위칭 트랜지스터(Qsw)가 턴 오프된 이후, 스위칭 트랜지스터(Qsw)의 양단간에 발생하는 공진 파형의 최저점에서 스위칭 트랜지스터(Qsw)를 턴 온시킬 수도 있다. 그러나 본 발명은 이에 한정되는 것은 아니고, 공진 파형의 최저점 이외에 스위칭 손실을 줄이기 위한 적절한 시점에서 스위칭 트랜지스터(Qsw)를 턴 온 시킬 수 있음은 물론이다.
스위칭 트랜지스터(Qsw)는 스위칭 제어부(510)의 PWM 제어부(518)로부터 제어 전극으로 입력되는 게이트 제어신호(Vgs)에 따라 온/오프 구동된다. 스위칭 트랜지스터(Qsw)의 드레인은 드레인(Drain) 단자(I/O #1)에 연결되고, 소스는 접지(GND) 단자(I/O #2)에 연결된다.
스위칭 트랜지스터(Qsw)는 스위칭 트랜지스터(Qsw)의 소스단으로 흐르는 전류에 대응되는 전류가 흐르는 제2 소스단을 갖는 일종의 센스 FET(Sense Field Effect Transistor)로 형성된다. 스위칭 트랜지스터(Qsw)의 제2 소스단은 저항(Rsense)을 통해 접지단과 연결되고, 저항(Rsense)을 통해 감지되는 감지 신호(Vsense)를 스위칭 제어부(510)의 PWM 제어부(518)로 전달한다.
이하, 본 발명의 실시예에 따른 스위칭 트랜지스터(Qsw)를 센스 FET로 명명하고, 설명한다.
참고로, 도 4에서는 메인 스위치를 센스 FET(Sense Field Effect Transistor)로 나타내었으나, 이와 유사한 구조를 가지고, 동일한 동작을 수행할 수 있는 다른 스위치로 대체될 수 있음은 물론이다. 또한, 도 4에서는 스위칭 제 어부(510) 및 스위칭 트랜지스터(Qsw)가 하나의 패키지(package)로 구현되는 것으로 나타내었으나, 이와는 다르게 형성될 수 있음은 물론이다.
도 5는 본 발명의 실시예에 따른 센스 FET를 상세하게 도시한 도면이다.
도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 센스 FET는 드레인이 드레인(Drain) 단자(I/O #1)에 공통으로 연결되고, 스위칭 제어부(510)의 PWM 제어부(518)로부터 제어 전극으로 입력되는 게이트 제어신호(Vgs)에 따라 동시에 온/오프 구동되는 스위칭 트랜지스터(Qsw1) 및 스위칭 트랜지스터(Qsw2)로 형성된다. 스위칭 트랜지스터(Qsw1)의 소스는 접지(GND) 단자(I/O #2)에 연결되고, 스위칭 트랜지스터(Qsw2)의 소스는 저항(Rsense)을 통해 접지단과 연결된다.
스위칭 트랜지스터(Qsw2)의 소스로 흐르는 감지 전류(Isense)는 스위칭 트랜지스터(Qsw1)의 소스로 흐르는 전류(Is)에 비해 매우 작은 전류인데, 이것은 스위칭 트랜지스터(Qsw1)가 스위칭 트랜지스터(Qsw2)에 비해 일정한 비율 만큼 크게 형성되기 때문이다. 이하, 설명의 편의를 위해, 스위칭 트랜지스터(Qsw1)는 스위칭 트랜지스터(Qsw2)와 동일한 크기의 트랜지스터를 복수개 포함한다고 가정한다.
한편, 본 발명의 실시예에 따른 센스 FET는 턴 온 이후에, 시간이 경과됨에 따라 감지비(Sense Ratio)가 변하게 되고, 이로 인해 스위칭 트랜지스터(Qsw2)의 소스로 흐르는 감지 전류(Isense)와 스위칭 트랜지스터(Qsw1)의 소스로 흐르는 전류(Is)의 비율이 변하게 되는데, 이를 아래의 도 6 내지 도 9를 참조하여 설명한다.
여기에서, 감지비(Sense Ratio, 이하 SR이라 함)는 스위칭 트랜지스터(Qsw1) 의 소스로 흐르는 전류(Is)와 스위칭 트랜지스터(Qsw2)의 소스로 흐르는 감지 전류(Isense)의 비율을 나타내는 것으로, 수학식 1과 같이 정의된다. 이때, 스위칭 트랜지스터(Qsw2)의 소스로 흐르는 감지 전류(Isense)의 값이 스위칭 트랜지스터(Qsw1)의 소스로 흐르는 전류(Is) 에 비해서 상당히 작다고 하면, 스위칭 트랜지스터(Qsw1)의 소스로 흐르는 전류(Is)는 센스 FET의 드레인에 흐르는 전류(Id)와 거의 같다고 볼 수 있다.
Figure 112007029718604-pat00001
도 6은 본 발명의 실시예에 따른 스위칭 트랜지스터(Qsw1)를 상세하게 도시한 도면이다.
도 6에 도시한 바와 같이, 본 발명의 실시예에 따른 스위칭 트랜지스터(Qsw1)는 복수의 트랜지스터(Q11 ~ Qmn)를 포함한다. 여기에서, 제1 트랜지스터군(Q11 ~ Q1n), 제2 트랜지스터군(Q21 ~ Q2n), 제3 트랜지스터군(Q31 ~ Q3n), … , 제m 트랜지스터군(Q41 ~ Qmn)의 각각의 트랜지스터군에 포함되는 복수의 트랜지스터들은 드레인이 공통으로 연결되어 있으며, 소스가 공통으로 접지단에 연결된다.
도 6에 나타낸 본 발명의 실시예에 따른 스위칭 트랜지스터(Qsw1)는 일반적인 SMPS에 포함되는 스위칭 트랜지스터(Qsw1)와는 다르게 형성되는데, 이를 도 7을 참조하여 설명한다.
도 7은 일반적인 SMPS에 포함되는 스위칭 트랜지스터(Qsw1')를 도시한 도면이다.
도 7에 도시한 일반적인 SMPS에 포함되는 스위칭 트랜지스터(Qsw1')는 도 6에 도시한 본 발명의 실시예에 따른 스위칭 트랜지스터(Qsw1)와 달리, 복수의 트랜지스터(Q11' ~ Qmn') 각각의 소스가 개별적으로 접지단에 연결된다.
도 6에 나타낸 바와 같이, 본 발명의 실시예에 따른 스위칭 트랜지스터(Qsw1)는 일반적인 SMPS에 포함되는 스위칭 트랜지스터(Qsw1')와 다르게 형성되고, 이로 인해 PWM 제어부(518)로부터 제어 전극으로 입력되는 게이트 제어신호(Vgs)에 따라 턴 온 될 때에 아래와 같은 차이점을 갖는다.
본 발명의 실시예에 따른 스위칭 트랜지스터(Qsw1)는 스위칭 트랜지스터(Qsw1)를 형성하는 복수의 트랜지스터(Q11 ~ Qmn) 중 접지단에서 가장 인접한 트랜지스터(Q1n, Q2n, Q3n, … , Qmn)부터 접지단에서 가장 먼 트랜지스터(Q11, Q21, Q31, … , Qm1)로 갈수록 소스와 접지단 사이에 기생 커패시턴스(Parasitic Capacitance)가 커진다. 이로 인해, 턴 온 시, 스위칭 트랜지스터(Qsw1)를 형성하는 복수의 트랜지스터(Q11 ~ Qmn) 중 접지단에서 가장 인접한 트랜지스터(Q1n, Q2n, Q3n, … , Qmn)부터 접지단에서 가장 먼 트랜지스터(Q11, Q21, Q31, … , Qm1)의 순서로 순차적으로 턴 온 된다.
이와는 반대로, 도 7에 나타낸 일반적인 SMPS에 포함되는 스위칭 트랜지스터(Qsw1')는 스위칭 트랜지스터(Qsw1')를 형성하는 복수의 트랜지스터(Q11' ~ Qmn')의 소스와 접지단 사이의 기생 커패시턴스(Parastic Capacitance)는 동일하다. 이로 인해, 일반적인 SMPS에 포함되는 스위칭 트랜지스터(Qsw1')는 턴 온 시 스위칭 트랜지스터(Qsw1')를 형성하는 모든 트랜지스터(Q11' ~ Qmn')가 동시에 턴 온 된다.
이하, 본 발명의 실시예에 따른 센스 FET의 턴 온 되는 시점부터 턴 오프 되는 시점까지의 감지 신호(Vsense)의 변화를 도 8을 참조하여 설명한다.
도 8은 센스 FET가 턴 온 되는 시점부터 턴 오프 되는 시점까지 본 발명의 실시예에 따른 센스 FET의 감지 신호(Vsense) 및 일반적인 SMPS에 포함되는 센스 FET의 감지 신호(Vsense')의 변화를 도시한 도면이다. 참고로, 도 8은 센스 FET의 드레인에 100mA의 전류를 흐르게 한 경우를 도시한 것이고, 이하에서는 센스 FET의 드레인에 흐르는 전류(Id)를 100mA로 가정하고 설명한다.
도 8에 도시한 바와 같이, 본 발명의 실시예에 따른 센스 FET가 턴 온 되는 시점의 감지 신호(Vsense)는 일반적인 SMPS에 포함되는 센스 FET의 감지 신호(Vsense')보다 크고, 시간이 경과함에 따라 점차 감소하여 턴 오프 시점 직전에는 일반적인 SMPS에 포함되는 센스 FET의 감지 신호(Vsense')와 비슷한 레벨이 된다. 이로 인해, 트랜지스터(Qsw2)가 턴 온 되는 시점으로부터 1㎲가 경과한 시점의 SR은 트랜지스터(Qsw2)가 턴 온 되는 시점으로부터 4㎲가 경과한 시점의 SR보다 작게 나타난다.
이하, 도 8에 나타낸 것과 같이 감지 신호(Vsense)가 시간의 경과에 따라 변하는 이유에 대하여 설명한다.
앞서 언급한 바와 같이, 본 발명의 실시예에 따른 스위칭 트랜지스터(Qsw1)를 형성하는 트랜지스터(Q11 ~ Qmn) 각각은 배치되는 위치에 따라 접지단과의 기생 커패시턴스(Parasitic Capacitance)의 크기가 달라진다. 이로 인해, 접지단에서 가장 인접하게 배치된 트랜지스터부터 가장 먼 트랜지스터의 순서로 순차적으로 턴 온 된다. 한편, 스위칭 트랜지스터(Qsw2)는 트랜지스터(Q11 ~ Qmn) 중 접지단에서 가장 인접하게 배치된 트랜지스터가 턴 온 되는 시점에 턴 온 되고, 이로 인해 스위칭 트랜지스터(Qsw1)를 형성하는 트랜지스터(Q11 ~ Qmn) 중 턴 온 되는 트랜지스터의 개수의 변화로 인해 센스 FET의 SR이 변하게 된다.
스위칭 트랜지스터(Qsw1)를 형성하는 트랜지스터(Q11 ~ Qmn)의 개수를 100개라고 하고, 트랜지스터(Q11 ~ Qmn) 중 각각 스위칭 트랜지스터(Qsw2)의 턴 온 시점에 10개, 스위칭 트랜지스터(Qsw2)의 턴 온 시점으로부터 1㎲가 경과한 시점에 20개, 4㎲가 경과한 시점에 100개의 트랜지스터가 턴 온 된다고 가정하고, 수학식 1에 대입하면 센스 FET의 SR 변화는 다음과 같다.
먼저, 스위칭 트랜지스터(Qsw2)의 턴 온 시점에, 스위칭 트랜지스터(Qsw2)와 스위칭 트랜지스터(Qsw1) 간 턴 온 된 트랜지스터의 비율은 1:10이 되고, 이로 인해 스위칭 트랜지스터(Qsw2)의 소스로 흐르는 감지 전류(Isense)는 센스 FET의 드레인에 흐르는 전류(Id)의 약 1/10이 된다. 이때, 센스 FET의 드레인에 흐르는 전류(Id)는 100mA이므로, 스위칭 트랜지스터(Qsw2)가 턴 온 되는 시점에 감지 전류(Isense)는 약 10mA가 되고, SR은 10이 된다.
다음, 스위칭 트랜지스터(Qsw2)의 턴 온 시점으로부터 1㎲가 경과한 시점에, 스위칭 트랜지스터(Qsw2)의 소스로 흐르는 감지 전류(Isense)는 센스 FET의 드레인에 흐르는 전류(Id)의 약 1/20이 되고, 이로 인해 감지 전류(Isense)는 약 5mA가 되며, SR은 20이 된다.
또한, 스위칭 트랜지스터(Qsw2)의 턴 온 시점으로부터 4㎲가 경과한 시점에, 스위칭 트랜지스터(Qsw2)의 소스로 흐르는 감지 전류(Isense)는 센스 FET의 드레인에 흐르는 전류(Id)의 약 1/100이 되고, 이로 인해 감지 전류(Isense)는 약 1mA가 되며, SR은 100이 된다.
즉, 본 발명의 실시예에 따른 센스 FET의 SR은 스위칭 트랜지스터(Qsw2)의 턴 온 시점으로부터 시간이 경과함에 따라 점차 커지게 된다. 이는 센스 FET의 드레인에 흐르는 전류(Id)가 동일함에도 불구하고, 스위칭 트랜지스터(Qsw2)의 턴 온 시점으로부터 시간이 경과함에 따라 센스 FET의 스위칭 트랜지스터(Qsw2)의 소스로 흐르는 감지 전류(Isense) 및 감지 신호(Vsense)가 감소함을 의미한다. 바꾸어 말하면, SMPS IC(500)에 설정된 최대 제한 전류(ILIM)에 대응하는 감지 신호(Vsense*)에 대해서, 다시 그에 대응하는 센스 FET의 드레인 전류(Id)가 스위칭 트랜지스터(Qsw2)의 턴 온 시점으로부터 시간이 경과함에 따라 점차 증가함을 의미한다. 즉, 입력 전압이 높을수록 낮은 드레인 전류(Id)에서 최대 제한 전류(ILIM)가 걸리게 되고, 반대로 입력 전압이 낮을수록 높은 드레인 전류(Id)에서 최대 제한 전류(ILIM)가 걸리게 된다. 결과적으로 입력 전압에 반비례하도록 최대 제한 전류(ILIM)를 제어해줌으로써, 지연시간(Delay Time) 까지 고려할 때, 입력 전압에 관 계없이 항상 일정하게 최대 제한 전류(ILIM)와 최대 파워(Maximum power)를 제어할 수 있다.
도 8에 나타낸 것과 같이, 본 발명의 실시예에 따른 센스 FET의 감지 신호(Vsense)는 스위칭 트랜지스터(Qsw2)의 턴 온 시점에, 낮은 SR로 인해 도 7로 나타낸 스위칭 트랜지스터(Qsw1')를 포함하는 일반적인 센스 FET의 감지 신호(Vsense')에 비해 높은 값을 가진다. 본 발명의 실시예에 따른 SMPS로 입력되는 입력 전압(Vin)이 클 때 출력단이 단락되거나 과부하가 걸린다면, 센스 FET의 드레인에 흐르는 전류(Id)는 빠르게 증가하고, 이때, 스위칭 제어부(510)의 PWM 제어부(518)는 센스 FET로부터 낮은 SR로 인해 높아진 감지 신호(Vsense)를 전달받아 이를 SMPS IC(500)에 설정된 최대 제한 전류(ILIM)에 대응하는 감지 신호(Vsense*)와 비교한다. 즉, PWM 제어부(518)는 실제 센스 FET의 드레인에 흐르는 전류(Id)에 비해서 소정 레벨 이상 높아진 감지 신호(Vsense)로 인해, 센스 FET의 드레인에 흐르는 전류(Id)가 최대 제한 전류(ILIM)에 좀 더 빨리 도달한 것으로 판단하고, 센스 FET의 턴 오프 시점을 앞당기게 된다.
반대로, 본 발명의 실시예에 따른 센스 FET의 SR은 스위칭 트랜지스터(Qsw2)의 턴 온 시점으로부터 시간이 경과함에 따라 점차 커진다. 본 발명의 실시예에 따른 SMPS로 입력되는 입력 전압(Vin)이 작을 때 출력단이 단락되거나 과부하가 걸린다면, 센스 FET의 드레인에 흐르는 전류(Id)가 완만하게 증가하게 되므로, 센스 FET의 드레인에 흐르는 전류에 대응하는 감지 신호(Vsense)와 SMPS IC(500)에 설정 된 최대 제한 전류(ILIM)에 대응하는 감지 신호(Vsense*)를 비교하는 시점에서 SR은 큰 값을 갖는다. 따라서 입력 전압이 큰 경우에 비해서는 센스 FET의 드레인에 흐르는 전류(Id)가 최대 제한 전류(ILIM)에 좀 더 늦게 도달한 것으로 판단하고, 센스 FET의 턴 오프 시점을 늦추게 된다.
도 9는 입력 전압(Vin)의 변화에 대응하여 본 발명의 실시예에 따른 SMPS의 센스 FET에 흐르는 전류(Id)를 도시한 도면이다.
도 9에 도시한 바와 같이, 입력 전압(Vin)이 저전압(V1)에서 고전압(V2)으로 변함에 따라 센스 FET에 흐르는 전류(Id)의 증가 속도가 빨라진다. 입력 전압(Vin)이 고전압(V2)인 경우, 앞서 설명한 센스 FET의 SR의 변화로 인해 센스 FET에 흐르는 전류(Id)가 설정된 최대 제한 전류(ILIM)에 보다 빨리 도달한 것으로 판단하고, PWM 제어부(518)는 게이트 제어 신호(Vgs)를 변경시켜 센스 FET를 턴 오프 시키는데, PWM 제어부(518)의 내부 전파 지연 시간 및 센스 FET의 턴 오프 지연 시간으로 인한 지연시간인 △T 만큼 시간이 지연된 후에 센스 FET가 턴 오프 된다. 결과적으로 센스 FET에 흐르는 전류(Id)는 ILIM까지 상승한다.
한편, 입력 전압(Vin)이 고전압(V2)에서 저전압(V1)으로 변하면, 센스 FET에 흐르는 전류(Id)의 증가 속도가 느려진다. 따라서 센스 FET에 흐르는 전류(Id)가 최대 제한 전류(ILIM)에 보다 늦게 도달한 것으로 판단한다. 하지만 드레인 전류(Id)의 상승 기울기가 완만하므로 같은 지연시간 △T 에 대해서 결과적으로 도 9 에 도시한 것과 같이, 입력 전압(Vin)이 저전압(Vin)인 경우의 최대 제한 전류(ILIM)는 입력 전압(Vin)이 고전압(V2)인 경우와 동일한 레벨인 ILIM가 된다.
한편, 본 발명의 실시예에 따른 센스 FET는 도 3 및 도 4로 나타낸 플라이 백(Flyback) 타입의 SMPS에 국한되지 않으며, 트랜스포머를 포함하지 않는 타입의 SMPS 등 모든 종류의 SMPS에 적용될 수 있음은 물론이다.
상술한 본 발명의 실시예에 따르면, 스위칭 트랜지스터(Qsw1)의 구조를 변경함으로써 턴 온 시점부터 시간이 경과함에 따라 감지비(Sense Ratio)가 변하는 센스 FET를 구현할 수 있다. 또한, 본 발명의 실시예에 따른 SMPS는 본 발명의 실시예에 따른 개량된 센스 FET를 사용함으로써, 센스 FET에 흐르는 최대 제한 전류(ILIM)를 입력 전압(Vin)의 크기에 반비례하도록 제어하기 위한 부가 회로를 포함하지 않고도, 입력 전압(Vin)의 크기에 관계없이 센스 FET에 흐르는 최대 제한 전류(ILIM)를 항상 일정하게 유지할 수 있다. 이로 인해, 출력부(200)를 통해 출력되는 출력 파워를 일정하게 유지할 수 있음은 물론, 센스 FET에 흐르는 최대 제한 전류(ILIM)를 제어하기 위한 부가 회로를 포함하지 않아도 되므로 SMPS를 더욱 소형화 및 저가화시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본원 발명에 따르면, 스위칭 트랜지스터(Qsw1)의 구조를 변경함으로써 턴 온 시점부터 시간이 경과함에 따라 감지비(Sense Ratio)가 변하는 센스 FET를 구현할 수 있다. 또한, 이러한 센스 FET를 이용함으로써, 센스 FET에 흐르는 최대 전류를 입력 전압(Vin)의 크기에 반비례하도록 제어하기 위한 부가 회로를 포함하지 않고도, 입력 전압(Vin)의 고저에 관계없이 센스 FET에 흐르는 최대 전류를 항상 일정하게 유지할 수 있는 스위칭 모드 파워 서플라이를 구현할 수 있다.

Claims (25)

  1. 제1 트랜지스터;
    제1단이 각각 상기 제1 트랜지스터의 제1단과 연결되는 복수의 제2 트랜지스터; 및
    일단이 상기 제1 트랜지스터의 제2 단에 연결되고, 타단이 제1 전압을 공급하는 제1 전원에 연결되는 제1 저항을 포함하고,
    상기 복수의 제2 트랜지스터 각각에 흐르는 전류의 합인 제1 전류는 상기 제1 트랜지스터가 턴 온 되는 시점부터 시간이 경과함에 따라 변하는 스위치.
  2. 제1항에 있어서,
    상기 제1 트랜지스터를 흐르는 전류에 대한 상기 제1 전류의 비율은 상기 제1 트랜지스터가 턴 온 되는 시점부터 시간이 경과함에 따라 커지는 스위치.
  3. 제2항에 있어서,
    상기 복수의 제2 트랜지스터의 제2단은 제2 전압이 공급되는 단자에 연결되어 있고, 상기 단자로부터 상기 복수의 제2 트랜지스터 각각의 제2단 사이의 거리가 서로 다른 스위치.
  4. 제3항에 있어서,
    상기 복수의 제2 트랜지스터는,
    턴 온 시, 상기 제2단이 상기 단자에 가까운 트랜지스터로부터 순차적으로 턴 온 되는 스위치.
  5. 제4항에 있어서,
    상기 제1 및 제2 전압은 동일한 전압인 스위치.
  6. 제5항에 있어서,
    상기 제1 및 제2 전압은 접지 전압인 스위치.
  7. 복수의 제1 트랜지스터; 및
    상기 복수의 제1 트랜지스터와 동일한 제어 신호에 의해 온/오프 되며, 상기 복수의 제1 트랜지스터로 흐르는 제1 전류에 대응되는 제2 전류가 흐르는 제2 트랜지스터를 포함하고,
    상기 제2 전류에 대한 상기 제1 전류의 비율은 상기 제2 트랜지스터가 턴 온 되는 시점부터 시간이 경과함에 따라 변하는 스위치.
  8. 제7항에 있어서,
    상기 제2 전류에 대한 상기 제1 전류의 비율은 상기 제2 트랜지스터가 턴 온 되는 시점부터 시간이 경과함에 따라 커지는 스위치.
  9. 제7항에 있어서,
    상기 복수의 제1 트랜지스터 중 턴 온 되는 트랜지스터의 개수는 상기 제2 트랜지스터가 턴 온 되는 시점부터 시간이 경과함에 따라 점진적으로 증가하는 스위치.
  10. 제7항에 있어서,
    상기 복수의 제1 트랜지스터 각각의 제1단과 상기 제2 트랜지스터의 제1단은 병렬로 연결되고, 상기 복수의 제1 트랜지스터의 제2단은 제1 전압이 공급되는 단자에 연결되어 있고, 상기 단자로부터 상기 복수의 제1 트랜지스터 각각의 제2 단 사이의 거리가 서로 다른 스위치.
  11. 제10항에 있어서,
    상기 제2 전류는 상기 제2 트랜지스터의 제2단과 제1 전원 사이에 연결되는 저항에 흐르고,
    상기 저항에 발생하는 전압을 출력하는 감지 신호 출력단을 더 포함하는 스위치.
  12. 제11항에 있어서,
    상기 제1 전압은 접지 전압인 스위치.
  13. 제1 트랜지스터;
    제1단이 각각 상기 제1 트랜지스터의 제1단과 연결되는 복수의 제2 트랜지스터; 및
    일단이 상기 제1 트랜지스터의 제2 단에 연결되고, 타단이 제1 전압을 공급하는 제1 전원에 연결되는 제1 저항을 포함하고,
    상기 복수의 제2 트랜지스터의 제2단은 제2 전압이 공급되는 단자에 연결되어 있고, 상기 단자로부터 상기 복수의 제2 트랜지스터 각각의 제2단 사이의 거리가 서로 다른 스위치.
  14. 제13항에 있어서,
    상기 복수의 제2 트랜지스터는,
    턴 온 시, 상기 제2단이 상기 단자에 가까운 트랜지스터로부터 순차적으로 턴 온 되는 스위치.
  15. 제14항에 있어서,
    상기 제1 트랜지스터로 흐르는 제1 전류는 상기 복수의 제2 트랜지스터로 흐르는 제2 전류에 대응되되, 상기 제2 전류에 대한 상기 제1 전류의 비율은 상기 제1 트랜지스터가 턴 온 되는 시점부터 시간이 경과됨에 따라 변하는 스위치.
  16. 제15항에 있어서,
    상기 제2 전류에 대한 상기 제1 전류의 비율은 상기 제1 트랜지스터가 턴 온 되는 시점부터 시간이 경과됨에 따라 커지는 스위치.
  17. 제13항에 있어서,
    상기 제1 및 제2 전압은 동일한 전압인 스위치.
  18. 제17항에 있어서,
    상기 제1 및 제2 전압은 접지 전압인 스위치.
  19. 출력 전압에 따라 스위치의 동작을 제어하는 구동 제어 신호를 생성하고, 입력 전압을 변환하여 출력하는 스위칭 모드 파워 서플라이에 있어서,
    상기 구동 제어 신호에 따라 온/오프 구동되는 제1 스위치;
    제1단이 각각 상기 제1 스위치의 제1단과 연결되고, 상기 구동 제어 신호에 따라 온/오프 구동되는 복수의 제2 스위치;
    일단이 상기 제1 스위치의 제2 단에 연결되고, 타단이 제1 전압을 공급하는 제1 전원에 연결되는 저항;
    상기 저항에 흐르는 제1 전류에 대응되는 감지 신호를 출력하는 감지 신호 출력단; 및
    상기 제1 및 제2 스위치의 동작에 따라 출력단에 발생되는 제2 전압에 대응되는 제3 전압 및 상기 감지 신호를 입력받아, 상기 구동 제어 신호를 생성하는 스위칭 제어부를 포함하고,
    상기 복수의 제2 스위치에 흐르는 제2 전류에 대한 상기 제1 전류의 비율은 상기 제1 트랜지스터가 턴 온 되는 시점부터 시간이 경과함에 따라 변하는 스위칭 모드 파워 서플라이.
  20. 제19항에 있어서,
    상기 제2 전류에 대한 상기 제1 전류의 비율은 상기 제1 스위치가 턴 온 되는 시점부터 시간이 경과됨에 따라 작아지는 스위칭 모드 파워 서플라이.
  21. 제20항에 있어서,
    상기 스위칭 제어부는,
    상기 제2 전류에 대한 상기 제1 전류의 비율의 변화에 대응하여 상기 입력 전압이 커질수록 상기 제2 전류의 양이 더 작은 시점에 상기 제1 및 제2 스위치를 턴 오프 시키는 스위칭 모드 파워 서플라이.
  22. 제21항에 있어서,
    상기 복수의 제2 스위치 각각의 제2단은 제4 전압이 공급되는 단자에 연결되어 있고, 상기 단자로부터 상기 복수의 제2 트랜지스터 각각의 제2단 사이의 거리가 서로 다른 스위칭 모드 파워 서플라이.
  23. 제22항에 있어서,
    상기 복수의 제2 스위치는,
    턴 온 시, 상기 제2단이 상기 단자에 가까운 스위치로부터 순차적으로 턴 온 되는 스위칭 모드 파워 서플라이.
  24. 제22항에 있어서,
    상기 제1 및 제4 전압은 동일한 전압인 스위칭 모드 파워 서플라이.
  25. 제24항에 있어서,
    상기 제1 및 제4 전압은 접지 전압인 스위칭 모드 파워 서플라이.
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