KR101361778B1 - Circuit substrate for semiconductor package and the semiconductor package using the same - Google Patents

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Abstract

반도체 패키지용 회로 기판과, 이를 이용한 반도체 패키지를 개시한다. 본 발명은 일래스토머가 혼합된 고분자 수지와, 글래스 파이버의 복합체로 된 코어재;와, 코어재상에 패턴화된 회로 패턴층;과, 회로 패턴층을 보호하는 절연재층;을 포함하는 것으로서, 특정 범위의 탄성 계수와, 열팽창 계수를 가지는 소재를 코어재에 혼합하여 회로 기판의 탄성 계수와 열팽창 계수를 줄임에 따라 응력 집중을 감소시킬 수가 있으며, 반도체 칩과, 몰딩재와, 회로 기판과, 다이 패드가 적층된 부분에서 응력 집중을 해소하게 되어서, 몰딩재가 반도체 칩에서 박리되거나, 전도성 와이어가 다이 패드에서 위치 이탈하는등의 불량을 미연에 방지할 수가 있다.A circuit board for a semiconductor package and a semiconductor package using the same are disclosed. The present invention includes a core material composed of a polymer resin mixed with an elastomer and a glass fiber composite; a circuit pattern layer patterned on the core material; and an insulating material layer protecting the circuit pattern layer. By reducing the elastic modulus and thermal expansion coefficient of the circuit board by mixing the elastic modulus and the material having the thermal expansion coefficient in the core material, the stress concentration can be reduced, and the semiconductor chip, the molding material, the circuit board, the die The stress concentration can be eliminated at the portion where the pads are stacked, so that defects such as the molding material peeling off the semiconductor chip or the conductive wires from the die pad can be prevented.

릴투릴, 탄성계수, 열팽창계수, warpage, 글래스 파이버, 응력집중 Reel to reel, modulus of elasticity, coefficient of thermal expansion, warpage, glass fiber, stress concentration

Description

반도체 패키지용 회로 기판과, 이를 이용한 반도체 패키지{Circuit substrate for semiconductor package and the semiconductor package using the same}Circuit substrate for semiconductor package, and semiconductor package using the same {Circuit substrate for semiconductor package and the semiconductor package using the same}

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 회로 기판내에 특정 범위의 탄성 계수와, 열팽창 계수를 가지는 소재를 혼합하여 릴투릴 공정에 적용가능한 반도체 패키지용 회로 기판과, 이를 이용한 반도체 패키지에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a circuit board for a semiconductor package applicable to a reel to reel process by mixing a specific range of elastic modulus and a material having a thermal expansion coefficient in a circuit board, and a semiconductor package using the same. will be.

통상적으로, 반도체 패키지는 그 구조나 기능에 따라, 칩 온 필름(chip on film, COF)형 반도체 패키지나, 보드 온 칩(board on chip, BOC)형 반도체 패키지나, 리드 온 칩(lead on chip, LOC)형 반도체 패키지나, 비지에이(ball grid array, BGA)형 반도체 패키지등 다양하게 분류할 수 있다. In general, a semiconductor package is a chip on film (COF) type semiconductor package, a board on chip (BOC) type semiconductor package, or a lead on chip depending on its structure and function. And LOC type semiconductor packages and ball grid array (BGA) type semiconductor packages.

반도체 패키지용으로 사용되는 회로 기판은 FR-4(flame retardent-4)나, BT(bismaleimid triazine)와 같은 강성 기판(rigid substrate)이나, 폴리이미드(polyimide)와 같은 유연성을 가지는 연성 기판(flexible substrate)로 구분할 수 있다.Circuit boards used for semiconductor packages are rigid substrates such as flame retardent-4 (FR-4), bismaleimid triazine (BT), or flexible substrates such as polyimide. )

강성 기판의 경우, 이를테면 506 mm × 407 mm 크기의 패널 단위로 제조 공정이 진행된다. 단위 패널 방식으로 제조하는 경우, 패널을 자동적으로 공급하기 위하여 호이스트(hoist)나, 클램프(clamp)나, 패널 보호용 캐리어(carrier)가 필요하며, 제조 라인이 대형화될 필요가 있다. In the case of a rigid substrate, for example, the manufacturing process is carried out in panel units of 506 mm by 407 mm. In the case of manufacturing by the unit panel method, in order to supply a panel automatically, a hoist, a clamp, or a panel protection carrier is needed, and a manufacturing line needs to be enlarged.

또한, 로트 사이즈(lot size)가 단위 패널로 정해지기 때문에, 로트 사이즈를 증가시키기가 어려우며, 100 마이크로미터 이하의 박형의 기판을 다루기 위해서는 고가의 전용 라인이 필요하다.In addition, since the lot size is determined by the unit panel, it is difficult to increase the lot size, and expensive dedicated lines are required to handle thin substrates of 100 micrometers or less.

최근 들어서는 박형화된 반도체 패키지를 개발하는 추세인데, 회로 기판의 두께도 함께 박형화되고 있다. 회로 기판의 두께가 박형화될 경우, 예컨대, 칩 온 필름형 반도체 패키지에 사용되는 연성 기판은 릴투릴(reel-to-reel) 공정의 적용이 가능하나, 연성 기판의 주요 소재로 사용되는 폴리이미드는 고가의 소재이므로, 제조 원가가 상승하게 된다. 따라서, 이를 대체하기 위하여 다양한 노력이 시도되어 왔다. Recently, there is a trend to develop thin semiconductor packages, and the thickness of circuit boards is also thinned. When the thickness of the circuit board is thin, for example, the flexible substrate used in the chip-on-film semiconductor package can be applied to the reel-to-reel process, but the polyimide used as the main material of the flexible substrate is Since it is an expensive material, manufacturing cost increases. Thus, various efforts have been made to replace this.

이에 따라, 강성이 큰 강성 기판도 박형화가 진행되면서, 제조 공정상 휘일(wheel)에 감고 푸는 과정을 거치는 릴투릴 공정이 가능하다. 상기 릴투릴 공정 방식을 적용하여서 대량 생산을 할 경우, 단위 패널 공정에 비하여 제조 비용이 20 내지 60%까지 절감된다.Accordingly, as the rigid substrate having a large rigidity is thinned, a reel to reel process of winding and unwinding a wheel in a manufacturing process is possible. In the case of mass production by applying the reel to reel process method, the manufacturing cost is reduced by 20 to 60% compared to the unit panel process.

그런데, 강성 기판을 적용한 릴투릴 공정 방식은 단위 패널 공정에 비하여 생산성 및 제조 비용에서 잇점이 있으나, 다음과 같은 문제점이 있다.However, the reel-to-reel process method using the rigid substrate has advantages in productivity and manufacturing cost compared to the unit panel process, but has the following problems.

첫째, 릴투릴 공정에 적용가능한 전용 원소재의 개발이 필요하다. 또한, 릴 투릴 공정용 소재를 개발하기 위해서는 전용 릴 라미네이터(reel laminator)가 요구된다.First, it is necessary to develop a dedicated raw material applicable to the reel to reel process. In addition, a dedicated reel laminator is required to develop a material for a reel to reel process.

둘째, 종래의 릴투릴 공정에 적용되는 원소재는 핸들링 및 최종 제품의 휨(warpage) 조절을 위하여 무기 필러(inorganic filler)를 사용하여 스티프니스(stiffness)를 강화하였다. 이에 따라, 릴 커버(reel cover)에 감고 풀기를 되풀이시 요구되는 유연성이 저하된다.Second, the raw materials used in the conventional reel to reel process is used to strengthen the stiffness (inorganic filler) for handling and warpage control of the final product. Accordingly, the flexibility required to rewind and unwind the reel cover is reduced.

셋째, 보드 온 칩형 패키지와 같은 내부에 슬롯(slot)이나, 개구공(hole)이 형성되어 있을 경우, 반도체 칩과, 몰딩재와, 회로 기판과, 본딩 패드가 적층된 부분에서 응력이 집중하게 된다. 응력이 집중하게 되면, 와이어 본딩부를 보호하기 위하여 형성되는 몰딩재가 반도체 칩에서 떨어져 나가거나, 와이어가 본딩 패드에서 위치 이탈하는등의 불량이 발행하게 된다. Third, when a slot or a hole is formed in the same board-on-chip package, stress is concentrated in a portion where the semiconductor chip, the molding material, the circuit board, and the bonding pad are stacked. do. When the stress is concentrated, defects such as the molding material formed to protect the wire bonding portion may be separated from the semiconductor chip, or the wire may be out of position at the bonding pad.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 탄성 계수와, 열팽창 계수를 특정 범위로 줄인 원소재를 혼합한 회로 기판을 사용하여서 릴투릴 공정에 적용가능함에 따라 응력 집중을 해소시킨 반도체 패키지용 회로 기판과, 이를 이용한 반도체 패키지를 제공하는 것을 주된 과제로 한다. The present invention is to solve the above problems, for the semiconductor package that can be applied to the reel to reel process by using a circuit board mixed with a modulus of elasticity and a raw material having a reduced coefficient of thermal expansion in a specific range for a semiconductor package It is a main problem to provide a circuit board and a semiconductor package using the same.

상기와 같은 과제를 달성하기 위하여 본 발명의 일 측면에 따른 반도체 패키지용 회로 기판은,In order to achieve the above object, the circuit board for a semiconductor package according to an aspect of the present invention,

일래스토머가 혼합된 고분자 수지와, 글래스 파이버의 복합체로 된 코어재;A core material made of a composite of an elastomer mixed with a polymer resin and a glass fiber;

상기 코어재상에 패턴화된 회로 패턴층; 및A circuit pattern layer patterned on the core material; And

상기 회로 패턴층을 보호하는 절연재층;을 포함한다.And an insulating material layer protecting the circuit pattern layer.

또한, 상기 코어재의 탄성 계수(M)는 수학식 1을 만족한다.In addition, the elastic modulus M of the core material satisfies Equation (1).

<수학식 1>&Quot; (1) &quot;

10 Gpa < M < 17 Gpa10 Gpa <M <17 Gpa

더욱이, 상기 코어재의 열팽창 계수(CTE)는 수학식 2를 만족안다.Moreover, the coefficient of thermal expansion (CTE) of the core material satisfies the expression (2).

<수학식 2>&Quot; (2) &quot;

10 ppm < CTE < 14 ppm10 ppm <CTE <14 ppm

아울러, 상기 코어재의 탄성 계수(M)과, 열팽창 계수(CTE)는 수학식 3을 다같이 만족한다.In addition, the modulus of elasticity (M) and the coefficient of thermal expansion (CTE) of the core material satisfy the following equation (3).

<수학식 3>&Quot; (3) &quot;

10 Gpa < M < 17 Gpa10 Gpa <M <17 Gpa

10 ppm < CTE < 14 ppm10 ppm <CTE <14 ppm

게다가, 상기 코어재의 두께는 0.15 밀리미터 이하인 것을 특징으로 한다In addition, the core material has a thickness of 0.15 millimeters or less.

또한, 상기 코어재는 FR4나 BT로 이루어진 것을 특징으로 한다.In addition, the core material is characterized in that consisting of FR4 or BT.

본 발명의 다른 측면에 따른 반도체 패키지는, A semiconductor package according to another aspect of the present invention,

일래스토머가 혼합된 고분자 수지와 글래스 파이버의 복합체로 된 코어재와, 상기 코어재상에 패턴화된 회로 패턴층과, 상기 회로 패턴층을 보호하는 절연재층을 구비한 회로 기판;과,A circuit board comprising a core material made of a composite of an elastomer mixed with a polymer resin and a glass fiber, a circuit pattern layer patterned on the core material, and an insulating material layer protecting the circuit pattern layer;

상기 회로 패턴층과 전기적으로 연결된 반도체 칩;과,A semiconductor chip electrically connected to the circuit pattern layer;

상기 반도체 칩을 보호하는 몰딩재;를 포함하되,Including; molding material for protecting the semiconductor chip;

상기 코어제는 릴투릴형이고,The core agent is a reel toil type,

상기 코어재의 탄성 계수와 열팽창 계수는 상기 일래스토머의 함량을 조절하여 형성된 것;을 포함한다.It includes; and the elastic modulus and thermal expansion coefficient of the core material is formed by adjusting the content of the elastomer.

또한, 상기 코어재의 탄성 계수(M)는 수학식 4을 만족한다.In addition, the elastic modulus M of the core material satisfies Equation 4.

<수학식 4>&Quot; (4) &quot;

10 Gpa < M < 17 Gpa10 Gpa <M <17 Gpa

게다가, 상기 코어재의 열팽창 계수(CTE)는 수학식 5를 만족한다.In addition, the coefficient of thermal expansion (CTE) of the core material satisfies the expression (5).

<수학식 5>&Quot; (5) &quot;

10 ppm < CTE < 14 ppm10 ppm <CTE <14 ppm

이상의 설명에서와 같이, 본 발명의 반도체 패키지용 회로 기판과, 이를 이용한 반도체 패키지는 다음과 같은 효과를 얻을 수 있다. As described above, the circuit board for a semiconductor package of the present invention and a semiconductor package using the same can obtain the following effects.

첫째, 특정 범위의 탄성 계수와, 열팽창 계수를 가지는 소재를 코어재에 혼합하여 회로 기판의 탄성 계수와 열팽창 계수를 줄임에 따라 응력 집중을 감소시킬 수가 있다.First, stress concentration can be reduced by reducing the elastic modulus and thermal expansion coefficient of the circuit board by mixing a material having a specific range of elastic modulus and thermal expansion coefficient to the core material.

둘째, 반도체 칩과, 몰딩재와, 회로 기판과, 본딩 패드가 적층된 부분에서 응력 집중을 해소하게 되어서, 몰딩재가 반도체 칩에서 박리되거나, 전도성 와이어가 본딩 패드에서 위치 이탈하는등의 불량을 미연에 방지할 수가 있다.Second, the stress concentration is eliminated in the portion where the semiconductor chip, the molding material, the circuit board, and the bonding pad are laminated, so that defects such as peeling of the molding material from the semiconductor chip or separation of the conductive wire from the bonding pad may not be achieved. Can be prevented.

이하, 바람직한 실시예를 첨부 도면에 의거하여 상세히 설명하고자 한다.Hereinafter, preferred embodiments will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 강성 기판이 적용된 반도체 패키지(100)를 도시한 것이다.1 illustrates a semiconductor package 100 to which a rigid substrate is applied according to an embodiment of the present invention.

도면을 참조하면, 상기 반도체 패키지(100)에는 회로 기판(101)이 마련되어 있다. 상기 회로 기판(101)은 코어재(core material, 102)와, 상기 코어재(102)상에 패턴화된 회로 패턴층(103)과, 상기 회로 패턴층(103)을 보호하는 절연재층(104)을 포함한다. Referring to the drawings, the semiconductor package 100 is provided with a circuit board 101. The circuit board 101 includes a core material 102, a circuit pattern layer 103 patterned on the core material 102, and an insulating material layer 104 that protects the circuit pattern layer 103. ).

상기 코어재(102)는 고분자 수지에 글래스 파이버(glass fiber)와 같은 섬유질 소재가 혼합된 복합체인 FR-4나, BT와 같은 소재가 적용가능하다. 상기 회로 패 턴층(103)은 구리박(Cu foil)과 같은 도전성이 우수한 금속박을 코어재(102)의 일면에 부착시켜서, 포토 리소그래피 공정을 이용하여 패턴화시킬 수 있다. The core material 102 may be a material such as FR-4 or BT, which is a composite in which a fibrous material such as glass fiber is mixed with a polymer resin. The circuit pattern layer 103 may attach a metal foil having excellent conductivity such as copper foil to one surface of the core material 102, and may be patterned using a photolithography process.

상기 절연재층(104)은 상기 회로 패턴층(103)이 솔더 볼(solder ball)과 접속되는 영역인 솔더 볼 랜드(solder ball land)나, 와이어 본딩되는 영역을 제외하고, 구리박의 산화를 방지하기 위하여 형성되어 있다. 상기 절연재층(104)으로는 포토 솔더 레지스터(photo solder resistor)가 바람직하다. The insulating material layer 104 prevents oxidation of copper foil except for a solder ball land, which is a region where the circuit pattern layer 103 is connected to a solder ball, or a region where a wire is bonded. It is formed to The insulating material layer 104 is preferably a photo solder resistor.

상기 코어재(102)의 타면에는 접착제(106)에 의하여 반도체 칩(105)이 부착되어 있다. 상기 코어재(102)의 중앙 영역에는 장방향의 슬롯(slot, 107)이 형성되어 있으며, 상기 슬롯(107)을 통하여 상기 반도체 칩(105)과 회로 패턴층(103)은 전도성을 가지는 와이어(108)에 의하여 전기적으로 연결되어 있다. 상기 슬롯(107)에는 몰딩재(107)가 주입되어서, 와이어본딩된 부분을 보호하고 있다. The semiconductor chip 105 is attached to the other surface of the core material 102 by an adhesive 106. Longitudinal slots 107 are formed in the central region of the core material 102, and the semiconductor chip 105 and the circuit pattern layer 103 have conductive wires through the slots 107. 108 is electrically connected. A molding material 107 is injected into the slot 107 to protect the wire bonded portion.

상기 절연재층(104)에는 회로 패턴층(103)과 대응되는 영역에서의 두께 방향으로 관통하여 비아홀(109)이 형성되어 있으며, 상기 비아홀(109)을 통하여 솔더볼(110)이 개재되어서 상기 회로 패턴층(103)과 전기적으로 연결되어 있다.Via holes 109 are formed in the insulating material layer 104 by penetrating in the thickness direction in the region corresponding to the circuit pattern layer 103, and the solder balls 110 are interposed through the via holes 109 to form the circuit patterns. It is in electrical connection with layer 103.

이때, 상기 코어재(102)에는 일래스토머(elastomer)가 혼합되어 이루어진다. 상기 일래스토머를 혼합한 코어재(102)는 일래스토머의 함량을 조절하는 것에 의하여 특정 범위의 탄성 계수(modulus, M)와, 열팽창 계수(coefficient of thermal expansion, CTE)를 가질 수 있다. At this time, an elastomer is mixed with the core material 102. The core material 102 mixed with the elastomer may have a modulus (M) and a coefficient of thermal expansion (CTE) of a specific range by controlling the content of the elastomer.

즉, 상기 코어재(102)의 탄성 계수(M)는 하기 수학식 1을 만족하고 있다.That is, the elastic modulus M of the core material 102 satisfies the following expression (1).

<수학식 1>&Quot; (1) &quot;

10 Gpa < M < 17 Gpa10 Gpa <M <17 Gpa

상기 코어재(102)의 탄성 계수가 10 Gpa 이하가 되면, 회로 기판의 강성이 증가되고, 탄성 계수가 17 Gpa 이상이 되면, 다른 소재와의 온도 차이에 의한 굽힘이 문제가 된다. When the elastic modulus of the core material 102 is 10 Gpa or less, the rigidity of the circuit board is increased, and when the elastic modulus is 17 Gpa or more, bending due to temperature difference with other materials becomes a problem.

또한, 상기 코어재(102)의 열팽창 계수(CTE)는 하기 수학식 2를 만족하고 있다.In addition, the thermal expansion coefficient (CTE) of the core material 102 satisfies the following expression (2).

<수학식 2>&Quot; (2) &quot;

10 ppm < CTE < 14 ppm10 ppm <CTE <14 ppm

상기 코어재(102)의 열팽창 계수는 낮으면 낮을수록 좋으나, 소재의 특성상 10 ppm 이하로 제조하는 것은 한계가 있으며, 열팽창 계수가 14 ppm 이상이 되면, 강성 기판을 적용한 릴투릴 방식의 제조 공정시 유연성에 문제가 된다.The lower the thermal expansion coefficient of the core material 102, the better. However, the lower the thermal expansion coefficient of the core material 102, the lower the thermal expansion coefficient. Flexibility is a problem.

대안으로는, 상기 코어재(102)는 탄성 계수(M)와, 열팽창 계수(CTE)가 하기 수학식 3을 다같이 만족할 수 있다Alternatively, the core material 102 may satisfy both the modulus of elasticity (M) and the coefficient of thermal expansion (CTE) of Equation 3 below.

<수학식 3>&Quot; (3) &quot;

10 Gpa < M < 17 Gpa10 Gpa <M <17 Gpa

10 ppm < CTE < 14 ppm10 ppm <CTE <14 ppm

이때, 수학식 1 내지 수학식 3을 만족하는 상기 코어재(102)의 두께는 0.15 밀리미터 이하의 박형으로서, 릴투릴 방식에 적용가능한 FR4나, BT와 같은 강성 기판용 소재로 이루어지는 것이 바람직하다. At this time, the thickness of the core material 102 that satisfies Equation 1 to Equation 3 is 0.15 mm or less in thickness, preferably made of a rigid substrate material such as FR4 or BT applicable to the reel to reel method.

이하, 본 출원인의 실험에 따른 코어재의 물성에 따른 응력의 변화를 그래프 로 나타내면 도 2에 도시된 바와 같다.Hereinafter, the change in stress according to the physical properties of the core material according to the applicant's experiment is shown as a graph in FIG. 2.

이때, X 축은 상기 코어재의 열팽창 계수이고, Y 축은 상기 코어재의 응력을 나타낸 것으로서, 본 발명의 일 실시예에 따른 코어재에는 일래스토머가 혼합된 경우이고, 종래의 코어재에는 일래스토머가 혼합되지 않은 경우이다. 본 발명의 코어재의 경우, 일래스토머의 함량을 조절하여서 탄성 계수가 특정한 값을 가질때의 물성에 따른 응력 변화를 도시한 것이다. 한편, 코어재의 두께는 0.15 밀리미터로서, 보드 온 칩에 대하여 적용하였다. At this time, the X axis is the thermal expansion coefficient of the core material, the Y axis is the stress of the core material, when the elastomer is mixed in the core material according to an embodiment of the present invention, the elastomer is not mixed in the conventional core material If not. In the case of the core material of the present invention, it shows the change in stress according to the physical properties when the elastic modulus has a specific value by adjusting the content of the elastomer. On the other hand, the thickness of the core material was 0.15 millimeters, which was applied to the board on chip.

도면을 참조하면, A 라인은 본 발명의 코어재의 탄성 계수가 14 Gpa이고, B 라인은 본 발명의 코어재의 탄성 계수가 17 Gpa이고, C 라인은 본 발명의 코어재의 탄성 계수가 20 Gpa이고, D 라인은 본 발명의 코어재의 탄성 계수가 23 Gpa이고, E 라인은 본 발명의 코어재의 탄성 계수가 26 Gpa이고, F 라인은 본 발명의 코어재의 탄성 계수가 29 Gpa이다.Referring to the drawings, line A has an elastic modulus of 14 Gpa for the core material of the present invention, line B has an elastic modulus of 17 Gpa for the core material of the present invention, line C has an elastic modulus of 20 Gpa for the core material of the present invention, The line D has an elastic modulus of 23 Gpa for the core material of the present invention, the line E has an elastic modulus of 26 Gpa for the core material of the present invention, and the line F has an elastic modulus of 29 Gpa for the core material of the present invention.

통상적으로, 반도체 칩과 회로 패턴층을 전기적으로 연결하는 전도성의 와이어가 본딩 패드에서 위치 이탈하는 것을 방지하고, 반도체 칩, 몰딩재, 코어재, 본딩 패드가 적층되는 부분에서 몰딩재가 반도체 칩으로부터 떨어져 나가는 것을 방지하기 위해서는 응력을 줄여야 한다. 이때, 코어재의 응력의 수치 변화에 영향을 미치는 인자는 코어재의 탄성 계수(M)와, 열팽창 계수(CTE)이다. Typically, a conductive wire that electrically connects the semiconductor chip and the circuit pattern layer is prevented from being displaced from the bonding pad, and the molding material is separated from the semiconductor chip at a portion where the semiconductor chip, the molding material, the core material, and the bonding pad are stacked. The stress must be reduced to prevent exit. At this time, the factors influencing the numerical change of the stress of the core material are the elastic modulus M and the thermal expansion coefficient CTE of the core material.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 코어재의 탄성 계수가 29 Gpa, 26 Gpa, 23 Gpa, 20 Gpa, 17 Gpa, 14 Gpa으로 줄어들수록, 즉, F 라인으로부터 A 라인으로 갈수록, 동일한 열팽창 계수를 가지는 지점에서 코어재를 비 교하여 보면 탄성 계수가 줄어들수록 응력은 줄어드는 경향을 나타낸다. 또한, 동일한 탄성 계수를 가지는 코어재에 있어서, 열팽창 계수가 줄어들면 응력 역시 줄어듬을 알 수 있다. As shown in Figure 2, as the elastic modulus of the core material according to an embodiment of the present invention is reduced to 29 Gpa, 26 Gpa, 23 Gpa, 20 Gpa, 17 Gpa, 14 Gpa, that is, from F line to A line Increasingly, when the core material is compared at the point having the same coefficient of thermal expansion, the stress tends to decrease as the elastic modulus decreases. In addition, in the core material having the same elastic modulus, it can be seen that as the thermal expansion coefficient decreases, the stress also decreases.

한편, G 점은 종래의 일래스토머가 혼합되지 않은 코어재에 관한 것으로서, 탄성 계수가 25 Gpa이고, 열팽창 계수가 15.5 ppm으로 패널 방식으로 제조한 경우이다. 또한, H 점은 본원발명의 일 실시예에 따른 일래스토머가 혼합된 코어재에 관한 것으로서, 탄성 계수가 13 Gpa이고, 열팽창 계수가 13 ppm으로 제조한 경우이다. On the other hand, the point G relates to a core material to which conventional elastomers are not mixed, and is a case where the elastic modulus is 25 Gpa and the coefficient of thermal expansion is 15.5 ppm, which is manufactured by the panel method. In addition, the point H relates to a core material in which the elastomer is mixed according to one embodiment of the present invention, and has an elastic modulus of 13 Gpa and a thermal expansion coefficient of 13 ppm.

G 점과 H 점을 비교하여 보면, 종래의 G 점에서의 최대 응력은 67 Mpa인데 반하여, 본 발명의 일 실시예에 따른 H 점에서의 최대 응력은 58 Mpa로서, 응력이 13.4%정도 감소되는 것을 알 수 있다.Comparing the point G and the point H, while the maximum stress at the conventional point G is 67 Mpa, the maximum stress at the point H according to an embodiment of the present invention is 58 Mpa, the stress is reduced by about 13.4% It can be seen that.

이처럼, 코어재에 일래스토머를 혼합하는 것에 의하여 열팽창 계수를 낮추고, 탄성 계수를 낮추게 되면, 응력을 줄일 수가 있다. 이에 따라, 강성 기판을 이용한 릴투릴 방식의 제조 공정에 적용이 용이하다.In this way, when the elastomer is mixed with the core material to lower the thermal expansion coefficient and lower the elastic modulus, the stress can be reduced. Accordingly, it is easy to apply to a reel to reel manufacturing process using a rigid substrate.

도 3은 본 출원인의 실험에 따른 코어재를 이용하여 온도 싸이클(cycle)하에서의 반도체 패키지의 예상 수명을 도시한 것이다.FIG. 3 shows the expected lifetime of a semiconductor package under a temperature cycle using a core material according to the applicant's experiments.

이때, X 축은 코어재의 열팽창 계수이고, Y 축은 온도 싸이클를 도시한 것이다. 한편, 코어재의 두께는 0.15 밀리미터로서, 본드 온 칩에 대하여 적용하였다.At this time, the X axis represents the thermal expansion coefficient of the core material, and the Y axis represents the temperature cycle. On the other hand, the thickness of the core material was 0.15 millimeters, which was applied to the bond-on chip.

도면을 참조하면, A 라인은 본 발명의 코어재의 탄성 계수가 14 Gpa이고, B 라인은 본 발명의 코어재의 탄성 계수가 17 Gpa이고, C 라인은 본 발명의 코어재의 탄성 계수가 20 Gpa이고, D 라인은 본 발명의 코어재의 탄성 계수가 23 Gpa이고, E 라인은 본 발명의 코어재의 탄성 계수가 26 Gpa이고, F 라인은 본 발명의 코어재의 탄성 계수가 29 Gpa이다.Referring to the drawings, line A has an elastic modulus of 14 Gpa for the core material of the present invention, line B has an elastic modulus of 17 Gpa for the core material of the present invention, line C has an elastic modulus of 20 Gpa for the core material of the present invention, The line D has an elastic modulus of 23 Gpa for the core material of the present invention, the line E has an elastic modulus of 26 Gpa for the core material of the present invention, and the line F has an elastic modulus of 29 Gpa for the core material of the present invention.

도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 코어재의 탄성 계수가 29 Gpa, 26 Gpa, 23 Gpa, 20 Gpa, 17 Gpa, 14 Gpa으로 줄어들수록, 즉, F 라인으로부터 A 라인으로 갈수록, 동일한 열팽창 계수를 가지는 지점에서 코어재를 비교하여 보면, 탄성 계수가 줄어들수록 온도 싸이클은 증가함을 알 수 있다. 또한, 동일한 탄성 계수를 가지는 코어재에 있어서, 열팽창 계수가 줄어들면 온도 싸이클은 감소함을 알 수 있다.As shown in Figure 3, as the elastic modulus of the core material according to an embodiment of the present invention is reduced to 29 Gpa, 26 Gpa, 23 Gpa, 20 Gpa, 17 Gpa, 14 Gpa, that is, from F line to A line Increasingly, when comparing the core materials at the point having the same coefficient of thermal expansion, it can be seen that the temperature cycle increases as the elastic modulus decreases. In addition, in the core material having the same elastic modulus, it can be seen that the temperature cycle decreases when the thermal expansion coefficient decreases.

한편, G 점은 종래의 일래스토머가 혼합되지 않은 코어재에 관한 것으로서, 탄성 계수가 25 Gpa이고, 열팽창 계수가 15.5 ppm으로 패널 방식으로 제조한 경우이다. H 점은 본원발명의 일 실시예에 따른 일래스토머가 혼합된 코어재에 관한 것으로서, 탄성 계수가 13 Gpa이고, 열팽창 계수가 13 ppm으로 제조한 경우이다.On the other hand, the point G relates to a core material to which conventional elastomers are not mixed, and is a case where the elastic modulus is 25 Gpa and the coefficient of thermal expansion is 15.5 ppm, which is manufactured by the panel method. Point H relates to a core material in which an elastomer is mixed according to one embodiment of the present invention, and has an elastic modulus of 13 Gpa and a thermal expansion coefficient of 13 ppm.

G 점과 H 점을 비교하여 보면, 종래의 G 점에서의 온도 싸이클은 2030인데 반하여, 본 발명의 일 실시예에 따른 H 점에서의 온도 싸이클은 2090으로서, 온도 싸이클은 대략 3% 정도 증가하는 것을 알 수 있다.Comparing the point G and the point H, the temperature cycle at the conventional point G is 2030, whereas the temperature cycle at the point H according to an embodiment of the present invention is 2090, the temperature cycle is increased by about 3% It can be seen that.

한편, 본원발명의 코어재에 일래스토머를 혼합하는 것에 의하여 탄성 계수가 17 Gpa보다 작으면, 즉, A 내지 D 라인의 경우에는 열팽창 계수의 변화(10 ppm 내지 16 ppm)에 관계없이 패널 방식의 코어재보다 나은 신뢰성을 나타내는 것을 알 수 있다. On the other hand, if the modulus of elasticity is less than 17 Gpa by mixing the elastomer in the core material of the present invention, that is, in the case of the A to D lines, the panel method irrespective of the change of the thermal expansion coefficient (10 ppm to 16 ppm). It can be seen that it shows better reliability than the core material of.

이에 따라, 본원발명의 코어재에 일래스토머를 혼합시에, 탄성 계수와 열탄성 계수를 이 범위에서 변경하면 강성 기판을 이용한 릴투릴 방식의 공정에 유리하다.Accordingly, when the elastomer and the thermoelastic coefficient are changed in this range when the elastomer is mixed with the core material of the present invention, it is advantageous to the reel to reel type process using the rigid substrate.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

도 1은 본 발명의 일 실시예에 따른 강성 기판이 적용된 반도체 패키지를 도시한 단면도,1 is a cross-sectional view showing a semiconductor package to which a rigid substrate is applied according to an embodiment of the present invention;

도 2는 코어재의 물성에 따른 응력의 변화를 도시한 그래프,2 is a graph showing the change in stress according to the physical properties of the core material,

도 3은 코어재를 이용하여 온도 싸이클하에서의 반도체 패키지의 예상 수명을 도시한 그래프.3 is a graph showing the expected life of a semiconductor package under a temperature cycle using a core material.

<도면의 주요 부호에 대한 간단한 설명>BRIEF DESCRIPTION OF THE DRAWINGS FIG.

100...반도체 패키지 101...회로 기판Semiconductor Package 101 ... Circuit Board

102...코어재 103...회로 패턴층102 Core material 103 Circuit pattern layer

104...절연재층 105...반도체 칩104 ... insulation layer 105 ... semiconductor chip

106...접착제 107...몰딩재106. Adhesive 107 ... Molding material

108...와이어 109...비아홀108 ... Wire 109 ... Viahall

110...솔더볼110 Solder Balls

Claims (10)

일래스토머가 혼합된 고분자 수지와, 글래스 파이버의 복합체로 된 코어재;A core material made of a composite of an elastomer mixed with a polymer resin and a glass fiber; 상기 코어재상에 패턴화된 회로 패턴층; 및A circuit pattern layer patterned on the core material; And 상기 회로 패턴층을 보호하는 절연재층;을 포함하되,Including; insulating material layer for protecting the circuit pattern layer, 상기 코어재의 탄성 계수(M)는 하기 수학식 1을 만족하는 반도체 패키지용 회로 기판.The elastic modulus (M) of the core material satisfies the following formula (1). <수학식 1>&Quot; (1) &quot; 10 Gpa < M < 17 Gpa10 Gpa <M <17 Gpa 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 코어재의 열팽창 계수(CTE)는 수학식 2를 더 만족하는 것을 특징으로 하는 반도체 패키지용 회로 기판.The thermal expansion coefficient (CTE) of the core material further satisfies Equation 2. <수학식 2>&Quot; (2) &quot; 10 ppm < CTE < 14 ppm10 ppm <CTE <14 ppm 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, <수학식 3>&Quot; (3) &quot; 10 Gpa < M < 17 Gpa10 Gpa <M <17 Gpa 10 ppm < CTE < 14 ppm10 ppm <CTE <14 ppm 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 코어재의 두께는 0.15 밀리미터 이하인 것을 특징으로 하는 반도체 패키지용 회로 기판.The thickness of the core material is 0.15 millimeters or less, the circuit board for a semiconductor package. 삭제delete 일래스토머가 혼합된 고분자 수지와 글래스 파이버의 복합체로 된 코어재와, 상기 코어재상에 패턴화된 회로 패턴층과, 상기 회로 패턴층을 보호하는 절연재층을 구비한 회로 기판;A circuit board comprising a core material made of a composite of an elastomer mixed with a glass fiber and a glass fiber, a circuit pattern layer patterned on the core material, and an insulating material layer protecting the circuit pattern layer; 상기 회로 패턴층과 전기적으로 연결된 반도체 칩; 및 A semiconductor chip electrically connected to the circuit pattern layer; And 상기 반도체 칩을 보호하는 몰딩재;를 포함하되,Including; molding material for protecting the semiconductor chip; 상기 코어재는 릴투릴형이고,The core material is a reel to reel type, 상기 코어재의 탄성 계수와 열팽창 계수는 상기 일래스토머의 함량을 조절하여 형성되며,Elastic modulus and thermal expansion coefficient of the core material is formed by adjusting the content of the elastomer, 상기 코어재의 탄성 계수(M)는 하기 수학식 4를 만족하는 반도체 패키지.The elastic modulus (M) of the core material satisfies the following equation (4). <수학식 4>&Quot; (4) &quot; 10 Gpa < M < 17 Gpa10 Gpa <M <17 Gpa 삭제delete 제 7 항에 있어서,The method of claim 7, wherein 상기 코어재의 열팽창 계수(CTE)는 수학식 5를 더 만족하는 것을 특징으로 하는 반도체 패키지.The thermal expansion coefficient (CTE) of the core material is a semiconductor package, characterized in that further satisfying the equation (5). <수학식 5>&Quot; (5) &quot; 10 ppm < CTE < 14 ppm10 ppm <CTE <14 ppm 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제 7 항에 있어서,The method of claim 7, wherein 상기 코어재의 탄성 계수(M)와, 열팽창 계수(CTE)는 수학식 6을 다같이 만족하는 것을 특징으로 하는 반도체 패키지.The elastic modulus (M) and the thermal expansion coefficient (CTE) of the core material satisfies Equation 6 together. <수학식 6>&Quot; (6) &quot; 10 Gpa < M < 17 Gpa10 Gpa <M <17 Gpa
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