KR101357271B1 - 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판 및 기판을 패터닝하기 위한 방법 - Google Patents

반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판 및 기판을 패터닝하기 위한 방법 Download PDF

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Abstract

본 발명은 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판에 관한 것으로, 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판은 상면; 및 각각은 상기 상면으로부터 하향으로 압입(indent)되고, n개의 결정면에 의해 정의되며, 상기 n은 3 이상의 정수이고, 상기 결정면들의 각각은 상기 상면과 접하는 상측 가장자리를 갖고, 상기 반도체 재료를 에피택셜 성장시키도록 적용되는 복수의 이격된 오목부;로 구성되며, 오목부들 중 하나의 상측 가장자리들 중 하나부터 오목부들 중 인접하는 하나의 상측 가장자리들 중 인접하는 하나까지의 최대 거리는 500nm 이하이다.

Description

반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판 및 기판을 패터닝하기 위한 방법{PATTERNED SUBSTRATE FOR EPITAXIALLY GROWING SEMICONDUCTOR MATERIAL, AND METHOD FOR PATTERNING A SUBSTRATE}
본 발명은 기판 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판 및 기판을 패터닝하기 위한 방법에 관한 것이다.
반도체 재료를 에피택셜 성장시키기 위한 종래의 기판은, 단결정 잉곳(single-crystal ingot)으로부터 슬라이스들을 절단한 후 절단된 슬라이스들을 연마하고 화학 세정함으로써 얻어진다. 이렇게 얻어진 기판에는 잔여 응력 또는 결함이 불가피하게 발생한다. 따라서, 이러한 기판 상에 에피택셜 층 구조가 에피택셜 성장되면, 기판의 결함이 에피택셜 층 구조로 진행되어 에피택셜 층 구조의 품질에 역효과를 초래하고, 따라서 이로부터 제조되는 반도체 장치의 동작 성능을 열화시킨다.
도 1을 참조하면, 전술한 문제를 해결하기 위해서는, 반도체 재료를 에피택셜 성장시키기 위한 종래의 기판(1)의 상면(11)을 패터닝하여 기판이 절단 및 연마된 후 상면(11)으로부터 하향으로 압입된 복수의 오목부(12)를 종래의 기판(1)에 더 형성하는 것이 일반적이다. 이렇게 형성된 오목부들(12)은 서로 이격되며 주기적으로 배치된다. 에피택셜 층 구조가 종래의 기판(1)의 상면(11) 상에 형성되면, 핵형성(nucleation), 그레인 성장 및 융합(coalescene)이 발생하는 경향이 있는 상면(11)의 면적은 오목부(12)가 존재함으로 인해 감소된다. 따라서, 에피택셜 품질이 개선된 에피택셜 층 구조를 얻도록 기판(1)으로부터 에피택셜 층 구조로 결함이 진행될 가능성이 낮아진다.
그러나, 종래의 기판(1)의 상면(11) 상에는 여전히 핵형성, 그레인 성장 및 융합이 어느 정도 발생하므로, 에피택셜 층 구조로 결함이 진행되는 것을 피할 수 없으며, 종래의 기판 상에 형성되는 에피택셜 층 구조의 결정 품질을 향상시키도록 종래의 기판(1)을 더 개선할 필요가 있다.
따라서, 본 발명의 목적은, 전술한 종래 기술의 단점들을 완화할 수 있는, 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판 및 기판을 패터닝하기 위한 방법을 제공하는 것이다.
상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판은, 상면; 및 각각은 상기 상면(91)으로부터 하향으로 압입(indent)되고, n개의 결정면에 의해 정의되며, 상기 n은 3 이상의 정수이고, 상기 결정면들의 각각은 상기 상면과 접하는 상측 가장자리를 갖고, 상기 반도체 재료를 에피택셜 성장시키도록 적용되는 복수의 이격된 오목부;로 구성되며, 상기 오목부들 중 하나의 상측 가장자리들 중 하나부터 상기 오목부들 중 인접하는 하나의 상측 가장자리들 중 인접하는 하나까지의 최대 거리는 500nm 이하인 것을 특징으로 한다.
본 발명에 따른 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판에 있어서, 상기 패터닝된 기판은 육방 결정계를 갖고, 상기 n은 3인 것을 특징으로 한다.
본 발명에 따른 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판에 있어서, 상기 오목부들의 각각은 하단을 갖고, 상기 하단부터 상기 상면까지의 깊이는 0.3㎛ 내지 3㎛인 것을 특징으로 한다.
본 발명에 따른 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판에 있어서, 상기 상면은 결정면 (0001)이고, 상기 결정면들의 각각은 결정면들 {
Figure 112011092161207-pat00001
}의 그룹 중 하나이고, 상기 상면과 상기 결정면들의 각각은 119°내지 156°범위의 각도를 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판에 있어서, 상기 상측 가장자리들의 각각은 실질적으로 동일하고 120°의 각도를 형성하는 두 개의 측면으로 이루어지고, 상기 두 개의 측면의 각각은 1㎛ 내지 5㎛ 범위의 길이를 갖는 것을 특징으로 한다.
상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 반도체 재료를 에피택셜 성장시키도록 적용된 기판을 패터닝하는 방법은, 단결정 구조인 기판 위에 피복층을 형성하는 단계(a)-상기 피복층은 상기 기판을 부분적으로 노출시키는 복수의 스루홀과 함께 형성됨-; 상기 피복층과 상기 기판을 습식 에칭하여 복수의 캐비티를 형성하는 단계(b)-상기 복수의 캐비티의 각각은 상기 기판의 상면으로부터 압입되고, 상기 상면으로부터 연장되는 적어도 세 개의 경사면을 갖고, 상기 피복층은 상기 기판)의 에칭 속도보다 느린 에칭 속도를 가짐-; 상기 피복층을 제거하는 단계(c); 및 상기 복수의 캐비티를 복수의 오목부로 형성하여 패터닝된 기판(9)을 얻도록 상기 기판의 경사면과 상면을 습식 에칭하는 단계(d)-상기 복수의 오목부의 각각은 n개의 결정면에 의해 정의되고, 상기 n은 3 이상의 정수임-;를 포함하여 이루어지는 것을 특징으로 한다.
반도체 재료를 에피택셜 성장시키도록 적용된 기판을 패터닝하는 방법에 있어서, 상기 결정면들의 각각은 상기 패터닝된 기판의 상면과 접하는 상측 가장자리를 갖고, 상기 (d)단계에서는, 상기 오목부들) 중 하나의 상측 가장자리들 중 하나부터 상기 오목부들 중 인접하는 하나의 상측 가장자리들 중 인접하는 하나까지의 최대 거리가 500nm 이하로 될 때까지 상기 습식 에칭을 실시하는 것을 특징으로 한다.
반도체 재료를 에피택셜 성장시키도록 적용된 기판을 패터닝하는 방법에 있어서, 상기 패터닝된 기판은 육방 결정계를 갖고, 상기 기판의 상면은 결정면 (0001)을 갖는 것을 특징으로 한다.
반도체 재료를 에피택셜 성장시키도록 적용된 기판을 패터닝하는 방법에 있어서, 상기 피복층의 스루홀들의 각각은, 최대 폭이 1㎛ 내지 5㎛인 다각형 단면을 갖고, 상기 피복층의 스루홀들 중 인접하는 두 개의 스루홀의 중심 축들 사이의 거리는 1㎛ 내지 5㎛인 것을 특징으로 한다.
본 발명은 기판의 상면 상에 발생하는 핵형성, 그레인 성장 및 융합의 빈도를 낮추므로 에피택셜 층 구조로 결함이 진행되는 것을 방지하여 에피택셜 층 구조의 결정 품질 향상의 효과가 있다.
도 1은 반도체 재료를 에피택셜 성장시키기 위한 종래의 기판의 부분 사시도이다.
도 2는 본 발명에 따른 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판의 바람직한 실시예의 부분 사시도이다.
도 3은 반도체 재료를 에피택셜 성장시키기 위한 기판의 바람직한 실시예의 주사형 전자 현미경 사진이다.
도 4는 본 발명에 따른 반도체 재료를 에피택셜 성장시키기 위한 기판을 패터닝하기 위한 방법의 바람직한 실시예의 흐름도이다.
도 5는 도 4에 도시한 본 발명의 방법의 바람직한 실시예의 기판 상에 피복층을 형성하는 단계를 도시하는 부분 사시도이다.
도 6과 도 7은 도 4에 도시한 본 발명의 방법의 바람직한 실시예의 피복층과 기판을 습식 에칭하는 단계를 도시하는 부분 사시도이다.
도 8은 도 4에 도시한 본 발명의 방법의 바람직한 실시예의 피복층을 제거하는 단계를 도시하는 부분 사시도이다.
도 9는 도 4에 도시한 본 발명의 방법의 바람직한 실시예의 기판의 캐비티와 상면을 습식 에칭하는 단계를 도시하는 부분 사시도이다.
도 10은 X-레이 회절 기술을 이용하여 본 발명에 따른 반도체 재료를 에피택셜 성장시키기 위한 기판의 바람직한 실시예의 검출된 품질 데이터를 도시하는 X-레이 회절 그래프이다.
도 11은 반도체 재료를 에피택셜 성장시키기 위한 종래의 기판을 이용하여 제조된 고체 조명 장치의 칸델라 프로파일을 도시하는 칸델라 도이다.
도 12는 본 발명에 따른 반도체 재료를 에피택셜 성장시키기 위한 기판의 바람직한 실시예를 이용하여 제조된 고체 조명 장치의 칸델라 프로파일을 도시하는 칸델라 도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 더욱 상세히 설명한다.
도 2와 도 3을 참조하면, 본 발명의 기판(9)의 바람직한 실시예는 반도체 재료를 에피택셜 성장시키도록 적용된다. 기판(9)은, 사파이어 기판이며, 상면(91) 및 이격된 복수의 오목부(93)를 포함한다. 복수의 오목부(93)의 각각은 상면(91)으로부터 하향으로 압입되고, n개의 결정면(92)에 의해 정의되며, 여기서 n은 3 이상의 정수이다. 결정면들(92)의 각각은, 상면(91)과 접하는 상측 가장자리(922)를 갖고, 반도체 재료를 에피택셜 성장시키도록 적용된다. 오목부들(93) 중 하나의 상측 가장자리들(922) 중 하나로부터 오목부들(93) 중 인접하는 하나의 상측 가장자리들(922) 중 하나까지의 최대 거리는 500nm 이하이며, 오목부들(93) 중 인접하는 하나의 상측 가장자리들(922) 중에서, 오목부들(93) 중 인접하는 하나의 상측 가장자리들(922) 중 인접하는 하나는 오목부들(93) 중 하나의 상측 가장자리들(922) 중 하나에 가장 가깝다.
더욱 구체적으로, 본 실시예에서, 기판(9)은 육방 결정계(hexagonal crystal system)를 갖고, n은 3이며, 이에 따라 오목부들(93)의 각각은 세 개의 결정면(92)으로 이루어진다. 오목부들(93)의 각각은 하면(920)을 갖고, 하면(920)부터 상면(91)까지의 깊이는 0.3㎛ 내지 3㎛ 범위에 있다. 상면(91)은 결정면 (0001)이다. 결정면들(92)의 각각은 결정면들 {
Figure 112011092161207-pat00002
}의 그룹 중 하나이다. 상면(91) 및 결정면들(92)의 각각은 119°내지 156°범위의 각도를 형성한다. 결정면들 {
Figure 112011092161207-pat00003
}}의 그룹은
Figure 112011092161207-pat00004
이며, 여기서
Figure 112011092161207-pat00005
는 2 내지 5 범위의 정수이다. 상측 가장자리들(922)의 각각은, 실질적으로 동일하며 120°의 각도를 형성하는 두 개의 측면(9220)으로 이루어진다. 두 개의 측면(9220)의 각각은 1㎛ 내지 5㎛ 범위의 길이를 갖는다.
전술한 구조를 이용하는 경우, 반도체 재료를 에피택셜 성장시키기 위한 기판(9)을 사용하면, 핵형성을 위해 이용가능한 상면(91)의 표면적은 실질적으로 0이다. 핵형성 후 그레인 성장 및 융합이 세 개의 결정면(92)으로부터 계속되며, 이에 따라 결함이 기판(9) 상에서 성장하고 있는 에피택셜 층 구조로 진행될 가능성을 저감시키고 에피택셜 품질이 개선된 에피택셜 층 구조를 얻게 된다. 따라서, 기판(9)으로부터 제조되는 반도체 장치의 동작 성능을 향상시킬 수 있다.
도 4를 참조하면, 본 발명에 따른 반도체 재료를 에피택셜 성장시키도록 적용된 기판을 패터닝하는 방법은 이하의 네 개의 단계(21 내지 24)를 순서대로 포함한다.
구체적으로, 도 4와 도 5를 참조하면, (a) 단계(21)에서, 피복층(7)은 단결정 구조이며 단결정 잉곳으로부터 슬라이스들을 절단한 후 절단된 슬라이스들을 연마하고 화학적 세정을 행함으로써 얻어지는 기판(31) 위에 형성된다. 피복층(7)은 기판(31)을 부분적으로 노출시키는 복수의 스루홀(71)과 함께 형성된다.
더욱 구체적으로, (a) 단계(21)에서, 실리콘 이산화물(SiO2)층은, 기판(31)의 표면 상의 오염층을 제거하는 표준 세정 과정으로 처리된 기판(31) 상에 형성된다. 이어서, 피복층(7)을 형성하도록 황색 광 포토리소그래피(photolithography) 기술을 이용하여 SiO2 층을 패터닝하여 복수의 스루홀(71)을 형성한다. 스루홀들(71)의 각각은, 최대 폭의 범위가 1㎛ 내지 5㎛인 다각형 단면을 갖는다. 피복층(7)의 스루홀들(71) 중 인접하는 두 개의 스루홀의 중심 축들 사이의 거리는 1㎛ 내지 5㎛ 범위에 있는 것이 바람직하다.
도 4와 도 6을 도 7과 함께 참조하면, (b) 단계(22)에서, 피복층(7)과 기판(31)을 습식 에칭하여, 복수의 캐비티(94)를 형성하며, 복수의 캐비티(94)의 각각은 기판(31)의 상면(32)으로부터 압입되고, 상면(32)으로부터 연장되는 적어도 세 개의 경사면(942)을 갖는다. 피복층(7)은 마스크로서의 기능을 하며, 기판(31)의 에칭 속도보다 느린 에칭 속도를 갖는다. 기판(31)은 육방 결정계를 갖고, 상면(32)은 결정면 (0001)을 갖는다.
더욱 구체적으로, (b) 단계(22)에서는, 10분 내지 20분 동안 260℃에서 98부피％의 황산 100㎖와 85부피％의 인산 50㎖를 혼합함으로써 형성된 식각액(etchant)을 사용하여 기판(31)을 에칭한다. 도 7에 도시한 바와 같이, 스루홀들(71)의 각각의 하면에서의 피복층(7)과 기판(31) 사이의 접합면(941)을 측면으로 그리고 하향으로 에칭하여 결정 구조의 결정면에 평행한 세 개의 경사면(942)을 형성하게 된다. 캐비티들(94)의 각각의 깊이는, 에칭 공정이 완료된 후 기판(31)의 상면(32)에 대하여 0.3㎛ 내지 3㎛이다.
도 4와 도 8을 참조하면, (c) 단계(23)에서는, 불산(hydrofluoric acid)에 의해 피복층(7)을 제거하여 기판(31)의 상면(32)을 노출시킨다.
도 4와 도 9를 참조하면, (d) 단계(24)에서는, 캐비티들(94)을 복수의 오목부(93)로 형성하여 상면(91)을 갖는 패터닝된 기판(9)을 얻도록 기판(31)의 캐비티들(94)의 경사면들(942) 및 상면(32)을 습식 에칭한다. 오목부들(93)의 각각은 n개의 결정면(92)에 의해 정의되며, n은 3 이상의 정수이다. 본 실시예에서, n은 3이다. 결정면들(92)의 각각은 패터닝된 기판(9)의 상면(91)과 접하는 상측 가장자리(922)를 갖는다.
더욱 구체적으로, (d) 단계(24)에서는, 10분 내지 20분 동안 260℃에서 98부피％의 황산 100㎖와 85부피％의 인산 50㎖를 혼합함으로써 형성된 식각액을 사용하여 기판(31)을 다시 에칭한다. 식각액은 캐비티들(94)의 각각의 세 개의 경사면(942)과 접합면(941)을 따라, 패터닝된 기판(9)의 상면(91)으로부터 하향으로 흘러, 에칭된 경사면(942)에 평행한 방향으로 연장되는 세 개의 경사면(92)을 형성하고, 이에 따라 도 9에 도시한 바와 같이 등변 삼각형인 개구부를 각각 갖는 오목부들(93)을 형성하게 된다. 다음으로, 오목부들(93)의 각각의 개구부는 연속 에칭되고 확대되어 육각형 개구부를 형성하고, 이에 따라 도 2에 도시한 바와 같이 패터닝된 기판(9)을 얻게 된다. 또한, 오목부들(93) 중 하나의 상측 가장자리들(922) 중 하나부터 오목부들(93) 중 인접하는 하나의 상측 가장자리들(922) 중 인접하는 하나까지의 최대 거리가 500nm 이하로 될 때까지 습식 에칭 공정을 실시한다.
종래의 기판과 본 발명의 기판(9)의 품질을 비교하기 위해, 동일한 에피택셜 조건 하에서 도 1에 도시한 바와 같은 종래의 기판(1) 및 본 발명의 패터닝된 기판(9) 상에 GaN 에피택셜 층 구조를 각각 에피택셜 성장시켰으며, X-레이 회절 기술을 이용하여 검사하였다. 그 결과가 도 10에 도시되어 있다. 본 발명의 패터닝된 기판(9)을 이용하여 형성된 에피택셜 층 구조는, 종래의 기판(1)을 이용하여 형성된 에피택셜 층 구조의 arcsec, 즉, 436arcsec보다 훨씬 작은 274arcsec의 비대칭 반치전폭(asymmetrical full width at half maximum)을 갖는다는 점을 알 수 있다. 이는, 본 발명의 패터닝된 기판(9)을 이용하여 형성된 GaN 에피택셜 층 구조가 종래의 기판(1)을 이용하여 형성된 GaN 에피택셜 층 구조에 비해 결함을 덜 갖고 더욱 양호한 결정 품질을 갖는다는 것을 증명하는 것이다.
도 11과 도 12는, Trace-Pro 광학 시뮬레이션 소프트웨어에 의해 얻은, 종래의 기판(1)과 본 발명의 패터닝된 기판(9)을 각각 이용하여 제조된 고체 조명 장치의 칸델라 플롯을 도시한다. 도 11과 도 12로부터, 본 발명의 패터닝된 기판(9)을 이용하여 제조된 고체 조명 장치의 최대 칸델라가, 종래의 기판(1)을 이용하여 제조된 고체 조명 장치의 스테라디안(steradian) 당 밀리와트, 즉, 3.75mW/sr보다 큰 스테라디안당 4.75 밀리와트(즉, 4.75 mW/sr)라는 점을 알 수 있다. 이는, 패터닝된 기판(9)을 이용하여 제조된 고체 조명 장치의 동작 성능이 종래의 기판(1)을 이용하여 제조된 고체 조명 장치보다 뛰어나다는 것을 의미한다.
고체 조명 장치 외에도, 본 발명의 패터닝된 기판(9)은 태양 전지, 고전자 이동도 트랜지스터 등을 제조하는 데에도 적용될 수 있다는 점에 주목한다. 또한, 본 발명의 바람직한 실시예의 기판을 사파이어 기판으로서 설명하고 있지만, 간단하게 피복층(7)의 캐비티들(71)의 구성과 위치의 배열을 계산 및 제어하고 제1 및 제2 습식 에칭 공정을 수행하기 위한 조건들을 수정함으로써 다른 결정 구조를 갖는 기판을 사용하여 본 발명의 바람직한 실시예의 기판의 효과와 동일한 효과를 얻을 수 있다.
요약하자면, 종래의 기판(1)과 비교할 때, 본 발명의 패터닝된 기판(9)의 상면(91)의 핵형성을 위한 표면적은 거의 0이다. 본 발명의 패터닝된 기판(9)을 사용하여 에피택셜 층 구조를 에피택셜 성장시키는 경우, 에피택셜 층 구조의 핵형성 및 그레인 성장이 결정면(92) 상에서 실시되고, 이에 따라, 결함들이 기판(91)의 상면(91)으로부터 에피택셜 층 구조로 진행되지 않는다. 따라서, 에피택셜 층 구조의 결함들이 감소되고, 결정 품질이 개선된다. 도 11과 도 12의 칸델라 프로파일로부터, 본 발명의 패터닝된 기판(9)을 이용하여 제조된 고체 조명 장치의 동작 성능이 향상되었음을 확인할 수 있다. 또한, 제1 습식 에칭 공정에 의해 형성되는 캐비티들(94)의 형성 위치를 피복층(7)의 스루홀들(71)에 의해 정밀하게 제어하는 제1 및 제2 습식 에칭 공정에 의해 본 발명의 목적을 달성할 수 있고, 제2 습식 에칭 공정의 에칭 시간을 제어하여 결정면들(92)에 의해 정의되는 오목부들(93)로 캐비티들(94)을 에칭하고, 이에 따라 본 발명의 패터닝된 기판(9)을 형성하게 된다.
이상에서 설명한 본 발명에 따른 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판 및 기판을 패터닝하기 위한 방법은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양하게 변경하여 실시할 수 있는 범위까지 그 기술적 정신이 있다.
9: 기판 91: 상면
92: 결정면 93: 오목부

Claims (9)

  1. 상면(91); 및
    각각은 상기 상면(91)으로부터 하향으로 압입(indent)되고, n개의 결정면(92)에 의해 정의되며, 상기 n은 3 이상의 정수이고, 상기 결정면들(92)의 각각은 상기 상면(91)과 접하는 상측 가장자리(922)를 갖고, 반도체 재료를 에피택셜 성장시키도록 적용되는 복수의 이격된 오목부(93);로 구성되며,
    상기 오목부들(93) 중 하나의 상측 가장자리들(922) 중 하나부터 상기 오목부들(93) 중 인접하는 하나의 상측 가장자리들(922) 중 인접하는 하나까지의 최대 거리는 500nm 이하인 패터닝된 기판이며;
    상기 패터닝된 기판은 육방 결정계를 갖고;
    상기 상측 가장자리들(922)의 각각은 실질적으로 동일하고 120°의 각도를 형성하는 두 개의 측면(9220)으로 이루어지는 것을 특징으로 하는 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판.
  2. 제1항에 있어서,
    상기 n은 3이고;
    상기 상면은 결정면 (0001)이고, 상기 결정면들(92)의 각각은 결정면들 {
    Figure 112013086733195-pat00019
    }의 그룹 중 하나이고, 상기 상면(91)과 상기 결정면들(92)의 각각은 119°내지 156°범위의 각도를 형성하는 것을 특징으로 하는 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판.
  3. 제1항에 있어서,
    상기 오목부들(93)의 각각은 하단(920)을 갖고, 상기 하단(920)부터 상기 상면(91)까지의 깊이는 0.3㎛ 내지 3㎛인 것을 특징으로 하는 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판.
  4. 삭제
  5. 제1항에 있어서,
    상기 두 개의 측면(9220)의 각각은 1㎛ 내지 5㎛ 범위의 길이를 갖는 것을 특징으로 하는 반도체 재료를 에피택셜 성장시키기 위한 패터닝된 기판.
  6. 단결정 구조인 기판(31) 위에 피복층(7)을 형성하는 단계(a)(21)-상기 피복층(7)은 상기 기판(31)을 부분적으로 노출시키는 복수의 스루홀(71)과 함께 형성됨-;
    상기 피복층(7)과 상기 기판(31)을 습식 에칭하여 복수의 캐비티(94)를 형성하는 단계(b)(22)-상기 복수의 캐비티의 각각은 상기 기판(31)의 상면(32)으로부터 압입되고, 상기 상면(32)으로부터 연장되는 적어도 세 개의 경사면(942)을 갖고, 상기 피복층(7)은 상기 기판(31)의 에칭 속도보다 느린 에칭 속도를 가짐-;
    상기 피복층(7)을 제거하는 단계(c)(23); 및
    상기 복수의 캐비티(94)를 복수의 오목부(93)로 형성하여 패터닝된 기판(9)을 얻도록 상기 기판(31)의 경사면(942)과 상면(32)을 습식 에칭하는 단계(d)(24)-상기 복수의 오목부(93)의 각각은 n개의 결정면(92)에 의해 정의되고, 상기 n은 3 이상의 정수임-;
    를 포함하여 이루어지는 반도체 재료를 에피택셜 성장시키도록 적용된 기판을 패터닝하는 방법에 있어서,
    상기 패터닝된 기판은 육방 결정계를 갖고;
    상기 결정면들(92)의 각각은 상기 패터닝된 기판의 상면(91)과 접하는 상측 가장자리(922)를 갖고;
    상기 (d) 단계(24)에서는, 상기 오목부들(93) 중 하나의 상측 가장자리들(922) 중 하나부터 상기 오목부들(93) 중 인접하는 하나의 상측 가장자리들(922) 중 인접하는 하나까지의 최대 거리가 500nm 이하로 될 때까지 상기 습식 에칭을 실시하며;
    상기 상측 가장자리들(922)의 각각은 실질적으로 동일하고 120°의 각도를 형성하는 두 개의 측면(9220)으로 이루어지는 것을 특징으로 하는 반도체 재료를 에피택셜 성장시키도록 적용된 기판을 패터닝하는 방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 기판의 상면(91)은 결정면 (0001)을 갖는 것을 특징으로 하는 반도체 재료를 에피택셜 성장시키도록 적용된 기판을 패터닝하는 방법.
  9. 제6항에 있어서,
    상기 피복층(7)의 스루홀들(71)의 각각은, 최대 폭이 1㎛ 내지 5㎛인 다각형 단면을 갖고, 상기 피복층(7)의 스루홀들(71) 중 인접하는 두 개의 스루홀의 중심 축들 사이의 거리는 1㎛ 내지 5㎛인 것을 특징으로 하는 반도체 재료를 에피택셜 성장시키도록 적용된 기판을 패터닝하는 방법.
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