KR101352814B1 - Multi chip stacked package - Google Patents

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Abstract

본 발명은 멀티 칩 스택 패키지(multi chip stacked package)에 관한 것으로, 와이어 본딩으로 인한 불량 발생과, 반도체 칩의 적층으로 인한 패키지의 크기 증가를 최소화하기 위한 것이다. 본 발명에 따르면, 제1 칩과 제2 칩은 각각 상부면에 복수의 제1 및 제2 칩 패드가 형성되어 있고, 제1 칩과 제2 칩은 서로 인접하게 배치된다. 양면 접착 부재는 절연성을 가지며, 제1 및 제2 칩의 경계 부분을 포함하여 제1 및 제2 칩 위에 부착된다. 복수의 제1 리드는 복수의 제1 칩 패드 위에 전기적으로 접합되어 제1 칩 밖으로 뻗어 있다. 복수의 제2 리드는 복수의 제2 칩 패드 위에 전기적으로 접합되어 제2 칩 밖으로 뻗어 있다. 복수의 제3 리드는 양면 접착 부재 위에 부착되어 제1 및 제2 칩 밖으로 각각 뻗어 있다. 그리고 제3 칩은 양면 접착 부재 위의 복수의 제3 리드에 플립 칩 본딩되는 복수의 제3 칩 패드가 형성되어 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi chip stacked package, and to minimize the occurrence of defects due to wire bonding and the increase in size of the package due to stacking of semiconductor chips. According to the present invention, each of the first chip and the second chip has a plurality of first and second chip pads formed on an upper surface thereof, and the first chip and the second chip are disposed adjacent to each other. The double-sided adhesive member is insulative and is attached over the first and second chips, including the boundary portions of the first and second chips. The plurality of first leads are electrically bonded onto the plurality of first chip pads and extend out of the first chip. The plurality of second leads are electrically bonded onto the plurality of second chip pads and extend out of the second chip. The plurality of third leads are attached onto the double-sided adhesive member and extend out of the first and second chips, respectively. The third chip has a plurality of third chip pads that are flip chip bonded to the plurality of third leads on the double-sided adhesive member.

Description

멀티 칩 스택 패키지{Multi chip stacked package}Multi chip stacked package

본 발명은 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 패키지 내에 복수의 반도체 칩이 적층된 멀티 칩 스택 패키지(multi chip stack package)에 관한 것이다.The present invention relates to a semiconductor chip package, and more particularly, to a multi chip stack package in which a plurality of semiconductor chips are stacked in a package.

오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 있으며, 더욱 높은 신뢰성을 갖는 전자 제품을 저렴하게 제조하는 것을 목표로 하고 있다. 또한 이와 같은 목표를 뒷받침하기 위해서 반도체 웨이퍼에 가공된 반도체 칩을 외부 환경으로부터 보호하고 회로 부품과 기판을 전기적으로 연결시켜 주는 패키징의 기술도 점점 발전하고 있다.Today, the trend of the electronics industry is becoming lighter, smaller, faster, more versatile, and higher in performance, and aims to manufacture electronic products with higher reliability at a lower cost. In order to support this goal, the packaging technology that protects the semiconductor chip processed in the semiconductor wafer from the external environment and electrically connects the circuit components and the substrate is also being developed.

이에 따른 반도체 칩 패키지는 그 단자 구조와 형태에서 따라 패키지 내에 하나의 반도체 칩을 실장하는 구조에서, 반도체 칩을 수평 또는 수직적으로 실장한 멀티 칩 구조로 발전하고 있다. 이러한 구조의 반도체 칩 패키지를 멀티 칩 패키지(multi chip package)라고 한다. 한편 제조된 반도체 칩 패키지를 3차원으로 적층한 구조의 멀티 스택 패키지(multi stacked package)도 소개되고 있다.Accordingly, the semiconductor chip package has evolved into a multi-chip structure in which one semiconductor chip is mounted in the package according to its terminal structure and shape, in which the semiconductor chip is mounted horizontally or vertically. Such a semiconductor chip package is called a multi chip package. Meanwhile, a multi stacked package having a structure in which a manufactured semiconductor chip package is stacked in three dimensions is also introduced.

특히 멀티 칩 패키지 중에서, 반도체 칩 위에 반도체 칩이 3차원으로 적층된 구조의 멀티 칩 스택 패키지(multi chip stack package)는 리드 프레임의 다이 패드에 복수의 반도체 칩이 수직으로 적층되고, 적층된 반도체 칩은 리드 프레임의 리드와 본딩 와이어에 의해 전기적으로 연결된다. 이때 패키지 내에 적층되는 반도체 칩은 동일한 반도체 칩일 수도 있지만, 통상 이종의 반도체 칩을 적층한다. 예컨대, 전계 효과 트랜지스터(filed effect transistor; FET)와, 파워 제어용 집적회로 칩이 함께 내장될 수 있다.In particular, among the multi-chip packages, a multi chip stack package having a structure in which semiconductor chips are stacked three-dimensionally on a semiconductor chip is a plurality of semiconductor chips vertically stacked on a die pad of a lead frame, and the stacked semiconductor chips. Is electrically connected by the leads of the lead frame and the bonding wires. In this case, the semiconductor chips stacked in the package may be the same semiconductor chip, but usually, different types of semiconductor chips are stacked. For example, a filed effect transistor (FET) and an integrated circuit chip for power control may be embedded together.

이와 같이 종래의 멀티 칩 스택 패키지는 복수의 반도체 칩이 본딩 와이어에 의해 전기적으로 연결될 때, 상대적으로 아래에 위치하는 반도체 칩에 비해서 상대적으로 위쪽에 위치하는 반도체 칩에 연결된 본딩 와이어의 루프 길이가 길고 높기 때문에, 전체적인 패키지의 두께를 증가시키는 요인으로 작용한다. 또한 와이어 본딩을 위해서는 적층된 반도체 칩과 리드 간에 필요한 간격을 유지해 주어야 하기 때문에, 멀티 칩 스택 패키지의 넓이 또한 커지는 요인으로 작용한다. 즉 와이어 본딩 공정으로 인해 전체적인 멀티 칩 스택 패키지의 크기가 커지는 문제점을 안고 있다.As described above, when a plurality of semiconductor chips are electrically connected by bonding wires, the conventional multi-chip stack package has a longer loop length of the bonding wires connected to the semiconductor chips positioned at the upper side than the semiconductor chips positioned at the lower side. Because of the high, it acts as a factor to increase the overall thickness of the package. In addition, the wire bonding needs to maintain a necessary gap between the stacked semiconductor chip and the lead, the width of the multi-chip stack package also acts as a factor. In other words, due to the wire bonding process, the overall size of the multi-chip stack package has a problem.

또한 길고 높은 본딩 와이어로 인해 와이어 본딩 이후에 수행되는 성형 공정에서, 복수의 반도체 칩이 실장된 영역으로 진입하여 봉합하는 액상의 성형 수지에 의해 본딩 와이어가 손상되거나 인접한 본딩 와이어와의 전기적 쇼트 등의 문제가 발생될 수 있다.In addition, in a molding process performed after wire bonding due to a long and high bonding wire, the bonding wire is damaged by a liquid molding resin that enters and seals a plurality of semiconductor chips, and is electrically shorted with an adjacent bonding wire. Problems may arise.

또한 상대적으로 아래에 위치하는 반도체 칩과, 상대적으로 위쪽에 위치하는 반도체 칩과 리드를 각각 연결하는 본딩 와이어 간의 길이 차이가 크기 때문에, 상하로 위치하는 반도체 칩 간의 본딩 와이어의 길이에 비례하게 신호 처리 시간에 차이가 발생될 수 있고, 또한 고속 신호 처리에 적합하지 않는 문제점을 안고 있다.In addition, since the difference in length between the semiconductor chip positioned relatively lower and the bonding wire connecting the lead and the semiconductor chip positioned relatively upward is large, signal processing is proportional to the length of the bonding wire between the semiconductor chip positioned up and down. Differences can occur in time, and also have problems that are not suitable for high speed signal processing.

따라서 본 발명의 목적은 전술된 바와 같은 와이어 본딩으로 인해 발생하는 문제점을 해소할 수 있는 멀티 칩 스택 패키지를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a multi-chip stack package that can solve the problems caused by the wire bonding as described above.

본 발명의 다른 목적은 반도체 칩의 적층으로 인한 패키지의 크기 증가를 최소화할 수 있는 멀티 칩 스택 패키지를 제공하는 데 있다.Another object of the present invention is to provide a multi-chip stack package that can minimize the size increase of the package due to the stacking of semiconductor chips.

상기 목적을 달성하기 위해서, 본 발명은 제1 칩, 제2 칩, 양면 접착 부재, 복수의 제1 리드, 복수의 제2 리드, 복수의 제3 리드, 및 제3 칩을 포함하는 멀티 칩 스택 패키지를 제공한다. 상기 제1 칩은 상부면에 복수의 제1 칩 패드가 형성되어 있다. 상기 제2 칩은 상기 제1 칩에 인접하게 배치되며, 상부면에 복수의 제2 칩 패드가 형성되어 있다. 상기 양면 접착 부재는 상기 제1 및 제2 칩의 경계 부분을 포함하여 상기 제1 및 제2 칩 위에 부착된 절연성을 갖는다. 상기 복수의 제1 리드는 상기 복수의 제1 칩 패드 위에 전기적으로 접합되어 상기 제1 칩 밖으로 뻗어 있다. 상기 복수의 제2 리드는 상기 복수의 제2 칩 패드 위에 전기적으로 접합되어 상기 제2 칩 밖으로 뻗어 있다. 상기 복수의 제3 리드는 상기 양면 접착 부재 위에 부착되어 상기 제1 및 제2 칩 밖으로 각각 뻗어 있다. 그리고 상기 제3 칩은 상기 양면 접착 부재 위의 상기 복수의 제3 리드에 플립 칩 본딩되는 복수의 제3 칩 패드가 형성되어 있다.In order to achieve the above object, the present invention provides a multi-chip stack comprising a first chip, a second chip, a double-sided adhesive member, a plurality of first leads, a plurality of second leads, a plurality of third leads, and a third chip. Provide the package. The first chip has a plurality of first chip pads formed on an upper surface thereof. The second chip is disposed adjacent to the first chip, and a plurality of second chip pads are formed on an upper surface thereof. The double-sided adhesive member has an insulating property attached to the first and second chips, including boundary portions of the first and second chips. The plurality of first leads are electrically bonded onto the plurality of first chip pads and extend out of the first chip. The plurality of second leads are electrically bonded onto the plurality of second chip pads and extend out of the second chip. The plurality of third leads are attached onto the double-sided adhesive member and extend out of the first and second chips, respectively. The third chip has a plurality of third chip pads that are flip chip bonded to the plurality of third leads on the double-sided adhesive member.

본 발명에 따른 멀티 칩 스택 패키지에 있어서, 상기 복수의 제1 리드는 상기 제1 칩 위에 위치하는 상기 제3 리드를 중심으로 양쪽에 배치되고, 상기 복수의 제2 리드는 상기 제2 칩 위에 위치하는 상기 제3 리드를 중심으로 양쪽에 배치될 수 있다.In the multi chip stack package according to the present invention, the plurality of first leads are disposed on both sides of the third lead positioned on the first chip, and the plurality of second leads are positioned on the second chip. It may be disposed on both sides with respect to the third lead.

본 발명에 따른 멀티 칩 스택 패키지에 있어서, 상기 복수의 제1 및 제2 리드는 각각 상기 제1 및 제2 칩 위에 이격되어 배치되며, 상기 복수의 제1 및 제2 리드와 상기 제1 및 제2 칩 패드 사이에 전도성 접착 부재가 개재될 수 있다.In the multi-chip stack package according to the present invention, the plurality of first and second leads are respectively spaced apart on the first and second chips, and the plurality of first and second leads and the first and second leads, respectively. A conductive adhesive member may be interposed between the two chip pads.

본 발명에 따른 멀티 칩 스택 패키지에 있어서, 상기 제3 칩 패드와 상기 제3 리드 사이에 전도성 접착 부재가 개재될 수 있다. 이때 상기 전도성 접착 부재는 전도성 접착제 또는 전도성 테이프일 수 있다.In the multi-chip stack package according to the present invention, a conductive adhesive member may be interposed between the third chip pad and the third lead. In this case, the conductive adhesive member may be a conductive adhesive or a conductive tape.

본 발명에 따른 멀티 칩 스택 패키지에 있어서, 상기 제1 칩 패드 위에 위치하는 상기 복수의 제1 리드 부분에는 구멍 또는 홈이 형성되어 있고, 상기 제2 칩 패드 위에 위치하는 상기 복수의 제2 리드 부분에는 구멍 또는 홈이 형성되어 있고, 상기 구멍 또는 홈에 전도성 접착제가 도포될 수 있다.In the multi-chip stack package according to the present invention, holes or grooves are formed in the plurality of first lead portions positioned on the first chip pads, and the plurality of second lead portions positioned on the second chip pads. There are holes or grooves formed therein, and a conductive adhesive may be applied to the holes or grooves.

본 발명에 따른 멀티 칩 스택 패키지는 상기 제1 및 제2 칩의 하부면이 부착되는 다이 패드를 갖는 제1 리드 프레임을 더 포함할 수 있다. 이때 상기 복수의 제1, 제2 및 제3 리드는 제2 리드 프레임에 형성될 수 있다.The multi-chip stack package according to the present invention may further include a first lead frame having die pads to which lower surfaces of the first and second chips are attached. In this case, the plurality of first, second and third leads may be formed in a second lead frame.

본 발명에 따른 멀티 칩 스택 패키지는 상기 다이 패드 위의 상기 제1 내지 제3 칩, 상기 제1 내지 제3 리드를 봉합하는 수지 봉합부를 더 포함할 수 있다.The multi-chip stack package according to the present invention may further include a resin encapsulation unit for sealing the first to third chips and the first to third leads on the die pad.

본 발명에 따른 멀티 칩 스택 패키지에 있어서, 상기 수지 봉합부 밖으로 상기 다이 패드의 하부면이 노출될 수 있다.In the multi-chip stack package according to the present invention, the lower surface of the die pad may be exposed out of the resin seal.

본 발명에 따른 멀티 칩 스택 패키지에 있어서, 상기 제1, 제2 및 제3 리드가 배치된 방향에 수직 방향으로 양쪽에 배치되며, 상기 제1 및 제2 칩의 경계 부분을 포함한 양쪽의 가장자리 부분의 상부면에 부착되어 상기 제1 및 제2 칩을 지지하는 한 쌍의 타이바를 더 포함할 수 있다.In the multi-chip stack package according to the present invention, the edge portions of both sides, which are disposed on both sides in a direction perpendicular to the direction in which the first, second and third leads are arranged, including boundary portions of the first and second chips. It may further include a pair of tie bars attached to the upper surface of the support for supporting the first and second chips.

본 발명에 따른 멀티 칩 스택 패키지는 상기 제1 내지 제3 칩, 상기 제1 내지 제3 리드를 봉합하는 수지 봉합부를 더 포함할 수 있다.The multi-chip stack package according to the present invention may further include a resin encapsulation portion for sealing the first to third chips and the first to third leads.

본 발명에 따른 멀티 칩 스택 패키지는, 상부면에 상기 제1 및 제2 칩의 하부면이 부착되는 칩 실장 영역을 갖고, 상기 칩 실장 영역의 외측에 제1 및 제2 칩 밖으로 뻗어 있는 상기 제1 내지 제3 리드의 단부가 전기적으로 접합되는 기판 패드가 형성되어 있고, 하부면에 상기 기판 패드와 전기적으로 연결된 접속 패드가 형성된 배선기판을 더 포함할 수 있다. 이때 멀티 칩 스택 패키지는 상기 배선기판의 상부면에 형성된 상기 제1 내지 제3 칩, 상기 제1 내지 제3 리드를 봉합하는 수지 봉합부와, 상기 배선기판의 접속 패드에 형성된 외부 접속 단자를 더 포함할 수 있다.The multi-chip stack package according to the present invention has a chip mounting region having a lower surface of the first and second chips attached to an upper surface thereof, and extends out of the first and second chips outside the chip mounting region. The substrate pad may further include a wiring board on which end portions of the first to third leads are electrically bonded, and a connection pad having a connection pad electrically connected to the substrate pad on a lower surface thereof. In this case, the multi-chip stack package may further include a resin encapsulation portion for sealing the first to third chips formed on the upper surface of the wiring board, the first to third leads, and an external connection terminal formed on the connection pad of the wiring board. It may include.

본 발명에 따른 멀티 칩 스택 패키지에 있어서, 상기 제1 및 제2 칩은 전계 효과 트랜지터(FET; Filed Effect Transistor)이고, 상기 제3 칩은 파워 제어용 집적회로 칩일 수 있다. 이때 상기 제1 및 제2 칩은 서로 미러 칩일 수 있다. 또한 상기 제1 및 제2 칩은 일체로 하나의 반도체 칩으로 형성될 수 있다.In the multi-chip stack package according to the present invention, the first and second chips may be a field effect transistor (FET), and the third chip may be an integrated circuit chip for power control. In this case, the first and second chips may be mirror chips. In addition, the first and second chips may be integrally formed as one semiconductor chip.

본 발명에 따른 멀티 칩 스택 패키지에 있어서, 상기 양면 접착 부재는 절연성 접착제 또는 양면 접착 테이프를 포함할 수 있다.In the multi-chip stack package according to the present invention, the double-sided adhesive member may include an insulating adhesive or a double-sided adhesive tape.

본 발명에 따른 멀티 칩 스택 패키지에 있어서, 상기 제1 및 제2 칩 패드는 상기 양면 접착 부재의 외측에 형성될 수 있다.In the multi-chip stack package according to the present invention, the first and second chip pads may be formed outside the double-sided adhesive member.

본 발명은 또한, 제1 리드 프레임, 제1 칩, 제2 칩, 양면 접착 부재, 제2 리드 프레임, 및 제3 칩을 포함하는 멀티 칩 스택 패키지를 제공한다. 상기 제1 리드 프레임은 다이 패드를 갖는다. 상기 제1 칩은 상기 다이 패드 위에 실장되며, 상부면에 복수의 제1 칩 패드가 형성되어 있다. 상기 제2 칩은 상기 제1 칩에 인접하게 상기 다이 패드 위에 실장되며, 상부면에 복수의 제2 칩 패드가 형성되어 있다. 상기 양면 접착 부재는 상기 제1 칩 및 제2 칩의 경계 부분을 포함하여 상기 제1 및 제2 칩 위에 부착된다. 상기 제2 리드 프레임은 상기 복수의 제1 칩 패드 위에 전기적으로 접합되어 상기 제1 칩 밖으로 뻗어 있는 복수의 제1 리드, 상기 복수의 제2 칩 패드 위에 전기적으로 접합되어 상기 제2 칩 밖으로 뻗어 있는 복수의 제2 리드, 및 상기 양면 접착 부재 위에 부착되어 상기 제1 및 제2 칩 밖으로 각각 뻗어 있는 복수의 제3 리드를 가지며, 상기 복수의 제1 리드는 상기 제1 칩 위에 위치하는 상기 제3 리드를 중심으로 양쪽에 배치되고, 상기 복수의 제2 리드는 상기 제2 칩 위에 위치하는 상기 제3 리드를 중심으로 양쪽에 배치된다. 그리고 상기 제3 칩은 상기 양면 접착 부재 위의 상기 복수의 제3 리드에 플립 칩 본딩되는 복수의 제3 칩 패드가 형성되어 있다.The present invention also provides a multi-chip stack package including a first lead frame, a first chip, a second chip, a double-sided adhesive member, a second lead frame, and a third chip. The first lead frame has a die pad. The first chip is mounted on the die pad, and a plurality of first chip pads are formed on an upper surface thereof. The second chip is mounted on the die pad adjacent to the first chip, and a plurality of second chip pads are formed on an upper surface thereof. The double-sided adhesive member is attached on the first and second chips, including the boundary portion of the first chip and the second chip. The second lead frame is electrically bonded on the plurality of first chip pads, the plurality of first leads extending out of the first chip, and electrically bonded on the plurality of second chip pads and extending out of the second chip. A plurality of second leads, and a plurality of third leads attached to the double-sided adhesive member and extending out of the first and second chips, respectively, wherein the plurality of first leads are positioned on the first chip. The lead is disposed on both sides of the lead, and the plurality of second leads are disposed on both sides of the third lead positioned on the second chip. The third chip has a plurality of third chip pads that are flip chip bonded to the plurality of third leads on the double-sided adhesive member.

본 발명에 따른 멀티 칩 스택 패키지에 있어서, 상기 제1 칩 패드 위에 위치하는 상기 복수의 제1 리드 부분에는 구멍 또는 홈이 형성되어 있고, 상기 제2 칩 패드 위에 위치하는 상기 복수의 제2 리드 부분에는 구멍 또는 홈이 형성되어 있고, 상기 구멍 또는 홈에 전도성 접착제가 도포될 수 있다.In the multi-chip stack package according to the present invention, holes or grooves are formed in the plurality of first lead portions positioned on the first chip pads, and the plurality of second lead portions positioned on the second chip pads. There are holes or grooves formed therein, and a conductive adhesive may be applied to the holes or grooves.

그리고 본 발명에 따른 멀티 칩 스택 패키지는, 상기 다이 패드 위의 상기 제1 내지 제3 칩, 상기 제1 내지 제3 리드를 봉합하되, 상기 다이 패드의 하부면이 외부로 노출되게 봉합하는 수지 봉합부를 더 포함할 수 있다.The multi-chip stack package according to the present invention may seal the first to third chips and the first to third leads on the die pad, and seal the resin to seal the lower surface of the die pad to be exposed to the outside. It may further include wealth.

본 발명에 따르면, 제1 칩 및 제2 칩은 상부에 부착된 양면 접착 부재에 수평적으로 배치되고, 수평적으로 배치되는 제1 칩과 제2 칩의 위로 제1 및 제2 리드가 배치되어 전기적으로 접합되고, 또한 양면 접착 부재 위에 제3 리드가 배치되어 접착되고, 제3 칩은 제3 리드에 플립 칩 본딩(flip chip bonding)된 구조를 갖기 때문에, 종래의 와이어 본딩으로 인해 발생되는 문제점을 해소할 수 있다.According to the present invention, the first chip and the second chip are horizontally disposed on the double-sided adhesive member attached to the upper part, and the first and second leads are disposed on the horizontally disposed first chip and the second chip. Since the third leads are electrically bonded, the third leads are disposed and bonded on the double-sided adhesive member, and the third chips have a flip chip bonding structure to the third leads, a problem caused by conventional wire bonding. Can be solved.

또한 본 발명에 따른 멀티 칩 스택 패키지는 제1 및 제2 칩 위에 양면 접착 부재 및 리드가 개재된 상태에서 제3 칩이 플립 칩 본딩된 구조를 갖기 때문에, 적층된 제3 칩 위로 돌출되는 부재가 없어 멀티 칩 스택 패키지의 두께를 줄일 수 있다. 아울러 리드들이 제1 및 제2 칩 위로 배치되어 접합된 구조를 갖기 때문에, 리드의 길이를 줄여 전체적인 멀티 칩 스택 패키지의 면적을 줄일 수 있다. 즉 멀티 칩 스택 패키지의 크기를 줄일 수 있는 이점이 있다.In addition, in the multi-chip stack package according to the present invention, since the third chip has a flip chip bonded structure in which a double-sided adhesive member and a lead are interposed on the first and second chips, the protruding member over the stacked third chips This reduces the thickness of a multichip stack package. In addition, since the leads are disposed on and bonded to the first and second chips, the length of the leads can be reduced to reduce the overall area of the multi-chip stack package. In other words, the size of the multi-chip stack package can be reduced.

도 1은 본 발명의 제1 실시예에 따른 멀티 칩 스택 패키지를 보여주는 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ선 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ선 단면도이다.
도 4는 도 1의 "A"부분의 확대도이다.
도 5 내지 도 10은 도 1의 멀티 칩 스택 패키지의 제조 방법에 따른 각 단계를 보여주는 흐름도이다.
도 11은 본 발명의 제2 실시예에 따른 멀티 스택 패키지의 리드 프레임을 보여주는 평면도이다.
도 12는 도 11의 리드 프레임에 복수의 반도체 칩이 적층된 상태를 보여주는 단면도이다.
도 13은 본 발명의 제3 실시예에 따른 멀티 칩 스택 패키지를 보여주는 평면도이다.
도 14는 도 13의 Ⅲ-Ⅲ선 단면도이다.
도 15는 본 발명의 제4 실시예에 따른 멀티 칩 스택 패키지를 보여주는 단면도이다.1 is a perspective view illustrating a multi-chip stack package according to a first embodiment of the present invention.
2 is a sectional view taken along the line I-I in Fig.
3 is a cross-sectional view taken along the line II-II of FIG. 1.
4 is an enlarged view of the portion "A" in Fig.
5 to 10 are flowcharts illustrating respective steps according to the method of manufacturing the multichip stack package of FIG. 1.
11 is a plan view illustrating a lead frame of a multi-stack package according to a second embodiment of the present invention.
12 is a cross-sectional view illustrating a state in which a plurality of semiconductor chips are stacked on the lead frame of FIG. 11.
13 is a plan view illustrating a multichip stack package according to a third exemplary embodiment of the present invention.
FIG. 14 is a cross-sectional view taken along the line III-III of FIG. 13.
15 is a cross-sectional view illustrating a multichip stack package according to a fourth embodiment of the present invention.

하기의 설명에서는 본 발명의 실시예를 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.In the following description, only parts necessary for understanding the embodiments of the present invention will be described, and the description of other parts will be omitted so as not to obscure the gist of the present invention.

이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.The terms and words used in the present specification and claims should not be construed as limited to ordinary or dictionary meanings and the inventor is not limited to the meaning of the terms in order to describe his invention in the best way. It should be interpreted as meaning and concept consistent with the technical idea of the present invention. Therefore, the embodiments described in the present specification and the configurations shown in the drawings are merely preferred embodiments of the present invention, and are not intended to represent all of the technical ideas of the present invention, so that various equivalents And variations are possible.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하자고 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1 실시예First Embodiment

도 1은 본 발명의 제1 실시예에 따른 멀티 칩 스택 패키지를 보여주는 사시도이다. 도 2는 도 1의 Ⅰ-Ⅰ선 단면도이다. 도 3은 도 1의 Ⅱ-Ⅱ선 단면도이다. 그리고 도 4는 도 1의 "A"부분의 확대도이다. 이때 도 1에서는 수지 봉합부(80)의 도시를 생략하였다.1 is a perspective view illustrating a multi-chip stack package according to a first embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line II of FIG. 1. FIG. 3 is a cross-sectional view taken along the line II-II of FIG. 1. 4 is an enlarged view of a portion “A” of FIG. 1. In this case, the illustration of the resin sealing portion 80 is omitted.

도 1 내지 도 4를 참조하면, 제1 실시예에 따른 멀티 칩 스택 패키지(100)는 수평적으로 배치된 제1 및 제2 칩(20,30) 위에 양면 접착 부재(40)를 매개로 제3 칩(70)이 적층된 패키지로서, 다이 패드(12)를 갖는 제1 리드 프레임(10), 제1 칩(20), 제2 칩(30), 양면 접착 부재(40), 제1 내지 제3 리드(51,53,55)를 갖는 제2 리드 프레임(50) 및 제3 칩(70)을 포함하며, 수지 봉합부(80)를 더 포함할 수 있다.1 to 4, the multi-chip stack package 100 according to the first embodiment may be formed by double-sided adhesive member 40 on the first and second chips 20 and 30 arranged horizontally. A package in which three chips 70 are stacked, and includes a first lead frame 10 having a die pad 12, a first chip 20, a second chip 30, a double-sided adhesive member 40, and first to fifth parts. A second lead frame 50 having a third lead 51, 53, and 55 and a third chip 70 may be included, and the resin encapsulation part 80 may be further included.

제1 리드 프레임(10)은 제1 및 제2 칩(20,30)이 실장되는 다이 패드(12)를 구비한다. 다이 패드(12)의 양쪽에는 다이 패드(12)를 제1 사이드 프레임(도 4의 16)에 연결하여 지지하는 타이바(14)가 형성되어 있다. 다이 패드(12) 위에는 제1 및 제2 칩(20,30)이 수평적으로 실장되며, 서로 마주보는 한쪽 측면이 서로 근접하게 배치된다.The first lead frame 10 includes a die pad 12 on which the first and second chips 20 and 30 are mounted. Tie bars 14 are formed on both sides of the die pad 12 to connect and support the die pad 12 to the first side frame 16 (FIG. 4). The first and second chips 20 and 30 are horizontally mounted on the die pad 12, and one side facing each other is disposed close to each other.

제1 칩(20)은 상부면에 복수의 제1 칩 패드(22)가 형성되어 있다. 제2 칩(30)은 상부면에 복수의 제2 칩 패드(32)가 형성되어 있다. 예컨대 제1 및 제2 칩(20,30)은 FET일 수 있으며, 제1 및 제2 칩(20,30)은 서로 미러 칩(mirror chip)일 수 있다. 제1 및 제2 칩 패드(22,32)는 양면 접착 부재(40)가 제1 및 제2 칩(20,30)의 상부면에 부착될 영역에 대해서 이격된 위치에 형성될 수 있다. 한편 양면 접착 부재(40)에 의해 제1 및 제2 칩 패드(22,32)의 일부 영역이 가려지더라도 실제 제1 및 제2 리드(51,53)가 배치되어 접합될 영역은 양면 접착 부재(40)가 부착될 영역 밖으로 노출되어 있다. 이로 인해 제1 및 제2 리드(51,53)가 접합되는 제1 및 제2 칩 패드(22,32) 부분은 제1 및 제2 칩(22,32)의 상부면의 가장자리 부분에 형성될 수 있다.The first chip 20 has a plurality of first chip pads 22 formed on an upper surface thereof. The second chip 30 has a plurality of second chip pads 32 formed on an upper surface thereof. For example, the first and second chips 20 and 30 may be FETs, and the first and second chips 20 and 30 may be mirror chips. The first and second chip pads 22 and 32 may be formed at positions spaced apart from the area where the double-sided adhesive member 40 is to be attached to the top surfaces of the first and second chips 20 and 30. Meanwhile, even if a part of the first and second chip pads 22 and 32 is covered by the double-sided adhesive member 40, the area to which the first and second leads 51 and 53 are actually arranged and joined is a double-sided adhesive member 40. 40 is exposed out of the area to be attached. As a result, portions of the first and second chip pads 22 and 32 to which the first and second leads 51 and 53 are bonded may be formed at edge portions of the upper surfaces of the first and second chips 22 and 32. Can be.

양면 접착 부재(40)는 절연성을 갖는 소재로, 제1 및 제2 칩(20,30)의 경계 부분을 포함하여 제1 및 제2 칩(20,30) 위에 부착된다. 이때 양면 접착 부재(40)는 제1 및 제2 칩(20,30)이 형성하는 상부면의 안쪽 영역에 부착된다. 양면 접착 부재(40)로는 절연성 접착제 또는 양면 접착 테이프가 사용될 수 있다.The double-sided adhesive member 40 is an insulating material and is attached to the first and second chips 20 and 30, including boundary portions of the first and second chips 20 and 30. In this case, the double-sided adhesive member 40 is attached to an inner region of the upper surface formed by the first and second chips 20 and 30. As the double-sided adhesive member 40, an insulating adhesive or a double-sided adhesive tape may be used.

제2 리드 프레임(50)은 제1 리드 프레임(10) 위에 배치되며, 제1 내지 제3 칩(20,30,70)과 각각 전기적으로 연결되어 외부기기와의 전기적 연결을 매개하는 복수의 제1 내지 제3 리드(51,53,55)를 포함한다. 복수의 제1 리드(51)는 복수의 제1 칩 패드(22) 위에 전기적으로 접합되어 제1 칩(20) 밖으로 뻗어 있다. 복수의 제2 리드(53)는 복수의 제2 칩 패드(32) 위에 전기적으로 접합되어 제2 칩(30) 밖으로 뻗어 있다. 복수의 제3 리드(55)는 양면 접착 부재(40) 위에 부착되어 제1 및 제2 칩(20,30) 밖으로 각각 뻗어 있으며, 제3 칩(70)이 접합되어 전기적으로 연결된다. 복수의 제1 리드(51)는 제1 칩(20) 위에 위치하는 제3 리드(55)를 중심으로 양쪽에 배치된다. 복수의 제2 리드(32)는 제2 칩(30) 위에 위치하는 제3 리드(55)를 중심으로 양쪽에 배치된다. 제1 내지 제3 리드(51,53,55)는 제1 리드 프레임(10)의 다이 패드(12)에 연결된 타이바(14)가 형성된 쪽에 반대되는 양쪽에 배치된다.The second lead frame 50 is disposed on the first lead frame 10, and is electrically connected to the first to third chips 20, 30, and 70, respectively, to form a plurality of second media that are electrically connected to an external device. And first to third leads 51, 53, and 55. The plurality of first leads 51 are electrically bonded to the plurality of first chip pads 22 and extend out of the first chip 20. The plurality of second leads 53 are electrically bonded to the plurality of second chip pads 32 and extend out of the second chip 30. The plurality of third leads 55 are attached to the double-sided adhesive member 40 and extend out of the first and second chips 20 and 30, respectively, and the third chips 70 are bonded and electrically connected to each other. The plurality of first leads 51 are disposed on both sides of the third lead 55 positioned on the first chip 20. The plurality of second leads 32 are disposed on both sides of the third lead 55 positioned on the second chip 30. The first to third leads 51, 53, and 55 are disposed on both sides opposite to the side where the tie bar 14 connected to the die pad 12 of the first lead frame 10 is formed.

이때 제1 내지 제3 리드(51,53,55)는 다이 패드(12) 위에 배치되는 부분에 대해서 다이 패드(12) 밖에 배치되는 부분은 아래로 단차지게 형성된다. 이와 같이 형성하는 이유는 패키지를 제조할 때, 제1 리드 프레임(10) 위에 제2 리드 프레임(50)을 적층시킨 상태에서 제1 및 제2 리드 프레임(10,50)의 취급과 수지 봉합부(80)를 형성하는 성형 공정을 포함한 제조 공정을 안정적으로 진행하고, 성형 공정 이후에 수지 봉합부(80) 밖으로 돌출된 제1 내지 제3 리드(51,53,55) 부분을 외부 접속 단자로 사용하기 위해서이다. 만약 제1 내지 제3 리드(51,53,55)를 절곡 없이 평평하게 형성하는 경우, 제1 리드 프레임(10) 위에 제2 리드 프레임(50)이 제1 칩(20) 및 양면 접착 부재(40)의 두께 이상으로 이격되어 위치하기 때문에, 이동이 필요한 패키지 제조 공정에서 제1 및 제2 리드 프레임(10,50)을 취급하는 것이 쉽지 않고, 취급하는 과정에서 제1 및 제2 리드 프레임(10,50)이 서로 분리되는 문제가 발생될 수 있다. 특히 수지 봉합부(80)를 형성하는 성형 공정에서 다양한 문제, 예컨대 제1 및 제 2 리드 프레임(10,50) 사이로 액상의 성형 수지가 세는 문제가 발생될 수 있다.In this case, the first to third leads 51, 53, and 55 are formed to be stepped downward with respect to the portion disposed outside the die pad 12 with respect to the portion disposed on the die pad 12. The reason for this formation is the handling of the first and second lead frames 10 and 50 and the resin sealing portion in a state in which the second lead frame 50 is laminated on the first lead frame 10 when the package is manufactured. A manufacturing process including a molding process for forming the 80 is stably performed, and the first to third leads 51, 53, and 55 which protrude out of the resin sealing unit 80 after the molding process are used as external connection terminals. For use. When the first to third leads 51, 53, and 55 are formed flat without bending, the second lead frame 50 is formed on the first lead frame 10 by the first chip 20 and the double-sided adhesive member ( Since they are spaced apart beyond the thickness of 40, it is not easy to handle the first and second lead frames 10 and 50 in a package manufacturing process that requires movement, and the first and second lead frames ( 10, 50) may be separated from each other. In particular, in the molding process of forming the resin encapsulation unit 80, various problems, for example, a problem of counting the liquid molding resin between the first and second lead frames 10 and 50 may occur.

복수의 제1 및 제2 리드(51,53)는 각각 제1 및 제2 칩(20,30) 위에 이격되어 배치될 수 있다. 또한 복수의 제1 및 제2 리드(51,53)와 제1 및 제2 칩 패드(22,32) 사이에 전도성 접착 부재(61)가 개재될 수 있다. 이때 전도성 접착 부재(61)로는 전도성 접착제 또는 전도성 테이프가 사용될 수 있다. 전도성 접착제로는 솔더 또는 에폭시 접착제가 사용될 수 있다. 전도성 테이프로는 이방성 전도 필름(anisortopic conductive film; ACF)이 사용될 수 있다. 예컨대 전도성 접착 부재(61)로 전도성 접착제가 사용되는 경우, 제1 및 제2 칩 패드(22,32) 위에 위치하는 제1 및 제2 리드(51,53) 부분에 각각 구멍 또는 홈(52,54)을 형성할 수 있다. 여기서 구멍 또는 홈(52,54)은 액상으로 제공되는 전도성 접착제를 매개로 제1 및 제2 칩 패드(22,32)와 제1 및 제2 리드(51,53) 간의 안정적인 접합을 유도하고, 전도성 접착제가 제1 및 제2 칩 패드(22,32) 위로 넓게 퍼지는 것을 억제하는 기능을 수행한다. 제1 실시예에서는 제1 및 제 리드(51,53)의 끝 부분에서 안쪽으로 홈(52,54)이 형성된 예를 개시하였지만, 이것에 한정되는 아니다.The plurality of first and second leads 51 and 53 may be spaced apart from each other on the first and second chips 20 and 30, respectively. In addition, a conductive adhesive member 61 may be interposed between the plurality of first and second leads 51 and 53 and the first and second chip pads 22 and 32. In this case, a conductive adhesive or a conductive tape may be used as the conductive adhesive member 61. Solder or epoxy adhesive may be used as the conductive adhesive. As the conductive tape, an anisotropic conductive film (ACF) may be used. For example, in the case where the conductive adhesive is used as the conductive adhesive member 61, the holes or the grooves 52, 54). The holes or grooves 52 and 54 induce stable bonding between the first and second chip pads 22 and 32 and the first and second leads 51 and 53 through a conductive adhesive provided in a liquid state. It serves to suppress the spread of the conductive adhesive over the first and second chip pads 22 and 32. In the first embodiment, an example in which the grooves 52 and 54 are formed inward from the end portions of the first and the first leads 51 and 53 is disclosed, but the present invention is not limited thereto.

제3 칩(70)은 양면 접착 부재(40) 위의 복수의 제2 리드(55)에 플립 칩 본딩(flip chip bonding)되는 복수의 제3 칩 패드(72)가 형성되어 있다. 이때 제1 및 제2 칩(20,30)이 FET인 경우, 제3 칩(70)으로는 파워 제어용 집적회로 칩이 사용될 수 있다.The third chip 70 includes a plurality of third chip pads 72 that are flip chip bonded to the plurality of second leads 55 on the double-sided adhesive member 40. In this case, when the first and second chips 20 and 30 are FETs, a power control integrated circuit chip may be used as the third chip 70.

제3 칩 패드(72)와 제3 리드(55) 사이에 전도성 접착 부재(63)가 개재된다. 이때 전도성 접착 부재(63)로는 전도성 접착제 또는 전도성 테이프가 사용될 수 있다.The conductive adhesive member 63 is interposed between the third chip pad 72 and the third lead 55. In this case, a conductive adhesive or a conductive tape may be used as the conductive adhesive member 63.

한편 제1 내지 제3 리드(51,53,55)에 형성되는 전도성 접착 부재(61,63)는, 양면 접착 부재(40)를 매개로 제1 리드 프레임(10) 위에 제2 리드 프레임(50)을 적층한 이후에, 일괄적으로 형성할 수 있도록 동일 소재가 사용될 수 있다.Meanwhile, the conductive adhesive members 61 and 63 formed on the first to third leads 51, 53, and 55 have a second lead frame 50 on the first lead frame 10 via the double-sided adhesive member 40. After lamination), the same material may be used to form collectively.

그리고 수지 봉합부(80)는 다이 패드(12) 위의 제1 내지 제3 칩(20,30,70), 제1 내지 제3 리드(51,53,55)를 봉합하여 외부 환경으로부터 보호한다. 수지 봉합부(80)는 액상의 성형 수지를 이용하여 성형 공정을 통해 형성할 수 있으며, 성형 수지는 에폭시 계열의 성형 수지가 사용될 수 있다. 이때 수지 봉합부(80)는 하부면으로 다이 패드(12)의 하부면이 노출되게 형성될 수 있다. 다이 패드(12)의 하부면이 수지 봉합부(80) 밖으로 노출시킴으로써, 수지 봉합부(80) 내의 제1 내지 제3 칩(20,30,70)의 구동 중 발생되는 열을 효과적으로 외부로 배출할 수 있다. 또한 다이 패드(12)의 하부면을 제1 및 제2 칩(20,30)의 공통 전극 단자로 사용할 있다. 예컨대 제1 및 제2 칩(20,30)이 FET인 경우, 다이 패드(12)는 제1 및 제2 칩(20,30)의 공통 드레인 단자로 사용될 수 있다.The resin encapsulation portion 80 seals the first to third chips 20, 30, and 70 and the first to third leads 51, 53, and 55 on the die pad 12 to protect the external environment. . The resin encapsulation unit 80 may be formed through a molding process using a liquid molding resin, and the molding resin may be an epoxy-based molding resin. In this case, the resin encapsulation unit 80 may be formed such that the lower surface of the die pad 12 is exposed to the lower surface. By exposing the lower surface of the die pad 12 outside the resin sealing portion 80, the heat generated during the driving of the first to third chips 20, 30 and 70 in the resin sealing portion 80 is effectively discharged to the outside. can do. In addition, the lower surface of the die pad 12 may be used as a common electrode terminal of the first and second chips 20 and 30. For example, when the first and second chips 20 and 30 are FETs, the die pad 12 may be used as a common drain terminal of the first and second chips 20 and 30.

이때 수지 봉합부(80) 밖으로 돌출된 제1 내지 제3 리드(51,53,55) 부분은 외부 접속 단자로 사용된다. 수지 봉합부(80) 밖으로 돌출된 제1 내지 제3 리드(51,53,55) 부분은 다이 패드(12)의 하부면과 동일 높이로 형성되거나, 다이 패드(12)의 하부면보다는 아래에 위치할 수 있다.At this time, portions of the first to third leads 51, 53, and 55 protruding out of the resin sealing portion 80 are used as external connection terminals. Portions of the first to third leads 51, 53, and 55 protruding out of the resin encapsulation part 80 may be formed at the same height as the lower surface of the die pad 12, or be disposed below the lower surface of the die pad 12. Can be located.

이와 같이 제1 실시예에 따른 멀티 칩 스택 패키지(100)는 제1 및 제2 칩(20,30)이 상부에 부착된 양면 접착 부재(40)에 수평적으로 배치되고, 수평적으로 배치되는 제1 칩(20)과 제2 칩(30)의 위로 제1 및 제2 리드(51,53)가 배치되어 전기적으로 접합되고, 또한 양면 접착 부재(40) 위에 제3 리드(55)가 배치되어 접착되고, 제3 칩(70)은 제3 리드(55)에 플립 칩 본딩된 구조를 갖는다. 즉 제1 실시예에 따른 멀티 칩 스택 패키지(100)는 와이어 본딩을 수행하지 않기 때문에, 와이어 본딩으로 인해 발생되는 문제를 근원적으로 해소할 수 있다.As described above, the multi-chip stack package 100 according to the first embodiment may be horizontally disposed on the double-sided adhesive member 40 having the first and second chips 20 and 30 attached thereon, and horizontally disposed. The first and second leads 51 and 53 are disposed and electrically bonded to the first chip 20 and the second chip 30, and the third lead 55 is disposed on the double-sided adhesive member 40. And bonded to each other, the third chip 70 has a flip chip bonded structure to the third lead 55. That is, since the multi-chip stack package 100 according to the first embodiment does not perform wire bonding, the problem caused by wire bonding can be basically solved.

또한 제1 실시예에 따른 멀티 칩 스택 패키지(100)는 제1 및 제2 칩(20,30) 위에 양면 접착 부재(40) 및 제3 리드(55)가 개재된 상태에서 제3 칩(70)이 플립 칩 본딩된 구조를 갖기 때문에, 적층된 제3 칩(70) 위로 돌출되는 부재가 없어 멀티 칩 스택 패키지(100)의 두께를 줄일 수 있다. 아울러 제1 내지 제3 리드(51,53,55)가 제1 및 제2 칩(20,30) 위로 배치되어 접합된 구조를 갖기 때문에, 제1 내지 제3 리드(51,53,55)의 길이를 줄여 전체적인 멀티 칩 스택 패키지(100)의 면적을 줄일 수 있다. 즉 멀티 칩 스택 패키지(100)의 크기가 줄일 수 있다.
In addition, the multi-chip stack package 100 according to the first exemplary embodiment may include a third chip 70 in which a double-sided adhesive member 40 and a third lead 55 are interposed on the first and second chips 20 and 30. ) Has a flip chip bonded structure, there is no member protruding above the stacked third chip 70, thereby reducing the thickness of the multi chip stack package 100. In addition, since the first to third leads 51, 53, and 55 are disposed on and bonded to the first and second chips 20 and 30, the first to third leads 51, 53, and 55 may be bonded to each other. By reducing the length it is possible to reduce the area of the overall multi-chip stack package 100. That is, the size of the multi chip stack package 100 may be reduced.

이와 같은 제1 실시예에 따른 멀티 칩 스택 패키지(100)의 제조 방법에 대해서 도 1 내지 도 10을 참조하여 설명하면 다음과 같다. 여기서 도 5 내지 도 10은 도 1의 멀티 칩 스택 패키지(100)의 제조 방법에 따른 각 단계를 보여주는 흐름도이다.A method of manufacturing the multichip stack package 100 according to the first embodiment will be described below with reference to FIGS. 1 to 10. 5 to 10 are flowcharts illustrating respective steps according to the method of manufacturing the multichip stack package 100 of FIG. 1.

먼저 도 5에 도시된 바와 같이, 제1 리드 프레임(10)을 준비한다. 제1 리드 프레임(10)은 다이 패드(12)와, 다이 패드(12)의 양쪽에 연결된 타이바(14), 양쪽의 타이바(14)가 연결된 제1 사이드 프레임(16)을 포함한다. 제1 리드 프레임(10)은 다이 패드(12)를 중심으로 타이바(14)가 형성된 쪽에 반대되는 양쪽, 즉 타이바(14)가 형성되지 않은 쪽에 제2 리드 프레임의 제1 내지 제3 리드가 배치될 수 있는 공간부(18)가 형성되어 있다. 제1 사이드 프레임(16)은 제1 리드 프레임(10)의 뼈대를 형성하며, 제1 리드 프레임(10)의 이송 및 정렬 등을 위해 다수의 구멍(19)이 길이 방향으로 형성될 수 있다.First, as shown in FIG. 5, the first lead frame 10 is prepared. The first lead frame 10 includes a die pad 12, a tie bar 14 connected to both sides of the die pad 12, and a first side frame 16 connected to both tie bars 14. The first lead frame 10 is the first to third leads of the second lead frame on both sides opposite to the side where the tie bar 14 is formed around the die pad 12, that is, on the side where the tie bar 14 is not formed. The space part 18 in which is arrange | positioned is formed. The first side frame 16 forms a skeleton of the first lead frame 10, and a plurality of holes 19 may be formed in a length direction for the transfer and alignment of the first lead frame 10.

예컨대 다이 패드(12)는 직사각판 형태를 가지고, 장변의 중심 부분의 양쪽 변에 타이바(14)를 매개로 제1 사이드 프레임(16)에 연결되어 지지된다. 한편 제1 실시예에서는 다이 패드(12)의 양쪽에 각각 하나의 타이바(14)가 형성된 예를 개시하였지만, 복수 개가 형성될 수도 있다.For example, the die pad 12 has a rectangular plate shape and is connected to and supported by the first side frame 16 via the tie bars 14 on both sides of the central portion of the long side. Meanwhile, in the first embodiment, an example in which one tie bar 14 is formed on each side of the die pad 12 is disclosed, but a plurality of tie bars 14 may be formed.

이러한 제1 리드 프레임(10)은 단일 멀티 칩 스택 패키지를 제조할 수 있는 형태로 제공될 수도 있고, 복수의 멀티 칩 스택 패키지를 일괄적으로 제조할 수 있도록 스트립 형태로 제공될 수 있다. 제1 리드 프레임(10)이 스트립 형태로 제공되는 경우, 도 5에 도시된 부분이 열 방향으로 배열될 수 있다.The first lead frame 10 may be provided in a form capable of manufacturing a single multi chip stack package, or may be provided in a strip form so that a plurality of multi chip stack packages can be manufactured in a batch. When the first lead frame 10 is provided in a strip form, the portion shown in FIG. 5 may be arranged in the column direction.

다음으로 도 6에 도시된 바와 같이, 제1 리드 프레임(10)의 다이 패드(12) 위에 제1 및 제2 칩(20,30)을 서로 인접하게 부착한다.Next, as shown in FIG. 6, the first and second chips 20 and 30 are attached adjacent to each other on the die pad 12 of the first lead frame 10.

다음으로 도 7에 도시된 바와 같이, 제1 및 제2 칩(20,30)의 중간 부분에 절연성을 갖는 양면 접착 부재(40)를 부착한다. 이때 양면 접착 부재(40)는 제1 및 제2 칩(20,30)의 경계 부분을 포함하여 제1 및 제2 칩(20,30) 위에 부착하며, 제2 리드 프레임을 제1 및 제2 칩(20,30) 위에 고정하는 기능을 수행한다.Next, as shown in FIG. 7, an insulating double-sided adhesive member 40 is attached to the middle portions of the first and second chips 20 and 30. In this case, the double-sided adhesive member 40 is attached to the first and second chips 20 and 30 including the boundary portions of the first and second chips 20 and 30, and the second lead frame is attached to the first and second chips 20 and 30. It performs a function of fixing on the chip (20, 30).

다음으로 도 8에 도시된 바와 같이, 양면 접착 부재(40) 위에 제2 리드 프레임(50)을 부착한다. 이때 복수의 제3 리드(55)의 일단부가 양면 접착 부재(40) 위에 부착된다. 복수의 제1 및 제2 리드(51,53)는 일단부가 각각 제1 및 제2 칩 패드(22,32) 위에 배치된다. 제3 리드(55)는 제1 및 제2 칩(20,30) 양쪽에 배치되고, 제1 리드(51)는 제1 칩(20) 쪽에 배치되고, 제2 리드(53)는 제2 칩(30) 쪽에 배치된다.Next, as shown in FIG. 8, the second lead frame 50 is attached onto the double-sided adhesive member 40. At this time, one end of the plurality of third leads 55 is attached on the double-sided adhesive member 40. One end of each of the plurality of first and second leads 51 and 53 is disposed on the first and second chip pads 22 and 32, respectively. The third lead 55 is disposed on both the first and second chips 20 and 30, the first lead 51 is disposed on the first chip 20 side, and the second lead 53 is the second chip. It is arranged on the (30) side.

여기서 제2 리드 프레임(50)은 제1 내지 제3 리드(51,53,55)와, 제1 및 제3 리드(51,55) 사이와 제2 및 제3 리드(53,55) 사이를 연결하는 댐바(58)와, 최외곽에 위치하는 댐바(58)가 연결되는 제2 사이드 프레임(57)을 포함한다. 댐바(58)를 중심으로 다이 패드(12)가 있는 쪽에 배치된 제1 내지 제3 리드(51,53,55) 부분은 수지 봉합부에 의해 봉합되는 부분이고, 댐바(58) 외측의 제1 내지 제3 리드(51,53,55) 부분은 외부 접속 단자로 사용된다. 이때 댐바(58) 안쪽의 제1 내지 제3 리드(51,53,55) 부분을 내부 리드라 하고, 댐바(58) 외측의 제1 내지 제3 리드(51,53,55) 부분을 외부 리드라고도 한다.In this case, the second lead frame 50 is disposed between the first to third leads 51, 53 and 55, the first and third leads 51 and 55, and the second and third leads 53 and 55. And a second side frame 57 to which a dam bar 58 to be connected and a dam bar 58 located at the outermost side are connected. Portions of the first to third leads 51, 53, and 55 disposed on the side with the die pad 12 around the dam bar 58 are portions sealed by the resin sealing portion, and the first portion outside the dam bar 58. The third to third leads 51, 53, and 55 are used as external connection terminals. At this time, the first to third leads 51, 53 and 55 inside the dam bar 58 are referred to as internal leads, and the first to third leads 51, 53 and 55 outside the dam bar 58 are referred to as external leads. Also called.

이때 제1 내지 제3 리드(51,53,55)는 제1 리드 프레임(10)의 공간부(18)에 배치된다. 제1 내지 제3 리드(51,53,55)는 다이 패드(12) 위에 배치되는 부분에 대해서 다이 패드(12) 밖에 배치되는 부분은 아래로 단차지게 형성된다. 댐바(58)는 다이 패드(12) 밖의 단차진 제1 및 제3 리드(51,53) 부분, 제2 및 제3 리드(53,55) 부분을 연결할 수 있도록 형성된다. 그리고 제2 사이드 프레임(57)은 제1 사이드 프레임(16)에 적층된다. 제2 사이드 프레임(57)은 제2 리드 프레임(50)의 뼈대를 형성하며, 제2 리드 프레임(50)의 이송 및 정렬 등을 위해 다수의 구멍(59)이 길이 방향으로 형성될 수 있다. 이때 구멍(59)은 제1 사이드 프레임(16)에 형성된 구멍(19)에 대응되게 형성된다.In this case, the first to third leads 51, 53, and 55 are disposed in the space 18 of the first lead frame 10. The portions of the first to third leads 51, 53, and 55 disposed outside the die pad 12 are formed to be stepped downward with respect to the portions disposed on the die pad 12. The dam bar 58 is formed to connect the stepped first and third leads 51 and 53 and the second and third leads 53 and 55 to the outside of the die pad 12. The second side frame 57 is stacked on the first side frame 16. The second side frame 57 forms a skeleton of the second lead frame 50, and a plurality of holes 59 may be formed in the length direction for the transfer and alignment of the second lead frame 50. In this case, the hole 59 is formed to correspond to the hole 19 formed in the first side frame 16.

한편 제1 실시예에서는 양면 접착 부재(40)가 제1 및 제2 칩(20,30) 위에 형성하는 예를 개시하였지만 이것에 한정되는 아니다. 예컨대 양면 접착 부재(40)가 양면 접착 테이프인 경우, 제2 리드 프레임(50)의 제3 리드(55)에 부착된 상태로 제공될 수 있다. 이 경우 양면 접착 부재(40)의 형성과 제2 리드 프레임(50)의 부착 공정을 한 번에 수행할 수 있기 때문에, 멀티 칩 스택 패키지의 제조 공정을 줄여 제조 공정 시간을 단축할 수 있다.Meanwhile, in the first embodiment, an example in which the double-sided adhesive member 40 is formed on the first and second chips 20 and 30 has been disclosed, but is not limited thereto. For example, when the double-sided adhesive member 40 is a double-sided adhesive tape, the double-sided adhesive member 40 may be provided while being attached to the third lead 55 of the second lead frame 50. In this case, since the formation of the double-sided adhesive member 40 and the attachment process of the second lead frame 50 can be performed at one time, the manufacturing process time can be shortened by reducing the manufacturing process of the multi-chip stack package.

다음으로 도 9에 도시된 바와 같이, 제1 내지 제3 리드(51,53,55)에 전도성 접착 부재(61,63)를 제공한다. 제1 및 제2 리드(51,53)에 전도성 접착 부재(61)를 제공하여 제1 및 제2 리드(51,53)를 제1 및 제2 칩 패드(22,32)에 각각 전기적으로 접합한다. 양면 접착 부재(40)에 부착된 제3 리드(55)의 단부에도 전도성 접착 부재(63)를 제공한다. 예컨대 전도성 접착 부재(61,63)로 액상의 전도성 접착제를 사용하는 경우, 제1 내지 제3 리드(51,53,55)에 일괄적으로 전도성 접착제를 도포할 수 있다. 액상의 전도성 접착제에 의해 제1 및 제2 리드(51,53)의 일단부가 제1 및 제2 칩 패드(22,32)에 안정적으로 접합될 수 있도록, 제1 실시예와 같이 제1 및 제2 칩 패드(22,32)에 배치되는 제1 및 제2 리드(51,53)의 단부에서 안쪽으로 홈(52,54)을 형성할 수 있다. 또는 제1 및 제2 리드(51,53)에는 액상의 전도성 접착제를 도포하고, 제3 리드(55)에는 전도성 테이프를 사용할 수도 있다.Next, as shown in FIG. 9, conductive adhesive members 61 and 63 are provided on the first to third leads 51, 53, and 55. A conductive adhesive member 61 is provided on the first and second leads 51 and 53 to electrically bond the first and second leads 51 and 53 to the first and second chip pads 22 and 32, respectively. do. The conductive adhesive member 63 is also provided at the end of the third lead 55 attached to the double-sided adhesive member 40. For example, when a liquid conductive adhesive is used as the conductive adhesive members 61 and 63, the conductive adhesive may be applied to the first to third leads 51, 53 and 55 collectively. As in the first embodiment, the first and second leads 51 and 53 may be stably bonded to the first and second chip pads 22 and 32 by a liquid conductive adhesive. The grooves 52 and 54 may be formed inwardly from end portions of the first and second leads 51 and 53 disposed on the second chip pads 22 and 32. Alternatively, a liquid conductive adhesive may be applied to the first and second leads 51 and 53, and a conductive tape may be used for the third lead 55.

다음으로 도 10에 도시된 바와 같이, 제3 칩(70)을 전도성 접착 부재(도 9의 63)가 형성된 제3 리드(55)에 플립 칩 본딩한다. Next, as illustrated in FIG. 10, the third chip 70 is flip chip bonded to the third lead 55 having the conductive adhesive member (63 of FIG. 9) formed thereon.

그리고 도 1 내지 도 4에 도시된 바와 같이, 다이 패드(12) 위의 제1 내지 제3 칩(20,30,40), 제1 내지 제3 리드(51,53,55)에 액상의 성형 수지를 덮어 수지 봉합부(80)를 형성한다. 이때 수지 봉합부(80)를 형성하는 방법으로는 트랜스퍼 몰딩 방법이 사용될 수 있다.1 to 4, the liquid phase is formed on the first to third chips 20, 30, and 40 and the first to third leads 51, 53, and 55 on the die pad 12. The resin encapsulation portion 80 is formed by covering the resin. In this case, a transfer molding method may be used as a method of forming the resin encapsulation unit 80.

한편 도시하지는 않았지만, 수지 봉합부(80) 밖에 위치하는 제1 내지 제3 리드(51,53,55)를 제외한 댐바(58), 제1 및 제2 사이드 프레임(16,57)을 포함하는 제1 및 제2 리드 프레임(10,50)을 제거함으로써, 제1 실시예에 따른 멀티 칩 스택 패키지(100)를 획득할 수 있다.
Although not shown, a material including the dam bars 58 and the first and second side frames 16 and 57 except for the first to third leads 51, 53, and 55 positioned outside the resin sealing part 80. By removing the first and second lead frames 10 and 50, the multi-chip stack package 100 according to the first embodiment may be obtained.

제2 실시예Second Embodiment

한편 제1 실시예에 따른 멀티 칩 스택 패키지(100)는 제1 및 제2 리드 프레임(10,50)을 구비하는 예를 개시하였지만 이것에 한정되는 것은 아니다. 즉 도 11 및 도 12에 도시된 바와 같이, 하나의 리드 프레임(150)을 사용하여 멀티 칩 스택 패키지(200)를 구현할 수 있다.Meanwhile, although the multi-chip stack package 100 according to the first embodiment has been described with the first and second lead frames 10 and 50, the present invention is not limited thereto. That is, as illustrated in FIGS. 11 and 12, the multi-chip stack package 200 may be implemented using one lead frame 150.

도 11은 본 발명의 제2 실시예에 따른 멀티 칩 스택 패키지(200)의 리드 프레임(150)을 보여주는 평면도이다. 그리고 도 12는 도 11의 리드 프레임(150)에 복수의 반도체 칩(120,130,170)이 적층된 상태를 보여주는 단면도이다.11 is a plan view illustrating a lead frame 150 of a multichip stack package 200 according to a second embodiment of the present invention. 12 is a cross-sectional view illustrating a state in which a plurality of semiconductor chips 120, 130, and 170 are stacked on the lead frame 150 of FIG. 11.

도 11 및 도 12를 참조하면, 제2 실시예에 따른 멀티 칩 스택 패키지(200)는 제1 내지 제3 칩(120,130,170)과, 리드 프레임(150)을 포함하며, 수지 봉합부(180)를 더 포함할 수 있다. 이때 리드 프레임(150)은 양면 접착 부재(140)와, 제1 내지 제3 리드(151,153,155)를 포함하는 리드 온 칩(lead on chip; LOC) 타입의 리드 프레임이다.11 and 12, the multi chip stack package 200 according to the second embodiment includes first to third chips 120, 130, and 170, a lead frame 150, and a resin encapsulation unit 180. It may further include. In this case, the lead frame 150 is a lead on chip (LOC) type lead frame including a double-sided adhesive member 140 and first to third leads 151, 153, and 155.

리드 프레임(150)은 양면 접착 부재(140)와, 제1 내지 제3 리드(151,153,155)를 포함하며, 타이바(156), 댐바(158) 및 사이드 프레임(157)을 더 포함할 수 있다.The lead frame 150 may include a double-sided adhesive member 140 and first to third leads 151, 153, and 155, and may further include a tie bar 156, a dam bar 158, and a side frame 157.

복수의 제3 리드(155)는 하부면이 양면 접착 부재(140)에 부착되어 양쪽으로 뻗어 있다. 복수의 제1 리드(151)는 일측의 복수의 제3 리드(155)의 양쪽에 배치된다. 복수의 제2 리드(153)는 타측의 복수의 제3 리드(155)의 양쪽에 배치된다. 이때 양면 접착 부재(140)로는 양면 접착성을 갖는 전도성 테이프가 사용될 수 있다.The lower surfaces of the plurality of third leads 155 are attached to the double-sided adhesive member 140 and extend to both sides. The plurality of first leads 151 are disposed on both sides of the plurality of third leads 155 on one side. The plurality of second leads 153 are disposed on both sides of the plurality of third leads 155 on the other side. In this case, the double-sided adhesive member 140 may be a conductive tape having double-sided adhesiveness.

댐바(158)는 제1 및 제3 리드(151,155) 사이와, 제2 및 제3 리드(153,155) 사이를 연결한다.The dam bar 158 connects between the first and third leads 151 and 155 and between the second and third leads 153 and 155.

최외곽에 위치하는 댐바(158)는 사이드 프레임(157)에 연결된다. 사이드 프레임(157)은 리드 프레임(150)의 뼈대를 형성하며, 리드 프레임(150)의 이송 및 정렬 등을 위해 다수의 구멍(159)이 길이 방향으로 형성될 수 있다.The outermost dam bar 158 is connected to the side frame 157. The side frame 157 forms a skeleton of the lead frame 150, and a plurality of holes 159 may be formed in the length direction for the transfer and alignment of the lead frame 150.

그리고 타이바(156)는 제1 내지 제3 리드(151,153,155)가 형성된 방향에 수직한 방향의 양쪽에 형성되며, 사이드 프레임(157)에 연결된다. 이때 타이바(156)는 양쪽에 배치되는 제1 내지 제3 리드(151,153,155)의 중간 부분에 배치되며, 제1 및 제2 칩(120,130)을 지지할 수 있도록 제1 및 제2 리드(151,153)가 형성된 부분 쪽으로 돌출되어 있다. 타이바(156)는 양쪽에 위치하는 제1 및 제2 리드(151,153)의 사이에 위치하며, 타이바(156)의 단부는 제3 리드(155)의 측면을 향한다.The tie bars 156 are formed at both sides of a direction perpendicular to the direction in which the first to third leads 151, 153, and 155 are formed, and are connected to the side frame 157. In this case, the tie bars 156 are disposed in the middle portions of the first to third leads 151, 153 and 155 disposed on both sides, and the first and second leads 151 and 153 may be supported to support the first and second chips 120 and 130. Protrudes toward the formed part. The tie bar 156 is positioned between the first and second leads 151 and 153 positioned at both sides, and the end of the tie bar 156 faces the side of the third lead 155.

제1 칩(12)과 제2 칩(130)은 서로 인접하게 배치되며, 양면 접착 부재(140)를 매개로 제3 리드(155)의 하부에 부착된다. 또한 제1 및 제2 칩(120,130)은 제1 및 제2 칩(120,130)의 경계 부분을 포함한 양쪽의 가장자리 부분의 상부면에 한 쌍의 타이바(156)가 부착된다. 도시하진 않았지만 타이바(156)와 제1 및 제2 칩(120,130) 사이에는 접착 부재가 개재된다. 그 외 제1 내지 제3 칩(120,130,170)이 제1 내지 제3 리드(151,153,155)에 연결되는 구성은 제1 실시예에 따른 멀티 칩 스택 패키지(도 1의 100)와 동일하기 때문에 상세한 설명은 생략한다. The first chip 12 and the second chip 130 are disposed adjacent to each other, and are attached to the lower portion of the third lead 155 through the double-sided adhesive member 140. In addition, the first and second chips 120 and 130 may have a pair of tie bars 156 attached to the upper surface of both edge portions including the boundary portions of the first and second chips 120 and 130. Although not shown, an adhesive member is interposed between the tie bar 156 and the first and second chips 120 and 130. Since the first to third chips 120, 130, and 170 are connected to the first to third leads 151, 153, and 155, they are the same as the multi-chip stack package 100 of FIG. do.

그리고 수지 봉합부(180)는 리드 프레임(150)에 지지된 제1 내지 제3 칩(120,130,170), 제1 내지 제3 리드(151,153,155)를 봉합하여 외부 환경으로부터 보호한다. 이때 제1 및 제2 칩(120,130)의 하부면은 수지 봉합부(180)의 하부면을 통하여 외부로 노출될 수 있다.The resin encapsulation unit 180 seals the first to third chips 120, 130, and 170 and the first to third leads 151, 153, and 155 supported by the lead frame 150 to protect the external environment. In this case, lower surfaces of the first and second chips 120 and 130 may be exposed to the outside through the lower surfaces of the resin encapsulation unit 180.

수지 봉합부(180) 밖에 위치하는 제1 내지 제3 리드(151,153,155)를 제외한 댐바(158), 사이드 프레임(157)을 포함하는 리드 프레임(150)은 제거된다.The lead frames 150 including the dam bars 158 and the side frames 157 except for the first to third leads 151, 153, and 155 positioned outside the resin encapsulation unit 180 are removed.

이와 같은 제2 실시예에 따른 멀티 칩 스택 패키지(200)는 다음과 같이 제조될 수 있다.The multi-chip stack package 200 according to the second embodiment may be manufactured as follows.

먼저 리드 프레임(150)을 준비한 상태에서, 리드 프레임(150)의 양면 접착 부재(140)를 매개로 제3 리드(155)의 하부에 제1 및 제2 칩(120,130)을 부착한다. 이때 제1 및 제2 칩(1201,30)의 경계 부분을 포함한 양쪽의 가장자리 부분의 상부면에 리드 프레임(150)의 타이바(156)가 부착되어 제1 및 제2 칩(120,130)을 또한 지지한다.First, in a state in which the lead frame 150 is prepared, the first and second chips 120 and 130 are attached to the lower portion of the third lead 155 through the double-sided adhesive member 140 of the lead frame 150. At this time, the tie bars 156 of the lead frame 150 are attached to the upper surfaces of both edge portions including the boundary portions of the first and second chips 1201 and 30 to further connect the first and second chips 120 and 130. I support it.

다음으로 도 7과 동일한 방식으로, 제1 내지 제3 리드(151,153,155)에 전도성 접착 부재를 제공한다. 다음으로 도 8과 동일한 방식으로, 제3 칩(170)을 전도성 접착 부재(163)가 형성된 제3 리드(155)에 플립 칩 본딩한다. 그리고 도 9 및 도 10에 도시된 바와 같이, 제1 내지 제3 칩(120,130,170), 제1 내지 제3 리드(151,153,155)에 액상의 성형 수지를 덮어 수지 봉합부(180)를 형성한다.Next, in the same manner as in FIG. 7, the conductive adhesive members are provided to the first to third leads 151, 153, and 155. Next, in the same manner as in FIG. 8, the third chip 170 is flip chip bonded to the third lead 155 on which the conductive adhesive member 163 is formed. 9 and 10, the resin encapsulation part 180 is formed by covering a liquid molding resin on the first to third chips 120, 130, and 170 and the first to third leads 151, 153, and 155.

한편 도시하지는 않았지만, 수지 봉합부(180) 밖에 위치하는 제1 내지 제3 리드(151,153,155)를 제외한 댐바(158), 사이드 프레임(157)을 포함하는 리드 프레임(150)을 제거함으로써, 도 11 및 도 12에 도시된 바와 같은 제2 실시예에 따른 멀티 칩 스택 패키지(200)를 획득할 수 있다.
Although not illustrated, the lead frame 150 including the dam bars 158 and the side frames 157 except for the first to third leads 151, 153, and 155 located outside the resin sealing unit 180 may be removed, thereby removing the lead frames 150 from FIGS. As shown in FIG. 12, the multi-chip stack package 200 according to the second embodiment may be obtained.

제3 실시예Third Embodiment

한편 제1 실시예에서는 제1 및 제2 칩(20,30)을 지지하는 기재로서 제1 리드 프레임(10)을 사용하는 예를 개시하였지만 이것에 한정되는 것은 아니다. 즉 도 13 및 도 14에 도시된 바와 같이, 제1 리드 프레임(10) 대신에 배선 기판(210)을 사용할 수 있다.In the first embodiment, an example in which the first lead frame 10 is used as the substrate for supporting the first and second chips 20 and 30 is disclosed, but is not limited thereto. That is, as shown in FIGS. 13 and 14, the wiring board 210 may be used instead of the first lead frame 10.

도 13은 본 발명의 제3 실시예에 따른 멀티 칩 스택 패키지(300)를 보여주는 평면도이다. 그리고 도 14는 도 13의 Ⅲ-Ⅲ선 단면도이다.13 is a plan view illustrating a multi-chip stack package 300 according to a third embodiment of the present invention. 14 is a cross-sectional view taken along the line III-III of FIG. 13.

도 13 및 도 14를 참조하면, 제3 실시예에 따른 멀티 칩 스택 패키지(300)는 배선 기판(210), 제1 내지 제3 칩(220,230,270), 제1 내지 제3 리드(251,253,255)를 포함하며, 수지 봉합부(280) 및 외부 접속 단자(290)를 더 포함할 수 있다.13 and 14, the multi chip stack package 300 according to the third embodiment includes a wiring board 210, first to third chips 220, 230, 270, and first to third leads 251, 253, and 255. The resin sealing unit 280 and the external connection terminal 290 may be further included.

배선기판(210)은 양면에 배선패턴이 형성된 인쇄회로기판으로서, 경질, 연질 또는 경연질의 인쇄회로기판이 사용될 수 있다. 배선기판(210)은 상부면에 제1 및 제2 칩(220,230)의 하부면이 부착되는 칩 실장 영역(212)을 갖는다. 배선기판(210)은 상부면에 칩 실장 영역(212)의 외측에 제1 및 제2 칩(220,230) 밖으로 뻗어 있는 제1 내지 제3 리드(251,253,255)의 단부가 전기적으로 접합되는 기판 패드(214)가 형성되어 있다. 그리고 배선기판(210)은 하부면에 기판 패드(214)와 전기적으로 연결된 접속 패드(216)가 형성되어 있다. 이때 기판 패드(214)와 접속 패드(216)는 배선기판(210)을 관통하여 비아 홀(218)에 의해 전기적으로 연결된다. 칩 실장 영역(212) 또한 비아 홀을 통하여 칩 실장 영역(212) 아래의 접속 패드와 전기적으로 연결된다.The wiring board 210 is a printed circuit board having wiring patterns formed on both surfaces thereof, and a hard, soft or rigid printed circuit board may be used. The wiring board 210 has a chip mounting area 212 on which upper surfaces of the first and second chips 220 and 230 are attached. The wiring board 210 has a substrate pad 214 on which an end portion of the first to third leads 251, 253, 255, which extends out of the first and second chips 220, 230, outside the chip mounting area 212 is electrically bonded to the upper surface. ) Is formed. The wiring board 210 has a connection pad 216 electrically connected to the substrate pad 214 on a lower surface thereof. In this case, the substrate pad 214 and the connection pad 216 are electrically connected to each other by the via hole 218 through the wiring substrate 210. The chip mounting area 212 is also electrically connected to the connection pad under the chip mounting area 212 through the via hole.

배선기판(210) 위에 제1 내지 제3 칩(220,230,270)을 적층하는 구조는 제1 실시예에 따른 다이 패드(12) 위에 제1 내지 제3 칩(20.30.70)을 적층하는 구조와 동일하기 때문에, 상세한 설명은 생략한다. 이때 제1 및 제2 칩(220,230)은 배선기판의 칩 실장 영역(212)에 전도성 접착 부재를 매개로 접합한다.The structure of stacking the first to third chips 220, 230, and 270 on the wiring board 210 is the same as the structure of stacking the first to third chips 20.30.70 on the die pad 12 according to the first embodiment. Therefore, detailed description is omitted. In this case, the first and second chips 220 and 230 are bonded to the chip mounting region 212 of the wiring board through the conductive adhesive member.

제1 내지 제3 리드(251,253,255)는 테이프 배선기판(250) 형태로 제공될 수 있다. 즉 제1 내지 제3 리드(251,253,255)는 제1 내지 제3 칩(220,230,270), 배선기판(210)에 전기적으로 접합되는 부분을 제외한 나머지 부분은 절연성 테이프(257)에 형성될 수 있다.The first to third leads 251, 253, and 255 may be provided in the form of a tape wiring board 250. That is, the first to third leads 251, 253, and 255 may be formed on the insulating tape 257 except for portions electrically connected to the first to third chips 220, 230, and 270 and the wiring board 210.

수지 봉합부(280)는 배선기판(210)의 상부면에 형성된 제1 내지 제3 칩(220,230,270), 제1 내지 제3 리드(251,253,255)를 봉합하여 외부 환경으로부터 보호한다. 이때 수지 봉합부(280)는 배선기판(210)의 상부면에만 형성하는 하프 몰딩 방법으로 형성할 수 있다.The resin encapsulation unit 280 seals the first to third chips 220, 230, and 270 and the first to third leads 251, 253, and 255 formed on the upper surface of the wiring board 210 to protect the external environment. In this case, the resin encapsulation part 280 may be formed by a half molding method formed only on the upper surface of the wiring board 210.

그리고 외부 접속 단자(290)는 배선기판(210) 하부면의 접속 패드(216)에 형성될 수 있다. 외부 접속 단자(290)로는 볼 타입의 범프가 사용될 수 있다. 또는 접속 패드(216) 자체를 외부 접속 단자용으로 사용할 수도 있다.The external connection terminal 290 may be formed on the connection pad 216 of the lower surface of the wiring board 210. A ball type bump may be used as the external connection terminal 290. Alternatively, the connection pad 216 itself may be used for the external connection terminal.

이와 같은 제3 실시예에 따른 멀티 칩 스택 패키지(300)는 다음과 같이 제조될 수 있다.The multi chip stack package 300 according to the third embodiment may be manufactured as follows.

먼저 배선 기판(210)을 준비한 상태에서, 배선 기판(210) 위에 제1 및 제2 칩(220,230)을 인접하게 전도성 접착 부재를 사용하여 부착한다. 다음으로 제1 및 제2 칩(220,230) 위에 양면 접착 부재(240)를 부착한다. 다음으로 제1 내지 제3 리드(251,253,255)를 제1 및 제2 칩(220,230) 위에 배치하되, 제3 리드(255)는 양면 접착 부재(240)에 부착하고, 제1 및 제2 리드(251,253)의 양단부는 제1 및 제2 칩 패드(222,232)와, 배선기판(210)의 기판 패드(214)에 접합한다. 다음으로 양면 접착 부재(240) 상부의 제3 리드(255)에 전도성 접착 부재(263)를 제공한다. 다음으로 제3 칩(270)을 전도성 접착 부재(263)가 형성된 제3 리드(255)에 플립 칩 본딩한다. 그리고 도 13 및 도 14에 도시된 바와 같이, 배선 기판(210) 상부면의 제1 내지 제3 칩(220,230,270), 제1 내지 제3 리드(251,253,255)에 액상의 성형 수지를 덮어 수지 봉합부(280)를 형성한다. 이후에 배선기판(210)의 하부면의 접속 패드(216)에 외부 접속 단자(290)를 형성할 수 있다.
First, in a state in which the wiring board 210 is prepared, the first and second chips 220 and 230 are attached to the wiring board 210 adjacently using a conductive adhesive member. Next, the double-sided adhesive member 240 is attached on the first and second chips 220 and 230. Next, the first to third leads 251, 253 and 255 are disposed on the first and second chips 220 and 230, and the third lead 255 is attached to the double-sided adhesive member 240 and the first and second leads 251 and 253. Opposite ends of the first and second chip pads 222 and 232 and the substrate pad 214 of the wiring board 210. Next, a conductive adhesive member 263 is provided to the third lead 255 on the double-sided adhesive member 240. Next, the third chip 270 is flip chip bonded to the third lead 255 on which the conductive adhesive member 263 is formed. 13 and 14, the resin encapsulation part is covered by covering a liquid molding resin on the first to third chips 220, 230, and 270 and the first to third leads 251, 253, and 255 on the upper surface of the wiring board 210. 280). Thereafter, the external connection terminal 290 may be formed on the connection pad 216 of the lower surface of the wiring board 210.

제4 실시예Fourth Embodiment

한편 제1 내지 제3 실시예에서는 제1 칩과 제2 칩이 별개로 반도체 칩으로 형성된 예를 개시하였지만 이것에 한정되는 것은 아니다. 즉 도 15에 도시된 바와 같이, 제1 및 제2 칩은 하나의 반도체 칩(390)으로 형성될 수 있다.Meanwhile, in the first to third embodiments, an example in which the first chip and the second chip are formed separately from the semiconductor chip is disclosed, but is not limited thereto. That is, as shown in FIG. 15, the first and second chips may be formed of one semiconductor chip 390.

도 15는 본 발명의 제4 실시예에 따른 멀티 칩 스택 패키지(400)를 보여주는 단면도이다.15 is a cross-sectional view illustrating a multi-chip stack package 400 according to a fourth embodiment of the present invention.

도 15를 참조하면, 제4 실시예에 따른 멀티 칩 스택 패키지(400)는 제1 실시예에 따른 멀티 칩 스택 패키지(도 2의 100)와 비교할 때 제1 실시예의 제1 칩과 제2 칩이 하나의 반도체 칩(390)으로 제공되는 것을 제외하면 제1 실시예에 따른 멀티 칩 스택 패키지(도 2의 100)과 동일한 구조를 갖는다.Referring to FIG. 15, the multi-chip stack package 400 according to the fourth embodiment may be compared with the multi-chip stack package 100 according to the first embodiment (100 of FIG. 2). Except as being provided as one semiconductor chip 390, it has the same structure as the multi-chip stack package (100 in FIG. 2) according to the first embodiment.

이때 반도체 칩(390)은 제1 칩에 대응되는 제1 칩 영역(320)과, 제2 칩에 대응되는 제2 칩 영역(330)을 가지며, 제1 및 제2 칩 영역(320,330)은 일체로 형성된다. 그 외 구조는 제1 실시예에 따른 멀티 칩 스택 패키지와 동일하기 때문에 상세한 설명은 생략한다.In this case, the semiconductor chip 390 has a first chip region 320 corresponding to the first chip, a second chip region 330 corresponding to the second chip, and the first and second chip regions 320 and 330 are integrally formed. Is formed. Since the rest of the structure is the same as that of the multi-chip stack package according to the first embodiment, detailed description thereof will be omitted.

제4 실시예에서는 반도체 칩(390)이 제1 실시예에 따른 멀티 칩 스택 패키지의 제1 및 제2 칩 대신에 사용된 예를 개시하였지만 이것에 한정되는 것은 아니다. 즉 제4 실시예에 따른 반도체 칩(390)은 제2 및 제3 실시예에 따른 멀티 칩 스택 패키지의 제1 및 제2 칩 대신에 사용할 수 있음은 물론이다.
In the fourth embodiment, an example in which the semiconductor chip 390 is used in place of the first and second chips of the multichip stack package according to the first embodiment is disclosed, but is not limited thereto. That is, the semiconductor chip 390 according to the fourth embodiment may be used instead of the first and second chips of the multichip stack package according to the second and third embodiments.

한편, 본 명세서와 도면에 개시된 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.On the other hand, the embodiments disclosed in the specification and drawings are merely presented specific examples to aid understanding, and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.

10 : 제1 리드 프레임 12 : 다이 패드
14,156 : 타이바 16 : 제1 사이드 프레임
19,59,159 : 구멍 20 : 제1 칩
22 : 제1 칩 패드 30 : 제2 칩
32 : 제2 칩 패드 40 : 양면 접착 부재
50 : 제2 리드 프레임 51 : 제1 리드
52, 54 : 홈 53 : 제2 리드
55 : 제3 리드 57 : 제2 사이드 프레임
58,158 : 댐바 60 : 전도성 접착 부재
70 : 제3 칩 72 : 제3 칩 패드
80 : 수지 봉합부
100, 200, 300 : 멀티 칩 스택 패키지
150 : 리드 프레임 157 : 사이드 프레임
210 : 배선기판 212 : 칩 실장 영역
214 : 기판 패드 216 : 접속 패드
218 : 비아 홀 290 : 외부 접속 단자10: first lead frame 12: die pad
14,156: tie bar 16: first side frame
19,59,159: hole 20: first chip
22: first chip pad 30: second chip
32: second chip pad 40: double-sided adhesive member
50: second lead frame 51: first lead
52, 54: groove 53: second lead
55: third lead 57: second side frame
58,158: Dambar 60: conductive adhesive member
70: third chip 72: third chip pad
80: resin seal
100, 200, 300: Multichip Stack Package
150: lead frame 157: side frame
210: wiring board 212: chip mounting area
214: substrate pad 216: connection pad
218: via hole 290: external connection terminal

Claims (22)

상부면에 복수의 제1 칩 패드가 형성된 제1 칩;
상기 제1 칩에 인접하게 배치되며, 상부면에 복수의 제2 칩 패드가 형성된 제2 칩;
상기 제1 및 제2 칩의 경계 부분을 포함하여 상기 제1 및 제2 칩 위에 부착된 절연성을 갖는 접착 부재;
상기 복수의 제1 칩 패드 위에 전기적으로 접합되어 상기 제1 칩 밖으로 뻗어 있는 복수의 제1 리드;
상기 복수의 제2 칩 패드 위에 전기적으로 접합되어 상기 제2 칩 밖으로 뻗어 있는 복수의 제2 리드;
상기 접착 부재 위에 부착되어 상기 제1 및 제2 칩 밖으로 각각 뻗어 있는 복수의 제3 리드;
상기 접착 부재 위의 상기 복수의 제3 리드에 플립 칩 본딩되는 복수의 제3 칩 패드가 형성된 제3 칩;
을 포함하고,
상기 제1 및 제2 칩 패드는 상기 접착 부재의 외측에 형성된 것을 특징으로 하는 멀티 칩 스택 패키지.A first chip having a plurality of first chip pads formed on an upper surface thereof;
A second chip disposed adjacent to the first chip and having a plurality of second chip pads formed on an upper surface thereof;
An adhesive member having an insulating property attached to the first and second chips, including boundary portions of the first and second chips;
A plurality of first leads electrically bonded to the plurality of first chip pads and extending out of the first chip;
A plurality of second leads electrically bonded to the plurality of second chip pads and extending out of the second chip;
A plurality of third leads attached to the adhesive member and extending out of the first and second chips, respectively;
A third chip having a plurality of third chip pads flip-chip bonded to the plurality of third leads on the adhesive member;
/ RTI >
And the first and second chip pads are formed outside the adhesive member. 제1항에 있어서,
상기 복수의 제1 리드는 상기 제1 칩 위에 위치하는 상기 제3 리드를 중심으로 양쪽에 배치되고,
상기 복수의 제2 리드는 상기 제2 칩 위에 위치하는 상기 제3 리드를 중심으로 양쪽에 배치되는 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 1,
The plurality of first leads are disposed on both sides of the third lead positioned on the first chip,
The plurality of second leads are arranged on both sides with respect to the third lead located on the second chip. 제1항에 있어서,
상기 복수의 제1 및 제2 리드는 각각 상기 제1 및 제2 칩 위에 이격되어 배치되며, 상기 복수의 제1 및 제2 리드와 상기 제1 및 제2 칩 패드 사이에 전도성 접착 부재가 개재된 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 1,
The plurality of first and second leads are spaced apart from each other on the first and second chips, respectively, and a conductive adhesive member is interposed between the plurality of first and second leads and the first and second chip pads. Multi-chip stack package, characterized in that. 제1항에 있어서,
상기 제3 칩 패드와 상기 제3 리드 사이에 전도성 접착 부재가 개재된 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 1,
And a conductive adhesive member interposed between the third chip pad and the third lead. 제3항 또는 제4항에 있어서,
상기 전도성 접착 부재는 전도성 접착제 또는 전도성 테이프인 것을 특징으로 하는 멀티 칩 스택 패키지.The method according to claim 3 or 4,
The conductive adhesive member is a multi-chip stack package, characterized in that the conductive adhesive or conductive tape. 제1항에 있어서,
상기 제1 칩 패드 위에 위치하는 상기 복수의 제1 리드 부분에는 구멍 또는 홈이 형성되어 있고, 상기 제2 칩 패드 위에 위치하는 상기 복수의 제2 리드 부분에는 구멍 또는 홈이 형성되어 있고, 상기 구멍 또는 홈에 전도성 접착제가 도포되는 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 1,
Holes or grooves are formed in the plurality of first lead portions positioned on the first chip pads, and holes or grooves are formed in the plurality of second lead portions positioned on the second chip pads. Or a multi-chip stack package characterized in that the conductive adhesive is applied to the groove. 제1항에 있어서,
상기 제1 및 제2 칩의 하부면이 부착되는 다이 패드를 갖는 제1 리드 프레임;을 더 포함하며,
상기 복수의 제1, 제2 및 제3 리드는 제2 리드 프레임에 형성된 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 1,
And a first lead frame having die pads to which lower surfaces of the first and second chips are attached.
And the plurality of first, second and third leads are formed in a second lead frame. 제7항에 있어서,
상기 다이 패드 위의 상기 제1 내지 제3 칩, 상기 제1 내지 제3 리드를 봉합하는 수지 봉합부;
를 더 포함하는 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 7, wherein
A resin encapsulation portion for sealing the first to third chips and the first to third leads on the die pad;
The multi-chip stack package further comprises. 제8항에 있어서,
상기 수지 봉합부 밖으로 상기 다이 패드의 하부면이 노출된 것을 특징으로 하는 멀티 칩 스택 패키지.9. The method of claim 8,
And a lower surface of the die pad is exposed out of the resin sealing portion. 제2항에 있어서,
상기 제1, 제2 및 제3 리드가 배치된 방향에 수직 방향으로 양쪽에 배치되며, 상기 제1 및 제2 칩의 경계 부분을 포함한 양쪽의 가장자리 부분의 상부면에 부착되어 상기 제1 및 제2 칩을 지지하는 한 쌍의 타이바;
를 더 포함하는 것을 특징으로 하는 것을 특징으로 하는 멀티 칩 스택 패키지.3. The method of claim 2,
The first, second and third leads are disposed on both sides in a direction perpendicular to the direction in which the first and second leads are disposed, and are attached to upper surfaces of both edge portions including boundary portions of the first and second chips, respectively. A pair of tie bars supporting two chips;
Multi-chip stack package, characterized in that it further comprises. 제10항에 있어서,
상기 제1 내지 제3 칩, 상기 제1 내지 제3 리드를 봉합하는 수지 봉합부;
를 더 포함하는 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 10,
A resin sealing part sealing the first to third chips and the first to third leads;
The multi-chip stack package further comprises. 제1항에 있어서,
상부면에 상기 제1 및 제2 칩의 하부면이 부착되는 칩 실장 영역을 갖고, 상기 칩 실장 영역의 외측에 제1 및 제2 칩 밖으로 뻗어 있는 상기 제1 내지 제3 리드의 단부가 전기적으로 접합되는 기판 패드가 형성되어 있고, 하부면에 상기 기판 패드와 전기적으로 연결된 접속 패드가 형성된 배선기판;
을 더 포함하는 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 1,
An upper end surface having chip mounting regions to which lower surfaces of the first and second chips are attached, and end portions of the first to third leads extending out of the first and second chips to the outside of the chip mounting region; A wiring board on which a substrate pad to be bonded is formed, and a connection pad electrically connected to the substrate pad on a lower surface thereof;
The multi-chip stack package further comprises. 제12항에 있어서,
상기 배선기판의 상부면에 형성된 상기 제1 내지 제3 칩, 상기 제1 내지 제3 리드를 봉합하는 수지 봉합부;
상기 배선기판의 접속 패드에 형성된 외부 접속 단자;
를 더 포함하는 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 12,
A resin encapsulation portion for sealing the first to third chips and the first to third leads formed on an upper surface of the wiring board;
An external connection terminal formed on the connection pad of the wiring board;
The multi-chip stack package further comprises. 제1항에 있어서,
상기 제1 및 제2 칩은 전계 효과 트랜지터(FET; Filed Effect Transistor)이고, 상기 제3 칩은 파워 제어용 집적회로 칩인 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 1,
And the first and second chips are field effect transistors (FETs), and the third chip is an integrated circuit chip for power control. 제14항에 있어서,
상기 제1 및 제2 칩은 서로 미러 칩인 것을 특징으로 하는 멀티 칩 스택 패키지.15. The method of claim 14,
The first chip and the second chip is a multi-chip stack package, characterized in that the mirror chip. 제14항에 있어서,
상기 제1 및 제2 칩은 일체로 하나의 반도체 칩으로 형성된 것을 특징으로 하는 멀티 칩 스택 패키지.15. The method of claim 14,
And the first and second chips are integrally formed as one semiconductor chip. 제1항에 있어서,
상기 접착 부재는 절연성 접착제 또는 양면 접착 테이프를 포함하는 것을 특징으로 하는 멀티 칩 스택 패키지.The method of claim 1,
The adhesive member is a multi-chip stack package, characterized in that it comprises an insulating adhesive or double-sided adhesive tape. 삭제delete 다이 패드를 갖는 제1 리드 프레임;
상기 다이 패드 위에 실장되며, 상부면에 복수의 제1 칩 패드가 형성된 제1 칩;
상기 제1 칩에 인접하게 상기 다이 패드 위에 실장되며, 상부면에 복수의 제2 칩 패드가 형성된 제2 칩;
상기 제1 칩 및 제2 칩의 경계 부분을 포함하여 상기 제1 및 제2 칩 위에 부착되는 절연성의 접착 부재;
상기 복수의 제1 칩 패드 위에 전기적으로 접합되어 상기 제1 칩 밖으로 뻗어 있는 복수의 제1 리드, 상기 복수의 제2 칩 패드 위에 전기적으로 접합되어 상기 제2 칩 밖으로 뻗어 있는 복수의 제2 리드, 및 상기 접착 부재 위에 부착되어 상기 제1 및 제2 칩 밖으로 각각 뻗어 있는 복수의 제3 리드를 가지며, 상기 복수의 제1 리드는 상기 제1 칩 위에 위치하는 상기 제3 리드를 중심으로 양쪽에 배치되고, 상기 복수의 제2 리드는 상기 제2 칩 위에 위치하는 상기 제3 리드를 중심으로 양쪽에 배치되는 제2 리드 프레임;
상기 접착 부재 위의 상기 복수의 제3 리드에 플립 칩 본딩되는 복수의 제3 칩 패드가 형성된 제3 칩;
을 포함하고,
상기 제1 및 제2 칩 패드는 상기 접착 부재의 외측에 형성된 것을 특징으로 하는 멀티 칩 스택 패키지.A first lead frame having a die pad;
A first chip mounted on the die pad and having a plurality of first chip pads formed on an upper surface thereof;
A second chip mounted on the die pad adjacent to the first chip and having a plurality of second chip pads formed on an upper surface thereof;
An insulating adhesive member attached to the first and second chips including a boundary portion of the first chip and the second chip;
A plurality of first leads electrically bonded on the plurality of first chip pads and extending out of the first chip, a plurality of second leads electrically bonded on the plurality of second chip pads and extending out of the second chip, And a plurality of third leads attached to the adhesive member and extending out of the first and second chips, respectively, wherein the plurality of first leads are disposed on both sides of the third lead positioned on the first chip. The plurality of second leads may include: a second lead frame disposed at both sides of the third lead positioned on the second chip;
A third chip having a plurality of third chip pads flip-chip bonded to the plurality of third leads on the adhesive member;
/ RTI >
And the first and second chip pads are formed outside the adhesive member. 제19항에 있어서,
상기 제1 칩 패드 위에 위치하는 상기 복수의 제1 리드 부분에는 구멍 또는 홈이 형성되어 있고, 상기 제2 칩 패드 위에 위치하는 상기 복수의 제2 리드 부분에는 구멍 또는 홈이 형성되어 있고, 상기 구멍 또는 홈에 전도성 접착제가 도포되는 것을 특징으로 하는 멀티 칩 스택 패키지.20. The method of claim 19,
Holes or grooves are formed in the plurality of first lead portions positioned on the first chip pads, and holes or grooves are formed in the plurality of second lead portions positioned on the second chip pads. Or a multi-chip stack package characterized in that the conductive adhesive is applied to the groove. 제20항에 있어서,
상기 다이 패드 위의 상기 제1 내지 제3 칩, 상기 제1 내지 제3 리드를 봉합하되, 상기 다이 패드의 하부면이 외부로 노출되게 봉합하는 수지 봉합부;
를 더 포함하는 것을 특징으로 하는 멀티 칩 스택 패키지.21. The method of claim 20,
A resin encapsulation portion for sealing the first to third chips and the first to third leads on the die pad, and sealing the lower surface of the die pad to be exposed to the outside;
The multi-chip stack package further comprises. 제19항에 있어서,
상기 제1 및 제2 칩은 일체로 하나의 반도체 칩으로 형성된 것을 특징으로 하는 멀티 칩 스택 패키지.20. The method of claim 19,
And the first and second chips are integrally formed as one semiconductor chip.
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