KR101342874B1 - Ｆｉｎｆｅｔ에서 분할된 게이트 메모리 셀 - Google Patents

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Abstract

메모리 셀은 채널 영역이 소스, 드레인 영역들 사이 핀(fin)의 측벽을 따라 반도체 핀(105,107)을 이용하여 구현된다. 채널 영역의 일 부분은 상기 채널 영역에 인접한 선택 게이트(731)를 가지며 다른 부분은 그 사이에 전하 저장 구조를 가지며 상기 다른 부분에 인접한 제어 게이트(1001)를 가진다. 몇몇 실시예들에서, 독립적인 제어 게이트 구조들은 두 개의 메모리 셀들을 구현하기 위하여 핀의 인접한 대향 측벽들에 위치된다.
반도체 핀, 채널 영역, 선택 게이트 구조, 전하 저장 구조, 제어 게이트 구조

Description

ＦＩＮＦＥＴ에서 분할된 게이트 메모리 셀{SPLIT GATE MEMORY CELL IN A FINFET}
본 발명은 일반적으로 반도체 장치들, 특히 분할된 게이트 메모리 장치들에 관한 것이다.
비휘발성 메모리들 같은 몇몇 형태의 메모리들은 메모리 어레이의 메모리 셀 들을 구현하기 위하여 분할된 게이트 트랜지스터들을 사용한다. 분할된 게이트 구조를 가진 트랜지스터는 메모리 셀의 판독, 기입 동작들을 제어하기 위하여 제어 게이트, 선택 게이트를 포함한다.
따라서 본 발명의 목적은 분할 게이트 구성들을 가진 메모리 셀 들을 가진 개선된 메모리를 제공하는 것이다.
본 발명은 첨부 도면들을 참조함으로써 더욱 잘 이해될 수 있고, 다수의 목적, 특징들, 장점들은 당업자에게 명백하다.
도 1은 본 발명의 일 실시예에 따른 제조시 하나의 스테이지 동안 웨이퍼의 부분 평면도.
도 2는 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 절단 측면도.
도 3은 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 평면도.
도 4는 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 절단 측면도.
도 5는 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 다른 부분 절단 측면도.
도 6은 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 평면도.
도 7은 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 평면도.
도 8은 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 절단 측면도.
도 9는 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 다른 부분 절단 측면도.
도 10은 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 절단 측면도.
도 11은 본 발명의 일 실시예에 따른 제조시 다른 스테이지 동안 웨이퍼의 다른 부분 절단 측면도.
도 12는 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 절단 측면도.
도 13은 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 다른 부분 절단 측면도.
도 14는 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 평면도.
도 15는 본 발명의 일 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 절단 평면도.
도 16은 본 발명의 다른 실시예에 따른 제조의 다른 스테이지 동안 웨이퍼의 부분 평면도.
도 17은 본 발명의 일 실시예에 따른 메모리 어레이의 회로도.
도 18은 본 발명의 일 실시예에 따른 메모리 어레이의 회로도.
다른 도면들에서 동일한 참조 부호들의 사용은 달리 언급이 없으면 동일한 아이템들을 가리킨다. 도면들에 도시된 구조들은 반드시 비례하여 도시된 것은 아니다.
다음은 본 발명을 수행하기 위한 방식의 상세한 설명을 나타낸다. 상기 설명은 본 발명을 도시하기 위한 것이고 제한하기 위한 것이 아니다.
도 1 내지 도 15는 FinFET들에서 구현되는 분할된 게이트 메모리 셀 들을 포함하는 메모리 어레이의 일 실시예의 제조 중 다양한 스테이지들 동안 웨이퍼의 다양한 모습들을 나타낸다.
도 1은 웨이퍼(101)의 부분 평면도이다. 도 1은 웨이퍼(101) 상에서 제 1 방향으로 수평으로 연장하는 두 개의 반도체 핀들(fin)(105, 107)을 포함하는 웨이퍼(101)를 도시한다. 일 실시예에서, 핀들(105, 107)은 실리콘 재료(예를 들어, 단결정질 실리콘)이지만 다른 실시예들에서는 다른 반도체 재료들일 수 있다. 웨이퍼(101)는 동일한 방향으로 연장하는 다른 핀들(도시되지 않음)을 포함할 수 있다.
일 실시예에서, 핀들(105, 107)은 도 1에 도시된 패턴에 따라 웨이퍼(101) 상에 반도체 층을 패터닝함으로써 형성된다. 일 실시예에서, 상기 패터닝은 반도체 층 상에 포토 레지스트 층(도시되지 않음)을 형성하고 마스크 구조를 형성하기 위하여 포토리소그래피 기술들을 사용하여 포토 레지스트를 패터닝하는 것을 포함한다. 그 후, 반도체 재료의 층은 패터닝된 마스크 구조에 따라 에칭된다.
일 실시예에서, 핀들(105, 107)은 제 1 도전성 타입을 제공하기 위하여 도핑 될 수 있다. 일 실시예에서, 핀들은 핀들(105, 107)을 패터닝하기 전에 도핑 된다. 그러나 다른 실시예들에서, 상기 핀들은 패터닝 후 도핑 될 수 있다.
도 2는 핀들(105, 107) 상에 선택 게이트 유전체(203)의 형성, 핀들(105, 107) 상에 포함하는 웨이퍼(101)에 게이트 재료의 층(205)의 형성 후 웨이퍼(101)의 부분 절단 측면도이다. 도시된 실시예에서, 유전체(203)는 핀들(105, 107)의 상부, 측벽들 상에 위치된다. 일 실시예에서, 유전체(203)는 핀들(105, 107)의 재료를 산화시킴으로써 형성된다. 일 실시예에서, 유전체는 실리콘 산화물이다. 그러나 다른 실시예들에서, 유전체(203)는 다른 처리(예를 들어, 증착(deposition))에 의해 형성 및/또는 다른 재료들로 형성될 수 있다.
게이트 재료 층(205)은 분할된 게이트 트랜지스터들을 위한 선택 게이트들의 형성시 추후 처리들에 사용된다. 일 실시예에서, 층(205)은 폴리실리콘이지만 다른 실시예들에서 다른 선택 게이트 재료들(예를 들어, 금속)일 수 있다. 일 실시예에서, 층(205)은 화학 기상 증착(chemical vapor deposition; CVD) 처리에 의해 증착되지만 다른 실시예들에서 다른 처리들에 의해 형성될 수 있다.
도시된 실시예에서, 핀들(107, 105)은 유전체 층(103)(예를 들어, 실리콘 산화물) 상에 위치된다. 유전체 층(103)은 기판 재료(201)(예를 들어, 벌크 실리콘(bulk silicon)) 상에 위치된다. 그러나 웨이퍼(101)는 다른 실시예들에서 다른 구성들을 가질 수 있다.
일 실시예에서, 핀들(105, 107)은 200 나노미터의 높이, 500 나노미터의 폭(도 2에 도시된 폭 크기)을 가진다. 그러나, 핀들은 다른 실시예들에서 다른 폭들, 높이들, 및/또는 길이들을 가질 수 있고, 다른 높이 대 폭(도 2에서 도시된 핀들(105, 107)의 폭) 비율들을 포함한다.
도 3은 층(205)이 도 3에 도시된 게이트 구조들(303, 305)을 가진 다수의 선택 게이트 구조들을 형성하기 위하여 패터닝된 후 웨이퍼(101)의 부분 평면도이다. 도시된 실시예에서, 선택 게이트 구조들(303, 305)은 핀들(105, 107)에 수직인 수평 방향으로 연장한다. 패터닝은 유전체 층(103) 부분들을 노출시킨다.
도 3의 실시예에서, 게이트 유전체(203)는 층(205)이 핀들(107, 105)의 부분들을 노출시키기 위하여 제거되는 영역들로부터 제거된다.
도 4 및 도 5는 도 3과 관련하여 다른 측면들에서 웨이퍼(101)의 부분 절단 측면도들이고 전하 저장 층(401), 제어 게이트 재료의 층(403) 형성 후 모습이다. 도시된 실시예에서, 전하 저장 층(401)은 유전체(예를 들어, 산화물 및/또는 질화물) 재료 사이에 임베딩된(embedded) 실리콘 나노결정들을 포함한다. 그러나, 다른 실시예들에서, 전하 저장 층(401)은 메모리 셀에 정보를 저장하기 위하여 전하를 저장하는데 사용될 수 있는 다른 형태의 나노클러스터들(예를 들어, 금속 나노클러스터들, 다른 반도체 나노결정들), 전하 저장 금속, 또는 전하 저장 유전체(예를 들어, 질화물, 높은 K 유전체)를 포함하는 다른 재료들을 포함할 수 있다.
일 실시예에서, 층(401)은 CVD 처리들에 의해 형성되지만, 다른 실시예들에서 다른 처리들에 의해 형성될 수 있다.
제어 게이트 재료 층(403)은 층(401) 상에 포함하는 웨이퍼(101)에 형성된다. 일 실시예에서, 제어 게이트 재료 층(403)은 CVD 처리에 의해 형성된 폴리실리콘이지만, 다른 실시예들에서 다른 게이트 재료들(예를 들어, 금속) 및/또는 다른 처리들에 의해 형성될 수 있다.
도 4는 선택 게이트 구조(303)가 웨이퍼(101) 위에 놓이는 위치에서 웨이퍼(101)의 부분 절단 측면도를 도시한다. 도 5는 선택 게이트 구조를 가지지 않는 위치에서 웨이퍼(101)의 측면도를 도시한다. 도 4에 도시된 바와 같이, 층(403)은 층(205)이 패터닝된 후 선택 게이트 구조(303) 상(및 예를 들어, 305와 같은 다른 선택 게이트 구조들 상)에 형성된다.
도 6은 제어 게이트 재료 층(403)의 제어 게이트 구조들(601, 603)을 형성하기 위하여 층(403)이 패터닝된 도 4 및 도 5에 도시된 스테이지 후 웨이퍼(101)의 부분 평면도이다. 도 6에 도시된 바와 같이, 구조들(601, 603)은 구조들(303, 305)과 동일한 수평 방향으로 연장한다. 도시된 실시예들에서, 구조들(601, 603)은 각각 구조들(303, 305) 모두를 커버하고, 각각 구조들(303, 305)보다 큰 폭을 가진다.
도 6에 도시된 바와 같이, 층(403)의 패터닝은 각각 핀들(105, 107)의 드레인 영역들(605, 607) 상에 위치된 전하 저장 층(401)을 노출시킨다. 일 실시예에서, 층(401)의 노출된 부분은 이 스테이지 후 제거된다.
일 실시예에서, 드레인 영역들(605, 607)에 도 6에 도시된 제조 스테이지에서 도펀트들(예를 들어, 붕소와 같은 p 타입 도전성을 제공하기 위한 것 또는 예를 들어, 비소, 인과 같은 n 타입 도전성을 제공하기 위한 것)이 주입된다.
도 7은 구조(601)가 제어 게이트 재료 층(403)의 제어 게이트 구조들(711, 713)을 형성하기 위하여 패터닝되고 구조(603)는 제어 게이트 재료 층(403)의 제어 게이트 구조들(717, 719)을 형성하기 위하여 패터닝된 부분 평면도를 도시한다. 구조들(601, 603)의 패터닝 동안, 구조들(303, 305)이 또한 패터닝되고, 구조(303)는 구조들(731, 733)을 형성하기 위해 패터닝되고, 구조(305)는 구조들(735, 737)을 형성하기 위해 패터닝된다. 패터닝 동안, 층(401)의 재료가 또한 제거된다.
도 7에서, 구조(711)는 구조(733)를 커버하고 상기 구조(733)보다 넓고, 구조(713)는 구조(731)를 커버하고 상기 구조(731)보다 넓다. 점선(741)은 구조(713) 아래 구조(731) 범위를 나타낸다. 영역들(707, 705)과 면하는 구조들(713, 731)의 측벽들은 수직으로 정렬된다. 구조(717)는 구조(735)를 커버하고 상기 구조(735)보다 넓다. 구조(719)는 구조(737)를 커버하고 상기 구조(737)보다 넓다.
구조들(601, 603, 303, 305)의 패터닝은 핀(107)의 소스 영역들(707, 721) 상에서 게이트 유전체(203)를 노출시키고, 핀(105)의 소스 영역들(705, 725) 상에서 게이트 유전체(203)를 노출시키고, 층(103)을 노출시킨다.
일 실시예에서, 소스 영역들(707, 705, 721, 721)에 특정 도전성 타입(p 타입 또는 n 타입 중 하나)의 소스 영역들을 형성하기 위하여 도펀트들이 주입된다. 드레인 영역들(605, 607)이 이전에 주입된 실시예에서, 소스 영역들 상에 유전체(203)를 노출시키기 위하여 패터닝하는데 사용되는 마스크(도시되지 않음)는 주입 동안 남아있다. 그러나, 다른 실시예들에서, 소스 영역들, 드레인 영역들은 모두 동시에 주입된다. 이들 실시예들에서, 패터닝 마스크는 주입 이전에 제거된다.
도 8 내지 도 15는 제어 게이트 구조들(713, 711, 717, 719)이 핀의 각각의 측벽에 인접한 분할된 제어 게이트 구조들을 형성하기 위하여 추가로 처리됨을 보다 상세히 설명한다. 그러나, 다른 실시예들에서, 게이트 구조들(713, 711, 717, 719)은 도 7에 나타난 바와 같이 사용되고 여기서 제어 게이트는 핀 상에 위치된 부분을 포함한다. 도 16 및 도 17의 실시예들을 참조하라.
도 8 및 도 9는 평면 재료(planar material)의 층(801)이 웨이퍼(101) 상에 형성된 후 웨이퍼(101)의 부분 절단 측면도들을 도시한다. 도 8 및 도 9의 위치는 도 7에 도시된다. 층(801)은 핀 구조들의 각각의 측벽에 인접한 분할된 제어 게이트 구조들을 형성하기 위하여 제어 게이트 구조들(713, 711, 717, 719)의 부분들을 추가로 분할하는데 사용된다.
몇몇 실시예들에서, 층(801)은 예를 들어, 포토 레지스트, 스핀 온 글래스(spin on glass), 또는 유기 반사 방지 코팅 재료(organic antireflective coating material)로 형성될 수 있다. 몇몇 실시예들에서, 층(801)은 화학 기계적 폴리싱(chemical mechanical polish) 또는 리플로우(reflow)가 뒤따라는 스핀 온 기술들 또는 CVD 처리들에 의해 형성될 수 있다. 일 실시예에서, 층(801)은 우선 제 1 레벨로 형성되고 그 다음 도 8 및 도 9에 도시된 레벨로 다시 에칭될 수 있다. 일 실시예에서, 층(801)은 통상적인 건식 또는 습식 에칭 기술들에 의해 에칭 백된다. 다른 실시예들에서, 층(801)의 최종 구조는 층(801) 재료의 증착에 의해 도 8 및 도 9에 도시된 레벨로 형성될 수 있다.
도 8 및 도 9의 실시예들에서, 층(801)은 구조(713)의 상부가 핀들(107, 105) 상에서 노출되는 임의의 레벨이다.
몇몇 실시예들에서, 질화물(도시되지 않음) 또는 다른 재료 층은 평면 층(801)의 형성 전에 구조들(711, 713, 717, 719) 상에 형성될 수 있다.
도 10 및 도 11은 핀들(105, 107) 상에 위치된 제어 게이트 구조들(711, 713, 717, 719) 부분이 제거된 후 웨이퍼(101)의 부분 절단 측면도를 도시한다. 도 10 및 도 11의 실시예들에서, 핀들(105, 107) 상 구조(713)의 부분들은 제어 게이트 구조들(1003, 1001, 1005)을 형성하기 위하여 제거된다. 몇몇 실시예들에서, 제어 게이트 구조들의 노출된 부분들은 핀들(105, 107) 상에 비 연마 에칭(non abrasive etching)(예를 들어, 습식 또는 건식)에 의해 제거된다. 도시된 실시예에서, 전하 저장 층(401)은 구조들(711, 713, 717, 719)의 폴리 실리콘의 단부 지점 에칭(end point etch)처럼 사용된다.
도 12 및 도 13은 평면 층(801)의 제거 후 각각 도 10 및 도 11과 동일한 위치에서 웨이퍼(101)의 부분 절단 측면도를 도시한다.
반도체 핀 상에서 게이트 재료를 제거하기 위한 상기 처리들의 예는 공통 양수인을 가진 US 특허 6,903,967호에서 발견되고, 이 모두는 참조로써 통합된다. 그러나, 핀들(105, 107) 상에서 게이트 재료는 연마 에칭을 사용하는 것을 포함하는 다른 통상적인 방법들에 의해 제거될 수 있다.
다른 실시예들에서, 핀들 상 제어 게이트 구조들의 재료는 예를 들어, 도 6에 도시된 스테이지에서 구조들(601, 603)의 패터닝 전에 제거될 수 있다. 상기 실시예들의 예들에서, 드레인 영역들(607, 605)의 주입은 핀들(105, 107) 상 제어 게이트 재료의 제거 전에 발생한다.
도 14는 제어 게이트 구조들, 소스 영역들, 및 드레인 영역들에 접촉부들의 형성 후 도 12 및 도 13에 도시된 스테이지 후 웨이퍼(101)의 부분 평면도이다. 도 14의 실시예에서, 구조들(711, 713, 717, 719)의 부분들은 핀들(105, 107) 상에서 제거되었다. 핀들(105, 107) 상 구조들(733, 731, 735, 737)의 부분들이 유지되는 것을 주의한다(핀 구조들 상에서 점선들로 도시됨).
도 14의 실시예에서, 접촉부들(1405, 1407)은 각각 드레인 영역들(607, 605)에 접속하기 위하여 형성된다. 접촉부들(1401, 1403, 1409, 1411)은 각각 소스 영 역들(707, 705, 721, 725)에 접속하기 위하여 형성된다. 접촉부들(1413, 1415, 1417)은 각각 제어 게이트 구조들(1003, 1001, 1005)에 접속한다. 또한, 접촉부들(1421, 1423, 1425)은 각각 제어 게이트 구조들(1461, 1463, 1465)에 접속한다.
일 실시예에서, 접촉부들은 웨이퍼(101) 상에 유전체 재료(예를 들어, 실리콘 산화물, TEOS)의 층(도시되지 않음)을 증착하고, 유전체 재료 층을 평탄화하고, 몇몇 위치들에서 유전체 재료, 전하 저장 층(401)을 통하여 홀들을 에칭하고, 그 다음 몇몇 실시예들에서 배리어 층들을 포함하는 접촉 재료(예를 들어, 텅스텐)로 홀을 충전함으로써 형성된다. 그러나, 접촉부들은 다른 실시예들에서 다른 처리들 및/또는 다른 재료들로 형성될 수 있다.
몇몇 실시예들에서, 층(401)의 노출된 부분들(예를 들어, 드레인 영역들(607, 605)위)은 접촉부들의 형성 전에 제거될 수 있다.
도 15는 웨이퍼(101)의 부분 절단 평면도를 도시한다. 도 15의 도면에서, 핀(107)은 핀(107), 선택 게이트 구조(731)가 부분적으로 절단된 평면으로 도시된다.
독립적인 제어 게이트 구조들(1003, 1001)을 형성하기 위하여 핀(107) 상에서 제어 게이트 재료의 제거로 인해, 두 개의 메모리 셀들은 도 15에 도시된 바와 같이 두 개의 FinFET 분할 게이트 트랜지스터들로 구현된다. 통상적으로, FinFET는 반도체 핀(예를 들어, 107)에서 구현된 채널 영역(예를 들어, 채널 영역들(1523, 1525))을 포함하고, 채널 영역은 핀의 측벽을 따라 배치된 부분을 포함한다. 채널 영역은 핀의 일반적인 수평 방향(예를 들어, 소스 영역(707)으로부터 드레인 영역(607)으로)으로 캐리어(예를 들어, N 채널 장치들에서 전자들, P 채널 장치들에서 홀들) 전달을 가진다. 도시된 실시예에서, 제 1 FinFET(1501)는 측벽(1519)을 따라 배치된 부분을 포함하는 채널 영역(1525)을 가지며, 제 2 FinFET(1503)는 측벽(1521)을 따라 배치된 부분을 포함하는 채널 영역(1523)을 가진다. 채널 영역들은 다른 실시예들에서 다른 크기들로 핀으로 연장할 수 있다.
도시된 실시예에서, 분할된 게이트 FinFET(1503)는 전하 저장 층(401)에 전하 저장 위치(1507)를 포함하고 FinFET(1501)는 전하 층(401)에 전하 저장 위치(1505)를 가진다. 일 실시예에서, 전하 저장 위치는 각각의 FinFET의 전압 문턱 값에 영향을 미치게 하여 프로그래밍될 때 전하를 저장할 수 있다. 일 실시예에서, 전하 저장 위치들(1507, 1505)은 소스 측면 주입(source side injection;SSI) 프로그래밍 기술들에 의해 프로그래밍될 수 있다. 프로그램 위치(1507)에 대한 SSI 기술들의 일 실시예에서, 양의 전압(예를 들어, +5 볼트)은 선택 게이트 구조(731)에 인가되고, 양의 게이트 전압(예를 들어, +7 볼트)은 제어 게이트 구조(1003)에 인가되고, 양의 전압(예를 들어, +5 볼트)은 드레인 영역(607)에 인가되고, 실질적으로 0 볼트는 소스 영역(707)에 인가된다. 이런 프로그래밍 동안, 소스 영역(707)으로부터 전자들은 FinFET(1503)의 채널 영역(1523)을 통하여 드레인 영역(607)으로 이동한다. 이들 전자들 중 몇몇은 선택 게이트, 제어 게이트 사이의 갭에서 가속화되고 전하 저장 위치(1507)로 가속화된다. 전하 저장 위치(1507)의 프로그래밍 동안, 접지 전위는 제어 게이트 구조(1001)에 인가되어, 채널 영역(1525) 내에서 캐리어 흐름이 없고 전하 저장 위치(1505)로 전하가 주입되지 않는다. 다른 실시예들에서, 다른 프로그래밍 전압들이 사용될 수 있다. 다른 실시예들에서, 다른 형태의 프로그래밍 기술들이 사용될 수 있다.
전하 저장 위치(1507)를 판독하기 위하여, 판독 양의 전압(예를 들어, +5볼트)은 선택 게이트 구조(731)에 인가되고, 양의 전압(예를 들어, +3볼트)은 제어 게이트 구조(1003)에 인가되고, 실질적으로 0 볼트는 소스 영역(707)에 인가되고, 드레인 영역(607)은 감지 증폭기(sense amplifier)(도시되지 않음)에 결합된다. 다른 전압들의 사용을 포함하는 다른 판독 기술들은 다른 실시예들에 사용될 수 있다.
몇몇 실시예들에서, 특정 셀 번호의 분할된 게이트 메모리 셀 어레이는 FinFET들의 전하 저장 위치들의 사용으로 인해 보다 작은 영역에서 바람직하게 구현 될 수 있다. 종래 기술 분할된 게이트 메모리 셀 어레이들은 그들의 평면 구성으로 인해 보다 큰 공간을 차지할 수 있다.
또한, FinFET의 분할된 게이트 구성의 사용은 FinFET들에서 구현되는 다른 형태의 종래 기술 메모리 셀들에 반대로 사용될 수 있는 SSI 기술들 같이 프로그래밍 동안 보다 낮은 전력의 사용을 허용할 수 있다. 게다가, FinFET의 분할된 게이트 구성은 SSI 프로그래밍 기술들의 사용으로 인한 보다 빠른 프로그래밍을 허용할 수 있다. 결과적으로, 여기에 도시되거나 기술된 실시예들은 FinFET 트랜지스터들을 사용하는 메모리에서 SSI 프로그래밍의 장점들이 달성되게 할 수 있다.
제어 게이트 구조가 핀 상에 재료를 포함하는 다른 실시예들에서(도 16 및 도 17의 실시예들 참조), 제어 게이트 구조들(1003, 1005)은 핀(107) 상에 제어 게이트 재료와 접속되고 연속된다. 이들 실시예들에서, 전하 저장 위치는 이들 위치들이 독립적으로 프로그래밍할 수 없는 위치들(1507, 1505) 모두를 포함한다.
도 16은 제어 게이트들이 핀들 상에 위치된 재료를 포함하는 다른 실시예에서 웨이퍼(101)의 부분 평면도이다. 도 16의 실시예에서, 제어 게이트 구조들(711, 713, 717, 719)은 핀들(105, 107) 상에 위치된 부분들을 포함한다. 상기 구성에서, 셀의 각각의 전하 저장 위치는 핀의 두 개의 대향 측벽들의 각각의 측면에 인접한 위치를 포함한다. 도 15의 다른 실시예들과 관련하여 상기된 바를 참조하라.
도 16의 실시예에서, 접촉부들(1601, 1603, 1609, 1611)은 각각 소스 영역들(707, 705, 721, 725)에 접속한다. 접촉부들(1605, 1607)은 각각 드레인 영역들(607, 605)과 접속한다.
도 16의 실시예에서, 핀(107, 105) 사이의 구조들(711, 713, 717, 719)에 대한 접촉부들은 없고 여기서 이들 구조들에 대한 접촉부들은 핀들 상에 연속적인 이들 구조들로 인해 이들 구조들의 위치들 단부에 형성될 수 있다.
도 14 및 도 16의 실시예들에서, 웨이퍼(101)는 상호접속부들, 인터레벨 유전체(interlevel dielectrics)들, 패시베이션 층들(passivation layers), 외부 접속기들(예를 들어, 본드 패드들(bond pads))을 포함하는 상호접속 층들 같은 다른 통상적인 구조들을 형성하기 위한 추가적인 처리를 겪을 수 있다. 그 후, 웨이퍼(101)는 개별 집적 회로들로 개별화(예를 들어, 소우(saw)를 사용) 되고 집적 회로 패키지들을 형성하기 위하여 패키징된다.
도 17은 도 16에 도시된 어레이의 회로도이고, 여기서 제어 게이트들은 핀들 상에 위치된 재료를 포함하고 전하 저장 위치들은 핀의 대향 측벽들에 인접한 위치들을 포함한다.
도 17에서, 메모리 셀들(1701, 1705)은 핀(107)에서 구현되고 메모리 셀들(1703, 1707)은 핀(105)에서 구현된다. 구조(713)는 셀들(1701, 1703)에 대한 제어 게이트로서 사용되고 구조(717)는 셀들(1705, 1707)에 대한 제어 게이트로서 사용된다. 구조(731)는 셀들(1701, 1703)에 대한 선택 게이트로서 사용되고 구조(735)는 셀들(1705, 1707)에 대한 선택 게이트로서 사용된다. 제 1 워드 라인(WL0)은 구조들(731, 713)을 포함한다. 제 2 워드 라인(WL1)이 구조들(717, 735)을 포함한다. 비트 라인(BL0)은 접촉부(1605)에 접속되고 비트 라인(BL1)은 접촉부(1607)에 접속된다. 소스 라인(SL0)은 소스 접촉부들(1601, 1603)에 접속된다. 소스 라인(SL1)은 소스 접촉부들(1609, 1611)에 접속된다.
도 18은 도 14에 도시된 어레이의 회로도이다. 이 어레이에서, 제어 게이트 구조들은 핀들 상에 재료를 포함하지 않고 핀들을 가로질러 연속적이지 않다. 그러나, 도 18의 어레이는 독립적인 전하 저장 위치들이 핀의 대향 측벽들에 인접하게 위치된 도 17의 실시예처럼 영역 당 두 배 많은 비트들을 구현한다. 도 15에 도시된 실시예의 설명을 참조하라.
도 18에서, 메모리 셀들(1803, 1805, 1807, 1809)은 핀(107)에서 구현되고 메모리 셀들(1811, 1813, 1815, 1817)은 핀(105)에서 구현된다.
구조(731)는 셀들(1803, 1805, 1811, 1813), 제 1 워드 라인(WL00)에 대한 선택 게이트로서 사용된다. 구조(735)는 셀들(1807, 1809, 1815, 1817), 제 2 워드 라인(WL01)에 대한 선택 게이트로서 사용된다. 구조(1003)는 셀(1803)에 대한 제어 게이트로서 사용된다. 구조(1001)는 셀들(1805, 1811)에 대한 제어 게이트로서 사용된다. 구조(1005)는 셀(1813)로부터 제어 게이트로서 사용된다. 구조(1461)는 셀(1807)에 대한 제어 게이트로서 사용된다. 구조(1463)는 셀들(1809, 1815)에 대한 제어 게이트로서 사용된다. 구조(1465)는 셀(1817)에 대한 제어 게이트로서 사용된다. 제 1 제어 게이트 라인(CG0)은 접촉부(1413)를 통하여 구조(1003)에 결합되고 접촉부(1421)를 통하여 구조(1461)에 결합된다. 제 2 제어 게이트 라인(CG1)은 접촉부(1415)를 통하여 구조(1001)에 결합되고 접촉부(1423)를 통하여 구조(1463)에 결합된다. 제 3 제어 게이트 라인(CG2)은 접촉부(1417)를 통하여 구조(1005)에 결합되고 접촉부(1425)를 통하여 구조(1465)에 결합된다.
제 1 소스 라인(SL00)은 소스 접촉부들(1401, 1403)에 접속된다. 제 2 소스 라인(SL01)은 소스 접촉부들(1409, 1411)에 접속된다. 제 1 비트 라인(BL00)은 드레인 접촉부(1405)에 접속되고 제 2 비트 라인(BL01)은 드레인 접촉부(1407)에 접속된다.
도 17, 18의 실시예들은 이들 어레이들의 셀들을 판독, 소거, 프로그래밍하기 위한 전압들 및/또는 전류들을 인가하기 위한 라인 구동기들, 감지 증폭기들을 포함하는 다른 통상적인 제어 회로(도시되지 않음)를 포함할 수 있다.
다른 실시예들은 다른 소스, 드레인 구성들을 포함하는 다른 구성들을 가질 수 있다. 예를 들어, 도 14를 참조하여, 반도체 핀들의 반도체 재료는 소스 영역(707), 소스 영역(705) 사이로 연장할 수 있고 반도체 재료는 소스 영역(721), 소스 영역(725) 사이로 연장할 수 있다.
도 14의 실시예는 선택 게이트 구조(731)가 핀(예를 들어, 105)의 각각의 측면상에 분할된 제어 게이트 구조들(1001,1005)을 포함하는 두 개의 셀들(예를 들어, 1811, 1813)(도 18 참조)에 대한 선택 게이트로서 사용될 수 있는 두 개의 메모리 셀 구조를 도시한다. 그러나 다른 실시예들에서, 두 개의 셀 구조는 제어 게이트 구조가 양쪽 셀들에 대한 제어 게이트를 위하여 사용되고 양쪽 셀들은 핀의 각각의 측면상 분할 선택 게이트들을 포함하는 경우로 구현될 수 있다.
도시된 실시예에서, 층(401)은 도 12 및 도 13의 도면에서 핀들(105, 107) 상에 남아있는 것으로 도시된다. 그러나, 다른 실시예들에서, 전하 저장 층의 부분들은 제조의 여러 스테이지 동안 제거될 수 있다. 일 실시예에서, 전하 저장 층(401)의 부분들은 층(405)의 패터닝 후 제거될 수 있다. 도 8의 실시예를 참조하라. 또한, 핀들(105, 107) 상 층(401)의 부분들은 층(403)의 형성 전에 제거될 수 있다.
일 실시예에서, 메모리 장치는 제 1 측벽, 채널 영역을 가진 제 1 반도체 핀을 포함한다. 채널 영역은 제 1 측벽을 따라 부분을 포함하고 소스 영역, 드레인 영역 사이에 위치된다. 캐리어들은 채널 영역에서 실질적으로 수평으로 이동한다. 메모리 장치는 제 1 측벽의 제 1 부분에 인접하고 제 1 측벽을 따라 채널 영역의 제 1 부분에 인접한 부분을 포함하는 선택 게이트 구조를 포함한다. 메모리 장치 는 제 1 측벽의 제 2 부분에 인접하고 제 1 측벽을 따라 채널 영역의 제 2 부분에 인접한 제 1 부분을 갖는 전하 저장 구조를 포함한다. 메모리 장치는 전하 저장 구조의 제 1 부분에 인접한 제 1 부분을 갖는 제어 게이트 구조를 포함한다.
다른 실시예에서, 메모리 장치는 제 1 측벽, 제 2 측벽을 가진 제 1 반도체 핀, 드레인 영역, 소스 영역, 상기 소스 영역과 드레인 영역 사이에 있고 제 1 측벽을 따른 제 1 채널, 소스 영역과 드레인 영역 사이에 있고 제 2 측벽을 따른 제 2 채널을 포함한다. 캐리어들은 제 1 채널 영역, 제 2 채널 영역에서 실질적으로 수평으로 이동한다. 메모리 장치는 또한 제 1 측벽의 제 1 부분, 제 2 측벽의 제 1 부분을 따라 게이트 유전체를 포함한다. 메모리 장치는 게이트 유전체 상의 선택 게이트 구조, 제 1 측벽의 제 2 부분 및 제 2 측벽의 제 2 부분을 따라 제 1 저장 층, 제 1 측벽의 제 2 부분을 따라 제 1 저장 층에 인접한 제 1 부분을 갖는 제 1 제어 게이트, 제 2 측벽의 제 2 부분을 따라 제 1 저장 층에 인접한 제 1 부분을 갖는 제 2 제어 게이트 구조를 포함한다.
다른 실시예에서, 반도체 장치의 제조 방법은 웨이퍼 상에 반도체 핀을 형성하는 단계를 포함한다. 반도체 핀은 제 1 측벽, 상기 제 1 측벽에 대향하는 제 2 측벽을 가진다. 상기 방법은 반도체 핀 상에 포함하는 웨이퍼 상에 선택 게이트 재료 층을 형성하는 단계, 반도체 핀 상에 포함하는 웨이퍼 상에 전하 저장 재료 층을 형성하는 단계, 반도체 핀 상에 포함하는 웨이퍼 상에 제어 게이트 재료 층을 형성하는 단계, 및 선택 게이트 구조를 형성하는 단계를 포함한다. 선택 게이트 구조를 형성하는 단계는 선택 게이트 재료 층을 패터닝하는 단계를 포함한다. 선택 게이트 구조는 제 1 측벽의 제 1 부분에 인접한 제 1 부분을 포함한다. 전하 저장 재료 층은 제 1 측벽의 제 2 부분에 인접한 부분을 포함한다. 상기 방법은 제어 게이트 구조를 형성하는 단계를 포함한다. 제어 게이트 구조를 형성하는 단계는 제어 게이트 재료의 층을 패터닝하는 단계를 포함한다. 제어 게이트 구조는 제 1 측벽의 제 2 부분에 인접한 전하 저장 재료의 층 부분에 인접한 제 1 부분을 포함한다. 반도체 핀은 제 1 채널 영역을 포함한다. 제 1 채널 영역은 제 1 측벽을 따라 부분을 포함한다. 캐리어들은 제 1 채널 영역에서 실질적으로 수평으로 이동한다. 제 1 측벽을 따라 제 1 채널 영역의 제 1 부분은 선택 게이트 구조에 인접하게 위치된다. 제 1 측벽을 따라 제 1 채널 영역의 제 2 부분은 전하 저장 재료 층 부분에 인접하게 위치된다.
본 발명의 특정 실시예들이 도시, 기술되었지만, 당업자는 본원의 기술에 기초하여 다른 변화들, 변형들이 본 발명, 보다 넓은 측면들로부터 벗어나지 않고 이루어질 수 있고, 따라서 첨부된 청구항들이 본 발명의 진정한 사상, 범위 내에 있는 모든 변화들, 변화들을 그 범위 내에 포함한다는 것을 인식할 것이다.

Claims (23)

  1. 메모리 장치에 있어서:
    제 1 측벽 및 채널 영역을 가진 제 1 반도체 핀(fin)으로서, 상기 채널 영역은 상기 제 1 측벽을 따라 일부분을 포함하고 소스 영역 및 드레인 영역 사이에 위치하고, 캐리어들은 상기 채널 영역에서 수평으로 이동하는, 상기 제 1 반도체 핀;
    상기 제 1 측벽의 제 1 부분에 인접하고, 상기 제 1 측벽을 따라 상기 채널 영역의 제 1 부분에 인접한 부분을 포함하는 선택 게이트 구조;
    상기 제 1 측벽의 제 2 부분에 인접하고, 상기 제 1 측벽을 따라 상기 채널 영역의 제 2 부분에 인접한 제 1 부분을 갖는 제 1 위치에서의 전하 저장 재료; 및
    상기 제 1 위치의 상기 전하 저장 재료의 제 1 부분에 인접한 제 1 부분을 갖는 제어 게이트 구조를 포함하고,
    상기 제어 게이트 구조는 상기 선택 게이트 구조의 일부분 위에 직접적으로 위치한 부분을 포함하는, 메모리 장치.
  2. 메모리 장치에 있어서:
    제 1 측벽 및 채널 영역을 가진 제 1 반도체 핀으로서, 상기 채널 영역은 상기 제 1 측벽을 따라 일부분을 포함하고 소스 영역 및 드레인 영역 사이에 위치하고, 캐리어들은 상기 채널 영역에서 수평으로 이동하는, 상기 제 1 반도체 핀;
    상기 제 1 측벽의 제 1 부분에 인접하고, 상기 제 1 측벽을 따라 상기 채널 영역의 제 1 부분에 인접한 부분을 포함하는 선택 게이트 구조;
    상기 제 1 측벽의 제 2 부분에 인접하고, 상기 제 1 측벽을 따라 상기 채널 영역의 제 2 부분에 인접한 제 1 부분을 갖는 제 1 위치에서의 전하 저장 재료; 및
    상기 제 1 위치의 상기 전하 저장 재료의 제 1 부분에 인접한 제 1 부분을 갖는 제어 게이트 구조를 포함하고,
    상기 제 1 반도체 핀은 상기 제 1 측벽에 대향하는 제 2 측벽을 가지며, 상기 제 2 측벽은 제 2 채널 영역을 포함하고, 상기 제 2 채널 영역은 상기 제 2 측벽을 따라 일부분을 포함하고, 캐리어들은 상기 제 2 채널 영역에서 수평으로 이동하고,
    상기 선택 게이트 구조는, 상기 제 2 측벽의 제 1 부분에 인접하고 상기 제 2 측벽을 따라 상기 제 2 채널 영역의 제 1 부분에 인접한 제 2 부분을 포함하고,
    상기 제 2 측벽의 제 2 부분에 인접하고, 상기 제 2 측벽을 따라 상기 제 2 채널 영역의 제 2 부분에 인접한 제 1 부분을 갖는 제 2 위치에서의 전하 저장 재료; 및
    상기 제 2 위치의 상기 전하 저장 재료의 제 1 부분에 인접한 제 1 부분을 갖는 제 2 제어 게이트 구조를 더 포함하는, 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 반도체 핀에 평행하게 연장하는 제 2 반도체 핀으로서, 상기 제 2 반도체 핀은 제 1 측벽 및 제 3 채널 영역을 가지며, 상기 제 3 채널 영역은 상기 제 2 반도체 핀의 제 1 측벽을 따라 일부분을 포함하고 소스 영역 및 드레인 영역 사이에 위치하고, 캐리어들은 상기 제 3 채널 영역에서 수평으로 이동하는, 상기 제 2 반도체 핀을 더 포함하고,
    상기 선택 게이트 구조는, 상기 제 2 반도체 핀의 제 1 측벽의 제 1 부분에 인접하고 상기 제 2 반도체 핀의 제 1 측벽을 따라 상기 제 3 채널 영역의 제 1 부분에 인접한 제 3 부분을 포함하고,
    상기 제 2 반도체 핀의 제 1 측벽의 제 2 부분에 인접하고, 상기 제 2 반도체 핀의 제 1 측벽을 따라 상기 제 3 채널 영역의 제 2 부분에 인접한 제 1 부분을 갖는 제 3 위치에서의 전하 저장 재료를 더 포함하고,
    제 1 제어 게이트 구조는 상기 제 3 위치의 상기 전하 저장 재료의 제 1 부분에 인접한 제 2 부분을 갖는, 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어 게이트 구조 및 상기 채널 영역은 제 1 메모리 셀에 대한 제어 게이트 및 채널 영역으로서 기능하고,
    상기 제 2 제어 게이트 구조 및 상기 제 2 채널 영역은 제 2 메모리 셀에 대한 제어 게이트 및 채널 영역으로서 기능하는, 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 위치의 전하 저장 재료 및 상기 제 2 위치의 전하 저장 재료는 전하 저장 재료의 층 내에 구현되는, 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 위치의 전하 저장 재료는 유전체 재료에 의해 둘러싸인 나노클러스터들을 포함하는 층 내에 구현되는, 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 반도체 핀은 평면 절연 표면(planar insulating surface) 위에 있고, 상기 제 1 반도체 핀은 단결정 실리콘을 포함하는, 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 핀은 상기 제 1 반도체 핀의 제 1 측벽을 따라 일부분을 포함하는 제 2 채널 영역을 더 포함하고, 상기 제 1 반도체 핀은 상기 채널 영역과 상기 제 2 채널 영역 사이에 위치한 전류 단자 영역을 포함하고, 상기 제 2 채널 영역은 상기 제 1 측벽을 따라 일부분을 포함하고, 캐리어들은 상기 제 2 채널 영역에서 수평으로 이동하고,
    상기 제 1 측벽의 제 3 부분에 인접하고, 상기 제 1 측벽을 따라 상기 제 2 채널 영역의 제 1 부분에 인접한 부분을 포함하는 제 2 선택 게이트 구조;
    상기 제 1 측벽의 제 4 부분에 인접하고, 상기 제 1 측벽을 따라 상기 제 2 채널 영역의 제 2 부분에 인접한 제 1 부분을 갖는 제 2 위치에서의 전하 저장 재료; 및
    상기 제 2 위치의 전하 저장 재료의 제 1 부분에 인접한 제 1 부분을 갖는 제 2 제어 게이트 구조를 더 포함하는, 메모리 장치.
  9. 제 1 항에 있어서,
    상기 소스 영역은 상기 제 1 반도체 핀에 위치하고, 상기 드레인 영역은 상기 반도체 핀에 위치하는, 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 반도체 핀은 상기 제 1 측벽에 대향하는 제 2 측벽을 갖고,
    상기 선택 게이트 구조는 상기 제 2 측벽의 제 1 부분에 인접한 제 2 부분을 포함하고,
    상기 메모리 장치는 상기 제 2 측벽의 제 2 부분을 따라 제 1 부분을 갖는 제 2 위치에서의 전하 저장 재료를 더 포함하고,
    상기 제어 게이트 구조는 상기 제 2 위치의 전하 저장 재료의 제 1 부분에 인접한 제 2 부분을 갖는, 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 반도체 핀에 평행하게 연장하는 제 2 반도체 핀으로서, 상기 제 2 반도체 핀은 제 1 측벽 및 제 2 채널 영역을 가지며, 상기 제 2 채널 영역은 상기 제 2 반도체 핀의 제 1 측벽을 따라 일부분을 포함하고, 캐리어들은 상기 제 2 반도체 핀의 상기 제 2 채널 영역에서 수평으로 이동하는, 상기 제 2 반도체 핀; 및
    상기 제 2 반도체 핀의 제 1 측벽의 제 2 부분을 따라, 및 상기 제 2 반도체 핀의 제 1 측벽을 따라 상기 채널 영역의 제 2 부분에 인접하는 제 1 부분을 갖는 제 3 위치에서의 전하 저장 재료를 더 포함하고,
    상기 선택 게이트 구조는, 상기 제 2 반도체 핀의 제 1 측벽의 제 1 부분에 인접하고 상기 제 2 반도체 핀의 제 1 측벽을 따라 상기 채널 영역의 제 1 부분에 인접한 제 3 부분을 포함하고,
    상기 제어 게이트 구조는, 상기 제 2 반도체 핀의 제 1 측벽의 제 2 부분에 인접하고 상기 제 2 반도체 핀의 제 1 측벽을 따라 상기 채널 영역의 제 2 부분에 인접한 제 3 부분을 가지며,
    상기 제 3 위치의 상기 전하 저장 재료의 제 1 부분은 상기 제 2 반도체 핀의 제 1 측벽과 상기 제어 게이트 구조의 제 3 부분 사이에 배치되는, 메모리 장치.
  12. 제 2 항에 있어서,
    상기 제어 게이트 구조는 상기 선택 게이트 구조의 일부분 위에 직접적으로 위치한 부분을 포함하는, 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제어 게이트 구조와 상기 제 1 반도체 핀 사이에 위치한 유전체를 더 포함하는, 메모리 장치.
  14. 메모리 장치에 있어서:
    제 1 측벽 및 채널 영역을 가진 제 1 반도체 핀으로서, 상기 채널 영역은 상기 제 1 측벽을 따라 일부분을 포함하고 소스 영역 및 드레인 영역 사이에 위치하고, 캐리어들은 상기 채널 영역에서 수평으로 이동하는, 상기 제 1 반도체 핀;
    상기 제 1 측벽의 제 1 부분에 인접하고, 상기 제 1 측벽을 따라 상기 채널 영역의 제 1 부분에 인접한 부분을 포함하는 선택 게이트 구조;
    상기 제 1 측벽의 제 2 부분에 인접하고, 상기 제 1 측벽을 따라 상기 채널 영역의 제 2 부분에 인접한 제 1 부분을 갖는 제 1 위치에서의 전하 저장 재료; 및
    상기 제 1 위치의 상기 전하 저장 재료의 제 1 부분에 인접한 제 1 부분을 갖는 제어 게이트 구조를 포함하고,
    상기 제 1 반도체 핀은 상기 제 1 측벽에 대향하는 제 2 측벽을 가지며, 상기 제 2 측벽은 제 2 채널 영역을 포함하고, 상기 제 2 채널 영역은 상기 제 2 측벽을 따라 일부분을 포함하고, 캐리어들은 상기 제 2 채널 영역에서 수평으로 이동하고,
    상기 제 2 측벽의 제 1 부분에 인접하고, 상기 제 2 측벽을 따라 상기 제 2 채널 영역의 제 1 부분에 인접한 부분을 갖는 제 2 선택 게이트 구조; 및
    상기 제 2 측벽의 제 2 부분에 인접하고, 상기 제 2 측벽을 따라 상기 제 2 채널 영역의 제 2 부분에 인접한 제 1 부분을 갖는 제 2 위치에서의 전하 저장 재료를 더 포함하고,
    상기 제어 게이트 구조는 상기 제 2 위치의 상기 전하 저장 재료의 제 1 부분에 인접한 제 2 부분을 포함하는, 메모리 장치.
  15. 메모리 장치에 있어서:
    제 1 측벽 및 제 2 측벽, 드레인 영역, 소스 영역, 상기 소스 영역과 상기 드레인 영역 사이에서 상기 제 1 측벽을 따라 제 1 채널, 및 상기 소스 영역 및 드레인 영역 사이에서 상기 제 2 측벽을 따라 제 2 채널을 갖는 제 1 반도체 핀으로서, 캐리어들이 상기 제 1 채널 영역 및 상기 제 2 채널 영역에서 수평으로 이동하는, 상기 제 1 반도체 핀;
    상기 제 1 측벽의 제 1 부분을 따라 및 상기 제 2 측벽의 제 1 부분을 따라 게이트 유전체;
    상기 게이트 유전체 상의 선택 게이트 구조;
    상기 제 1 측벽의 제 2 부분을 따라 위치한 전하 저장 재료 및 상기 제 2 측벽의 제 2 부분을 따라 위치한 전하 저장 재료;
    상기 제 1 측벽의 제 2 부분을 따라 위치한 상기 전하 저장 재료에 인접한 제 1 부분을 갖는 제 1 제어 게이트 구조; 및
    상기 제 2 측벽의 제 2 부분을 따라 위치한 상기 전하 저장 재료에 인접한 제 1 부분을 갖는 제 2 제어 게이트 구조를 포함하고,
    상기 제 1 제어 게이트 구조는 상기 선택 게이트 구조의 일부분 위에 직접적으로 위치한 부분을 포함하는, 메모리 장치.
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