KR101338108B1 - Method of fabricating liquid crystal display device - Google Patents
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 175
- 238000000034 method Methods 0.000 claims abstract description 102
- 239000010410 layer Substances 0.000 claims abstract description 100
- 239000010408 film Substances 0.000 claims abstract description 89
- 230000008569 process Effects 0.000 claims abstract description 74
- 238000003860 storage Methods 0.000 claims abstract description 56
- 239000011159 matrix material Substances 0.000 claims abstract description 42
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- 239000010409 thin film Substances 0.000 claims description 67
- 229920002120 photoresistant polymer Polymers 0.000 claims description 37
- 230000000903 blocking effect Effects 0.000 claims description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 239000003990 capacitor Substances 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 8
- 239000011651 chromium Substances 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- 229910000838 Al alloy Inorganic materials 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 3
- 238000004380 ashing Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 229910004205 SiNX Inorganic materials 0.000 description 20
- 229910004298 SiO 2 Inorganic materials 0.000 description 18
- 238000000206 photolithography Methods 0.000 description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 description 12
- 238000000151 deposition Methods 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000005984 hydrogenation reaction Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000000565 sealant Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 210000002858 crystal cell Anatomy 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RMXTYBQNQCQHEU-UHFFFAOYSA-N ac1lawpn Chemical compound [Cr]#[Cr] RMXTYBQNQCQHEU-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- ZGHDMISTQPRNRG-UHFFFAOYSA-N dimolybdenum Chemical compound [Mo]#[Mo] ZGHDMISTQPRNRG-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13625—Patterning using multi-mask exposure
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- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
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Abstract
본 발명의 액정표시장치의 제조방법은 블랙매트릭스를 어레이 기판의 하부층에 형성함으로써 상기 어레이 기판과 컬러필터 기판 사이의 얼라인 마진(align margin)을 줄여 개구율을 향상시키며, 소오스/드레인전극과 화소전극을 한번의 마스크공정을 통해 형성함으로써 마스크수를 감소시켜 제조공정을 단순화하는 동시에 자기정렬(self align) 구조의 엘디디(Lightly Doped Drain; LDD)를 형성함으로써 오프-전류(off current)를 제어하기 위한 것으로, 단위 화소들이 매트릭스 형태로 배열된 화소부와 상기 화소부의 외곽에 위치한 제 1 회로부 및 제 2 회로부로 구분되는 제 1 기판을 제공하는 단계; 상기 화소부의 화소들의 경계영역에 블랙매트릭스를 형성하는 단계; 상기 블랙매트릭스가 형성된 제 1 기판 위에 버퍼층을 형성하는 단계; 상기 버퍼층이 형성된 화소부 및 제 1, 제 2 회로부에 액티브패턴을 형성하며, 상기 화소부에 상기 화소부의 액티브패턴과 연결되는 스토리지패턴을 형성하는 단계; 상기 액티브패턴과 스토리지패턴이 형성된 제 1 기판 위에 게이트절연막을 형성하는 단계; 상기 게이트절연막이 형성된 제 1 회로부에 게이트전극을 형성하며, 상기 제 1 회로부의 액티브패턴의 소정영역에 p+ 소오스/드레인영역을 형성하는 단계; 상기 화소부와 제 2 회로부에 게이트전극을 형성하며, 상기 화소부에 공통라인을 형성하는 단계; 상기 화소부와 제 2 회로부의 액티브패턴의 소정영역에 엘디디영역을 형성하는 단계; 상기 제 1 기판 위에 층간절연막을 형성하는 단계; 상기 게이트절연막과 층간절연막을 선택적으로 제거하여 각각 상기 액티브패턴의 소오스영역과 드레인영역을 노출시키는 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 통해 상기 액티브패턴의 소오스영역과 전기적으로 접속하는 소오스전극을 형성하며, 상기 제 2 콘택홀을 통해 상기 액티브패턴의 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계; 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계; 컬러필터가 형성된 제 2 기판을 제공하는 단계; 상기 제 1 기판 또는 제 2 기판 중 어느 하나의 기판상에 액정층을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.In the method of manufacturing the liquid crystal display device of the present invention, the black matrix is formed on the lower layer of the array substrate to reduce the alignment margin between the array substrate and the color filter substrate, thereby improving the aperture ratio, and the source / drain electrode and the pixel electrode. To reduce the number of masks by forming a single mask process, simplifying the manufacturing process, and controlling off current by forming a lightly doped drain (LDD) with a self-aligned structure. To provide a pixel substrate arranged in a matrix form and a first substrate divided into a first circuit portion and a second circuit portion located outside the pixel portion; Forming a black matrix in a boundary region of pixels of the pixel portion; Forming a buffer layer on the first substrate on which the black matrix is formed; Forming an active pattern on the pixel portion in which the buffer layer is formed and on the first and second circuit portions, and forming a storage pattern connected to the active pattern on the pixel portion in the pixel portion; Forming a gate insulating film on the first substrate on which the active pattern and the storage pattern are formed; Forming a gate electrode on a first circuit portion in which the gate insulating film is formed, and forming a p + source / drain region in a predetermined region of an active pattern of the first circuit portion; Forming a gate electrode on the pixel portion and the second circuit portion, and forming a common line on the pixel portion; Forming an LED region in a predetermined region of an active pattern of the pixel portion and the second circuit portion; Forming an interlayer insulating film on the first substrate; Selectively removing the gate insulating layer and the interlayer insulating layer to form first and second contact holes exposing source and drain regions of the active pattern, respectively; Forming a source electrode electrically connected to the source region of the active pattern through the first contact hole, and forming a drain electrode electrically connected to the drain region of the active pattern through the second contact hole; Forming a pixel electrode electrically connected to the drain electrode; Providing a second substrate having a color filter formed thereon; Forming a liquid crystal layer on any one of the first substrate and the second substrate; And bonding the first substrate and the second substrate to each other.
블랙매트릭스, 소오스전극, 드레인전극, 화소전극, 마스크수, 엘디디 Black matrix, source electrode, drain electrode, pixel electrode, mask number, LED
Description
도 1은 일반적인 구동회로 일체형 액정표시장치의 구조를 개략적으로 나타내는 평면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a plan view schematically showing the structure of a liquid crystal display device with a built-in drive circuit. Fig.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.2 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a first exemplary embodiment of the present invention.
도 3a 내지 도 3i는 도 2에 도시된 어레이 기판의 IIa-IIa'선에 따른 제조공정을 순차적으로 나타내는 단면도.3A to 3I are cross-sectional views sequentially showing a manufacturing process along the line IIa-IIa 'of the array substrate shown in FIG.
도 4는 도 2에 도시된 어레이 기판의 IIb-IIb'선에 따른 액정표시장치의 단면구조를 개략적으로 나타내는 도면.4 is a schematic cross-sectional view of a liquid crystal display device taken along a line IIb-IIb 'of the array substrate shown in FIG.
도 5는 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.5 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a second exemplary embodiment of the present invention.
도 6a 내지 도 6j는 도 5에 도시된 어레이 기판의 Va-Va'선에 따른 제조공정을 순차적으로 나타내는 단면도.6A to 6J are cross-sectional views sequentially illustrating a manufacturing process along a Va-Va ′ line of the array substrate illustrated in FIG. 5.
도 7a 내지 도 7e는 도 5에 도시된 어레이 기판의 Va-Va'선에 따른 제조공정을 순차적으로 나타내는 평면도.7A to 7E are plan views sequentially illustrating a manufacturing process along a line Va—Va ′ of the array substrate illustrated in FIG. 5.
도 8a 내지 도 8f는 도 6j 및 도 7e에 도시된 제 6 마스크공정을 구체적으로 나타내는 단면도.8A to 8F are cross-sectional views illustrating the sixth mask process illustrated in FIGS. 6J and 7E in detail.
도 9는 도 5에 도시된 어레이 기판의 Vb-Vb'선에 따른 액정표시장치의 단면구조를 개략적으로 나타내는 도면.9 is a schematic cross-sectional view of a liquid crystal display device taken along a line Vb-Vb 'of the array substrate shown in FIG.
도 10은 본 발명의 제 3 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.10 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a third exemplary embodiment of the present invention.
도 11a 내지 도 11g는 도 10에 도시된 어레이 기판의 X-X'선에 따른 제조공정을 순차적으로 나타내는 단면도.11A to 11G are cross-sectional views sequentially showing the manufacturing process along the line X-X 'of the array substrate shown in FIG.
** 도면의 주요부분에 대한 부호의 설명 **DESCRIPTION OF REFERENCE NUMERALS
108,208,308 : 공통라인 110,210,310 : 어레이 기판108,208,308: Common line 110,210,310: Array board
116,216,316 : 게이트라인 117,217,317 : 데이터라인116, 216, 316:
118,218,318 : 화소전극 124',224',324' : 액티브패턴118,218,318 Pixel electrodes 124 ', 224', 324 ': Active pattern
124",224",324" : 스토리지패턴 207,307 : 블랙매트릭스124 ", 224", 324 ": Storage Pattern 207,307: Black Matrix
본 발명은 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는 자기정렬(self align) 구조의 엘디디(Lightly Doped Drain; LDD)를 구현하며, 개구율을 확보하여 휘도를 향상시킨 액정표시장치의 제조방법에 관한 것이다BACKGROUND OF THE
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박 형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 디스플레이(Flat Panel Display; FPD)의 주력 제품인 액정표시장치(Liquid Crystal Display; LCD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다.In today's information society, display is more important as a visual information transmission medium, and in order to gain a major position in the future, it is necessary to satisfy requirements such as low power consumption, thinning, light weight, and high definition. Liquid Crystal Display (LCD), which is the flagship product of Flat Panel Display (FPD), is not only capable of satisfying these conditions of display but also has mass productivity. Therefore, And has become a core parts industry that can gradually replace conventional cathode ray tubes (CRTs).
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 액정셀들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 액정셀들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.In general, a liquid crystal display device displays a desired image by individually supplying data signals according to image information to liquid crystal cells arranged in a matrix form to adjust a light transmittance of the liquid crystal cells. to be.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.An active matrix (AM) method, which is a driving method mainly used in the liquid crystal display, is a method of driving a liquid crystal of a pixel portion by using an amorphous silicon thin film transistor (a-Si TFT) to be.
상기 비정질 실리콘 박막 트랜지스터는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문에 활발히 이용되고 있다.The amorphous silicon thin film transistor is actively used because a low-temperature process is possible and an inexpensive insulating substrate can be used.
그러나, 일반적으로 상기 비정질 실리콘 박막 트랜지스터의 전기적 이동도로는 1MHz 이상의 고속 동작을 요구하는 주변회로에 이용하는데는 한계가 있다. 이에 따라 전계효과 이동도(field effect mobility)가 상기 비정질 실리콘 박막 트랜지스터에 비해 큰 다결정 실리콘(Polycrystalline Silicon; poly-Si) 박막 트랜지스터를 이용하여 유리기판 위에 화소부와 구동회로부를 동시에 집적하는 연구가 활발 히 진행되고 있다.However, in general, the electric migration path of the amorphous silicon thin film transistor has a limitation in use for a peripheral circuit requiring a high-speed operation of 1 MHz or more. As a result, studies are being actively carried out to simultaneously integrate the pixel portion and the driving circuit portion on a glass substrate using a polycrystalline silicon (poly-Si) thin film transistor having a larger field effect mobility than the amorphous silicon thin film transistor. It is going on.
상기 다결정 실리콘 박막 트랜지스터 기술은 낮은 감광도와 높은 전계효과 이동도를 가지고 있어 구동회로를 기판에 직접 제작할 수 있다는 장점이 있다.The polycrystalline silicon thin film transistor technology has a low sensitivity and a high field effect mobility, so that the driving circuit can be directly manufactured on a substrate.
이동도의 증가는 구동 화소수를 결정하는 구동회로부의 동작 주파수를 향상시킬 수 있으며 이로 인한 표시장치의 고정세화가 용이해진다. 또한, 화소부의 신호 전압의 충전 시간의 감소로 전달 신호의 왜곡이 줄어들어 화질 향상을 기대할 수 있다.Increasing the mobility may improve the operating frequency of the driving circuit unit that determines the number of driving pixels, thereby facilitating high definition of the display device. In addition, the distortion of the transmission signal is reduced due to the reduction of the charging time of the signal voltage of the pixel portion, thereby improving the picture quality.
이하, 도 1을 참조하여 액정표시장치의 구조에 대해서 자세히 살펴본다.Hereinafter, the structure of the liquid crystal display device will be described in detail with reference to FIG.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 평면도로서, 어레이 기판에 구동회로부를 집적시킨 구동회로 일체형 액정표시장치를 나타내고 있다.FIG. 1 is a plan view schematically showing the structure of a general liquid crystal display device, and shows a liquid crystal display device with a drive circuit integrated with a drive circuit portion integrated on an array substrate.
도면에 도시된 바와 같이, 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(미도시)으로 이루어져 있다.As shown in the figure, the liquid crystal display is largely composed of a
상기 어레이 기판(10)은 단위 화소들이 매트릭스 형태로 배열된 화상표시 영역인 화소부(35)와 상기 화소부(35)의 외곽에 위치한 데이터 구동회로부(31)와 게이트 구동회로부(32)로 구성된 구동회로부(30)로 이루어져 있다.The
이때, 도면에는 도시하지 않았지만, 상기 어레이 기판(10)의 화소부(35)는 상기 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위 칭소자인 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극으로 구성된다.In this case, although not shown in the drawing, the
상기 박막 트랜지스터는 화소전극에 신호전압을 인가하고 차단하는 스위칭소자로 전계에 의하여 전류의 흐름을 조절하는 일종의 전계 효과 트랜지스터(Field Effect Transistor; FET)이다.The thin film transistor is a switching element for applying and blocking a signal voltage to the pixel electrode, and is a kind of field effect transistor (FET) for controlling current flow by an electric field.
상기 어레이 기판(10)의 구동회로부(30)는 상기 컬러필터 기판(5)에 비해 돌출된 어레이 기판(10)의 화소부(35) 외곽에 위치하는데, 상기 돌출된 어레이 기판(10)의 일측 장(長)변에 데이터 구동회로부(31)가 위치하며, 상기 돌출된 어레이 기판(10)의 일측 단(短)변에 게이트 구동회로부(32)가 위치하게 된다.The
이때, 상기 데이터 구동회로부(31)와 게이트 구동회로부(32)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor) 구조의 박막 트랜지스터를 사용하게 된다.In this case, the
참고로, 상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 MOS 구조로 된 집적회로의 일종으로 n 채널 박막 트랜지스터와 p 채널박막 트랜지스터를 모두 필요로 하며 속도와 밀도의 특성은 NMOS와 PMOS의 중간 형태를 나타낸다.For reference, the CMOS is an integrated circuit having an MOS structure which is used in a thin film transistor for driving circuits requiring high-speed signal processing. The CMOS requires both an n-channel thin film transistor and a p-channel thin film transistor. It shows the intermediate form of PMOS.
상기 게이트 구동회로부(32)와 데이터 구동회로부(31)는 각각 게이트라인과 데이터라인을 통해 화소전극에 주사신호 및 데이터신호를 공급하기 위한 장치로써, 외부신호 입력단(미도시)과 연결되어 있어 상기 외부신호 입력단을 통하여 들어온 외부신호를 조절하여 상기 화소전극에 출력하는 역할을 한다.The gate
또한, 상기 컬러필터 기판(5)의 화소부(35)에는 컬러를 구현하는 컬러필터 (미도시)와 상기 어레이 기판(10)에 형성된 화소전극의 대향전극인 공통전극(미도시)이 형성되어 있다.In addition, a color filter (not shown) for implementing color and a common electrode (not shown), which is an opposite electrode of the pixel electrode formed on the
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 스페이서(spacer)(미도시)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 화소부(35)의 외곽에 형성된 실 패턴(seal pattern)(미도시)에 의해 합착되어 단위 액정표시패널을 이루게 된다. 이때, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키를 통해 이루어진다.The
상기와 같이 구성되는 구동회로 일체형 액정표시장치는 다결정 실리콘 박막 트랜지스터를 이용하므로 소자 특성이 탁월하여 화상 품질이 우수하며, 고정세화가 가능하고 전력의 소비가 적다는 장점을 가지고 있다.The driving circuit integrated type liquid crystal display device having the above structure is advantageous in device characteristics because it uses a polycrystalline silicon thin film transistor, has excellent image quality, is capable of high definition, and consumes less power.
그러나, 상기 구동회로 일체형 액정표시장치는 동일 기판 위에 n 채널 박막 트랜지스터와 p 채널 박막 트랜지스터를 함께 형성하여야하기 때문에 단일 타입의 채널만을 형성하는 비정질 실리콘 박막 트랜지스터 액정표시장치에 비해 제조공정이 보다 복잡하다는 단점이 있다.However, since the n-channel thin film transistor and the p-channel thin film transistor must be formed together on the same substrate, the driving circuit-integrated liquid crystal display device is more complicated in manufacturing process than the amorphous silicon thin film transistor liquid crystal display device forming only a single type channel. There are disadvantages.
이와 같이 상기 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 다수회의 포토리소그래피(photolithography)공정을 필요로 한다.As such, fabrication of an array substrate including the thin film transistor requires a plurality of photolithography processes.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어지며, 다수의 포토리소그래피공정은 생산 수율을 떨 어뜨리는 단점이 있다.The photolithography process is a series of processes for transferring a pattern drawn on a mask onto a substrate on which a thin film is deposited to form a desired pattern. The photolithography process includes a plurality of processes such as a photoresist application, an exposure, and a development process. There is a disadvantage that it falls.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하게 된다.In particular, the mask designed to form the pattern is very expensive, so that the manufacturing cost of the liquid crystal display device increases proportionally as the number of masks applied to the process increases.
본 발명은 상기한 문제를 해결하기 위한 것으로, 화소전극과 드레인전극의 접속을 위한 콘택홀 마스크공정을 제거하는 동시에 상기 화소전극과 소오스/드레인전극을 한번의 마스크공정을 통해 형성함으로써 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시킨 액정표시장치의 제조방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and manufactures a thin film transistor by removing the contact hole mask process for connecting the pixel electrode and the drain electrode and simultaneously forming the pixel electrode and the source / drain electrode through one mask process. It is an object of the present invention to provide a method for manufacturing a liquid crystal display device having a reduced number of masks used in the apparatus.
본 발명의 다른 목적은 얼라인 마진을 요구하는 블랙매트릭스를 어레이 기판에 형성함으로써 개구율을 향상시킨 액정표시장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a liquid crystal display device having improved aperture ratio by forming a black matrix on the array substrate that requires alignment margin.
본 발명의 또 다른 목적은 자기정렬 구조의 엘디디를 구현한 액정표시장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a liquid crystal display device implementing an LED having a self-aligning structure.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the following description of the invention and the claims.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치의 제조방법은 단위 화소들이 매트릭스 형태로 배열된 화소부와 상기 화소부의 외곽에 위치한 제 1 회로부 및 제 2 회로부로 구분되는 제 1 기판을 제공하는 단계; 상기 화소부의 화소들의 경계영역에 블랙매트릭스를 형성하는 단계; 상기 블랙매트릭스가 형성된 제 1 기판 위에 버퍼층을 형성하는 단계; 상기 버퍼층이 형성된 화소부 및 제 1, 제 2 회로부에 액티브패턴을 형성하며, 상기 화소부에 상기 화소부의 액티브패턴과 연결되는 스토리지패턴을 형성하는 단계; 상기 액티브패턴과 스토리지패턴이 형성된 제 1 기판 위에 게이트절연막을 형성하는 단계; 상기 게이트절연막이 형성된 제 1 회로부에 게이트전극을 형성하며, 상기 제 1 회로부의 액티브패턴의 소정영역에 p+ 소오스/드레인영역을 형성하는 단계; 상기 화소부와 제 2 회로부에 게이트전극을 형성하며, 상기 화소부에 공통라인을 형성하는 단계; 상기 화소부와 제 2 회로부의 액티브패턴의 소정영역에 엘디디영역을 형성하는 단계; 상기 제 1 기판 위에 층간절연막을 형성하는 단계; 상기 게이트절연막과 층간절연막을 선택적으로 제거하여 각각 상기 액티브패턴의 소오스영역과 드레인영역을 노출시키는 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 통해 상기 액티브패턴의 소오스영역과 전기적으로 접속하는 소오스전극을 형성하며, 상기 제 2 콘택홀을 통해 상기 액티브패턴의 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계; 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계; 컬러필터가 형성된 제 2 기판을 제공하는 단계; 상기 제 1 기판 또는 제 2 기판 중 어느 하나의 기판상에 액정층을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.In order to achieve the above object, the manufacturing method of the liquid crystal display device of the present invention provides a first substrate divided into a pixel portion in which the unit pixels are arranged in a matrix form, and a first circuit portion and a second circuit portion located outside the pixel portion. Making; Forming a black matrix in a boundary region of pixels of the pixel portion; Forming a buffer layer on the first substrate on which the black matrix is formed; Forming an active pattern on the pixel portion in which the buffer layer is formed and on the first and second circuit portions, and forming a storage pattern connected to the active pattern on the pixel portion in the pixel portion; Forming a gate insulating film on the first substrate on which the active pattern and the storage pattern are formed; Forming a gate electrode on a first circuit portion in which the gate insulating film is formed, and forming a p + source / drain region in a predetermined region of an active pattern of the first circuit portion; Forming a gate electrode on the pixel portion and the second circuit portion, and forming a common line on the pixel portion; Forming an LED region in a predetermined region of an active pattern of the pixel portion and the second circuit portion; Forming an interlayer insulating film on the first substrate; Selectively removing the gate insulating layer and the interlayer insulating layer to form first and second contact holes exposing source and drain regions of the active pattern, respectively; Forming a source electrode electrically connected to the source region of the active pattern through the first contact hole, and forming a drain electrode electrically connected to the drain region of the active pattern through the second contact hole; Forming a pixel electrode electrically connected to the drain electrode; Providing a second substrate having a color filter formed thereon; Forming a liquid crystal layer on any one of the first substrate and the second substrate; And bonding the first substrate and the second substrate to each other.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치의 제조방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the manufacturing method of the liquid crystal display device according to the present invention.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 특히 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.FIG. 2 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a first exemplary embodiment of the present invention. In particular, FIG. 2 illustrates one pixel including a thin film transistor of a pixel portion.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하 여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 한 화소를 나타내고 있다.In an actual liquid crystal display device, N gate lines and M data lines intersect and MxN pixels exist, but one pixel is shown in the figure for simplicity.
도면에 도시된 바와 같이, 제 1 실시예의 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.As shown in the figure, a
상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(124')을 포함한다.The thin film transistor includes a
이때, 상기 제 1 실시예의 액티브패턴(124')은 다결정 실리콘 박막으로 이루어지며, 상기 액티브패턴(124')은 그 일부가 화소영역으로 연장되어 공통라인(108)과 함께 제 1 스토리지 커패시터를 구성하는 스토리지패턴(124")에 연결되어 있다. 즉, 상기 화소영역 내에는 상기 게이트라인(116)과 실질적으로 동일한 방향으로 공통라인(108)이 형성되어 있으며, 상기 공통라인(108)은 제 1 절연막(미도시)을 사이에 두고 그 하부의 스토리지패턴(124")과 중첩하여 제 1 스토리지 커패시터를 구성한다. 이때, 상기 제 1 실시예의 스토리지패턴(124")은 상기 액티브패턴(124')을 구성하는 다결정 실리콘 박막에 별도의 마스크공정을 통한 스토리지 도핑을 통해 형성되게 된다.In this case, the
상기 소오스전극(122) 및 드레인전극(123)은 상기 제 1 절연막과 제 2 절연막(미도시)에 형성된 제 1 콘택홀(140a) 및 제 2 콘택홀(140b)을 통해 상기 액티브패턴(124')의 소오스영역 및 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(122)의 일부는 일방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 제 3 절연막(미도시)에 형성된 제 3 콘택홀(140c)을 통해 상기 화소전극(118)과 전기적으로 접속하게 된다.The
이때, 상기 화소영역으로 연장된 드레인전극(123)의 일부는 상기 제 2 절연막을 사이에 두고 그 하부의 공통라인(108)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.In this case, a part of the
이하, 이와 같이 구성된 상기 어레이 기판의 제조공정을 도면을 참조하여 상세히 설명한다.Hereinafter, a manufacturing process of the array substrate constructed as above will be described in detail with reference to the drawings.
도 3a 내지 도 3i는 도 2에 도시된 어레이 기판의 IIa-IIa'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, n 채널의 TFT가 형성되는 화소부의 어레이 기판을 제조하는 과정을 예를 들어 나타내고 있다. 이때, 회로부에는 n 채널의 TFT와 p 채널의 TFT가 모두 형성되게 된다.3A to 3I are cross-sectional views sequentially illustrating a manufacturing process along the line IIa-IIa 'of the array substrate shown in FIG. 2, illustrating an example of a process of manufacturing an array substrate of a pixel portion where n-channel TFTs are formed. have. At this time, both the n-channel TFT and the p-channel TFT are formed in the circuit portion.
도 3a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 버퍼층(111)과 실리콘 박막을 형성한 다음, 상기 실리콘 박막을 결정 화하여 다결정 실리콘 박막을 형성한다. 이후, 상기 다결정 실리콘 박막을 포토리소그래피공정(제 1 마스크공정)을 이용하여 패터닝하여 액티브패턴과 스토리지패턴을 구성할 다결정 실리콘 박막패턴(124)을 형성한다.As shown in FIG. 3A, a
그리고, 도 3b에 도시된 바와 같이, 상기 다결정 실리콘 박막패턴(124)의 일부를 가린 후 도핑을 진행하여 스토리지패턴(124")을 형성한다. 여기서, 포토레지스트로 가려진 상기 다결정 실리콘 박막패턴(124)의 일부는 액티브패턴(124')을 형성하게 되며, 이때 또 하나의 포토리소그래피공정(제 2 마스크공정)이 필요하게 된다.3B, a portion of the polycrystalline silicon
다음으로, 도 3c에 도시된 바와 같이, 상기 기판(110) 전면에 차례대로 제 1 절연막(115a)과 제 1 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 1 도전막을 선택적으로 패터닝함으로써 상기 액티브패턴(124') 위에 상기 제 1 도전막으로 이루어진 게이트전극(121)을 형성하는 동시에 상기 스토리지패턴(124") 위에 상기 제 1 도전막으로 이루어진 공통라인(108)을 형성한다. Next, as shown in FIG. 3C, the first insulating
상기 제 1 도전막은 상기 게이트전극(121)과 공통라인(108)을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전성물질로 이루어질 수 있다.The first conductive layer may include aluminum (Al), aluminum alloy, tungsten (W), copper (Cu), and chromium to form the
이때, 상기 공통라인(108)은 화소영역 내에서 상기 제 1 절연막(115a)을 사이에 두고 그 하부의 스토리지패턴(124")과 중첩하여 제 1 스토리지 커패시터를 구성하게 된다.In this case, the
이후, 도 3d에 도시된 바와 같이, 상기 화소부 어레이 기판(110)의 전면과 회로부의 n 채널 TFT영역을 포토레지스트로 이루어진 제 1 차단막(170)으로 가린 후(제 4 마스크공정), 회로부의 p 채널 TFT영역에 고농도의 p+ 이온을 주입하여 p+ 소오스영역과 드레인영역을 형성한다.After that, as shown in FIG. 3D, the n-channel TFT region of the front surface of the pixel
그리고, 도 3e에 도시된 바와 같이, 상기 회로부의 p 채널 TFT영역과 상기 화소부/회로부의 n 채널 TFT영역 일부 및 스토리지영역을 제 2 차단막(170')으로 가린 후(제 5 마스크공정), 상기 화소부의 액티브패턴(124')의 소정 영역에 고농도의 n+ 이온을 주입하여 n+의 소오스영역(124a)과 드레인영역(124b)을 형성한다. 여기서, 도면부호 124c는 상기 소오스영역(124a)과 드레인영역(124b) 사이에 전도채널을 형성하는 채널영역을 의미한다.3E, after the p-channel TFT region of the circuit portion, a portion of the n-channel TFT region and the storage region of the pixel portion / circuit portion are covered by the
이후, 상기 제 2 차단막(170')을 제거한 다음 기판(110) 전면에 저농도의 n- 이온을 주입하여 상기 n+의 소오스영역(124a)과 채널영역(124c) 및 상기 n+의 드레인영역(124b)과 채널영역(124c) 사이에 엘디디(Lightly Doped Drain; LDD)영역(124l)을 형성한다.Subsequently, the
이때, 상기 스토리지영역은 상기 제 2 차단막(170')으로 가려도 되고 가리지 않아도 되며, 상기 회로부의 n 채널 TFT영역에도 동일한 방식으로 n+ 이온이 주입되어 n+의 소오스영역과 드레인영역 및 엘디디영역이 형성되게 된다.In this case, the storage region may or may not be covered by the
다음으로, 도 3f에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 절연막(115b)을 증착한 후, 포토리소그래피공정(제 6 마스크공정)을 통해 상기 제 1 절연막(115a)과 제 2 절연막(115b)의 일부 영역을 제거하여 상기 소오스영역(124a)의 일부를 노출시키는 제 1 콘택홀(140a)과 상기 드레인영역(124b)의 일부를 노출시키는 제 2 콘택홀(140b)을 형성한다.Next, as shown in FIG. 3F, after depositing the second
그리고, 도 3g에 도시된 바와 같이, 제 2 도전막을 기판(110) 전면에 형성한 후 포토리소그래피공정(제 7 마스크공정)을 이용하여 패터닝함으로써 상기 제 1 콘택홀(140a)을 통해 상기 소오스영역(124a)과 전기적으로 접속하는 소오스전극(122)을 형성하며, 상기 제 2 콘택홀(140b)을 통해 상기 드레인영역(124b)과 전기적으로 접속하는 드레인전극(123)을 형성한다. 이때, 상기 소오스전극(122)의 일부는 일방향으로 연장되어 데이터라인(117)을 형성하게 되며, 상기 드레인전극(123)의 일부는 화소영역으로 연장되어 상기 제 2 절연막(115b)을 사이에 두고 그 하부의 공통라인(108)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.As shown in FIG. 3G, the source region is formed through the
다음으로, 도 3h에 도시된 바와 같이, 상기 기판(110) 전면에 제 3 절연막(115c)을 증착한 후, 포토리소그래피공정(제 8 마스크공정)을 이용하여 상기 제 3 절연막(115c)을 패터닝함으로써 상기 드레인전극(123)의 일부를 노출시키는 제 3 콘택홀(140c)을 형성한다.Next, as shown in FIG. 3H, after depositing a third
그리고, 도 3i에 도시된 바와 같이, 상기 제 3 절연막(115c)이 형성된 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 9 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 제 3 콘택홀(140c)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.3I, after the third conductive film is formed over the entire surface of the
상기 제 3 도전막은 화소전극(118)을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등 과 같이 투과율이 뛰어난 투명 도전물질을 사용할 수 있다.The third conductive layer may be formed of a transparent conductive material having excellent transmittance such as indium tin oxide (ITO) or indium zinc oxide (IZO) to form the
이때, 상기 제 1 실시예의 경우에는 소오스/드레인전극과 데이터라인 및 화소전극을 별개의 마스크공정을 통해 형성하고, 또 하나의 마스크공정으로 콘택홀을 형성한 다음 상기 콘택홀을 통해 상기 화소전극과 드레인전극을 전기적으로 접속시키도록 함으로써 총 9개의 마스크공정을 통해 화소부와 회로부의 TFT를 제작할 수 있게 된다.In this case, in the first embodiment, source / drain electrodes, data lines, and pixel electrodes are formed through separate mask processes, and contact holes are formed through another mask process, and then the pixel electrodes are formed through the contact holes. By electrically connecting the drain electrodes, the TFTs of the pixel portion and the circuit portion can be manufactured through a total of nine mask processes.
이와 같이 제조된 상기 제 1 실시예의 어레이 기판은 도 4에 도시된 바와 같이, 화상표시 영역의 외곽에 형성된 실런트(미도시)에 의해 컬러필터 기판(105)과 대향하도록 합착되어 액정표시장치를 구성하며, 상기 어레이 기판(110)과 컬러필터 기판(105)의 합착은 상기 어레이 기판(110)과 컬러필터 기판(105)에 형성된 합착키(미도시)를 통해 이루어진다.The array substrate of the first embodiment manufactured as described above is bonded to face the
그리고, 상기 어레이 기판(110)과 컬러필터 기판(105) 사이에는 액정층(liquid crystal layer)(190)이 형성되어 있다.In addition, a
이때, 상기 제 1 실시예의 액정표시장치는 컬러필터 기판(105)에 블랙매트릭스(107)를 형성하여 화소의 개구영역(la)을 정의하기 때문에 상기 어레이 기판(110)과 컬러필터 기판(105)의 합착시 발생하는 미스얼라인(misalign)을 고려하여 상기 블랙매트릭스(107)의 어라인 마진(m)을 고려하여 컬러필터 기판(105)을 설계하게 된다. 그 결과 개구영역(la)이 줄어들게 되어 개구율이 감소하게 된다.In this case, the
참고로, 도면부호 106은 컬러를 구현하는 컬러필터를 나타낸다.For reference,
이하, 회절마스크 또는 하프-톤 마스크(이하, 회절마스크를 지칭하는 경우에 는 하프-톤 마스크를 포함하는 것으로 한다)를 이용한 한번의 마스크공정으로 소오소전극과 드레인전극 및 화소전극을 동시에 형성하며, 상기 화소전극과 드레인전극의 접속을 위한 콘택홀 마스크공정을 제거함으로써 마스크수를 감소시켜 제조공정을 단순화하는 동시에 블랙매트릭스를 어레이 기판의 하부층에 형성함으로써 상기 어레이 기판과 컬러필터 기판 사이의 얼라인 마진을 줄여 개구율을 향상시킨 본 발명의 제 2 실시예를 도면을 참조하여 상세히 설명한다.Hereinafter, the source electrode, the drain electrode, and the pixel electrode are simultaneously formed by one mask process using a diffraction mask or a half-tone mask (hereinafter, referred to as a half-tone mask in the case of referring to a diffraction mask). By reducing the number of masks by eliminating the contact hole mask process for connecting the pixel electrode and the drain electrode, the manufacturing process is simplified, and a black matrix is formed on the lower layer of the array substrate to align the alignment between the array substrate and the color filter substrate. A second embodiment of the present invention in which the margin is reduced to improve the aperture ratio will be described in detail with reference to the drawings.
도 5는 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 특히 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.FIG. 5 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a second exemplary embodiment of the present invention, in particular one pixel including a thin film transistor of a pixel portion.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.In an actual liquid crystal display device, N number of gate lines and M number of data lines intersect to form MxN pixels, but one pixel is shown in the figure for simplicity.
도면에 도시된 바와 같이, 제 2 실시예의 어레이 기판(210)에는 상기 어레이 기판(210) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217)이 형성되어 있다. 또한, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(218)이 형성되어 있다.As shown in the figure, a
상기 박막 트랜지스터는 게이트라인(216)에 연결된 게이트전극(221), 데이터라인(217)에 연결된 소오스전극(222) 및 화소전극(218)에 연결된 드레인전극(223) 으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(221)에 공급되는 게이트 전압에 의해 상기 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브패턴(224')을 포함한다.The thin film transistor includes a
이때, 다결정 실리콘 박막으로 이루어진 상기 액티브패턴(224')은 그 일부가 화소영역으로 연장되어 스토리지패턴(224")을 구성하며, 상기 스토리지패턴(224")은 상기 액티브패턴(224')의 소정영역에 n+ 이온을 주입하여 스토리지전극으로 사용되게 된다. 또한, 상기 화소영역 내에는 상기 게이트라인(216)과 실질적으로 동일한 방향으로 공통라인(208)이 형성되어 있으며, 상기 공통라인(208)은 게이트절연막(미도시)을 사이에 두고 그 하부의 스토리지패턴(224")과 중첩하여 제 1 스토리지 커패시터를 구성한다.In this case, a portion of the
또한, 불투명한 도전물질로 이루어진 상기 소오스전극(222)과 드레인전극(223) 및 데이터라인(217)은 그 하부에 투명한 도전물질로 이루어지며 각각 상기 소오스전극(222)과 드레인전극(223) 및 데이터라인(217)과 동일한 형태로 패터닝된 소오스전극패턴(222')과 드레인전극패턴(223') 및 데이터라인패턴(217')이 형성되어 있다.In addition, the
상기 소오스전극(222) 및 드레인전극(223)은 상기 게이트절연막과 층간절연막(미도시)에 형성된 제 1 콘택홀(240a) 및 제 2 콘택홀(240b)을 통해 상기 액티브패턴(224')의 소오스영역(224a) 및 드레인영역(224b)과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(222)의 일부는 일방향으로 연장되어 상기 데이터라인(217)의 일부를 구성하며, 상기 드레인전극패턴(223')의 일부는 화소영역 쪽으로 연장되 어 상기 제 2 실시예의 화소전극(218)을 구성하게 된다.The
이때, 상기 화소영역으로 연장된 드레인전극(223)의 일부는 상기 층간절연막을 사이에 두고 그 하부의 공통라인(208)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.In this case, a part of the
여기서, 상기 제 2 실시예의 액정표시장치는 컬러필터 기판이 아닌 상기 어레이 기판(210)에 블랙매트릭스(207)을 형성함으로써 얼라인 마진을 줄일 수 있어 화소의 개구영역(A)이 증가하는 이점이 있다. 즉, 블랙매트릭스를 컬러필터 기판에 형성하는 경우에는 상기 컬러필터 기판과 어레이 기판을 합착할 때 상기 어레이 기판과의 얼라인을 위한 얼라인 마진을 고려하여야하기 때문에 상기 블랙매트릭스에 마진을 가지도록 설계하게 되는데, 이에 따라 화소의 개구영역이 줄어들게 된다. 이때, 상기 제 2 실시예와 같이 어레이 기판(210)에 블랙매트릭스(207)를 형성하게 되면 전술한 얼라인 마진을 고려할 필요가 없기 때문에 블랙매트릭스(207)에 마진을 주지 않아 화소의 개구영역(A)이 증가하게 된다.Here, the liquid crystal display of the second embodiment can reduce the alignment margin by forming the
또한, 전술한 바와 같이 상기 제 2 실시예의 액정표시장치는 회절마스크를 이용한 한번의 마스크공정으로 소오스전극(222)과 드레인전극(223) 및 화소전극(218)을 동시에 형성하며, 상기 화소전극(218)과 드레인전극(223')의 접속을 위한 콘택홀 마스크공정이 필요없게 되어 총 6번의 마스크공정을 통해 어레이 기판을 제작할 수 있게 되는데, 이를 다음의 액정표시장치의 제조방법을 통해 상세히 설명한다.In addition, as described above, the liquid crystal display of the second embodiment simultaneously forms the
도 6a 내지 도 6j는 도 5에 도시된 어레이 기판의 Va-Va'선에 따른 제조공정 을 순차적으로 나타내는 단면도이며, 도 7a 내지 도 7e는 도 5에 도시된 어레이 기판의 Va-Va'선에 따른 제조공정을 순차적으로 나타내는 평면도이다.6A to 6J are cross-sectional views sequentially illustrating a manufacturing process along the Va-Va 'line of the array substrate illustrated in FIG. 5, and FIGS. 7A to 7E are lined along the Va-Va' line of the array substrate illustrated in FIG. 5. It is a top view which shows the manufacturing process according to this sequentially.
이때, 일반적으로 화소부에 형성되는 박막 트랜지스터는 n 채널 또는 p 채널 모두 가능하며 회로부에는 n 채널 TFT와 p 채널 TFT가 모두 형성되어 CMOS 형태를 이루게 되나, 도면에는 편의상 화소부의 n 채널 TFT 및 회로부의 n 채널 TFT와 p 채널 TFT를 제작하는 방법을 예를 들어 나타내고 있다.In this case, in general, the thin film transistor formed in the pixel portion may be both n-channel or p-channel, and both the n-channel TFT and the p-channel TFT are formed in the circuit portion to form a CMOS. The method of manufacturing an n-channel TFT and a p-channel TFT is shown, for example.
도 6a 및 7a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(210) 위에 제 1 버퍼층(211)과 유기막(또는 금속막)을 형성한 다음, 상기 유기막(또는 금속막)을 패터닝하여 화소부에 블랙매트릭스(207)를 형성한다.6A and 7A, a
상기 블랙매트릭스(207)는 화소들의 경계영역에 패터닝되어 액정표시장치 하부의 백라이트(미도시)로부터 발생된 광의 누설을 차단하고, 인접하는 화소들의 혼색을 방지하는 역할을 한다.The
이때, 상기 제 2 실시예의 블랙매트릭스(207)는 어레이 기판(210)에 형성되기 때문에 상기 어레이 기판(210)과 컬러필터 기판을 합착할 때 필요한 얼라인 마진을 고려하여 설계할 필요가 없게 된다.In this case, since the
참고로, 상기 블랙매트릭스(207)를 형성하기 위한 마스크공정은 상기 어레이 기판(210)을 제조하는 어레이공정의 총 마스크수에는 포함되지 않는다.For reference, the mask process for forming the
이후, 도 6b에 도시된 바와 같이, 상기 블랙매트릭스(207)가 형성된 상기 어레이 기판(210) 전면에 제 2 버퍼막(211')과 실리콘 박막을 형성한 다음, 상기 실리콘 박막을 결정화하여 다결정 실리콘 박막을 형성한다.Thereafter, as shown in FIG. 6B, a
이때, 상기 제 2 실시예는 다결정 실리콘 박막을 박막 트랜지스터의 반도체층으로 이용한 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 상기 박막 트랜지스터의 반도체층으로 비정질 실리콘 박막을 이용할 수도 있다.In this case, the second embodiment has been described using a polycrystalline silicon thin film as the semiconductor layer of the thin film transistor, for example. However, the present invention is not limited thereto, and an amorphous silicon thin film may be used as the semiconductor layer of the thin film transistor. have.
또한, 상기 다결정 실리콘 박막은 어레이 기판(210) 위에 비정질 실리콘 박막을 증착한 후 여러 가지 결정화 방식을 이용하여 형성할 수 있으며, 이를 설명하면 다음과 같다.In addition, the polycrystalline silicon thin film may be formed using various crystallization methods after depositing an amorphous silicon thin film on the
먼저, 비정질 실리콘 박막은 여러 가지 방법으로 증착하여 형성할 수 있으며, 상기 비정질 실리콘 박막을 증착하는 대표적인 방법으로는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다.First, an amorphous silicon thin film may be formed by depositing in various ways. Representative methods of depositing the amorphous silicon thin film may include low pressure chemical vapor deposition (LPCVD) and plasma enhanced chemical vapor deposition (Plasma Enhanced). Chemical Vapor Deposition (PECVD) method.
상기 비정질 실리콘 박막을 결정화하는 방법으로는 크게 비정질 실리콘 박막을 고온 요로(furnace)에서 열처리하는 고상 결정화(Solid Phase Crystallization; SPC)방법과 레이저를 이용하는 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 있다.As a method of crystallizing the amorphous silicon thin film, there are largely a solid phase crystallization (SPC) method for heat treating the amorphous silicon thin film in a high temperature furnace and an excimer laser annealing (ELA) method using a laser. .
상기 레이저 결정화로는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링방법이 주로 이용되나, 근래에는 그레인(grain)을 수평방향으로 성장시켜 결정화특성을 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법이 연구되고 있다.As the laser crystallization, an excimer laser annealing method using a pulse-type laser is mainly used, but in recent years, sequential lateral solidification (SLS) in which grains are grown in a horizontal direction to improve crystallization characteristics. The method is being studied.
그리고, 포토리소그래피공정(제 1 마스크공정)을 이용하여 상기 다결정 실리 콘 박막을 패터닝하여 화소부 어레이 기판(210)에 액티브패턴(224')을 형성하며, 회로부 어레이 기판(210)에 n 채널 액티브패턴(224n)과 p 채널 액티브패턴(224p)을 형성한다.The polysilicon thin film is patterned using a photolithography process (first mask process) to form an
이후, 도 6c 및 도 7b에 도시된 바와 같이, 상기 화소부의 액티브패턴(224')의 일부 및 회로부의 n, p 채널 TFT영역 전부를 포토레지스트로 이루어진 제 1 차단막(제 2 마스크공정)으로 가린 후 고농도의 n+ 이온을 주입하여 상기 화소부의 액티브패턴(224')의 일부에 스토리지패턴(224")을 형성한다.6C and 7B, a portion of the
그리고, 도 6d에 도시된 바와 같이, 상기 어레이 기판(210) 전면에 게이트절연막(215a)과 제 1 도전막(230)을 형성한다.As shown in FIG. 6D, a
상기 제 1 도전막(230)은 게이트전극과 공통라인을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전성물질로 이루어질 수 있다.The first
다음으로, 도 6e에 도시된 바와 같이, 상기 화소부와 회로부의 n 채널 TFT영역 전부와 상기 회로부의 p 채널 TFT영역의 소정영역을 포토레지스트로 이루어진 제 2 차단막(270')으로 가린 후(제 3 마스크공정), 상기 제 2 차단막(270')을 마스크로 그 하부의 제 1 도전막을 선택적으로 패터닝하여 회로부의 p 채널 TFT영역에 상기 제 1 도전막으로 이루어진 회로부 게이트전극(221p)을 형성한다.Next, as shown in FIG. 6E, after the entire n-channel TFT region of the pixel portion and the circuit portion and the predetermined region of the p-channel TFT region of the circuit portion are covered with a
그리고, 상기 제 2 차단막(270')을 마스크로 회로부 p 채널 TFT영역에 고농도의 p+ 이온을 주입하여 p+ 소오스영역(224pa)과 드레인영역(224pb)을 형성한다. 여기서, 도면부호 224pc는 상기 p+ 소오스영역(224pa)과 드레인영역(224pb) 사이에 전도채널을 형성하는 p 채널영역을 의미한다.A high concentration of p + ions is implanted into the p-channel TFT region of the circuit unit using the second blocking layer 270 'as a mask to form a p + source region 224pa and a drain region 224pb. Here, reference numeral 224pc denotes a p-channel region that forms a conductive channel between the p + source region 224pa and the drain region 224pb.
이후, 도 6f와 도 6g 및 도 7c에 도시된 바와 같이, 상기 회로부의 p 채널 TFT영역 전부 및 화소부와 회로부의 n 채널 TFT영역 일부를 제 3 차단막(270")으로 가린 후(제 4 마스크공정), 상기 제 3 차단막(270")을 마스크로 그 하부의 제 1 도전막을 패터닝하여 화소부와 회로부의 n 채널 TFT영역에 각각 화소부 게이트전극(221)과 회로부 게이트전극(221n)을 형성하는 동시에 상기 스토리지패턴(224") 상부에 공통라인(208)을 형성한다.6F, 6G, and 7C, after covering all of the p-channel TFT region of the circuit portion and a portion of the n-channel TFT region of the pixel portion and the circuit portion with the
이때, 상기 화소부 게이트전극(221)과 회로부 게이트전극(221n) 및 공통라인(208)은 상기 제 1 도전막을 습식식각을 이용하여 오버식각(over etching)함으로써 그 상부의 제 3 차단막(270")보다 폭이 줄어들게 할 수 있다.In this case, the pixel
여기서, 상기 화소부의 공통라인(208)은 상기 게이트절연막(215a)을 사이에 두고 그 하부의 스토리지패턴(224")과 중첩하여 제 1 스토리지 커패시터를 형성하게 된다.The
이후, 상기 제 3 차단막(270")을 마스크로 상기 화소부와 회로부의 n 채널 TFT영역에 고농도의 n+ 이온을 주입하여 n+ 소오스영역(224a, 224na)과 드레인영역(224b, 224nb)을 형성한다. 여기서, 도면부호 224c 및 224nc는 상기 n+ 소오스영역(224a, 224na)과 드레인영역(224b, 224nb) 사이에 전도채널을 형성하는 n 채널영역을 의미한다.Subsequently, n +
그리고, 도 6h에 도시된 바와 같이, 상기 제 3 차단막을 제거한 다음 어레이 기판(210) 전면에 저농도의 n- 이온을 주입하여 상기 n+ 소오스영역(224a, 224na)과 채널영역(224c, 224nc) 및 상기 n+ 드레인영역(224b, 224nb)과 채널영역(224c, 224nc) 사이에 엘디디영역(224l,224nl, 224l,224nl)을 형성한다.As shown in FIG. 6H, the n +
이때, 상기 엘디디영역(224l,224nl, 224l,224nl)은 n 채널의 소오스영역(224a, 224na)과 드레인영역(224b, 224nb)이 형성된 상태에서 상기 n 채널의 게이트전극(221, 221n)을 마스크로 어레이 기판(210) 전면에 n- 이온을 주입하여 형성함에 따라 자기정렬 구조의 엘디디를 구성하게 되어 TFT의 오프-전류를 제어할 수 있게 된다.At this time, the LED areas 224l, 224nl, 224l, 224nl are connected to the n-
다음으로, 도 6i 및 도 7d에 도시된 바와 같이, 상기 어레이 기판(210) 전면에 층간절연막(215b)을 증착한 후, 포토리소그래피공정(제 5 마스크공정)을 통해 상기 게이트절연막(215a)과 층간절연막(215b)의 일부 영역을 제거하여 상기 소오스영역(224a,224na,224pa)의 일부를 노출시키는 제 1 콘택홀(240a,240na,240pa)과 상기 드레인영역(224b,224nb,224pb)의 일부를 노출시키는 제 2 콘택홀(240b,240nb,240pb)을 형성한다.Next, as shown in FIGS. 6I and 7D, after the
여기서, 상기 층간절연막(215b)은 실리콘질화막(SiNx)/실리콘산화막(SiO2)의 이중막을 적용할 수 있다. 이때에는 SiO2 증착 후 활성화 열처리를 하며, SiNx 증착 후 수소화 열처리를 할 수 있다. 또는, SiNx/SiO2를 모두 증착 후 한번의 열처리를 통해 수소화 및 활성화를 동시에 할 수도 있다.The interlayer insulating
또한, 상기 층간절연막(215b)은 SiNx 단일막 혹은 SiO2/SiNx/SiO2의 삼중막 등이 다양하게 적용될 수 있다.In addition, the
이와 같이, 본 발명에서는 상기 층간절연막(215b)으로 실리콘질화막(SiNx)을 포함한 구조를 채택하며, 이때 상기 SiNx은 수소화에 기여할 수 있는 수소 소오스 역할을 한다.As described above, the present invention adopts a structure including a silicon nitride film (SiNx) as the
그러나, 전술한 바와 같이 상기 층간절연막(215b)으로 SiNx/SiO2 구조 또는 SiNx 단일막 구조를 채택할 경우, 상기 SiNx는 유전상수가 6.5 ~7.0으로서 유전상수가 3.9인 SiO2와 비교하여 동일한 적층 두께에 대해 단위면적당 커패시턴스가 크게 된다. 따라서, 상기 층간절연막(215b)의 상부 및 하부에 각각 배열된 게이트라인(216)과 데이터라(217)인 사이에 전기적 영향이 커져 신호 딜레이가 증가하게 된다. 이로써, 고속 동작이나 고해상도 구현 관점에서 문제가 될 수 있다.However, when the SiNx / SiO 2 structure or the SiNx single layer structure is adopted as the
따라서, 이러한 문제점을 보완하기 위해, 상기 층간절연막(215b)으로 상기 SiNx 위에 유전상수가 낮은 SiO2를 적층한 SiO2/SiNx/SiO2의 3중 구조를 채택할 수 있다. 이와 같이, 상기 층간절연막(215b)으로 SiO2/SiNx/SiO2의 3중 구조를 채택할 경우, SiNx/SiO2 구조 또는 SiNx 단일막 구조와 비교하여 동일한 적층 두께에 대해 단위면적당 커패시턴스를 작게 할 수 있다. 이로써, 게이트라인(216)과 데이터라인(217) 사이에 전기적 영향이 줄어들게 되어 신호 딜레이 요소를 줄일 수 있다.Thus, to solve this problem, the dielectric constant on the SiNx as the interlayer insulating layer (215b) can adopt three of the structure of SiO 2 / SiNx / SiO 2 by laminating a low SiO 2. As described above, when the interlayer insulating
이때, 상기 화소부의 제 2 콘택홀(240b) 형성시 상기 화소부의 드레인영역(224b)과 스토리지패턴(224")의 일부를 함께 노출시키도록 할 수 있으며, 상기 화소부의 드레인영역(224b)과 상기 스토리지패턴(224")의 일부가 따로 노출되도록 두 개의 제 2 콘택홀을 형성한 후 드레인전극으로 서로 연결시키도록 할 수도 있다.In this case, when the
이후, 도 6j 및 도 7e에 도시된 바와 같이, 상기 어레이 기판(210) 전면에 제 2 도전막과 제 3 도전막을 형성한 후 포토리소그래피공정(제 6 마스크공정)을 이용하여 패터닝함으로써, 상기 제 3 도전막으로 이루어지며 상기 제 1 콘택홀(240a,240na,240pa)을 통해 상기 소오스영역(224a,224na,224pa)과 전기적으로 접속하는 소오스전극(222,222n,222p)과 상기 제 2 콘택홀(240b,240nb,240pb)을 통해 상기 드레인영역(224b,224nb,224pb)과 전기적으로 접속하는 드레인전극(223,223n,223p)을 형성하는 동시에 상기 제 2 도전막으로 이루어지며 상기 화소부 드레인전극(223)과 전기적으로 접속하는 화소전극(218)을 형성한다.6J and 7E, a second conductive film and a third conductive film are formed on the entire surface of the
이때, 상기 소오스전극(222,222n,222p)과 드레인전극(223,223n,223p) 및 데이터라인(217)의 하부에는 상기 제 2 도전막으로 이루어지며 각각 상기 소오스전극(222,222n,222p)과 드레인전극(223,223n,223p) 및 데이터라인(217)과 동일한 형태로 패터닝된 소오스전극패턴(222',222n',222p')과 드레인전극패턴(223',223n',223p') 및 데이터라인패턴(미도시)이 형성되게 된다. 그리고, 상기 화소부의 드레인전극패턴(223')의 일부는 화소영역으로 연장되어 화소전극(218)을 구성하게 됨으로써 추가적인 콘택홀 없이 상기 드레인전극패턴(223')을 통해 상기 드레인전극(223)과 화소전극(218)이 전기적으로 접속하게 된다.In this case, the
이때, 상기 화소부의 소오스전극(222)의 일부는 일방향으로 연장되어 데이터 라인(217)의 일부를 구성하게 되며, 상기 화소부의 드레인전극(223)의 일부는 화소영역으로 연장되어 상기 층간절연막(215b)을 사이에 두고 그 하부의 공통라인(208)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.In this case, a part of the
이와 같이 상기 제 2 실시예는 상기 제 6 마스크공정에 회절마스크를 이용함으로써 상기 소오스전극(222,222n,222p)과 드레인전극(223,223n,223p) 및 화소전극(218)을 한번의 마스크공정을 통해 동시에 형성할 수 있게 되는데, 이를 도면을 참조하여 상세히 설명한다.As described above, the second embodiment uses the diffraction mask in the sixth mask process, so that the
도 8a 내지 도 8f는 도 6j 및 도 7e에 도시된 제 6 마스크공정을 구체적으로 나타내는 단면도이다.8A to 8F are cross-sectional views illustrating the sixth mask process illustrated in FIGS. 6J and 7E in detail.
도 8a에 도시된 바와 같이, 상기 제 1 콘택홀과 제 2 콘택홀의 내부를 포함하여 상기 어레이 기판(210) 전면에 제 2 도전막(220)과 제 3 도전막(230)을 형성한다.As shown in FIG. 8A, the second
이때, 상기 제 2 도전막(220)은 화소전극을 구성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드 등과 같이 투과율이 뛰어난 투명 도전물질로 이루어질 수 있으며, 상기 제 3 도전막(230)은 소오스전극과 드레인전극 및 데이터라인을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다.In this case, the second
다음으로, 도 8b에 도시된 바와 같이, 상기 어레이 기판(210) 위에 감광막(270)을 형성한 후 제 2 실시예의 회절마스크(280)를 통해 상기 감광막(270)에 선택적으로 광을 조사한다.Next, as shown in FIG. 8B, after forming the
이때, 상기 제 2 실시예에 사용한 회절마스크(280)에는 조사된 광을 모두 투과시키는 투과영역(I)과 슬릿패턴이 적용되어 광의 일부만 투과시키고 일부는 차단하는 슬릿영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 회절마스크(280)를 투과한 광만이 감광막(270)에 조사되게 된다.In this case, the
이어서, 상기 회절마스크(280)를 통해 노광된 감광막(270)을 현상하고 나면, 도 8c에 도시된 바와 같이, 상기 차단영역(III)과 슬릿영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(270a) 내지 제 5 감광막패턴(270e)이 남아있게 되고, 모든 광이 투과된 투과영역(I)에는 감광막이 완전히 제거되어 상기 제 3 도전막(230) 표면이 노출되게 된다.Subsequently, after developing the
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(270a) 내지 제 4 감광막패턴(270d)은 슬릿영역(II)을 통해 형성된 제 5 감광막패턴(270e)은 보다 두껍게 형성된다. 또한, 상기 투과영역(I)을 통해 광이 모두 투과된 영역에는 감광막이 완전히 제거되는데, 이것은 포지티브 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 포토레지스트를 사용하여도 무방하다.In this case, the
다음으로, 도 8d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(270a) 내지 제 5 감광막패턴(270e)을 마스크로 하여, 그 하부에 형성된 제 2 도전막과 제 3 도전막을 선택적으로 제거하게 되면, 상기 어레이 기판(210)에 상기 제 3 도전막으로 이루어지며 각각 상기 제 1 콘택홀 및 제 2 콘택홀을 통해 상기 액티브패턴(224',224n,224p)의 소오스영역(224a,224na,224pa) 및 드레인영 역(224b,224nb,224pb)과 전기적으로 접속하는 소오스전극(222,222n,222p) 및 드레인전극(223,223n,223p)이 형성되게 된다.Next, as shown in FIG. 8D, the second conductive film and the third conductive film formed below are selectively formed using the first
이때, 상기 소오스전극(222,222n,222p)과 드레인전극(223,223n,223p)의 하부에는 상기 제 2 도전막으로 이루어지며 그 측면이 상기 소오스전극(222,222n,222p) 및 드레인전극(223,223n,223p)과 동일한 형태로 패터닝된 소오스전극패턴(222',222n',222p')과 드레인전극패턴(223',223n',223p')이 남아있게 된다.In this case, the second conductive layer is formed under the
상기 화소부의 드레인전극패턴(223')은 그 일부가 화소영역으로 연장되어 화소전극(218)을 구성하며, 이때 상기 화소전극(218) 상부에는 상기 제 3 도전막으로 이루어진 도전막패턴(230')이 남아있게 된다.A part of the
이후, 상기 제 1 감광막패턴(270a) 내지 제 5 감광막패턴(270e)의 일부를 제거하는 애싱공정을 진행하게 되면, 도 8e에 도시된 바와 같이, 상기 화소영역, 즉 회절노광이 적용된 슬릿영역(II)의 제 5 감광막패턴이 완전히 제거되어 상기 도전막패턴(230') 표면이 노출되게 된다.Subsequently, when the ashing process of removing a portion of the
이때, 상기 제 1 감광막패턴 내지 제 4 감광막패턴은 상기 제 5 감광막패턴의 두께만큼이 제거된 제 6 감광막패턴(270a') 내지 제 9 감광막패턴(270d')으로 상기 차단영역(III)에 대응하는 영역 상부에만 남아있게 된다.In this case, the first photoresist pattern to the fourth photoresist pattern correspond to the blocking region III by the
이후, 도 8f에 도시된 바와 같이, 상기 남아있는 제 6 감광막패턴(270a') 내지 제 9 감광막패턴(270d')을 마스크로 하여 상기 화소전극(218) 상부의 도전막패턴을 제거하여 상기 화소전극(218) 표면을 외부로 노출시킨다.Subsequently, as illustrated in FIG. 8F, the conductive layer pattern on the
이와 같이 상기 제 2 실시예는 소오스전극(222,222n,222p)과 드레인전 극(223,223n,223p) 및 화소전극(218)을 한번의 마스크공정을 통해 형성하고, 상기 화소전극(218)과 드레인전극(223)의 접속을 위한 콘택홀 마스크공정을 제거함으로써 총 6번의 마스크공정을 통해 구동회로 일체형 액정표시장치의 어레이 기판(210)을 제작할 수 있게 된다.As described above, in the second embodiment, the
이때, 상기 제 2 실시예는 상기 어레이 기판(210)의 하부층에 블랙매트릭스(207)를 형성함으로써 컬러필터 기판에 블랙매트릭스를 형성하는 경우에 비해 얼라인 마진이 필요없게 되어 실질적으로 개구율이 향상되는 효과를 가지게 되는데, 이를 다음의 도면을 참조하여 상세히 설명한다.At this time, in the second embodiment, since the
도 9는 도 5에 도시된 어레이 기판의 Vb-Vb'선에 따른 액정표시장치의 단면구조를 개략적으로 나타내는 도면이다.FIG. 9 is a diagram schematically illustrating a cross-sectional structure of the liquid crystal display device along the line Vb-Vb ′ of the array substrate illustrated in FIG. 5.
상기 제 2 실시예에 따라 제조된 어레이 기판은 도면에 도시된 바와 같이, 화상표시 영역의 외곽에 형성된 실런트(미도시)에 의해 컬러필터 기판(205)과 대향하도록 합착되어 액정표시장치를 구성하며, 상기 어레이 기판(210)과 컬러필터 기판(205)의 합착은 상기 어레이 기판(210)과 컬러필터 기판(205)에 형성된 합착키(미도시)를 통해 이루어진다.As shown in the drawing, the array substrate manufactured according to the second embodiment is bonded to face the
그리고, 상기 어레이 기판(210)과 컬러필터 기판(205) 사이에는 액정층(290)이 형성되어 있다.The
이때, 상기 제 2 실시예의 액정표시장치는 어레이 기판(210)에 블랙매트릭스(207)를 형성하여 화소의 개구영역(la')을 정의하기 때문에 상기 제 1 실시예의 액정표시장치에서와 같이 어레이 기판과 컬러필터 기판의 합착시 발생하는 미스얼 라인(misalign)을 고려할 필요가 없게 된다.In this case, the liquid crystal display of the second embodiment forms a
즉, 블랙매트릭스(207)를 어레이 기판(210)에 형성하게 되면, 컬러필터 기판과 어레이 기판(210)이 합착할 때 미스얼라인이 발생하더라도 상기 블랙매트릭스(207)는 상기 미스얼라인과 관계없는 어레이 기판(210)에 형성되어 있으므로 상기 제 1 실시예에서와 같이 상기 미스얼라인을 고려하여 블랙매트릭스에 얼라인 마진을 형성할 필요가 없게 된다.That is, when the
그 결과, 상기 제 1 실시예의 얼라인 마진을 고려한 경우의 개구영역(la)에 비해 개구영역(la)이 증가하게 되어 개구율이 향상되게 된다.As a result, the opening area la is increased compared to the opening area la when the alignment margin of the first embodiment is taken into consideration, and the opening ratio is improved.
참고로, 도면부호 206은 컬러를 구현하는 컬러필터를 나타낸다.For reference,
이때, 상기 제 2 실시예는 스토리지 도핑을 진행한 후 게이트전극을 형성할 때 액티브패턴의 n+ 도핑을 개별적으로 진행하는 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 방법으로 게이트전극을 형성하기 전에 액티브패턴의 n+ 도핑과 스토리지 도핑을 동시에 진행할 수 있으며, 이를 다음의 제 3 실시예를 통해 상세히 설명한다.In this case, the second embodiment describes a case in which n + doping of the active pattern is separately performed when the gate electrode is formed after the storage doping, but the present invention is not limited thereto. Alternatively, before forming the gate electrode, n + doping and storage doping of the active pattern may be simultaneously performed, which will be described in detail with reference to the following third embodiment.
도 10은 본 발명의 제 3 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.10 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a third exemplary embodiment of the present invention.
도면에 도시된 바와 같이, 제 3 실시예의 어레이 기판(310)에는 상기 어레이 기판(310) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(316)과 데이터라인(317)이 형성되어 있다. 또한, 상기 게이트라인(316)과 데이터라인(317)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에 는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(318)이 형성되어 있다.As shown in the figure, a
상기 박막 트랜지스터는 게이트라인(316)에 연결된 게이트전극(321), 데이터라인(317)에 연결된 소오스전극(322) 및 화소전극(318)에 연결된 드레인전극(323)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(321)에 공급되는 게이트 전압에 의해 상기 소오스전극(322)과 드레인전극(323) 간에 전도채널을 형성하는 액티브패턴(324')을 포함한다.The thin film transistor includes a
이때, 다결정 실리콘 박막으로 이루어진 상기 액티브패턴(324')은 그 일부가 화소영역으로 연장되어 스토리지패턴(324")을 구성하며, 상기 스토리지패턴(324")은 상기 액티브패턴(324')의 소정영역에 n+ 이온을 주입하여 스토리지전극으로 사용되게 된다. 또한, 상기 화소영역 내에는 상기 게이트라인(316)과 실질적으로 동일한 방향으로 공통라인(308)이 형성되어 있으며, 상기 공통라인(308)은 게이트절연막(미도시)을 사이에 두고 그 하부의 스토리지패턴(324")과 중첩하여 제 1 스토리지 커패시터를 구성한다. 이때, 상기 제 3 실시예의 스토리지패턴(324")은 상기 액티브패턴(324')을 구성하는 실리콘 박막으로 이루어지나, 상기 제 2 실시예와는 다르게 상기 액티브패턴(324')의 n+ 도핑공정을 이용하여 스토리지 도핑을 진행하게 된다.In this case, a portion of the active pattern 324 'made of a polycrystalline silicon thin film extends to a pixel area to form a
또한, 불투명한 도전물질로 이루어진 상기 소오스전극(322)과 드레인전극(323) 및 데이터라인(317)은 그 하부에 투명한 도전물질로 이루어지며 각각 상기 소오스전극(322)과 드레인전극(323) 및 데이터라인(317)과 동일한 형태로 패터닝된 소오스전극패턴(322')과 드레인전극패턴(323') 및 데이터라인패턴(317')이 형성되어 있다.In addition, the
상기 소오스전극(322) 및 드레인전극(323)은 상기 게이트절연막과 층간절연막(미도시)에 형성된 제 1 콘택홀(340a) 및 제 2 콘택홀(340b)을 통해 상기 액티브패턴(324')의 소오스영역(324a) 및 드레인영역(324b)과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(322)의 일부는 일방향으로 연장되어 상기 데이터라인(317)의 일부를 구성하며, 상기 드레인전극패턴(323')의 일부는 화소영역 쪽으로 연장되어 상기 화소전극(318)을 구성하게 된다.The
이때, 상기 화소영역으로 연장된 드레인전극(323)의 일부는 상기 층간절연막을 사이에 두고 그 하부의 공통라인(308)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.In this case, a part of the
또한, 상기 제 3 실시예의 액정표시장치는 컬러필터 기판이 아닌 상기 어레이 기판(310)에 블랙매트릭스(307)을 형성함으로써 얼라인 마진을 줄일 수 있어 화소의 개구영역(A)이 증가하는 이점이 있다.In addition, in the liquid crystal display of the third embodiment, alignment margins can be reduced by forming the
이때, 상기 제 3 실시예의 액정표시장치는 회절마스크를 이용한 한번의 마스크공정으로 소오스전극(322)과 드레인전극(323) 및 화소전극(318)을 동시에 형성하며, 상기 화소전극(318)과 드레인전극(323')의 접속을 위한 콘택홀 마스크공정을 제거함으로써 총 6번의 마스크공정을 통해 어레이 기판을 제작할 수 있게 되는데, 이를 다음의 액정표시장치의 제조방법을 통해 상세히 설명한다.In this case, the liquid crystal display of the third embodiment simultaneously forms a
도 11a 내지 도 11g는 도 10에 도시된 어레이 기판의 X-X'선에 따른 제조공 정을 순차적으로 나타내는 단면도이다.11A to 11G are cross-sectional views sequentially illustrating a manufacturing process along the line X-X 'of the array substrate shown in FIG.
이때, 일반적으로 화소부에 형성되는 박막 트랜지스터는 n 채널 또는 p 채널 모두 가능하며 회로부에는 n 채널 TFT와 p 채널 TFT가 모두 형성되어 CMOS 형태를 이루게 되나, 도면에는 편의상 화소부의 n 채널 TFT 및 회로부의 n 채널 TFT와 p 채널 TFT를 제작하는 방법을 예를 들어 나타내고 있다.In this case, in general, the thin film transistor formed in the pixel portion may be both n-channel or p-channel, and both the n-channel TFT and the p-channel TFT are formed in the circuit portion to form a CMOS. The method of manufacturing an n-channel TFT and a p-channel TFT is shown, for example.
도 11a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(310) 위에 제 1 버퍼층(311)과 유기막(또는 금속막)을 형성한 다음, 상기 유기막(또는 금속막)을 패터닝하여 화소부에 블랙매트릭스(307)를 형성한다.As shown in FIG. 11A, a
상기 블랙매트릭스(307)는 화소들의 경계영역에 패터닝되어 액정표시장치 하부의 백라이트(미도시)로부터 발생된 광의 누설을 차단하고, 인접하는 화소들의 혼색을 방지하는 역할을 한다.The
참고로, 상기 블랙매트릭스(307)를 형성하기 위한 마스크공정은 상기 어레이 기판(310)을 제조하는 어레이공정의 총 마스크수에는 포함되지 않는다.For reference, the mask process for forming the
이후, 도 11b에 도시된 바와 같이, 상기 블랙매트릭스(307)가 형성된 상기 어레이 기판(310) 전면에 제 2 버퍼막(311')과 다결정 실리콘 박막을 형성한 후, 포토리소그래피공정(제 1 마스크공정)을 이용하여 상기 다결정 실리콘 박막을 선택적으로 패터닝하여 화소부 어레이 기판(310)에 액티브패턴(324')을 형성하며, 회로부 어레이 기판(310)에 n 채널 액티브패턴(324n)과 p 채널 액티브패턴(324p)을 형성한다.Subsequently, as shown in FIG. 11B, after forming the
그리고, 도 11c에 도시된 바와 같이, 상기 회로부의 p 채널 TFT영역 전부 및 화소부와 회로부의 n 채널 TFT영역 일부를 포토레지스트로 이루어진 제 1 차단막으로 가린 후(제 2 마스크공정), 상기 제 1 차단막을 마스크로 고농도의 n+ 이온을 주입하여 n+ 소오스영역(324a, 324na)과 드레인영역(324b, 324nb)을 형성한다. 여기서, 도면부호 324c 및 324nc는 상기 n+ 소오스영역(324a, 324na)과 드레인영역(324b, 324nb) 사이에 전도채널을 형성하는 n 채널영역을 의미한다.As shown in FIG. 11C, after all of the p-channel TFT region of the circuit portion and a portion of the n-channel TFT region of the pixel portion and the circuit portion are covered with a first blocking film made of photoresist (second mask process), the first High concentrations of n + ions are implanted using the blocking film as a mask to form n +
이때, 상기 n+ 이온이 주입된 상기 액티브패턴(324')의 일부영역은 스토리지패턴(324")을 구성함으로써 스토리지 도핑을 위한 별도의 마스크공정이 필요없게 된다.In this case, the partial pattern of the
이후, 도 11d에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 게이트절연막(315a)과 제 1 도전막을 형성한다.Thereafter, as illustrated in FIG. 11D, a
다음으로, 상기 화소부와 회로부의 n 채널 TFT영역 전부와 상기 회로부의 p 채널 TFT영역의 소정영역을 제 2 차단막으로 가린 후(제 3 마스크공정), 상기 제 2 차단막을 마스크로 그 하부의 제 1 도전막을 선택적으로 패터닝하여 회로부의 p 채널 TFT영역에 상기 제 1 도전막으로 이루어진 회로부 게이트전극(321p)을 형성한다. 그리고, 상기 제 2 차단막을 마스크로 회로부 p 채널 TFT영역에 고농도의 p+ 이온을 주입하여 p+ 소오스영역(324pa)과 드레인영역(324pb)을 형성한다. 여기서, 도면부호 324pc는 상기 p+ 소오스영역(324pa)과 드레인영역(324pb) 사이에 전도채널을 형성하는 p 채널영역을 의미한다.Next, the entire area of the n-channel TFT region of the pixel portion and the circuit portion and the predetermined region of the p-channel TFT region of the circuit portion are covered with a second blocking film (third mask process), and then the second blocking film is masked under the second blocking film. The first conductive film is selectively patterned to form a circuit
이후, 도 11e에 도시된 바와 같이, 상기 회로부의 p 채널 TFT영역 전부 및 화소부와 회로부의 n 채널 TFT영역 일부를 제 3 차단막으로 가린 후(제 4 마스크공 정), 상기 제 3 차단막을 마스크로 그 하부의 제 1 도전막을 패터닝하여 화소부와 회로부에 각각 화소부 게이트전극(321)과 회로부 게이트전극(321n)을 형성하는 동시에 상기 스토리지패턴(324") 상부에 공통라인(308)을 형성한다.Subsequently, as shown in FIG. 11E, after all of the p-channel TFT region of the circuit portion and a portion of the n-channel TFT region of the pixel portion and the circuit portion are covered with a third blocking film (fourth mask process), the third blocking film is masked. The first conductive layer under the log is patterned to form the pixel
이때, 전술한 제 2 실시예와 같이 상기 화소부 게이트전극(321)과 회로부 게이트전극(321n) 및 공통라인(308)은 상기 제 1 도전막을 습식식각을 이용하여 오버식각함으로써 그 상부의 제 3 차단막보다 폭이 줄어들게 할 수 있다.In this case, as in the above-described second embodiment, the pixel
이후, 상기 제 3 차단막을 제거한 다음 어레이 기판(310) 전면에 저농도의 n- 이온을 주입하여 상기 n+ 소오스영역(324a, 324na)과 채널영역(324c, 324nc) 및 상기 n+ 드레인영역(324b, 324nb)과 채널영역(324c, 324nc) 사이에 엘디디영역(324l,324nl, 324l,324nl)을 형성한다.Thereafter, after removing the third blocking layer, a low concentration of n − ions are implanted into the entire surface of the
다음으로, 도 11f에 도시된 바와 같이, 상기 어레이 기판(310) 전면에 층간절연막(315b)을 증착한 후, 포토리소그래피공정(제 5 마스크공정)을 통해 상기 게이트절연막(315a)과 층간절연막(315b)의 일부 영역을 제거하여 상기 소오스영역(324a,324na,324pa)의 일부를 노출시키는 제 1 콘택홀(340a,340na,340pa)과 상기 드레인영역(324b,324nb,324pb)의 일부를 노출시키는 제 2 콘택홀(340b,340nb,340pb)을 형성한다.Next, as shown in FIG. 11F, after the
여기서, 상기 층간절연막(315b)은 SiNx/SiO2의 이중막을 적용할 수 있다. 이때에는 SiO2 증착 후 활성화 열처리를 하며, SiNx 증착 후 수소화 열처리를 할 수 있다. 또는, SiNx/SiO2를 모두 증착 후 한번의 열처리를 통해 수소화 및 활성화를 동시에 할 수도 있다.Here, the
또한, 상기 층간절연막(315b)은 SiNx 단일막 혹은 SiO2/SiNx/SiO2의 삼중막 등이 다양하게 적용될 수 있다.In addition, the
이때, 상기 화소부의 제 2 콘택홀(340b) 형성시 상기 화소부의 드레인영역(324b)과 스토리지패턴(324")의 일부를 함께 노출시키도록 할 수 있으며, 상기 화소부의 드레인영역(324b)과 상기 스토리지패턴(324")의 일부가 따로 노출되도록 두 개의 제 2 콘택홀을 형성한 후 드레인전극으로 서로 연결시키도록 할 수도 있다.In this case, when the
이후, 도 11g에 도시된 바와 같이, 상기 어레이 기판(310) 전면에 제 2 도전막과 제 3 도전막을 형성한 후 포토리소그래피공정(제 6 마스크공정)을 이용하여 패터닝함으로써, 상기 제 3 도전막으로 이루어지며 상기 제 1 콘택홀(340a,340na,340pa)을 통해 상기 소오스영역(324a,324na,324pa)과 전기적으로 접속하는 소오스전극(322,322n,322p)과 상기 제 2 콘택홀(340b,340nb,340pb)을 통해 상기 드레인영역(324b,324nb,324pb)과 전기적으로 접속하는 드레인전극(323,323n,323p)을 형성하는 동시에 상기 제 2 도전막으로 이루어지며 상기 화소부 드레인전극(323)과 전기적으로 접속하는 화소전극(318)을 형성한다.Thereafter, as shown in FIG. 11G, the second conductive film and the third conductive film are formed on the entire surface of the
이때, 상기 소오스전극(322,322n,322p)과 드레인전극(323,323n,323p) 및 데이터라인(미도시)의 하부에는 상기 제 2 도전막으로 이루어지며 각각 상기 소오스전극(322,322n,322p)과 드레인전극(323,323n,323p) 및 데이터라인과 동일한 형태로 패터닝된 소오스전극패턴(322',322n',322p')과 드레인전극패턴(323',323n',323p') 및 데이터라인패턴(미도시)이 형성되게 된다. 그리고, 상기 화소부의 드레인전극패턴(323')의 일부는 화소영역으로 연장되어 화소전극(318)을 구성하게 됨으로써 추가적인 콘택홀 없이 상기 드레인전극패턴(323')을 통해 상기 드레인전극(323)과 화소전극(318)이 전기적으로 접속하게 된다.In this case, the
이와 같이 구성된 상기 제 1 실시예 내지 제 3 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하도록 합착되어 액정표시장치를 구성하며, 상기 어레이 기판과 컬러필터 기판의 합착은 상기 어레이 기판과 컬러필터 기판에 형성된 합착키를 통해 이루어진다.The array substrates of the first to third embodiments configured as described above are bonded to face the color filter substrate by sealants formed on the outer side of the image display area to form a liquid crystal display device, and the bonding of the array substrate and the color filter substrate is performed. Is achieved through a bonding key formed on the array substrate and the color filter substrate.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a great many are described in the foregoing description, it should be construed as an example of preferred embodiments rather than limiting the scope of the invention. Therefore, the invention should not be construed as limited to the embodiments described, but should be determined by equivalents to the appended claims and the claims.
상술한 바와 같이, 본 발명에 따른 액정표시장치의 제조방법은 n+ 도핑과 스토리지 도핑을 동시에 진행하고 소오스/드레인전극과 화소전극을 한번의 마스크공정을 통해 형성할 수 있게 된다. 그 결과 박막 트랜지스터 제조에 사용되는 마스크수를 줄여 제조공정 및 비용을 절감시키는 효과를 제공한다.As described above, in the method of manufacturing the liquid crystal display according to the present invention, n + doping and storage doping can be performed simultaneously, and the source / drain electrodes and the pixel electrodes can be formed through one mask process. As a result, the number of masks used for manufacturing the thin film transistor is reduced, thereby reducing the manufacturing process and cost.
또한, 본 발명에 따른 액정표시장치의 제조방법은 상기 화소전극과 드레인전극의 접속을 위한 콘택홀 마스크공정을 제거함으로서 제조공정 및 비용을 더욱 절 감시킬 수 있게 된다.In addition, the manufacturing method of the liquid crystal display according to the present invention can further reduce the manufacturing process and cost by eliminating the contact hole mask process for connecting the pixel electrode and the drain electrode.
또한, 본 발명에 따른 액정표시장치의 제조방법은 어레이 기판에 블랙매트릭스를 형성함으로써 개구율의 향상으로 휘도가 증가하는 효과를 제공한다.In addition, the manufacturing method of the liquid crystal display according to the present invention provides the effect of increasing the luminance by improving the aperture ratio by forming a black matrix on the array substrate.
또한, 본 발명에 따른 액정표시장치의 제조방법은 자기정렬 구조의 엘디디를 형성함으로써 박막 트랜지스터의 오프-전류를 제어할 수 있게 된다.In addition, the manufacturing method of the liquid crystal display according to the present invention can control the off-current of the thin film transistor by forming the LED of the self-aligned structure.
Claims (26)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060128199A KR101338108B1 (en) | 2006-12-14 | 2006-12-14 | Method of fabricating liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020060128199A KR101338108B1 (en) | 2006-12-14 | 2006-12-14 | Method of fabricating liquid crystal display device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080055195A KR20080055195A (en) | 2008-06-19 |
KR101338108B1 true KR101338108B1 (en) | 2013-12-06 |
Family
ID=39802047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060128199A KR101338108B1 (en) | 2006-12-14 | 2006-12-14 | Method of fabricating liquid crystal display device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101338108B1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110111708A (en) | 2010-04-05 | 2011-10-12 | 삼성모바일디스플레이주식회사 | Display device and method of manufacturing the same |
CN109599419B (en) * | 2018-10-23 | 2020-12-25 | 武汉华星光电半导体显示技术有限公司 | Array substrate and manufacturing method thereof |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002094064A (en) * | 2000-09-11 | 2002-03-29 | Matsushita Electric Ind Co Ltd | Thin-film transistor, method for manufacturing the same, liquid crystal display device and electroluminescence display device |
KR20030083308A (en) * | 2002-04-20 | 2003-10-30 | 엘지.필립스 엘시디 주식회사 | Liquid crystal display and fabricating method thereof |
KR20060100903A (en) * | 2005-03-18 | 2006-09-21 | 삼성에스디아이 주식회사 | Thin film transitor and flat panel display device, and method of fabricating thereof |
-
2006
- 2006-12-14 KR KR1020060128199A patent/KR101338108B1/en active IP Right Grant
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Publication number | Publication date |
---|---|
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