KR101331432B1 - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 그 박막 트랜지스터 어레이 기판은 기판 위에 형성된 게이트 전극, 게이트 전극과 접속된 게이트 라인, 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 금속 패턴; 상기 게이트 금속 패턴을 덮도록 형성된 게이트 절연막과; 상기 게이트 라인과 교차되는 데이터 라인, 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극, 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 금속 패턴을 포함한다. 상기 게이트 금속 패턴 및 소스 드레인 금속 패턴 중 적어도 어느 하나의 패턴들은 구리(Cu)로 이루어진 도전층; 및 상기 도전층을 덮는 질화 구리(CuN)로 이루어진 도전층 보호막을 포함한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR FABRICATING THEREOF}
도 1은 통상적인 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 4는 도 3에 도시된 박막트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 5a 내지 도 5d는 도 4에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들.
도 6a 내지 도 6c는 도 5a의 게이트 금속 패턴의 제조공정을 구체적으로 나타내는 도면.
도 7은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16, 116 : 제1 컨택홀
18, 118 : 화소전극 20, 120 : 스토리지 캐패시터
22, 122 : 스토리지 전극 24, 124 : 제2 컨택홀
26, 126 : 게이트 패드부 28, 128 : 게이트 패드 하부전극
30, 130 : 제3 컨택홀 32, 132 : 게이트 패드 상부전극
34, 134 : 데이터 패드부 38, 138 : 제4 컨택홀
40, 140 : 데이터패드 상부 전극 42, 142 : 하부기판
44, 144 : 게이트 절연막 48, 148 : 오믹접촉층
49, 149 : 반도체 패턴
본 발명은 액정표시패널에 관한 것으로, 특히 박막 트랜지스터 및 게이트 패드부의 신뢰성을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정표시패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 컬러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)과, 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터 패드 하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되 고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 데이터 패드 하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이하, 활성층(14) 및 오믹접촉층(48)을 반도체 패턴(49)이라 명명한다.
박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않 음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부전극(28)와, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해 게이트 패드 하부전극(28)에 접속된 게이트 패드 상부전극(32)으로 구성된다.
데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부전극(36)와, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터 패드 하부전극(36)과 접속된 데이터 패드 상부전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판에서 게이트 전극(8), 게이트 라인(2), 및 게이트 패드 하부 전극(28) 등의 게이트 금속 패턴 등은 박막 트랜지스터(6)의 스위칭을 위한 게이트 신호의 원활한 공급을 위해 도전성이 높은 구리(Cu)로 형성된다.
그러나, 구리(Cu)는 전기전도도와 열전도도가 대단히 높은 장점이 있는 반면, 다른 물질과 잘 융합되는 성질이 있으며 공기 중에는 쉽게 부식되는 단점이 있다. 이에 따라, 구리(Cu) 만으로 게이트 전극을 형성하게 되면 게이트 전극(8)의 구리 이온이 게이트 절연막(44)으로 확산하게 됨에 따라 박막 트랜지스터(6)의 스위칭 특성을 저하시키는 문제가 있다. 뿐만 아니라, 게이트 패드 하부전극(28)이 구리로 이루어짐에 따라 공정 진행 중 외부환경에 의해 쉽게 부식됨으로써 게이트 구동부로부터 정상적인 게이트 신호를 공급받지 못하는 단점이 있다.
이와 같이, 구리(Cu)만으로 게이트 금속 패턴을 형성하는 경우 발생되는 문제를 방지하기 위해 최근에 구리(Cu)와 질소(N)를 혼합한 질화 구리(copper nitride)합금을 이용하여 게이트 금속 패턴을 형성하였다. 그러나, 질소(N)를 함유함에 따라 그만큼 전기전도도 등이 낮아지게 되고 게이트 라인(2)의 라인 저항이 발생 됨에 따라 정상적인 신호 공급이 이루어지지 않게 된다.
이에 따라, 도전성을 향상시켜 정상적인 신호 공급을 가능하게 함과 동시에 외부환경으로부터의 게이트 금속 패턴들을 보호할 수 있는 방안이 요구되고 있다.
본 발명의 목적은 게이트 금속 패턴의 부식을 방지함과 도전성을 향상시켜 박막 트랜지스터 및 게이트 패드의 신뢰성을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 기판 위에 형성된 게이트 전극, 게이트 전극과 접속된 게이트 라인, 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 금속 패턴과; 상기 게이트 금속 패턴을 덮도록 형성된 게이트 절연막과; 상기 게이트 라인과 교차되는 데이터 라인, 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극, 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 금속 패턴과; 상기 드레인 전극과 접속된 화소전극을 포함하는 투명전극패턴들을 구비한다. 상기 게이트 금속 패턴 및 소스 드레인 금속 패턴 중 적어도 어느 하나의 패턴들은 구리(Cu)로 이루어진 도전층; 및 상기 도전층을 덮는 질화 구리(CuN)로 이루어진 도전층 보호막을 포함한다.
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상기 박막 트랜지스터 어레이 기판의 제조방법은 기판 위에 박막 트랜지스터의 게이트 전극, 게이트 전극과 접속된 게이트 라인, 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 금속 패턴을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 상기 게이트 라인과 교차되는 데이터 라인, 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극, 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 금속 패턴을 형성하는 단계와; 상기 드레인 전극과 접속되는 화소전극을 포함하는 투명전극패턴을 형성하는 단계를 포함한다. 상기 게이트 금속 패턴들 및 소스 드레인 금속 패턴들 중 적어도 어느 하나의 패턴들을 형성하는 단계는 구리(Cu)로 도전층을 형성하는 단계; 및 상기 도전층을 덮는 질화 구리(CuN)로 이루어진 도전층 보호막을 형성하는 단계를 포함한다.
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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3 내지 도 7을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 4는 도 3에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 3 및 도 4에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)과, 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에 접속되는 게이트 패드부(126)와, 데이터 라인(104)에 접속되는 데이터 패드부(134)를 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데 이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 데이터 패드(136), 스토리지 전극(122), 데이터 라인(14), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 더 포함한다. 활성층(114) 위에는 데이터 패드 하부전극(136), 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)이 더 형성된다. 이하, 활성층(114) 및 오믹접촉층(148)을 반도체 패턴(149)이라 명명한다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(118)에 충전되어 유지되게 한다.
화소 전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 전단 게이트라인(102)과, 그 게이트라인(102)과 게이트 절연막(144), 활성층(114) 및 오믹접촉층(148)을 사이에 두고 중첩되는 스 토리지 전극(122)과, 그 스토리지 전극(122)과 보호막(150)을 사이에 두고 중첩됨과 아울러 그 보호막(150)에 형성된 제2 컨택홀(124)을 경유하여 접속된 화소전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 패드부(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(126)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부전극(128)와, 게이트 절연막(144) 및 보호막(150)을 관통하는 제3 컨택홀(130)을 통해 게이트 패드 하부전극(128)에 접속된 게이트 패드 상부전극(132)으로 구성된다.
데이터 라인(104)은 데이터 패드부(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(134)는 데이터 라인(104)으로부터 연장되는 데이터 패드 하부전극(136)와, 보호막(150)을 관통하는 제4 컨택홀(138)을 통해 데이터 패드 하부전극(136)과 접속된 데이터 패드 상부전극(140)으로 구성된다.
박막 트랜지스터(106)의 게이트 전극(108), 게이트 전극과 접속된 게이트 라인(102), 게이트 라인(102)과 접속된 게이트 패트 하부전극(128) 등을 포함하는 게이트 금속 패턴은 도전층(164) 및 도전층(164)을 덮도록 형성된 도전층 보호막(162)로 구성된다.
도전층(164)은 구리(Cu)로 이루어지게 됨으로써 전기전도도와 열전도도가 매우 높다. 이에 따라, 박막 트랜지스터(6)의 스위칭을 위한 게이트 신호의 공급이 효율이 향상된다.
도전층 보호막(162)은 구리(Cu)와 질소(N)가 혼합된 질화 구리(CuN)막으로 형성됨으로서 구리로 이루어진 도전층(164)을 보호한다. 이미 설명 바와 같이 구리(Cu) 만으로 게이트 금속 패턴을 형성하게 되면 구리 이온이 게이트 절연막(144) 내에 침투하게 됨에 따라 박막 트랜지스터(106)의 스위칭 특성을 저하되고, 게이트 패드 하부전극(128)이 외부환경에 의해 부식될 우려가 있다. 이에 따라, 도전층 보호막(162)을 이용하여 구리(Cu)로 이루어지는 도전층(164)을 덮도록 형성함에 따라 게이트 금속 패턴의 게이트 신호 공급을 원활하게 공급함과 동시에 게이트 금속 패턴의 부식 등을 방지할 수 있게 된다. 더 나아가서, 도전층 보호막(162)은 도전층(164) 내의 구리 이온이 게이트 절연막(144)으로의 확산을 방지한다.
도 5a 내지 도 5d는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 나타내는 단면도들이다.
도 5a를 참조하면, 하부기판(142) 상에 도전층(164) 및 도전층(164)을 덮도록 형성된 도전층 보호막(162)으로 구성되는 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부전극(128)을 포함하는 게이트 금속 패턴들이 형성된다.
이하, 도 6a 내지 도 6d를 참조하여 게이트 금속 패턴의 형성공정을 구체적으로 설명한다.
하부기판(142) 상에 스퍼터링 방법의 증착방법을 통해 구리박막층을 증착한다. 이어서, 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 구리박막층을 패터닝함으로써 도 6a에 도시된 바와 같이 도전층(164)이 형성된다.
도전층(164)이 형성된 하부기판(142)은 플라즈마 장치 내에 로딩되고, 플라 즈마 장치에는 암모니아(NH3) 등의 불활성가스가 공급된 후 200~800℃ 정도의 환경에서 암모니아(NH3)와 도전층(164)의 표면을 반응시킨다.
이에 따라, 도 6b에 도시된 바와 같이 도전층(164) 표면에 있는 산소(O)가 제거된다.
이를 좀더 상세히 설명하면, 구리로 이루어진 도전층(164)의 표면은 쉽게 산화되려는 성질에 의해 도전층(164)의 표면에는 산소들이 밀집되어 있게 된다. 이에 따라, 암모니아(NH3)와 도전층(164) 표면의 산소(O)들이 먼저 반응하게 된다. 그 결과, 도전층(164)의 표면의 산소(O)는 암모니아(NH3)에서의 2개의 수소(H)와 반응하여 수증기(H2O)된 후 기화됨으로써 제거된다. 이와 동시에 산소(O)는 질소(N)와도 반응하게 됨에 따라 산화질소(N2O), 질산(HNO3) 등이 형성된 후 기화됨으로써 제거된다.
이후, 도전층(164) 표면의 산소(O)가 모두 제거되면 도 6c에 도시된 바와 같이 암모니아(NH3)가 구리(Cu)와 직접 반응함에 따라 도전층(164) 표면에 질화 구리(CuN)막이 형성됨과 동시에 수소(H2)가스가 발생된다.
이에 대한 화학식은 아래와 같다.
2NH3 + 2Cu --> 2CuN + 3H2(gas)
이에 따라, 도 5a 도시된 바와 같이 도전층(164) 및 도전층(164)을 덮도록 형성된 도전층 보호막(162)으로 이루어지는 게이트 금속 패턴들이 형성된다.
도 5b를 참조하면, 게이트 금속 패턴들이 형성된 하부기판(142) 상에 게이트 절연막(144), 활성층(114), 오믹접촉층(148), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
게이트 금속 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스 드레인 금속 패턴이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)으로 구성되는 반도체 패턴(149)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애 싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 5c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 제1 내지 제4 콘택홀들(116, 124, 130, 138)을 포함하는 보호막(150)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 보호막(150)은 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(116, 124, 130, 138)이 형성된다. 제1 컨택홀(116)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성되고, 제2 컨택홀(124)은 보호막(150)을 관통하여 스토리지 전극(122)이 노출되게 형성된다. 제3 컨택홀(130)은 보호막(150) 및 게이트 절연막(144)을 관통하여 게이트 패드 하부전극(128)이 노출되게 형성된다. 제4 컨택홀(138)은 보호막(150)을 관통하여 데이터 패드 하부전극(136)이 노출되게 형성된다.
보호막(150)의 재료로는 게이트 절연막(144)과 같은 무기 절연물질이나 유전 상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 5d를 참조하면, 보호막(150) 상에 투명전극 패턴들이 형성된다.
보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(118), 게이트 패드 상부전극(132), 데이터 패드 상부전극(140)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(118)은 제1 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속되고, 제2 컨택홀(124)을 통해 전단 게이트 라인(102)과 중첩되는 스토리지 전극(122)과 전기적으로 접속된다. 게이트 패드 상부전극(132)는 제3 컨택홀(130)을 통해 게이트패드 하부전극(128)과 전기적으로 접속된다. 데이터 패드 상부전극(140)은 제4 컨택홀(138)을 통해 데이터 패드 하부전극(136)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이, 본 발명에 다른 박막 트랜지스터 어레이 기판 및 그 제조방법은 박막 트랜지스터(106)의 게이트 전극(108), 게이트 전극과 접속된 게이트 라인(102), 게이트 라인(102)과 접속된 게이트 패트 하부전극(128)등을 포함하는 게이트 금속 패턴이 구리로 이루어지는 도전층(164) 및 도전층(164)을 덮도록 형성된 도전층 보호막(162)으로 형성된다. 이에 따라, 게이트 금속 패턴의 도전성을 향상시킬 수 있게 되어 박막 트랜지스터에 게이트 신호 공급 효율이 향상되어 박막트랜지스터의 스위칭 특성이 향상됨과 아울러 게이트 패드 하부전극(128)의 부식이 방지되는 등 패드부의 신뢰성 또한 향상된다.
한편, 본 발명에서의 도전층 보호막(162)은 질화 구리(CuN) 타겟을 이용하여 질화 구리막(CuN)을 형성하고 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 질화 구리막(CuN)을 패터닝함에 따라 형성될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 7에 도시된 박막 트랜지스터 어레이 기판은 도 3 및 4에 도시된 박막 트랜지스터 어레이 기판과 비교하여, 소스/드레이 패턴들도 구리로 이루어지는 도전층(164) 및 도전층(164)을 덮도록 형성된 도전층 보호막(162)으로 구성되는 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 3 및 도 4와 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다.
도 7에서의 박막 트랜지스터 어레이 기판은 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 스토리지 전극(122) 및 데이터 패드 하부전극(136)을 포함하는 소스/드레인 패턴들은 전기전도도가 높은 구리로 이루어지는 도전층(164)과, 도전층(164)을 덮도록 향성되며 질화 구리(CuN)막인 도전층 보호막(162)으로 구성된다. 이에 따라, 소스/드레인 패턴들의 저항을 낮 출수 있게 되고 도전성을 향상시킬 수 있게 됨으로써 데이터 신호의 공급 효율이 향상된다. 뿐만 아니라 데이터 패드 하부전극(136)의 부식 등을 방지할 수 있게 되는 등 소스/드레인 패턴을 외부환경으로부터 보호할 수 있게 된다.
도 7에 도시된 박막 트랜지스터 어레이 기판의 제조방법은 소스 드레인 금속 패턴 형성 방법은 도 6a 내지 도 6c에 도시된 제조방법과 동일한 방식에 의해 형성된다. 즉, 소스 드레인 금속 패턴의 도전층(164)은 구리로 이루어지고 암모니아(NH3) 가스를 이용하여 도전층 보호막(164)을 형성한다.
기타 구성요소들의 제조방법은 도 5a 내지 도 5d에 도시된 방식과 동일한 제조공정에 의해 형성됨으로써 상세한 설명은 생략하기로 한다.
한편, 소스 드레인 금속 패턴을 도전층(164)과 도전층 보호막(162)으로 구성하게 되면 보호막(150)이 없는 박막 트랜지스터 어레이 기판을 형성할 수도 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 제조방법 게이트 금속 패턴들 및 소스 드레인 금속 패턴들 중 적어도 어느 하나의 패턴들이 구리로 이루어지는 도전층(164) 및 도전층(164)을 덮도록 형성된 도전층 보호막으로 구성된다. 이에 따라, 게이트 금속 패턴들 및 소스 드레인 금속 패턴들의 도전성을 향상시킬 수 있게 되어 게이트 신호 및 데이터 신호의 공급 효율이 향상되어 박막 트랜지스터의 스위칭 특성이 향상되고 패드들의 부식이 방지되는 등 패드부의 신뢰성 또한 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명 의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의해 정하여져야만 할 것이다.

Claims (19)

  1. 기판 위에 형성된 게이트 전극, 상기 게이트 전극과 접속된 게이트 라인, 상기 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 금속 패턴과;
    상기 게이트 금속 패턴을 덮도록 형성된 게이트 절연막과;
    상기 게이트 라인과 교차되는 데이터 라인, 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극, 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 금속 패턴과;
    상기 드레인 전극과 접속된 화소전극을 포함하는 투명전극패턴들을 구비하고,
    상기 게이트 금속 패턴 및 소스 드레인 금속 패턴 중 적어도 어느 하나의 패턴들은,
    구리(Cu)로 이루어진 도전층; 및
    상기 도전층을 덮는 질화 구리(CuN)로 이루어진 도전층 보호막을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 삭제
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 소스 드레인 금속 패턴에는 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 부분적으로 중첩되는 스토리지 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 드레인 전극을 노출시키는 제1 접촉홀을 가지는 보호막을 더 구비하고,
    상기 화소전극은 상기 제1 접촉홀을 통해 상기 드레인 전극과 접촉되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 투명전극패턴은
    상기 보호막 및 게이트 절연막을 관통하는 제2 접촉홀을 통해 상기 게이트 패드 하부전극과 접촉되는 게이트 패드 상부전극과;
    상기 보호막을 관통하는 제3 접촉홀을 통해 상기 데이터 패드 하부전극과 접촉되는 데이터 패드 상부전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 소스 드레인 금속 패턴 하부에 위치하는 반도체 패턴을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  8. 기판 위에 박막 트랜지스터의 게이트 전극, 게이트 전극과 접속된 게이트 라인, 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 금속 패턴을 형성하는 단계와;
    상기 게이트 금속 패턴을 덮도록 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 게이트 라인과 교차되는 데이터 라인, 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극, 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 금속 패턴을 형성하는 단계와;
    상기 드레인 전극과 접속되는 화소전극을 포함하는 투명전극패턴을 형성하는 단계를 포함하고,
    상기 게이트 금속 패턴들 및 소스 드레인 금속 패턴들 중 적어도 어느 하나의 패턴들을 형성하는 단계는,
    구리(Cu)로 도전층을 형성하는 단계; 및
    상기 도전층을 덮는 질화 구리(CuN)로 이루어진 도전층 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 도전층 보호막을 형성하는 단계는
    상기 도전층에서의 구리와 질소를 포함하는 불활성 가스를 반응시켜 질화 구리(CuN)막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 도전층 보호막을 형성하는 단계는
    상기 구리와 상기 불활성 가스의 반응전에 상기 도전층 표면에 밀집되어 있는 산소를 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  12. 삭제
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    상기 질소를 포함하는 불활성 가스로는 암모니아(NH3)가 이용되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 소스 드레인 금속 패턴을 형성하는 단계는
    상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 부분적으로 중첩되는 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 드레인 전극을 노출시키는 제1 접촉홀과, 상기 게이트 패드 하부전극을 노출시키는 제2 접촉홀 및 상기 데이터 패드 하부전극을 노출시키는 제3 접촉홀을 가지는 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 화소전극은 상기 제1 접촉홀을 통해 상기 드레인 전극과 접촉되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 투명전극패턴을 형성하는 단계는
    상기 제2 접촉홀을 통해 상기 게이트 패드 하부전극과 접촉되는 게이트 패드 상부전극과 및 상기 제3 접촉홀을 통해 상기 데이터 패드 하부전극과 접촉되는 데이터 패드 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  18. 삭제
  19. 제 8 항에 있어서,
    상기 도전층 보호막을 형성하는 단계는
    질화 구리막(CuN) 타겟을 이용하여 상기 도전층 위에 질화 구리막(CuN)막을 형성하는 단계와;
    상기 질화 구리막(CuN)을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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