KR101309342B1 - 우수한 절연성 및 방열성을 갖는 연성 동박 적층판 및 이를 구비하는 인쇄회로기판 - Google Patents
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Abstract
본 발명은 두께가 얇으면서, 절연 성능 및 방열 성능이 우수한 연성 동박 적층판 및 이를 포함하는 인쇄회로기판에 대한 것이다.
Description
본 발명은 두께가 얇으면서, 절연 성능 및 방열 성능이 우수한 연성 동박 적층판 및 이를 포함하는 인쇄회로기판에 관한 것이다.
최근 노트북 컴퓨터, 휴대폰, PDA, 전자수첩 등의 전자기기의 발달로 인해 인쇄회로기판(Printed Circuit Board, PCB)의 수요가 증대되고 있다. 또한, 전자기기의 휴대성이 강조되면서 점점 소형화 및 경량화가 되어 가는 추세이다. 이에 따라 인쇄회로기판도 더 집적화, 소형화, 경량화, 플렉시블화되고 있다.
인쇄회로기판은 그 물리적 특성에 따라 리지드(rigid) 인쇄회로기판, 연성(flexible) 인쇄회로기판, 이 두 가지가 결합된 리지드-플렉서블 인쇄회로기판 및 리지드-플렉서블 인쇄회로기판과 유사한 멀티-플렉서블 인쇄회로기판으로 분리된다. 특히, 연성 인쇄회로기판의 원자재인 연성 동박 적층판은 휴대폰, 디지털캠코더, 노트북, LCD 모니터 등의 디지털 가전제품에 사용되는 것으로 굴곡성이 크고 경박단소화에 유리한 특성 때문에 최근 수요가 급속히 증가하고 있다.
동박 적층판은 폴리머 필름층과 동박을 적층한 것으로, 예를 들어 폴리이미드를 이용한 동박 적층판이나, FR-4 동박 적층판 등이 있다. 다만, 폴리이미드를 이용한 동박 적층판의 경우, 고가의 폴리이미드를 사용하기 때문에 제조 원가가 높을 뿐만 아니라, 방열성 및 전기 절연성도 낮아 현재 전자기기 시장의 요구 조건을 충족시키기는 데 상당 부분 제약을 받고 있다. 한편, FR-4 동박 적층판의 경우, 폴리이미드를 이용한 동박 적층판에 비해 제조 원가가 낮아 가격 면에서 시장의 요구를 만족시키나, 두께가 두껍고, 방열 특성 및 전기 절연성능이 낮아 전자기기에 적용하는 데 한계가 있다.
이에, 당 업계에서는 더 얇은 두께를 가지면서 전기 절연성 및 방열성이 우수한 연성 동박 적층판의 개발이 요구되고 있다.
본 발명은 플렉시블하면서 두께가 얇고, 전기 절연성 및 방열성이 우수한 연성 동박 적층판 및 이를 포함하는 인쇄회로기판을 제공하는 것을 목적으로 한다.
본 발명은 적어도 일면이 광택면인 동박; 상기 동박의 광택면에 형성된 나노 질화층; 및 상기 나노 질화층 위에 형성된 DLC층(diamond-like carbon layer)을 포함하는 연성 동박 적층판을 제공한다.
또, 본 발명은 전술한 연성 동박 적층판을 구비하는 인쇄회로기판을 제공한다.
여기서, 상기 인쇄회로기판은 본딩 시트; 및 상기 본딩 시트의 양면에 적층된 상기 연성 동박 적층판을 구비하되, 상기 연성 동박 적층판의 DLC층이 본딩 시트의 표면에 접촉한다.
본 발명에 따른 연성 동박 적층판은 동박의 광택면 위에 나노 질화층을 통해 DLC층이 적층됨으로써, 동박과 DLC층 간의 밀착력이 향상되어 기계적, 화학적으로 안정적일 뿐만 아니라, DLC층의 두께가 얇더라도 전기 절연성 및 방열성이 모두 우수하다.
또한, 본 발명의 연성 동박 적층판이 적용된 인쇄회로기판의 경우, 인쇄회로기판 내 본딩 시트의 두께가 얇더라도 전기 절연성 및 방열성이 우수하다.
도 1은 본 발명에 따른 연성 동박 적층판의 단면도이다.
도 2는 본 발명에 따른 인쇄회로기판의 단면도이다.
도 3은 실험예 1에 따라 각 샘플의 절연 파괴전압을 측정하는 모습을 나타낸 사진이다.
도 4는 실험예 1에서 절연 파괴전압 측정 후의 대조샘플 2의 모습을 나타낸 사진이다.
도 5는 실험예 1에서 절연 파괴전압 측정 후의 대조샘플 3의 모습을 나타낸 사진이다.
도 6은 실험예 1에서 절연 파괴전압 측정 후의 샘플 1의 모습을 나타낸 사진이다.
도 7은 실험예 3에 따라 열 확산 능력 측정시 각 샘플의 Heat Source 부위와 k type 열전대(thermocouple) 부위를 나타낸 그림이다.
도 2는 본 발명에 따른 인쇄회로기판의 단면도이다.
도 3은 실험예 1에 따라 각 샘플의 절연 파괴전압을 측정하는 모습을 나타낸 사진이다.
도 4는 실험예 1에서 절연 파괴전압 측정 후의 대조샘플 2의 모습을 나타낸 사진이다.
도 5는 실험예 1에서 절연 파괴전압 측정 후의 대조샘플 3의 모습을 나타낸 사진이다.
도 6은 실험예 1에서 절연 파괴전압 측정 후의 샘플 1의 모습을 나타낸 사진이다.
도 7은 실험예 3에 따라 열 확산 능력 측정시 각 샘플의 Heat Source 부위와 k type 열전대(thermocouple) 부위를 나타낸 그림이다.
이하, 본 발명에 대하여 설명한다.
본 발명은 연성 동박 적층판으로서, 동박의 광택면에 나노 질화층을 통해 DLC층(diamond-like carbon layer)을 적층시키는 것을 특징으로 한다. 이로써, 본 발명의 연성 동박 적층판은 동박과 DLC층 간의 밀착력이 향상되어 기계적, 화학적으로 안정적일 뿐만 아니라, 두께가 얇은 DLC층이 적층되더라도 전기 절연성 및 방열성이 모두 우수하다. 따라서, 본 발명의 연성 동박 적층판이 적용된 인쇄회로기판의 경우, 종래 연성 동박 적층판을 이용한 인쇄회로기판과 달리, 인쇄회로기판 내 본딩 시트의 두께가 얇더라도 두께 방향의 전기 절연성 저하가 없을 뿐만 아니라, 본딩 시트의 두께가 얇아짐으로써 열 임피던스가 줄어들기 때문에 방열성이 우수해진다. 더불어, 상기 연성 동박 적층판의 DLC층 및 본딩 시트로 인해서 회로 내 부품간의 전자기파나 주파수의 간섭 현상이 최소화될 수 있다.
도 1은 본 발명에 따른 연성 동박 적층판의 단면도로, 상기 연성 동박 적층판(10)은 동박(11), 나노 질화층(12) 및 DLC층(13)을 포함한다. 이때, 나노 질화층(12) 및 DLC층(13)은 동박의 광택면 위에 순차적으로 적층되어 있다.
상기 동박(11)은 알루미늄박보다 열 전도도가 우수하여 연성 동박 적층판의 방열성을 부여할 수 있을 뿐만 아니라, 가공성 등의 기계적 물성도 우수하다. 또한, 상기 동박(11)은 알루미늄박보다 전기 전도성 및 최종 회로 형성시 부착력 등에 있어 더 우수하고, 나아가 알루미늄박과 달리 인쇄회로기판의 제조시 당 업계에 알려진 금속 에칭 공정 등에 적합하다. 이러한 동박의 예로는 압연 동박 또는 전해 동박이 있다.
이때, 상기 동박(11)의 표면은 적어도 일면이 광택면(glossy side)인 것이 바람직하다. 만약, 나노 질화층(12) 및 DLC층(13)이 동박의 무광택면에 순차적으로 적층될 경우, 동박의 일부 표면이 나노 질화층이나 DLC층으로 코팅되지 않고 노출될 수 있어 전기 절연성이 저하될 수 있고, 또한 나노 질화층이나 DLC층의 두께가 균일하지 않아 기계적 안정성이 저하될 수 있다. 따라서, 기계적 안정성 및 전기 절연성 향상을 위해서, 나노 질화층(12) 및 DLC층(13)이 동박의 광택면에 형성되는 것이 바람직하다. 이러한 광택면의 광택도는 특별히 한정되지 않으나, 60 ° 측정을 기준으로 40 내지 89일 경우, 기계적 안정성 및 전기 절연성이 더 향상될 수 있다.
상기 동박(11)의 두께는 특별히 한정되지 않으나, 약 8 내지 150 ㎛ 범위일 경우 방열 특성이 더 향상될 수 있다.
본 발명의 연성 동박 적층판(10)은 전술한 동박(11)의 광택면에 적층된 나노 질화층(12)을 포함한다.
상기 나노 질화층(12)은 플라즈마 에너지에 의해 질소가 나노 크기 원자 상태로 되고, 이러한 질소 원자가 동박의 표면에 흡착하여 나노 크기의 질화물로 형성 성장함으로써 형성된다. 이러한 나노 질화층(12)은 DLC층의 형성시 DLC층 형성 반응물과 반응하여 분체를 형성하지 않기 때문에, 분체로 인한 코팅 불량이나 밀착력, 품질 저하가 발생하지 않아 제품 수명이 향상될 수 있다. 또한, 나노 질화층(12)은 동박(11)과 DLC층(13) 간의 밀착력을 증진시켜 DLC층의 박리를 방지하며, 이로 인해 기계적 안정성이 향상될 수 있을 뿐만 아니라, 연성 동박 적층판의 전기 절연성 및 방열성이 더 향상될 수 있다.
상기 나노 질화층(12)은 전술한 바와 같이 나노 크기의 질화물로 형성되는데, 나노 질화처리시 처리 조건에 따라 다양한 크기의 질화물이 형성될 수 있다. 다만, 나노 질화층(12)이 크기(입경)가 10 내지 50 ㎚인 나노 질화물로 형성될 경우, 동박(11)과 DLC층(13) 간의 밀착력이 더 향상될 수 있다. 이때, 상기 질화물은 특별히 제한되지 않으며, 나노 질화처리시 반응가스의 종류에 따라 달라지는데, 예를 들어 CuN 등일 수 있다.
상기 나노 질화층(12)의 두께는 특별히 한정되지 않으나, DLC층에 대한 두께 비율이 약 0.0034 내지 1, 바람직하게는 약 0.2 내지 0.3일 경우, 동박(11)과 DLC층(13) 간의 밀착력이 더 향상될 수 있다.
본 발명의 연성 동박 적층판(10)은 전술한 나노 질화층(12)의 표면 위에 적층된 DLC층(13)을 포함한다.
상기 DLC층에서 다이아몬드상 카본(diamond-like carbon, DLC)은 탄소로 이루어진 물질로서, 흑연이나 다이아몬드와 달리 비정질 구조이며, sp1, sp2, sp3 결합이 혼재되어 있다. 이러한 DLC는 비저항이 높고, 열 발산 및 방출 능력이 우수하며, 압축응력이 높기 때문에 DLC로 이루어진 DLC층(13)은 전기 절연성 및 방열성이 우수할 뿐만 아니라, 기계적인 강건성 및 내구성이 우수하기 때문에 층의 두께가 얇더라도 층에 크랙(crack)이 덜 발생한다. 따라서, DLC층(13)을 포함하는 연성 동박 적층판은 두께 방향의 전기 절연성이 우수할 뿐만 아니라, 방열성도 우수하고, 이로 인해서 적용된 구조물/제품의 수명도 증가될 수 있다. 또한, 상기 DLC층의 두께가 얇더라도 전기 절연성 및 방열성이 저하되지 않기 때문에, 보다 얇은 연성 동박 적층판을 제조할 수 있고, 나아가 보다 얇고 컴팩트한 인쇄회로기판을 제조할 수 있다.
상기 DLC층(13)의 두께는 특별히 한정되지 않으나, 약 0.1 내지 5 ㎛ 범위, 바람직하게는 약 0.3 내지 3 ㎛ 범위일 수 있다.
전술한 연성 동박 적층판은 다양한 방법에 의해 제조될 수 있다.
예를 들어, 상기 연성 동박 적층판은 동박 표면에 나노 질화층을 형성하는 단계; 및 상기 나노 질화층에 DLC층을 형성하는 단계를 포함하는 방법에 의해 제조될 수 있다.
먼저, 동박(11) 표면을 나노 질화처리하여 동박 표면에 나노 질화층을 형성한다(이하, 'S100').
예를 들어, 챔버의 압력 및 온도를 각각 소정의 수치로 유지하면서 동박에 펄스형 바이어스 전압을 인가한 채로, 챔버 내부에 질소(N2) 및 수소(H2)를 투입하면, 동박 표면이 나노화된 상태로 질화처리되어 동박 표면에 나노 질화층이 형성된다.
상기 챔버의 압력 및 온도는 특별히 한정되지 않으나, 상기 챔버의 압력을 약 0.05 내지 0.1 torr로 유지하고, 챔버 온도를 약 450 ℃ 이하, 바람직하게는 약 450 내지 410 ℃로 유지할 경우, 나노 질화처리 속도를 향상시켜 공정 시간을 단축시킬 수 있다.
또, 상기 펄스형 바이어스 전압으로는 DC, Pulse DC, RF가 있고, 이때 상기 펄스형 바이어스 전압은 주파수, Duty, 양전압의 3개 변수를 가변하여 유지할 수 있다. 여기서, 상기 주파수(펄스 주파수)는 기본적으로 음전압의 펄스를 주기적으로 내보내는 시간에 따른 파형의 수를 의미하고, Duty는 동 주파수에 음전압 및 양전압의 인가 시간을 의미하는 것으로, 특히 Pulsed DC 전원의 경우 인가 주파수 1 ~ 1000 kHz 범위 내에서 변화하여 음전압의 폭인 Duty 변화를 주어 공정을 실시할 수 있고, 그 이상의 주파수에서도 공정의 실시가 가능하다. 또한, 하기 DLC층의 형성시, 대칭 및 비대칭 펄스를 인가해야 하는데, 비대칭 펄스는 0 ~ 500 V 범위의 양전압을 변화하여 공정을 실시하며, 그 이상의 양전압을 인가할 수 있다.
또, 상기 질소(N2) 가스의 투입량은 특별히 한정되지 않으며, 예를 들어 약 70 ~ 130 sccm일 수 있다. 본 발명의 일례에 따르면, 상기 질소의 투입량은 약 100 sccm일 수 있다.
또, 상기 수소(H2) 가스의 투입량은 특별히 한정되지 않으며, 예컨대 270 ~ 330 sccm일 수 있다. 본 발명의 일례에 따르면, 상기 수소의 투입량은 약 300 sccm일 수 있다.
또한, 상기 질소 가스와 수소 가스의 혼합 비율은 특별히 한정되지 않으며, 예를 들어 1 : 2 ~ 4 몰비율일 수 있다. 본 발명의 일례에 따르면, 질소 가스와 수소 가스의 혼합 비율은 1 : 3 몰비율일 수 있다.
이후, 상기 S100에서 형성된 나노 질화층에 DLC층을 형성한다(이하, 'S200').
예를 들어, 상기 S100 이후, 챔버의 압력을 소정의 수치로 유지시키고, 챔버 온도를 소정의 수치로 낮춘 다음, 펄스형 바이어스 전압을 인가한 채로, 상기 챔버 내부에 Ar, H2, 탄화수소계 화합물, TMS 및 NH3를 투입하면, 상기 나노 질화층(12) 표면에 DLC층이 형성된다.
상기 챔버의 압력 및 온도는 특별히 한정되지 않으나, 상기 챔버의 압력을 약 1.8 내지 2 torr로 유지하면서, 챔버 온도를 약 400 ℃ 이하, 바람직하게는 약 400 내지 350 ℃로 낮출 경우, 반응물 간의 반응속도를 더 향상시켜 공정 시간을 단축시킬 수 있다.
또, 상기 아르곤(Ar) 가스의 투입량은 특별히 한정되지 않으나, 약 100 ~ 400 sccm일 경우, 반응물 간의 반응속도를 더 향상시킬 수 있다.
또한, 상기 수소(H2) 가스의 투입량은 특별히 한정되지 않으며, 예를 들어 약 370 ~ 430 sccm일 수 있다. 본 발명의 일례에 따르면, 수소 가스의 투입량은 약 400 sccm일 수 있다.
상기 탄화수소계 화합물로는 C2H2, CH4, C5H6 등이 있으나, 이에 한정되지 않는다. 이러한 탄화수소계 화합물의 투입량은 특별히 한정되지 않고, 예를 들어 약 200 ~ 1000 sccm일 수 있다.
또, 상기 TMS의 투입량은 특별히 한정되지 않고, 예를 들어 5 ~ 10 sccm일 수 있다.
또한, 상기 NH3의 투입량은 특별히 제한되지 않으나, 탄화수소계 화합물의 투입량을 고려하여 조절하는 것이 적절하다. 예를 들어, 상기 NH3는 탄화수소계 화합물의 투입량 대비 약 1.3 ~ 5 중량%일 수 있다.
한편, 본 발명은 전술한 연성 동박 적층판을 포함하는 인쇄회로기판을 제공한다. 상기 연성 동박 적층판을 포함하는 인쇄회로기판은 종래 연성 동박 적층판을 이용한 인쇄회로기판과 달리, 인쇄회로기판 내 본딩 시트의 두께가 얇더라도 두께 방향의 전기 절연성 저하 없이 열이 효과적으로 확산되고 방출될 수 있으면서 회로 내 부품간의 전자기파나 주파수의 간섭 현상이 최소화될 수 있다.
도 2는 본 발명의 일례에 따른 인쇄회로기판의 단면도로, 상기 인쇄회로기판은 본딩 시트(20); 및 상기 본딩 시트(20)의 양면에 각각 적층된 전술한 연성 동박 적층판(10)을 포함하는데, 이에 한정되지 않는다. 이때, 상기 연성 동박 적층판(10)의 DLC층(12) 표면이 본딩 시트(20)의 표면과 접촉한다. 즉, 상기 인쇄회로기판은 동박(11); 및 상기 동박의 표면 위에 순차적으로 적층된 나노 질화층(12), DLC층(13), 본딩 시트(20), DLC층(13), 나노 질화층(12) 및 동박(11)을 포함한다.
상기 본딩 시트(20)는 양측의 동박을 접착시킴으로써 연성 동박 적층판을 다층으로 적층시킨다.
상기 본딩 시트(20)의 재료는 접착성(점착성) 및 전기 절연성을 가진 물질로서 열, 수분 또는 광 조사에 의해 경화될 수 있는 것이라면, 특별히 제한되지 않는다. 예를 들어, 아크릴 수지, 에폭시 수지, 우레탄 수지, 실리콘 수지 등의 고분자 수지나, 이러한 고분자 수지에 무기 충진제를 포함하는 수지 조성물 등이 있다.
상기 무기 충진제로는 방열 특성을 향상시킬 수 있고, 나아가 본딩 시트와 DLC층 간의 열팽창계수(coefficient of thermal expansion: CTE) 차이를 감소시킬 수 있는 것이라면 특별히 한정되지 않으며, 예를 들어 Al2O3, AlN, BN, MgO, SiC, BeO 등이 있다. 이러한 무기 충진제의 함량은 특별히 한정되지 않으며, 고분자 수지 100 중량부 대비 약 10 내지 20 중량부일 수 있다.
이러한 재료로 된 본딩 시트의 형태는 열 또는 빛 조사 등에 의한 후경화되는 필름 형태일 수 있고, 또는 접착제(점착제)나 테이프일 수 있다. 예를 들어, 실리콘/아크릴계 감압성 점착제 등이 있다.
상기 본딩 시트(20)의 두께는 특별히 제한되지 않으며, 예를 들어 10 내지 100 ㎛ 범위일 수 있다. 다만, 일반적으로 본딩 시트의 두께가 두꺼울수록 열 임피던스가 높아지고, 본딩 시트의 두께가 얇을수록 열 임피던스가 낮아진다. 따라서, 종래에는 효과적으로 열을 확산시키고 방출하기 위해 본딩 시트의 두께를 두껍게 조절한다. 반면, 본 발명에 따른 인쇄회로기판은 연성 동박 적층판의 DLC층(13)을 통해 열이 확산되고 방출될 수 있기 때문에, 본딩 시트의 두께가 얇더라도 방열성이 우수하다. 이때, 상기 DLC층에 대한 본딩 시트의 두께 비율(DLC층/본딩시트)이 0.05 내지 1.0 범위일 경우, 열 임피던스가 0.01 내지 0.5 ℃-cm2/W 정도로 인쇄회로기판이 얇고 컴팩트하면서 더 우수한 방열성을 가질 수 있다.
상기 본딩 시트(20)의 내열 접착력은 특별히 한정되지 않으나, 당 업계의 솔더링 공정(예컨대, 250 ℃, 1분 이상)에서 안정적으로 접착 상태를 유지할 수 있는 정도인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세하게 설명한다. 단, 실시예는 본 발명을 예시하기 위한 것으로 본 발명은 이들만으로 한정되는 것은 아니다.
<실시예 1>
1-1. 연성 동박 적층판의 제조
챔버의 압력을 약 0.05 ~ 0.1 torr로 유지하고, 챔버 온도를 약 450 ℃ 이하로 유지하면서, 동박에 펄스형 바이어스 전압을 인가한 채로, 챔버 내부에 100 sccm의 질소(N2) 및 300 sccm의 수소(H2)를 1 : 3의 몰비율로 투입하여 동박 표면을 나노 질화처리함으로써, 동박 표면에 나노 질화층을 형성하였다.
이후, 챔버의 압력을 1.8 ~ 2 torr로 유지시키고, 챔버 온도를 약 400 ℃ 이하로 낮춘 다음, 펄스형 바이어스 전압을 인가한 채로, 챔버 내부에 100 ~ 400 sccm의 Ar, 400 sccm의 H2, 200 ~ 1000 sccm의 탄화수소계 화합물, 5 ~ 10 sccm의 TMS 및 NH3를 투입하여 나노 질화층 표면에 DLC층을 형성하여, 연성 동박 적층판을 제조하였다.
1-2. 인쇄회로기판의 제조
실시예 1-1에서 제조된 연성 동박 적층판을 이용하여 당 업계에 알려진 과정에 따라 인쇄회로기판을 제조하였다.
구체적으로, 전단 공정(Shearing), CNC 드릴 공정, PTH(Plating Through Hole) 공정, 드라이 필름 적층(Dry Film Lamination) 공정, 노광(Exposure) 공정, 현상(Development) 공정, 에칭(Etching) 공정, 드라이 필름 제거(Dry Film Stripping) 공정, 핫 프레스(Hot press) 공정, 전처리(Pre-treatment) 공정, 테스팅(Testing) 공정 및 펀칭(Punching) 공정을 통해 실시예 1-1에서 제조된 연성 동박 적층판을 구비하는 인쇄회로기판을 제조하였다. 이때, 각 공정의 조건은 당 업계에 알려진 바와 동일하였다.
<실험예 1> - 절연 파괴전압 측정
본 발명에 따른 연성 동박 적층판을 인쇄회로기판에 적용시 절연 성능을 확인하기 위해서, 도 3에 도시된 바와 같이, HUBBELL사의 HIPOTRONICS(970 System Control + AC Dielectric Test Set)을 이용하여 하기 샘플 1 및 대조샘플 1 ~ 3에 대하여 전압을 0.5 kV/s의 비율로 상승시켜 절연 파괴전압을 측정하였다. 측정 결과는 하기 표 1 및 도 4 내지 6에 나타내었다. 여기서, 사용된 DCT는 양면 테이프(PET film carrier product)로 두께가 48~49 ㎛이었고, 미처리된 동박(Cu)의 두께는 36~38 ㎛이었으며, A는 실시예 1-1에서 제조된 연성 동박 적층판이었다.
- 샘플: 실시예 1-1에서 제조된 연성 동박 적층판을 DCT의 양면에 각각 적층한 적층체(두께: 128~129 ㎛, 동박과 DCT의 두께 합: 88~91 ㎛)
- 대조샘플 1: 테프론 필름(두께: 147~149 ㎛, 흰색)
- 대조샘플 2: Cu/DCT/Cu (두께: 120~122 ㎛, Cu와 DCT의 두께 합: 81~84 ㎛)
- 대조샘플 3: Cu/DCT/A (두께: 128~132 ㎛(단, 요철 부위의 최대 두께: 150 ㎛), Cu와 DCT의 두께 합: 86~92 ㎛)
| #1(V) | #2(V) | #3(V) | #4(V) | #5(V) | AVG(V) | STDEV | |
| 대조샘플 1 | 8.355 | 8.39 | 8.252 | - | - | 8.332 | 0.0717 |
| 대조샘플 2 | 3.245 | 3.107 | 3.383 | 3.694 | 3.452 | 2.935 | 1.0987 |
| 대조샘플 3 | 3.452 | 3.349 | 3.59 | 3.349 | 3.452 | 3.438 | 0.0992 |
| 샘플 1 | 3.521 | 3.832 | 3.556 | 3.418 | 3.867 | 3.639 | 0.1993 |
표 1에서 알 수 있는 바와 같이, 샘플 1의 경우, 대조샘플 1(테프론 필름)에 비해 절연 파괴전압이 낮았으나, 절연 파괴전압이 높았다. 특히, 샘플 1의 절연 파괴전압은 대조샘플 2(Cu/DCT/Cu)에 비해 약 20 % 이상 높았다.
이로써, 본 발명에 따른 연성 동박 적층판이 우수한 전기 절연성을 발휘함으로 확인할 수 있었다.
<
실험예
2> - 표면 전기 저항 측정
본 발명에 따른 연성 동박 적층판의 전기 전도도 및 전기 절연성능을 확인하기 위하여, KEITHLEY사의 580 Micro-Ohmmeter를 이용하여 하기 샘플 2 및 대조샘플 4 ~ 5의 표면 전기 저항(mΩ/sq)을 측정하였다. 측정 결과를 하기 표 2에 나타내었다. 하기 표 2에서 OL은 한계 초과를 의미한다.
- 대조샘플 4: 미처리된 동박(두께: 37 ㎛, 전해동: 광택면/무광택면)
- 대조샘플 5: 무광택면(Matte side, MS)에 DLC가 코팅된 동박(두께: 37~38 ㎛)
- 샘플 2: 광택면(Glossy side, GS)에 DLC가 코팅된 동박(두께: 37~38 ㎛)
| #1 | #2 | #3 | #4 | #5 | AVG | STDEV | ||
| 대조샘플 4 | GS | 2.26 | 3.4 | 2.77 | 2.29 | 3.33 | 2.8 | 0.55 |
| MS | 1.37 | 1.62 | 1.46 | 1.66 | 1.67 | 1.6 | 0.13 | |
| 대조샘플 5 | GS | 2.38 | 2.34 | 3.6 | 1.83 | 1.81 | 2.4 | 0.73 |
| MS | 148.09 | 143.38 | 44.24 | 185.4 | 536.6 | 211.5 | 189.08 | |
| 샘플 2 | GS | OL | OL | OL | OL | OL | OL | - |
| MS | 1.39 | 1.4 | 1.46 | 1.16 | 1.28 | 1.3 | 0.12 | |
측정 결과, 샘플 2나 대조샘플 5 모두, DLC가 코팅되지 않은 표면의 전기 저항은 대조샘플 4와 같이 낮았으나, DLC가 코팅된 표면의 전기 저항은 높았다. 다만, 대조샘플 5의 경우, DLC가 코팅된 무광택면 측의 평균 표면 전기 저항이 211.5 mΩ/sq로, 전기를 완전히 차단하지 못하였다. 이는 DLC가 박막 형태로 동박 표면에 코팅되는데, 동박의 표면이 거칠 경우, 동박의 거친 표면을 DLC가 완전히 덮지 못하여 동박의 일부 표면이 노출됨으로써 전기 전도도에 영향을 미친 것으로 추정되었다. 이와 달리, 샘플 2의 경우, DLC가 코팅된 광택면 측의 표면 전기 저항은 한계를 초과하여 측정 불가능하였으며, 이는 DLC가 코팅된 광택면 측으로 전기가 전혀 통하지 않는 것을 확인하였다.
이로부터 본 발명에 따라 DLC층을 동박의 광택면 측에 적층시킬 경우, 전기 절연성이 향상될 수 있다는 것을 알 수 있었다.
<실험예 3> - 열 확산 능력 측정
본 발명에 따른 연성 동박 적층판의 방열성을 다음과 같이 확인하였다.
Keptone Heater(크기: 25 mm X 25mm, 저항: 50 Ω)를 이용하여 하기 샘플 3 및 대조샘플 5 ~ 6에 각각 동일한 전류 0.2 A를 인가하였을 때 발생하는 열을 각 샘플이 얼마나 잘 확산시키는지를 확인하기 위해서, 도 7에 도시된 바와 같이 Heat Source 부위와 k type 열전대(thermocouple) 부위의 온도를 측정하였다. 측정 결과를 하기 표 4에 나타내었다. 여기서, 사용된 TM-6725A은 3M사의 방열 양면 테이프로서, 두께가 0.5 ㎜이었고, 미처리된 동박은 전해동박(광택면/무광택면)(이하, 'Cu')으로 두께가 37 ㎛이었으며, 무광택면에 DLC가 코팅된 동박(이하, 'A 적층체')은 두께가 37~38 ㎛이었고, 광택면에 DLC가 코팅된 동박(이하, 'B 적층체')은 두께가 37~38 ㎛이었으며, 하기 샘플 및 대조샘플의 크기는 25 ㎜ X 150 ㎜이었다. 하기 샘플 3과, 대조샘플 5 및 6의 실제 두께는 각각 표 3에 나타낸 바와 같다.
- 샘플 3: B 적층체/TM-6725A/B 적층체
- 대조샘플 5: A 적층체/TM-6725A/A 적층체
- 대조샘플 6: Cu/TM-6725A/Cu
| #1(㎜) | #2(㎜) | #3(㎜) | #4(㎜) | #5(㎜) | AVG(㎜) | |
| 샘플 3 | 0.523 | 0.524 | 0.522 | 0.524 | 0.524 | 0.523 |
| 대조샘플 5 | 0.529 | 0.533 | 0.533 | 0.531 | 0.535 | 0.532 |
| 대조샘플 6 | 0.522 | 0.525 | 0.524 | 0.528 | 0.526 | 0.525 |
| 대조샘플 6 | 대조샘플 5 | 샘플 3 | |||||||
| H.S | Thermo. | dT | H.S | Thermo. | dT | H.S | Thermo. | dT | |
| 1분 | 57.5 | 29 | 28.5 | 63 | 30 | 33 | 57.5 | 29 | 28.5 |
| 2분 | 61 | 30 | 31 | 67 | 31 | 36 | 61 | 29 | 32 |
| 3분 | 64 | 30 | 34 | 69.5 | 31 | 38.5 | 62 | 29.5 | 32.5 |
| 5분 | 66 | 31 | 35 | 71 | 32 | 39 | 64 | 29.5 | 34.5 |
| 7분 | 68.5 | 31 | 37.5 | 74 | 32 | 42 | 66 | 30 | 36 |
| 10분 | 70 | 32 | 38 | 76 | 33 | 43 | 68 | 30 | 38 |
| 15분 | 71 | 33 | 38 | 78 | 35 | 43 | 68.5 | 30.5 | 38 |
실험 결과, 샘플 3, 대조샘플 5 및 대조샘플 6의 순으로 열적 프로파일이 낮아졌다. 즉, 샘플 3의 열 확산 능력이 가장 우수하였다.
이로부터 본 발명에 따른 연성 동박 적층판은 방열성이 우수하다는 것을 알 수 있었다.
10: 연성 동박 적층판, 11: 동박,
12: 나노 질화층, 13: DLC층,
20: 본딩 시트
12: 나노 질화층, 13: DLC층,
20: 본딩 시트
Claims (8)
- 적어도 일면이 광택면인 동박;
상기 동박의 광택면에 형성된 나노 질화층; 및
상기 나노 질화층 위에 형성된 DLC층(diamond-like carbon layer)을 포함하는 연성 동박 적층판. - 제1항에 있어서,
상기 DLC층에 대한 나노 질화층의 두께 비율이 0.0034 내지 1 범위인 것이 특징인 연성 동박 적층판. - 제1항에 있어서,
상기 나노 질화층은 입경이 10 내지 50 ㎚인 나노 질화물로 형성되어 있는 것이 특징인 연성 동박 적층판. - 제1항에 있어서,
상기 동박의 광택면은 광택도(60 o 측정기준)가 40 내지 89인 것이 특징인 연성 동박 적층판. - 제1항에 있어서,
상기 DLC층의 두께가 0.1 내지 5 ㎛ 범위인 것이 특징인 연성 동박 적층판. - 제1항 내지 제5항 중 어느 한 항에 기재된 연성 동박 적층판을 구비하는 인쇄회로기판.
- 제6항에 있어서,
본딩 시트; 및
상기 본딩 시트의 양면에 각각 적층된 상기 연성 동박 적층판
을 구비하되,
상기 연성 동박 적층판의 DLC층이 본딩 시트의 표면에 접촉하는 것이 특징인 인쇄회로기판. - 제7항에 있어서,
상기 DLC층에 대한 본딩 시트의 두께 비율이 0.05 내지 1 범위인 것이 특징인 인쇄회로기판.
Priority Applications (2)
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