KR101307710B1 - 다중 이득 모드를 지원하는 증폭기 - Google Patents

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Abstract

광범위한 입력 전력 레벨에 걸친 동작을 위한 저잡음 증폭기 (LNA) 를 설계하기 위한 기법들이 제공된다. 예시적인 실시형태에서, 제 1 이득 경로는 제 2 이득 경로와 병렬로 제공된다. 제 1 이득 경로는 인덕터 소스 디제너레이션을 갖는 차동 캐스코드 증폭기를 포함한다. 제 2 이득 경로는 인덕터 소스 디제너레이션을 갖지 않는 차동 캐스코드 증폭기를 포함한다. 이득 경로의 캐스코드 트랜지스터들은 상기 제 1 및/또는 제 2 이득 경로를 인에이블링 또는 디스에이블링하기 위해 선택적으로 바이어스될 수도 있다. 캐스코드 트랜지스터들 및 입력 트랜지스터들을 선택적으로 바이어스함으로써, 제 1 및 제 2 이득 경로의 다양한 조합이 임의의 입력 전력 레벨을 위한 최적화된 이득 구성을 제공하기 위해 선택될 수도 있다.

Description

다중 이득 모드를 지원하는 증폭기{AMPLIFIER SUPPORTING MULTIPLE GAIN MODES}
35 U.S.C.§19 하의 우선권 주장
본 특허 출원은 2009 년 3월 23일자로 출원되고 참조에 의해 본원에 명시적으로 포함된 발명의 명칭이 "LNA Noise Figure and Linearity Optimization,"인 미국 가출원 번호 제61/162,511호에 대한 우선권을 주장한다.
기술 분야
본 개시는 집적 회로 (IC) 설계에 관한 것이고, 보다 상세하게는, 저잡음 증폭기 (LNA) 를 포함하는 증폭기의 설계에 관한 것이다.
배경기술
무선 통신을 위한 수신기는 종종 무선주파수 (RF) 프런트 엔드 (front end) 에서 저잡음 증폭기 (LNA) 를 포함한다. LNA는 수신기에 대한 입력에서 광범위한 전력 레벨들을 수용하도록 설계될 수도 있다. 예를 들면, 수신기에 대한 입력이 고전력 레벨인 경우, LNA 는 LNA 출력에 비선형 왜곡 생성을 도입하는 것을 피하기 위하여 양호한 선형 특성을 나타내야 한다. 반대로, 수신기에 대한 입력이 저전력 레벨인 경우, LNA 는 과도한 잡음을 발생시키지 않고서 입력 신호를 적절히 증폭하기 위하여 저잡음 특성 및 높은 이득을 나타내야 한다. 증폭기 설계에서, 양호한 선형성 및 저잡음의 요건들은 종종 충돌한다.
광범위한 예측 입력 출력 레벨을 수용할 수 있는 LNA를 설계하기 위한 기법을 제공하는 것이 바람직할 수 있다.
도 1은 본 개시의 기법들이 구현될 수도 있는 종래 기술의 무선 통신 디바이스의 설계의 블록도를 예시한다.
도 2는 도 1의 무선 통신 디바이스에서 이용될 수도 있는 LNA의 예시적인 실시형태들을 예시한다.
도 3은 소정 세트의 컴포넌트들이 HL 모드 및 LN 모드 양쪽 모두에서 동작을 수용하기 위해 반복되는, 이중 아키텍처를 채용한 LNA의 구현을 예시한다.
도 4는 본 개시에 따른 LNA의 예시적인 실시형태들을 예시한다.
도 4a는 제 2 이득 경로가 턴온되고 제 1 이득 경로가 턴오프된 제 3 모드를 수용하는 LNA의 예시적인 실시형태를 예시한다.
도 5는 본 개시에 따른 방법의 예시적인 실시형태들을 예시한다.
첨부된 도면과 관련하여 후술되는 상세한 설명은 본 발명의 예시적 실시형태의 설명으로서 의도된 것이며 본 발명이 실시될 수 있는 유일한 예시적인 실시형태를 나타내도록 의도된 것은 아니다. 본 상세한 설명 전반에 걸쳐 이용된 "예시적" 이라는 용어는 "예, 실례, 또는 예시의 역할을 하는 것" 을 의미하고, 반드시 다른 예시적 실시형태보다 바람직하거나 또는 유리한 것으로 해석되는 것은 아니다. 상세한 설명은 본 발명의 예시적 실시형태의 완전한 이해를 제공하기 위한 구체적인 상세를 포함한다. 본 발명의 예시적 실시형태는 이러한 구체적인 상세 없이도 실시될 수도 있음은 당업자에게 자명할 것이다. 일부 실례에서, 널리 공지된 구조 및 디바이스는 여기에 나타낸 예시적 실시형태의 신규성을 모호하게 하지 않기 위해서 블록도 형태로 도시된다.
도 1은 본 개시의 기법들이 구현될 수도 있는 종래 기술의 무선 통신 디바이스 (100) 의 설계의 블록도를 예시한다. 디바이스 (100) 는 예시를 위한 목적으로만 도시되었고 어떠한 방식으로든 본 개시의 범위를 제한하도록 의도되지 않았음에 유의한다.
도 1에 도시된 설계에서, 무선 디바이스 (100) 는 송수신기 (120), 및 데이터 및 프로그램 코드들을 저장하기 위한 메모리 (112) 를 갖는 데이터 프로세서 (110) 를 포함한다. 송수신기 (120) 는 양방향 통신을 지원하는 송신기 (130) 및 수신기 (150) 를 포함한다. 일반적으로, 무선 디바이스 (100) 는 임의의 수의 통신 시스템 및 주파수 대역을 위한 임의의 수의 송신기 및 임의의 수의 수신기를 포함할 수도 있다.
송신기 또는 수신기는 슈퍼헤테로다인 아키텍처 (super-heterodyne architecture) 또는 직접 변환 아키텍처 (direct-conversion architecture) 로 구현될 수도 있다. 슈퍼 헤테로다인 아키텍처에서, 신호는, 다중 스테이지들에서의 무선 주파수 (RF) 와 베이스밴드 사이에서, 예를 들면 일 스테이지에서 RF로부터 중간 주파수 (IF) 로, 그리고 그 다음 다른 스테이지에서 IF로부터 베이스밴드로 수신기에 대하여 주파수변환된다. 직접 변환 아키텍처에서, 신호는 일 스테이지에서 RF와 베이스밴드 사이에서 주파수 변환된다. 슈퍼헤테로다인 및 직접 변환 아키텍처들은 상이한 회로 블록들을 이용할 수도 있고/있거나 상이한 요건들을 가질 수도 있다. 도 1에 도시된 설계에서, 송신기 (130) 및 수신기 (150) 은 직접 변환 아키텍처로 구현된다.
송신 경로에서, 데이터 프로세서 (110) 는 송신될 데이터를 프로세스하고 I 및 Q 아날로그 출력 신호들을 송신기 (130) 에 제공한다. 송신기 (130) 내, 로우패스 필터들 (132a 및 132b) 은 I 및 Q 아날로그 출력 신호들을 각각 필터링하여 이전 디지털-아날로그 변환에 의해 야기된 바람직하지 않은 이미지들을 제거한다. 증폭기 (Amp) (134a 및 134b) 는 로우패스 필터들 (132a 및 132b) 로부터 신호를 각각 증폭하고 I 및 Q 베이스밴드 신호들을 제공한다. 상향변환기 (140) 는 TX LO 신호 제너레이터 (170) 로부터 I 및 Q 송신 (TX) 국부 발진 (LO) 신호들을 가지고 I 및 Q 베이스밴드 신호를 상향 변환하여 상향 변환된 신호를 제공한다. 필터 (142) 는 상향 변환된 신호를 필터링하여 수신 주파수 밴드에서의 잡음 뿐만아니라 주파수 상향 변환에 의해 야기된 바람직하지 않은 이미지들을 제거한다. 전력 증폭기 (PA) (144) 는 필터 (142) 로부터 신호를 증폭하여 바람직한 출력 전력 레벨을 획득하고 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치 (146) 를 통해 라우팅되고 안테나 (148) 를 통해 송신된다.
수신 경로에서, 안테나 (148) 는 기지국에 의해 송신된 신호를 수신하고 수신된 RF 신호를 제공하며, 이는 듀플렉서 또는 스위치 (146) 를 통해 라우팅되며 저잡음 증폭기 (LNA) (152) 에 제공된다. 수신된 RF 신호는 LNA (152) 에 의해 증폭되고 필터 (154) 에 의해 필터링되어 바람직한 RF 입력 신호를 획득한다. 하향변환기 (160) 는 RF 입력 신호를 I 및 Q 수신 (RX) LO 신호들을 이용하여 RX LO 신호 제너레이터 (180) 로부터 하향 변환하고 I 및 Q 베이스밴드 신호들을 제공한다. I 및 Q 베이스밴드 신호들은 증폭기 (162a 및 162b) 에 의해 증폭되고 로우패스 필터 (164a 및 164b) 에 의해 더 필터링되어 I 및 Q 아날로그 입력 신호들을 획득하고, 이는 데이터 프로세서 (110) 에 제공된다.
TX LO 신호 제너레이터 (170) 는 주파수 상향변환에 이용되는 I 및 Q TX LO 신호들을 발생시킨다. RX LO 신호 제너레이터 (180) 는 주파수 하향변환에 이용되는 I 및 Q RX LO 신호들을 발생시킨다. 각 LO 신호는 특정 기초 주파수를 갖는 주기적 신호이다. PLL (172) 은 데이터 프로세서 (110) 로부터 타이밍 정보를 수신하고 LO 신호 제너레이터 (170) 로부터 TX LO 신호들의 주파수 및/또는 위상을 조정하는데 이용되는 제어 신호를 발생시킨다. 마찬가지로, PLL (182) 은 데이터 프로세서 (110) 로부터 타이밍 정보를 수신하고 LO 신호 제너레이터 (180) 로부터 RX LO 신호들의 주파수 및/또는 위상을 조정하는데 이용되는 제어 신호를 발생시킨다.
도 1은 예시적인 송수신 설계를 도시한다. 일반적으로, 송신기 및 수신기에서 신호들의 컨디셔닝 (conditioning) 은 하나 이상의 스테이지들의 증폭기, 필터, 상향변환기, 하향변환기 등에 의해 수행될 수도 있다. 이들 회로 블록들은 도 1에 도시된 구성과는 상이하게 배열될 수도 있다. 또한, 도 1에 도시되지 않은 다른 회로 블록들이 또한 송신기 및 수신기에서 신호들의 컨디셔닝에 이용될 수도 있다. 도 1에서의 몇몇 회로 블록들이 또한 생략될 수도 있다. 송수신기 (120) 의 전부 또는 일부는 하나 이상의 아날로그 집적 회로 (IC), RF IC (RFIC), 혼합 신호 IC 등 상에서 구현될 수도 있다.
도 2는 도 1의 무선 통신 디바이스 (100) 에서 이용될 수도 있는 LNA의 예시적인 실시형태 (200) 들을 예시한다. LNA (200) 는 예를 들면, 도 1에서의 디바이스 (100) 의 LNA (152) 로서 이용될 수도 있다. 본 개시의 예시적인 실시형태들이 LNA의 문맥으로 기재되었지만, 본 개시의 기법들은 다른 타입의 증폭기들의 설계에 손쉽게 적용될 수도 있다는 것이 인식될 것임에 유의한다. 그러한 대안의 예시적인 실시형태들은 본 개시의 범위 내에 있는 것으로 생각된다.
LNA (200) 는 입력 신호 (IN) 를 증폭하여 출력 신호 (OUT) 을 발생시키며, LNA (200) 의 동작 모드는 모드 제어 신호 (210a) 에 의해 제어된다. 예시적인 실시형태에서, 모드 제어 신호 (210a) 는 저잡음 (LN) 모드 또는 고선형성 (HL) 모드에서 동작하도록 LNA (200) 을 구성할 수도 있다. LN 모드에서, LNA (200) 는 상대적으로 높은 이득을 입력 신호 (IN) 에 제공하는 한편, 잡음 수치 (noise figure) 를 최소화하도록 설계될 수도 있다. HL 모드에서, LNA (200) 는 출력 신호 (OUT) 로 과도한 왜곡을 도입하는 것을 회피하도록 최대 선형성을 위해 설계될 수도 있다.
예시적인 실시형태에서, 모드 제어 신호 (210a) 는 예를 들면, 입력 신호 (IN) 에서 잼머 (jammer) 의 존재를 검출하는 검출기 (미도시) 의 출력에 의존하여 설정될 수도 있다.
도 3은 소정 세트의 컴포넌트들이 2개의 이득 모드들, 예를 들면 HL 모드 및 LN 모드에서의 동작을 수용하기 위해 반복되는, 이중 아키텍처를 채용한 LNA의 구현 (300) 을 예시한다. LNA (300) 의 추가 상세들은 본원과 동시에 출윈되고, 본원의 양수인에게 양도되었으며 참조에 의해 본원에 전부 포함된, Anup Savla 및 Roger Brockenbrough에 의한 발명이 명칭이 "Amplifier Supporting Multiple Gain Modes" 인 동시-계류중인 U.S. 가특허출원 (DOCKET NO. 092948P1) 에 개시되어 있다.
LNA (300) 에서, RF 입력 신호 RF IN 은 매칭 네크워크 (370) 에 커플링되고, 이는 최적 전력 전달을 위한 LNA 입력에 RF 입력 신호의 임피던스를 매칭 (matching) 한다. 매칭 네트워크 (370) 의 차동 출력 (differential output) 은 제 1 입력 트랜지스터들 (331, 332) 에 커플링되고, 또한 제 2 입력 트랜지스터들 (333, 334) 에 커플링된다.
제 1 입력 트랜지스터들 (331, 332) 은 제 1 캐스코드 트랜지스터들 (321, 322) 을 통해 로드 (310, 311) 에 각각 커플링된다. 제 2 입력 트랜지스터들 (333, 334) 은 또한 제 2 캐스코드 트랜지스터들 (323, 324) 을 통해 로드 (310, 311) 에 각각 커플링된다. 입력 트랜지스터들 (331, 333) 은 인덕턴스 L1 을 갖는 공통 소스 인덕터 (341) 을 공유하는 한편, 입력 트랜지스터들 (332, 334) 은 인덕턴스 L2 를 갖는 공통 소스 인덕터 (342) 를 공유한다. 제 1 이득 경로 (301) 는 제 1 입력 트랜지스터들 (331, 332) 및 제 1 캐스코드 트랜지스터들 (321, 322) 에 의해 형성되는 한편, 제 2 이득 경로 (302) 는 제 2 입력 트랜지스터들 (333, 334) 및 제 2 캐스코드 트랜지스터들 (323, 324) 에 의해 형성됨에 유의한다.
LNA (300) 에서, 입력 트랜지스터들 (331-334) 에 인가된 게이트 바이어스 전압은 스위치 SW3 (355) 에 의해 제어된다. 스위치 SW3 (355) 는 모드 선택 제어 전압 (예를 들면, 도 2에서 신호 (210a)) 에 의해 구성될 수도 있고, 이는 저잡음 바이어스 제너레이터 (350) 에 의해 발생된 저잡음 바이어스 전압 VBLN과 고선형성 바이어스 제너레이터 (360) 에 의해 발생된 고선형성 바이어스 전압 VBHL 사이에서 선택될 수도 있다. 바이어스 전압 VBLN은 LN 모드에서 최적 동작을 위한 트랜지스터들 (331-334) 을 바이어스할 수도 있는 한편, 바이어스 전압 VBHL 은 HL 모드에서 최적 동작을 위한 트랜지스터들 (331-334) 을 바이어스할 수도 있음이 인식될 것이다. 이런 방식으로, LN과 HL 모드들의 종종 충돌하는 요건들과 관련된 성능에 있어서의 트레이드오프 (trade-off) 들이 유리하게는 회피될 수도 있다.
또한 도 3에 도시된 바처럼, 제 1 캐스코드 트랜지스터들 (321, 322) 은 스위치 SW1 (335) 에 의해 선택적으로 인에이블링되거나 디스에이블링될 수도 있으며 이는 트랜지스터들 (321, 322) 의 게이트들을 고전압 또는 저전압 중 어느 하나로 풀링 (pulling) 한다. 마찬가지로, 제 2 캐스코드 트랜지스터들 (323, 324) 은 스위치 SW2 (325) 에 의해 선택적으로 인에이블링되거나 디스에이블링될 수도 있으며 이는 트랜지스터들 (323, 324) 의 게이트들을 고전압 또는 저전압 중 어느 하나로 풀링한다.
일 구현에서, LNA (300) 가 LN 모드로 동작할 경우, 제 1 및 제 2 캐스코드 트랜지스터들 (321-324) 이 스위치들 SW1 (335) 및 SW2 (325) 를 통해 턴온되어서, 제 1 및 제 2 이득 경로 (301 및 302) 를 동시에 인에이블링한다. 다르게는, LNA (300) 가 HL 모드로 동작할 경우, 제 1 캐스코드 트랜지스터들 (321, 322) 또는 제 2 캐스코드 트랜지스터들 (323, 324) 중 어느 한쪽이 턴온되어서, 제 1 이득 경로 (301) 또는 제 2 이득 경로 (302) 중 어느 한쪽을 인에이블링한다.
스위치 SW1 (335) 및 SW2 (325) 를 적절히 세팅함으로써, 입력 신호 RF IN에 제공된 전체 이득은, 매칭 네트워크 (370) 에 제공된 LNA의 임피던스에 영향을 미치지 않고서, 제 1 및/또는 제 2 이득 경로를 선택적으로 인에이블링 또는 디스에이블링함으로써 유리하게 조정될 수도 있다는 것이 인식될 것이다.
도 4는 본 개시에 따른 LNA의 예시적인 실시형태 (400) 를 예시한다. 도 4에서, 제 1 입력 트랜지스터 (331) 는 그의 소스에 커플링된 인덕턴스 L3 의 인덕터 (411) 를 갖는 한편, 제 1 입력 트랜지스터 (332) 는 그의 소스에 커플링된 인덕턴스 L4의 인덕터 (412) 를 갖는다. 예시적인 실시형태에서, L3는 L4에 동등하게 설계될 수도 있다. 또한 도 4에 도시된 바처럼, 제 2 입력 트랜지스터들 (333, 334) 양쪽 모두는 그들의 소스에 있는 RF 접지에 직접 커플링된다. 제 1 이득 경로 (401) 는 제 1 입력 트랜지스터들 (331, 332) 및 제 1 캐스코드 트랜지스터들 (321, 322) 에 의해 형성되는 한편, 제 2 이득 경로 (402) 는 제 2 입력 트랜지스터들 (333, 334) 및 제 2 캐스코드 트랜지스터들 (323, 324) 에 의해 형성됨에 유의한다.
예시적인 실시형태에서, LNA (400) 가 HL 모드로 동작할 경우, 스위치들 SW3 (355) 는 바이어스 전압 VBHL을 제 1 및 제 2 입력 트랜지스터들 (331-334) 의 게이트에 커플링한다. 제 1 캐스코드 트랜지스터들 (321, 322) 은 스위치 SW1 (335) 에 의해 턴온되는 한편, 제 2 캐스코드 트랜지스터들 (323, 324) 은 스위치 SW2 (325) 에 의해 턴오프된다. 이런 방식으로, 제 1 이득 경로 (401) 는 인에이블링되는 한편, 제 2 이득 경로 (402) 는 디스에이블링된다. 따라서, HL 모드에서, LNA (400) 는 소스 디제너레이션 인덕터들 (341, 342) 에 의해 제공된 제 1 이득 경로 (401) 의 보다 양호한 선형성으로부터 혜택을 볼 수도 있다.
예시적인 실시형태에서, LNA (400) 이 LN 모드로 동작할 경우, 스위치들 SW3 (355) 는 바이어스 전압 VBLN 을 제 1 및 제 2 입력 트랜지스터들 (331-334) 의 게이트에 커플링한다. 또한, LN 모드에서, 제 1 및 제 2 캐스코드 트랜지스터들 (321-324) 이 스위치들 SW1 (335) 및 SW2 (325) 에 의해 턴온된다. 이런 방식으로, 제 1 이득 경로 (401) 및 제 2 이득 경로 (402) 는 동시에 인에이블링된다. LN 모드에서, LNA (400) 는, 제 1 이득 경로 (401) 에 의해 제공된 이득과 제 2 이득 경로 (402) 에 의해 제공된 이득의 조합으로부터 혜택을 받을 수도 있는데, 이는 그 자체가 제 2 이득 경로 (402) 에 커플링된 인덕터 소스 디제너레이션의 부재에 기인하여 제 1 이득 경로 (401) 보다 더 높은 이득을 제공할 수도 있다.
예시적인 실시형태에서, 제 1 입력 트랜지스터들(331, 332) 및 제 2 입력 트랜지스터들(333, 334)의 게이트들은 상이한 바이어스 전압에 커플링될 수 있다. 즉, 제 2 입력 트랜지스터들(333, 334)의 게이트들은 상기 LN 모드에서 상기 바이어스 전압 VBLN 과는 다른 제 2 저잡음 전압 바이어스, 및 상기 HL모드에서 상기 바이어스 전압 VBHL 과는 다른 제 2 고선형성 전압 바이어스에 선택적으로 커플링될 수 있다.
다른 예시적인 실시형태에서, 트랜지스터들 (321, 322) 이 LN 및 HL 모드 양쪽 모두에서 턴온되므로, 스위치 SW1 (335) 는 생략될 수도 있고, 트랜지스터들 (321, 322) 의 게이트들은 고정된 고 바이어스 전압에 커플링된다. 그럼에도 불구하고, 예시적인 실시형태에서, 스위치 SW2 (325) 와 함께, 스위치 SW1 (335) 의 제공은 원하는 경우 전체 LNA (400) 가 전력 공급이 온 또는 오프되는 것을 유리하게는 허용할 수도 있음이 인식될 것이다. 상기 제 1 캐스코드 트랜지스터들의 게이트들은 전력 다운 모드에서 저 바이어스 전압에 선택적으로 커플링될 수 있다.
당업자는 상기 서술한 기법들이 2개 보다 많은 이득 모드들을 갖는 증폭기들을 설계하는 것에 손쉽게 적용될 수도 있음을 인식할 것이다. 예를 들면, 증가의 향상 이득 또는 선형성 특성을 갖는 다중 동작 모드들이 2개 보다 많은 이득 경로들 (예를 들면, 401 및 402) 을 병렬로 제공함으로써 설계될 수도 있으며, 각 이득 경로는, 선택적으로 인에이블링 또는 디스에이블링될 수도 있는 캐스코드 트랜지스터들을 갖는다. 그러한 대안의 예시적인 실시형태들은 본 개시의 범위 내에 있는 것으로 생각된다.
예시적인 실시형태에서, LNA는 제 3 캐스코드 트랜지스터들에 커플링된 제 3 입력 트랜지스터들을 포함하는 제 3 이득 경로로서, 상기 제 3 입력 트랜지스터들의 소스들은 상기 제 1 입력 트랜지스터들(331, 332)에 커플링된 상기 디제너레이션 인덕터(411, 412)들 보다 낮은 인덕턴스를 갖는 제 2 디제너레이션 인덕터들에 커플링되고, 상기 제 3 캐스코드 트랜지스터들의 게이트들은 상기 저잡음 이득 모드에서 저 바이어스 전압에, 그리고 중간 이득 모드에서 고 바이어스 전압에 선택적으로 커플링되고, 상기 제 3 캐스코드 트랜지스터들의 출력들은 상기 제 1 캐스코드 트랜지스터(321, 322)들 및 상기 제 2 캐스코드 트랜지스터들(323, 324)의 출력들에 커플링되는, 상기 제 3 이득 경로를 더 포함할 수 있다.
도 4a는 변경된 제 2 이득 경로 (402A) 가 턴온되고 제 1 이득 경로 (401) 가 턴오프된 제 3 모드를 수용하는 LNA의 예시적인 실시형태 (400A) 를 예시한다. 도 4A에서, 2개의 스위치들 SW4 (420A) 및 SW5 (421A) 이 제 3 모드 동안 닫혀서, 피드백 임피던스 ZFB (431A) 및 ZFB (432A) 를 통해 캐스코드 출력에 제 2 이득 경로 (402A) 의 입력을 커플링한다. 예시적인 실시형태에서, 피드백 임피던스 (431A 및 431B) 는 동작의 제 3 모드 동안 LNA (400) 의 안정성을 확보하도록 설계된 레지스터들일 수도 있다. 또한, 도 4A에 도시된 바처럼, 바이어스 제너레이터 (410A) 는 동작 모드, 예를 들면, LN 모드, HL 모드, 또는 제 3 모드에 따라 입력 트랜지스터들 (331-334) 을 위한 적절한 바이어스 전압 (VBG) 을 출력하도록 구성된다.
도 5는 본 개시에 따른 방법의 예시적인 실시형태 (500) 를 예시한다. 방법 (500) 은 예시를 위한 목적으로만 도시되었고 도시된 임의의 특정 방법으로 본 개시의 범위를 제한하도록 의도되지 않았음에 유의한다.
도 5에서, 블록 510에서, 입력 신호는 제 1 이득 경로를 이용하여 증폭된다. 제 1 이득 경로는 제 1 캐스코드 트랜지스터들에 커플링된 제 1 입력 트랜지스터들을 포함하고, 제 1 입력 트랜지스터들의 소스들은 디제너레이션 인덕터들에 커플링된다.
블록 520 에서, 고 선형성 이득 모드에서, 제 2 이득 경로의 제 2 캐스코드 트랜지스터들이 저전압을 이용하여 바이어스된다. 제 2 이득 경로는 제 2 캐스코드 트랜지스터들에 커플링된 제 2 입력 트랜지스터들을 포함하고, 제 2 입력 트랜지스터들의 소스들은 무선 주파수 (RF) 접지에 커플링된다.
블록 530 에서, 저잡음 이득 모드에서, 제 2 캐스코드 트랜지스터들이 고전압을 이용하여 바이어스되고, 입력 신호는 제 2 이득 경로를 이용하여 증폭된다.
당업자는, 본 개시의 예시적인 실시형태들이 MOS 트랜지스터들 (MOSFET) 을 참조하여 설명되었지만, 본 개시의 기법들은 MOSFET-기반 설계에 한정될 필요는 없으며, 쌍극성 접합 트랜지스터들 (또는 BJT) 및/또는 다른 3-단자 트랜스컨덕턴스 디바이스들을 이용한 다른 예시적인 실시형태들 (미도시) 에 손쉽게 적용될 수도 있음을 인식할 것이다. 예를 들면, 일 예시적 실시형태 (미도시) 에서, 도시된 임의의 비교기들은 MOSFET들보다 오히려 BJT들을 이용할 수도 있고, BJT들의 컬렉터들, 베이스들, 및 에미터들이 MOSFET들의 드레인들, 게이트들, 및 소스들에 대하여 도시된 바와 같이 각각 커플링된다. 다르게는, BiCMOS 프로세스에서, 회로 성능을 최대화하기 위하여 CMOS 및 쌍극성 구조들/디바이스들 양쪽 모두의 조합이 채용될 수도 있다. 또한, 달리 언급하지 않는 한, 본 명세서 및 청구범위에서, "드레인", "게이트" 및 "소스" 라는 용어들은 BJT들과 같은 다른 3단자 트랜스컨덕턴스 디바이스들의 대응하는 노드들 뿐만 아니라, MOSFET들과 연관된 이들 용어들의 종래의 의미 양쪽 모두를 포함할 수도 있고, 그러한 대응은 회로 설계의 기술 분야에서의 당업자에게 명백할 것이다.
본 명세서 및 특허청구범위에서, 엘리먼트가 다른 엘리먼트에 "접속" 또는 "커플링" 되는 것으로 지칭될 때, 이는 그 다른 엘리먼트에 직접 접속될 수 있거나 개재 엘리먼트들이 존재할 수도 있음이 이해될 것이다. 반대로, 엘리먼트가 다른 엘리먼트에 "직접 접속" 또는 "직접 커플링" 되는 것으로 지칭될 때, 개재하는 엘리먼트들이 존재하지 않는다.
당업자는 정보 및 신호가 임의의 다양한 상이한 기술 및 기법을 이용하여 표현될 수도 있음을 이해할 것이다. 예를 들어, 위의 상세한 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 자기입자, 광학계 또는 광학 입자, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
당업자는, 여기에 개시된 예시적 실시형태와 관련하여 설명된 다양한 예시적인 논리 블록, 모듈, 회로, 및 알고리즘 단계가 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 양자의 조합으로 구현될 수도 있음을 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트, 블록, 모듈, 회로, 및 단계가 그들의 기능성의 관점에서 일반적으로 상술되었다. 그러한 기능성이 하드웨어 또는 소프트웨어로 구현될지 여부는, 전체 시스템에 부과된 설계 제약 및 특정한 애플리케이션에 의존한다. 당업자는 설명된 기능성을 특정 애플리케이션 각각에 대한 다양한 방식으로 구현할 수도 있지만, 이러한 구현 결정이 본 발명의 예시적 실시형태의 범위를 벗어나게 하는 것으로 해석되지는 않아야 한다.
여기에 개시된 예시적 실시형태와 관련하여 설명된 다양한 예시적인 논리 블록, 모듈, 및 회로는 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트 또는 여기에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 다르게는, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 결합한 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성으로서 구현될 수도 있다.
여기에 개시된 예시적 실시형태와 관련하여 설명된 방법 또는 알고리즘의 단계는 하드웨어로 직접, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 그들의 조합으로 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적으로 프로그래밍가능 ROM (EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM (EEPROM), 레지스터, 하드디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 공지된 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적 저장 매체는 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 다르게는, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC는 이용자 단말기에 상주할 수도 있다. 다르게는, 프로세서 및 저장 매체는 이용자 단말기 내에 이산 컴포넌트로서 상주할 수도 있다.
하나 이상의 예시적 실시형태에서, 설명된 기능은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 그 기능은 컴퓨터 판독가능 매체 상의 하나 이상의 명령 또는 코드로서 저장되거나 송신될 수도 있다. 컴퓨터 판독가능 매체는 일 장소로부터 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 양자를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수도 있다. 비한정적 예로서, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장, 자성 디스크 저장 또는 다른 자성 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 이용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독가능 매체로 적절히 명칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선 (twisted pair), 디지털 가입자 라인 (DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술을 이용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 그 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술은 매체의 정의 내에 포함된다. 여기에 설명된 바와 같이, 디스크 (disk) 및 디스크 (disc) 는 콤팩트 디스크 (CD), 레이저 디스크, 광 디스크, DVD (digital versatile disc), 플로피 디스크 및 블루레이 디스크를 포함하며, 여기서, 디스크 (disk) 는 일반적으로 데이터를 자기적으로 재생하지만, 디스크 (disc) 는 레이저를 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 조합은 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
개시된 예시적 실시형태의 이전의 설명은 당업자가 본 발명을 제조 또는 이용할 수 있도록 제공된다. 이들 예시적 실시형태에 대한 다양한 변형은 당업자에게는 용이하게 명백할 것이며, 여기에 정의된 일반적인 원리는 본 발명의 사상 또는 범위를 벗어남이 없이 다른 예시적인 실시형태에 적용될 수도 있다. 따라서, 본 발명은 여기에 나타낸 예시적인 실시형태로 한정되도록 의도된 것이 아니라, 여기에 개시된 원리 및 신규한 특성에 부합하는 최광의 범위가 허여되야 한다.

Claims (15)

  1. 복수의 이득 모드들을 지원하는 신호를 증폭하기 위한 장치로서,
    제 1 캐스코드 트랜지스터들에 커플링된 제 1 입력 트랜지스터들을 포함하는 제 1 이득 경로로서, 상기 제 1 입력 트랜지스터들의 소스들은 디제너레이션 인덕터들에 커플링되는, 상기 제 1 이득 경로; 및
    제 2 캐스코드 트랜지스터들에 커플링된 제 2 입력 트랜지스터들을 포함하는 제 2 이득 경로로서, 상기 제 2 입력 트랜지스터들의 소스들은 무선 주파수 (RF) 접지에 커플링되고, 상기 제 2 캐스코드 트랜지스터들의 게이트들은 고선형성 이득 모드에서 저 바이어스 전압에, 그리고 저잡음 이득 모드에서 고 바이어스 전압에 선택적으로 커플링되고, 상기 제 1 캐스코드 트랜지스터들의 출력들은 상기 제 2 캐스코드 트랜지스터들의 출력들에 커플링되는, 상기 제 2 이득 경로를 포함하는, 복수의 이득 모드들을 지원하는 신호를 증폭하기 위한 장치.
  2. 제 1 항에 있어서,
    상기 제 1 입력 트랜지스터들의 게이트들은 상기 저잡음 이득 모드에서 저잡음 전압 바이어스에, 그리고 상기 고선형성 이득 모드에서 고선형성 전압 바이어스에 선택적으로 커플링되는, 복수의 이득 모드들을 지원하는 신호를 증폭하기 위한 장치.
  3. 제 2 항에 있어서,
    상기 제 2 입력 트랜지스터들의 게이트들은 상기 저잡음 이득 모드에서 상기 저잡음 전압 바이어스에, 그리고 상기 고선형성 이득 모드에서 상기 고선형성 전압 바이어스에 선택적으로 커플링되는, 복수의 이득 모드들을 지원하는 신호를 증폭하기 위한 장치.
  4. 제 2 항에 있어서,
    상기 제 2 입력 트랜지스터들의 게이트들은 상기 저잡음 이득 모드에서 상기 저잡음 전압 바이어스와는 다른 제 2 저잡음 전압 바이어스, 및 상기 고선형성 이득 모드에서 상기 고선형성 전압 바이어스와는 다른 제 2 고선형성 전압 바이어스에 선택적으로 커플링되는, 복수의 이득 모드들을 지원하는 신호를 증폭하기 위한 장치.
  5. 제 1 항에 있어서,
    상기 제 1 캐스코드 트랜지스터들의 게이트들은 전력 다운 모드에서 저 바이어스 전압에 선택적으로 커플링되는, 복수의 이득 모드들을 지원하는 신호를 증폭하기 위한 장치.
  6. 제 1 항에 있어서,
    상기 제 1 캐스코드 트랜지스터들의 게이트들은 상기 저잡음 이득 모드 및 상기 고선형성 이득 모드 양쪽 모두에서 고 바이어스 전압에 커플링되는, 복수의 이득 모드들을 지원하는 신호를 증폭하기 위한 장치.
  7. 제 1 항에 있어서,
    제 3 캐스코드 트랜지스터들에 커플링된 제 3 입력 트랜지스터들을 포함하는 제 3 이득 경로로서, 상기 제 3 입력 트랜지스터들의 소스들은 상기 제 1 입력 트랜지스터들에 커플링된 상기 디제너레이션 인덕터들 보다 낮은 인덕턴스를 갖는 제 2 디제너레이션 인덕터들에 커플링되고, 상기 제 3 캐스코드 트랜지스터들의 게이트들은 상기 저잡음 이득 모드에서 저 바이어스 전압에, 그리고 중간 이득 모드에서 고 바이어스 전압에 선택적으로 커플링되고, 상기 제 3 캐스코드 트랜지스터들의 출력들은 상기 제 1 캐스코드 트랜지스터들 및 상기 제 2 캐스코드 트랜지스터들의 출력들에 커플링되는, 상기 제 3 이득 경로를 더 포함하는, 복수의 이득 모드들을 지원하는 신호를 증폭하기 위한 장치.
  8. 복수의 이득 모드들을 지원하는 신호를 증폭하는 방법으로서,
    제 1 이득 경로를 이용하여 입력 신호를 증폭하는 단계로서, 상기 제 1 이득 경로는 제 1 캐스코드 트랜지스터들에 커플링된 제 1 입력 트랜지스터들을 포함하고, 상기 제 1 입력 트랜지스터들의 소스들은 디제너레이션 인덕터들에 커플링되는, 상기 제 1 이득 경로를 이용하여 입력 신호를 증폭하는 단계;
    고선형성 이득 모드에서, 저 전압을 이용하여 제 2 이득 경로의 제 2 캐스코드 트랜지스터들을 바이어스하는 단계로서, 상기 제 2 이득 경로는 상기 제 2 캐스코드 트랜지스터들에 커플링된 제 2 입력 트랜지스터들을 더 포함하고, 상기 제 2 입력 트랜지스터들의 소스들은 무선 주파수 (RF) 접지에 커플링되는, 상기 제 2 이득 경로의 제 2 캐스코드 트랜지스터들을 바이어스하는 단계; 및
    저잡음 이득 모드에서, 고전압을 이용하여 상기 제 2 캐스코드 트랜지스터들을 바이어스하고, 상기 제 2 이득 경로를 이용하여 상기 입력 신호를 증폭하는 단계를 포함하는, 복수의 이득 모드들을 지원하는 신호를 증폭하는 방법.
  9. 제 8 항에 있어서,
    상기 저잡음 이득 모드에서, 저잡음 전압 바이어스를 이용하여 상기 제 1 입력 트랜지스터들을 바이어스하는 단계; 및
    상기 고선형성 이득 모드에서, 고선형성 전압 바이어스를 이용하여 상기 제 1 입력 트랜지스터들을 바이어스하는 단계를 더 포함하는, 복수의 이득 모드들을 지원하는 신호를 증폭하는 방법.
  10. 제 9 항에 있어서,
    상기 저잡음 이득 모드에서, 저잡음 전압 바이어스를 이용하여 상기 제 2 입력 트랜지스터들을 바이어스하는 단계; 및
    상기 고선형성 이득 모드에서, 고선형성 전압 바이어스를 이용하여 상기 제 2 입력 트랜지스터들을 바이어스하는 단계를 더 포함하는, 복수의 이득 모드들을 지원하는 신호를 증폭하는 방법.
  11. 제 9 항에 있어서,
    상기 저잡음 이득 모드에서, 상기 저잡음 전압 바이어스와는 다른 제 2 저잡음 전압 바이어스를 이용하여 상기 제 2 입력 트랜지스터들을 바이어스하는 단계; 및
    상기 고선형성 이득 모드에서, 상기 고선형성 전압 바이어스와는 다른 제 2 고선형성 전압 바이어스를 이용하여 상기 제 2 입력 트랜지스터들을 바이어스하는 단계를 더 포함하는, 복수의 이득 모드들을 지원하는 신호를 증폭하는 방법.
  12. 제 8 항에 있어서,
    상기 저잡음 이득 모드에서, 저 바이어스 전압을 이용하여 상기 제 1 캐스코드 트랜지스터들을 바이어스하는 단계; 및
    상기 고선형성 이득 모드에서, 고 바이어스 전압을 이용하여 상기 제 1 캐스코드 트랜지스터들을 바이어스하는 단계를 더 포함하는, 복수의 이득 모드들을 지원하는 신호를 증폭하는 방법.
  13. 제 8 항에 있어서,
    상기 저잡음 이득 모드 및 상기 고선형성 이득 모드 양쪽 모두에서 고 바이어스 전압을 이용하여 상기 제 1 캐스코드 트랜지스터들을 바이어스하는 단계를 더 포함하는, 복수의 이득 모드들을 지원하는 신호를 증폭하는 방법.
  14. 제 8 항에 있어서,
    중간 이득 모드에서, 고 바이어스 전압을 이용하여 제 3 이득 경로의 제 3 캐스코드 트랜지스터들을 바이어스하는 단계로서, 상기 제 3 이득 경로는 상기 제 3 캐스코드 트랜지스터들에 커플링된 제 3 입력 트랜지스터들을 더 포함하고, 상기 제 3 입력 트랜지스터들의 소스들은 상기 제 1 입력 트랜지스터들에 커플링된 상기 디제너레이션 인덕터들보다 낮은 인덕턴스를 갖는 제 2 디제너레이션 인덕터들에 커플링되고, 상기 제 3 캐스코드 트랜지스터들의 출력들은 상기 제 1 캐스코드 트랜지스터들 및 상기 제 2 캐스코드 트랜지스터들의 출력들에 커플링되는, 상기 제 3 이득 경로의 상기 제 3 캐스코드 트랜지스터들을 바이어스하는 단계를 더 포함하는, 복수의 이득 모드들을 지원하는 신호를 증폭하는 방법.
  15. 복수의 이득 모드들을 지원하는 신호를 증폭하기 위한 장치로서,
    제 1 이득 경로를 이용하여 입력 신호를 증폭하기 위한 수단으로서, 상기 제 1 이득 경로는 제 1 캐스코드 트랜지스터들에 커플링된 제 1 입력 트랜지스터들을 포함하고, 상기 제 1 입력 트랜지스터들의 소스들은 디제너레이션 인덕터들에 커플링되는, 상기 제 1 이득 경로를 이용하여 입력 신호를 증폭하기 위한 수단;
    고선형성 이득 모드에서, 저 전압을 이용하여 제 2 이득 경로의 제 2 캐스코드 트랜지스터들을 바이어스하기 위한 수단으로서, 상기 제 2 이득 경로는 상기 제 2 캐스코드 트랜지스터들에 커플링된 제 2 입력 트랜지스터들을 더 포함하고, 상기 제 2 입력 트랜지스터들의 소스들은 무선 주파수 (RF) 접지에 커플링되는, 상기 제 2 이득 경로의 제 2 캐스코드 트랜지스터들을 바이어스하기 위한 수단; 및
    저잡음 이득 모드에서, 고전압을 이용하여 상기 제 2 캐스코드 트랜지스터들을 바이어스하고, 상기 제 2 이득 경로를 이용하여 상기 입력 신호를 증폭하기 위한 수단을 포함하는, 복수의 이득 모드들을 지원하는 신호를 증폭하기 위한 장치.
KR1020117025005A 2009-03-23 2010-03-23 다중 이득 모드를 지원하는 증폭기 KR101307710B1 (ko)

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US16251109P 2009-03-23 2009-03-23
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