KR101278109B1

KR101278109B1 - Digital phase locked loop having low long-term jitter

Info

Publication number: KR101278109B1
Application number: KR1020120041062A
Authority: KR
Inventors: 정덕균; 김우석
Original assignee: 서울대학교산학협력단
Priority date: 2012-04-19
Filing date: 2012-04-19
Publication date: 2013-06-24

Abstract

PURPOSE: A digital phase locked loop which has a low long term jitter is provided to reduce power consumption and the size. CONSTITUTION: A first phase locked loop(1) includes a first digital control oscillator(200) in which a frequency of an output signal is controlled according to a first digital control code(M). The first digital control oscillator includes a second phase locked loop(200'). The second phase locked loop receives the first digital control code, controls a dividing ratio about a signal on a feedback path according to the first digital control code, and exists inside of the first phase locked loop. A dividing block(600) divides the output signal of the second phase locked loop and automatically selects a dividing ratio by using a control signal which controls the oscillator of the second phase locked loop. [Reference numerals] (280) DOC block; (600) Dividing block

Description

Digital Phase Locked Loop Having Low Long-Term Jitter

본 발명은 낮은 롱텀 지터(jitter)를 갖는 올 디지털 위상 고정 루프(ADPLL : All Digital Phase Locked Loop, 이하 'ADPLL'이라고 약칭하기도 한다)에 관한 것이다. 특히, 본 발명은 내부에 또 다른 올 디지털 위상 고정 루프(ADPLL)를 포함하는 올 디지털 위상 고정 루프(ADPLL)에 관한 것이고, 코아스(coarse) 타임 디지털 컨버터(TDC : Time to Digital Converter, 이하 'TDC'라고 약칭하기도 한다) 및 파인(Fine) 타임 디지털 컨버터(TDC)를 가진 타임 디지털 컨버터(TDC)에 관한 것이며, 디지털 컨트롤 오실레이터(DCO: Digital Controlled Oscillator, 이하 'DCO'라고 약칭되기도 한다)에 이용되는 파인 튜닝 셀(fine tunning Cell)에 관한 것이다.
The present invention relates to an All Digital Phase Locked Loop (ADPLL), which has low long term jitter. In particular, the present invention relates to an all-digital phase locked loop (ADPLL) having another all-digital phase locked loop (ADPLL) therein, and to a coarse time digital converter (TDC). TDC ') and a Fine Time Digital Converter (TDC), which are referred to as a Digital Controlled Oscillator (DCO). It relates to a fine tunning cell used.

지터(jitter)는 PLL(Phase Locked Loop)의 성능을 결정하는 가장 중요한 성능지표이다. PLL의 지터는 정의에 따라서 크게 숏텀 지터(short-term jitter)와 롱텀 지터(long-term jitter)로 나뉜다. 롱텀 지터란 숏텀 지터가 오랜 시간에 걸쳐 누적된 것인데 PLL의 입력 주파수가 낮을수록 달성하기 힘들다.Jitter is the most important performance indicator that determines the performance of a phase locked loop (PLL). The jitter of the PLL is largely divided into short-term jitter and long-term jitter by definition. Long-term jitter is the accumulation of short-term jitter over time, and the lower the input frequency of the PLL, the more difficult to achieve.

낮은 입력 주파수를 갖는 PLL의 경우 2가지 측면에서 롱텀 지터가 증가하게 된다. 첫째, 입력 주파수가 낮다는 의미는 시간 축 상에서 기준이 되는 라이징 에지(rising edge)가 넓은 시간간격을 두고 공급된다는 것을 말한다. PLL은 기준이 되는 라이징 에지에서의 위상 에러(phase error)를 보상하는 구조이기 때문에, 라이징 에지가 없는 동안에는 주변 노이즈 및 전압 제어 오실레이터(VCO: Voltage Controlled Oscillator, 이하 약어로서 'VCO'라고 하기도 한다)의 자체 노이즈가 누적되어 롱텀 지터의 형태로 보이게 된다. 입력 주파수가 낮다는 의미는 더 긴 시간 동안 지터가 누적된다는 의미이기 때문에 롱텀 지터가 증가하게 된다. 둘째, 낮은 입력 주파수로 인해서 PLL의 대역폭(bandwidth)을 증가시킬 수 없다. PLL의 안정도(stability)를 보장하기 위해서는 입력 주파수의 대략 1/10 이하로 대역폭을 작게 유지해야 한다. 이 기준을 초과하여 대역폭을 넓게 설정하게 되면 PLL의 피드백 시스템이 불안정하게 되어 록(lock)이 되지 않게 된다. 그리고 대역폭이 낮다는 의미는 기준 클럭과 VCO에서 생성한 클럭 사이에 발생한 에러(error)를 신속하게 보상하지 못하다는 의미이다. 즉 동일하게 발생한 에러에 대해서 대역폭이 낮을수록 보상하기 위해서 더 긴 시간이 필요한 것이다. 완전히 보상되기 전까지는 지터가 누적되기 때문에 대역폭이 낮을수록 롱텀 지터는 증가하게 된다.For PLLs with low input frequencies, long term jitter increases in two ways. First, the low input frequency means that the rising edge, which is a reference on the time axis, is supplied over a wide time interval. Since the PLL compensates for phase error at the rising edge as a reference, it may be referred to as a VCO (Voltage Controlled Oscillator, hereinafter abbreviated as 'VCO') when there is no rising edge. 'S own noise will accumulate and look like long-term jitter. The low input frequency means that the jitter accumulates for longer periods of time, resulting in increased long term jitter. Second, due to the low input frequency, the bandwidth of the PLL cannot be increased. To ensure the stability of the PLL, keep the bandwidth small at approximately 1/10 or less of the input frequency. Setting the bandwidth beyond this criterion will cause the PLL's feedback system to become unstable and not to lock. And low bandwidth means that you can't quickly compensate for errors between the reference clock and the VCO-generated clock. In other words, the lower the bandwidth for the same error, the longer time is required to compensate. Since the jitter accumulates until it is fully compensated, the lower the bandwidth, the higher the long term jitter.

위와 같은 이유로 롱텀 지터는 낮은 입력 주파수를 갖는 PLL에서는 증가할 수밖에 없다. 이 문제를 해결하기 위해서 종래 사용된 방법을 소개하며, (i) 전통적인 차지 펌프 PLL에 많은 파워를 공급하는 방법, (ii) DLL(Delay Locked Loop)의 Multi-phase를 이용한 클럭 합성기(clock synthesizer) 구조를 이용하는 방법, (iii) Multiplying DLL (MDLL) 구조를 이용하는 방법, (iv) Hybrid PLL 구조를 이용하는 방법 등이 있을 수 있다.For the same reason, long-term jitter can only increase in PLLs with lower input frequencies. To solve this problem, we introduce a conventional method, (i) how to supply a lot of power to a traditional charge pump PLL, (ii) a clock synthesizer using the multi-phase of the delay lock loop (DLL) A method using the structure, (iii) a method using a multiplying DLL (MDLL) structure, (iv) a method using a hybrid PLL structure, and the like.

첫째, 전통적인 차지 펌프 PLL에 많은 파워를 공급하는 방법은, 전통적인 차지 펌프 PLL 구조에서 VCO의 위상 노이즈(또는 지터)를 개선하는 방법이다. 앞에서 설명했듯이 낮은 입력 주파수에서는 기준 라이징 에지가 넓은 시간 간격을 갖고 공급되기 때문에 VCO가 제어되지 않은 상태로 있는 프리 런닝(free running) 구간이 길어지기 때문에 롱텀 지터가 증가하게 된다. 만약 VCO의 위상 노이즈 성능을 좋게 할 수 있다면 프리 런닝(free running) 구간에서도 지터가 증가하지 않게 때문에 롱텀 지터를 최소화할 수 있다. 하지만 이 방법의 문제점은 지터 개선을 위해서는 파워 및 사이즈를 증가시켜야 한다는 것이다. 또한 넓은 튜닝 레인지(tuning range)를 갖도록 하기 위해서 링 오실레이터 타입(ring oscillator type)을 주로 사용할 수밖에 없는데 이 경우 구조 자체의 한계로 위상 노이즈를 개선하는데 제약이 있다. 통상적으로 비디오 인터페이스(video interface)를 처리하기 위한 ,픽셀 클럭 발생기(pixel clock generator)용도로 사용하고자 한다면 설계요구 사양을 만족하기 위하여 수십 mW의 파워를 소비해야 한다. 또한 동작 전압을 1.8~3.3V 이상으로 설계해야 하기 때문에 PLL 내부의 디지털 회로와 동작 전압이 달라 인터페이스하기 위한 레벨 시프터 등이 필요하여 파워 증가는 더욱 커지게 된다.First, the method of supplying a lot of power to a traditional charge pump PLL is a method of improving the phase noise (or jitter) of the VCO in the traditional charge pump PLL structure. As mentioned earlier, at low input frequencies, the reference rising edges are fed at wide time intervals, resulting in increased long-term jitter due to longer free running intervals with the VCO uncontrolled. If the VCO's phase noise performance can be improved, the long term jitter can be minimized because the jitter does not increase even during the free running period. The problem with this method, however, is that power and size must be increased to improve jitter. In addition, in order to have a wide tuning range, a ring oscillator type is mainly used. In this case, there is a limitation in improving phase noise due to the limitation of the structure itself. Typically, if you want to use it as a pixel clock generator to handle the video interface, you need to consume several tens of mW to meet the design requirements. In addition, because the operating voltage must be designed to be 1.8V to 3.3V or higher, the digital circuit inside the PLL differs from the operating voltage, requiring a level shifter to interface with the power supply.

두번째로, DLL의 Multi-phase를 이용한 클럭 합성기(clock synthesizer) 구조를 이용하는 방법에서, DLL은 PLL과 동작이 유사한데 차이점은 DLL은 내부에 클럭을 생성하는 오실레이터가 없고 단지 입력 클럭을 특정 시간만큼 딜레이시키는 딜레이 소자가 존재한다. 구조적으로 입력 클럭이 단순히 지연되는 것에 불과하기 때문에 입력 지터의 성능이 그대로 유지된다. 통상적으로 입력 신호는 매우 우수하다고 가정할 수 있기 때문에 DLL의 딜레이 단에서 발생하는 다중 위상(multi-phase)을 적절히 조합하여 더 높은 주파수를 생성한다면 이론적으로 입력 클럭과 동일한 성능을 갖는 출력 클럭을 생성할 수 있다. 하지만 딜레이 사이의 미스 매치(mismatch)가 존재하여 실제로 지터는 나빠지게 된다. 딜레이 소자 사이의 미스 매치가 심할수록 지터가 증가하기 때문에 일반적으로 보상회로 등을 필요로 하게 된다. 또한 체배수가 커지게 되면 필요한 다중 위상(multi-phase)의 개수 또한 증가하고 다양한 체배수를 갖는 클럭을 생성하기 어렵다는 단점으로 매우 높은 입력주파수를 갖고 낮은 체배수를 갖는 분야에만 제한적으로 사용되고 있다.Secondly, in the method of using a clock synthesizer structure using the DLL's multi-phase, the DLL has a similar behavior to that of a PLL, except that the DLL has no internal oscillator to generate a clock and only sets the input clock by a specific time. There is a delay element for delaying. Architecturally, the input clock is simply a delay, so input jitter performance is preserved. Normally, we can assume that the input signal is very good, so if we properly combine the multi-phases occurring in the delay stages of the DLL to produce a higher frequency, we can theoretically produce an output clock with the same performance as the input clock. can do. However, there is a mismatch between the delays, which actually makes jitter worse. As the mismatch between delay elements increases, jitter increases, and a compensation circuit is generally required. In addition, as the multiplier increases, the number of multi-phases required increases and it is difficult to generate a clock having various multipliers. Therefore, the multiplier is limited to a field having a very high input frequency and a low multiplier.

세번째로, Multiplying DLL(MDLL) 구조를 이용하는 방법을 들 수 있으며, 이 방법에서는, 엄밀하게 말하면 두번째에서 소개한 종래의 DLL구조와는 다르다. 종래의 DLL 구조란 단순히 입력 클럭을 딜레이시켜 다중 위상 등을 생성하거나 클럭 사이의 스큐(skew)를 제거하는 용도로 사용한 것을 말한다. MDLL 구조는 입력 클럭을 더 높은 주파수를 갖도록 체배하는 것을 말한다. 롱텀 지터를 제거하기 위하여 입력 신호를 이용하여 VCO를 주기적으로 리셋시켜 누적된 롱텀 지터가 1 cycle 이상 누적되지 않도록 하는 구조이다. 하지만 이 구조의 경우 DLL 및 PLL 모드가 번갈아 가면서 동작하기 때문에 DLL 모드로 동작하는 경우에는 지터 누적이 없지만 PLL 모드 동안에는 기존의 PLL과 마찬가지로 지터 누적이 발생하기 때문에 효과 면에서 만족스럽지 않다. 만족할 만한 성능을 달성하기 위하여는 딜레이 셀이 closed loop 형태로 동작하는 모드 동안의 위상 노이즈가 중요한데 이를 위하여는 VCO의 위상 노이즈를 개선시키는 방법과 마찬가지로 높은 동작 전압과 많은 전류가 공급되어야 한다.Third, there is a method using a multiplying DLL (MDLL) structure, which is strictly different from the conventional DLL structure introduced in the second. The conventional DLL structure simply means to delay an input clock to generate a multi-phase or the like or to eliminate skew between clocks. The MDLL structure refers to multiplying the input clock to have a higher frequency. In order to eliminate long term jitter, the VCO is periodically reset using an input signal so that the accumulated long term jitter does not accumulate for more than 1 cycle. However, in this structure, since the DLL and PLL modes operate alternately, there is no jitter accumulation when operating in the DLL mode, but it is not satisfactory in terms of jitter accumulation during the PLL mode as in the conventional PLL. In order to achieve satisfactory performance, phase noise during the mode in which the delay cell operates in a closed loop is important. To achieve this, high operating voltages and a lot of current must be supplied as in the method of improving the phase noise of the VCO.

네번째로, Hybrid PLL 구조를 이용하는 방법이 있다. 앞에서 설명한 첫번째 내지 세번째 방법은 큰 범주에서 기존의 아날로그 차지 펌프 PLL 기술에 속한다. 즉 위상을 비교하는 PFD(Phase Frequency Detector)와 위상 차이를 전압으로 바꿔주기 위한 차지 펌프 및 루프 필터 회로, 제어 전압에 의하여 제어되는 VCO (Voltage Controlled Oscillator) 또는 VCDL (Voltage Controlled Delay Line)로 구성된다. 이와 같은 회로는 트랜지스터 공정이 스케일 다운(scale down)되면서 구현이 점점 힘들어 진다. 낮은 전원 전압으로 인한 동작 영역의 제한과 누설(leakage)의 증가로 인해 루프 필터(loop filter)의 구현이 어려워지는 것이 이유이다. 이러한 근원적인 문제점을 해결하기 위하여 디지털 PLL 구조가 대안으로 제시되고 있다. 하지만 디지털 PLL은 롱텀 지터를 개선하기 위해서 제시된 아이디어가 아님으로 낮은 입력 주파수 클럭를 갖는 경우 아날로그 PLL 이든 디지털 PLL 이든 롱텀 지터가 증가하는 문제는 해결할 수가 없다. 디지털 PLL도 아날로그 PLL과 마찬가지로 낮은 주파수를 갖는 입력신호가 공급되는 경우 롱텀 지터를 개선하기 위해서는 DCO(Digital Controlled Oscillator)의 위상 노이즈 성능이 우수해야 한다. 즉 더 많은 파워가 필요하다. 이러한 문제점을 해결하기 위하여 아날로그와 디지털 PLL 을 적절히 조합한 Hybrid PLL 개념이 제안되었다. DCO의 성능을 개선하기 위하여 제안된 아이디어에서는 아날로그 PLL을 이용하여 DCO을 구현하였다. 즉 아날로그 PLL의 입력 주파수(fin)와 출력 주파수(fout) 사이에는 fout = fin * (divider setting 값)의 관계가 P/V/T에 관계없이 항상 성립하기 때문에 만약 divider setting 값(분주기 설정값)을 적절히 제어할 수 있다면 매우 우수한 성능의 DCO를 구현할 수 있다. Divider setting 값을 DCO의 입력 code라 생각하면 아날로그 PLL을 DCO로 간주할 수 있다. 단 이때 아날로그 PLL에는 롱텀 지터를 개선하기 위하여 높은 주파수를 갖는 크리스탈 클럭을 공급한다. 아날로그 PLL의 입력이 수십 MHz 수준으로 충분히 높기 때문에 대역폭 또한 수MHz 수준으로 높게 설정할 수 있다. 이 경우 아날로그 PLL 내부 VCO의 성능이 비교적 좋지 않더라고 PLL의 노이즈 쉐이핑(noise shaping) 기능에 의하여 매우 좋은 롱텀 지터 성능을 갖는 출력 클럭을 생성할 수 있다. 또한 fin/fout 관계는 P/V/T에 무관하게 divider setting 값에만 의존하기 때문에 선형성이 매우 우수한 DCO을 구현할 수 있다.Fourth, there is a method using a hybrid PLL structure. The first to third methods described above fall into the conventional analog charge pump PLL technology in a large category. It consists of a Phase Frequency Detector (PFD) that compares phases, a charge pump and loop filter circuit for converting phase differences into voltages, a Voltage Controlled Oscillator (VCO) or a Voltage Controlled Delay Line (VCDL) controlled by a control voltage. . Such circuits become increasingly difficult to implement as the transistor process scales down. The reason is that it is difficult to implement a loop filter due to the limited operating area and the increased leakage due to the low supply voltage. In order to solve this fundamental problem, a digital PLL structure has been proposed as an alternative. However, digital PLLs are not an idea proposed to improve long-term jitter, which does not solve the problem of increasing long-term jitter, whether analog or digital PLLs, with a low input frequency clock. Digital PLLs, like analog PLLs, require good DCO (Digital Controlled Oscillator) phase noise performance when low-frequency input signals are supplied to improve long-term jitter. That means more power. In order to solve this problem, the concept of Hybrid PLL that combines analog and digital PLL is proposed. In order to improve the performance of DCO, the proposed idea implements DCO using analog PLL. That is, since the relationship between fout = fin * (divider setting value) is always established regardless of P / V / T, the divider setting value (divider setting value) between the input frequency (fin) and the output frequency (fout) of the analog PLL. ), If properly controlled, can achieve a very good performance DCO. If you think of the Divider setting as the DCO's input code, you can regard the analog PLL as a DCO. However, the analog PLL is supplied with a crystal clock with a high frequency to improve long term jitter. Since the input of the analog PLL is high enough, on the order of tens of MHz, the bandwidth can also be set high on the order of several MHz. In this case, although the analog PLL's internal VCO's performance is relatively poor, the noise shaping feature of the PLL can produce an output clock with very good long-term jitter. In addition, the fin / fout relationship depends only on the divider setting value regardless of P / V / T, resulting in a highly linear DCO.

제안된 구조는 2개의 입력주파수를 필요로 하게 되며, 통상적으로 시스템상에는 여러 개의 클럭이 공급되고 특히 수 KHz의 매우 낮은 입력 주파수를 사용하는 시스템이라 할지라도 로직 회로를 구동하기 위하여 이보다 훨씬 높은 수십 MHz 수준의 크리스탈 클럭이 공급되고 있으므로, 추가적인 하드웨어 부담은 없다고 볼 수 있다. 이와 같은 아이디어는 앞서 제안된 첫번째 내지 세번째와 비교할 때 가장 적은 파워만으로도 가장 우수한 지터 성능을 달성할 수 있다. 하지만 아날로그 PLL을 설계해야 하기 때문에 저 전압 CMOS 공정에서는 적용이 어렵게 된다. 또한 아날로그 PLL 및 디지털 PLL 설계가 대부분 풀 커스텀(full custom) 설계 방식에 의존하고 있어 개발기간은 기존 차지 펌프 PLL 대비 동일하다고 볼 수 있다.The proposed architecture requires two input frequencies, and typically a system with multiple clocks, especially for systems with very low input frequencies of several KHz, even higher than tens of MHz to drive logic circuits. With a level of crystal clock available, there is no additional hardware burden. The idea is to achieve the best jitter performance with the lowest power as compared to the first to third proposals. However, the design of analog PLLs makes them difficult to apply in low-voltage CMOS processes. In addition, analog PLL and digital PLL designs mostly rely on full custom design, so the development period is the same as that of conventional charge pump PLL.

위에서 소개한 방법들은 공통적으로 풀 커스텀(full custom) 설계가 반드시 필요한 문제가 있다. 또한 기존의 아날로그 차지 펌프 PLL기술을 사용해야 하기 때문에 공정 스케일 다운(process scale down)시 적용이 어려워진다. 기존의 아날로그 차지 펌프 PLL 및 디지털 PLL 구조의 경우, 많은 부분이 풀 커스텀 설계 방식으로 진행되어 설계자의 개인능력에 지나치게 의존하고, 또한 공정이나 요구사양 변경으로 인하여 설계수정을 해야 할 경우 많은 설계시간이 소요되는 문제점이 있었다.The methods introduced above have a common problem that requires a full custom design. In addition, the existing analog charge pump PLL technology must be used, making it difficult to apply during process scale down. In the case of the existing analog charge pump PLL and digital PLL structures, many of them are fully custom-designed methods, which are excessively dependent on the designer's individual ability, and a lot of design time is required when design modification is required due to a change in process or requirements. There was a problem.

상기한 종래 기술의 문제점 및 과제에 대한 인식은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이 아니므로 이러한 인식을 기반으로 선행기술들과 대비한 본 발명의 진보성을 판단하여서는 아니됨을 밝혀둔다.The recognition of the problems and problems of the prior art is not obvious to a person having ordinary skill in the art, so that the inventive step of the present invention should not be judged based on the recognition based on such recognition I will reveal.

본 발명의 목적은, 지터 개선을 위해서 파워 및 사이즈를 증가시키지 않아도 되는 PLL을 제공하기 위한 것이다.It is an object of the present invention to provide a PLL that does not have to increase power and size for jitter improvement.

본 발명의 다른 목적은, 지터 개선을 위해서 높은 동작 전압과 많은 전류가 없어도 되는 PLL을 제공하기 위한 것이다.Another object of the present invention is to provide a PLL which does not need to have a high operating voltage and a large current for jitter improvement.

본 발명의 다른 목적은, 아날로그 회로를 포함하지 않으면서도 지터 성능이 우수한 PLL를 제공하기 위한 것이다.Another object of the present invention is to provide a PLL having excellent jitter performance without including an analog circuit.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are not restrictive of the invention, unless further departing from the spirit and scope of the invention as defined by the appended claims. It will be possible.

본 발명의 일 양상에 따른 디지털 위상 고정 루프는, 출력 신호의 주파수가 디지털 제어 코드(M)(이하 '제 1 디지털 제어 코드'라 한다)에 따라 제어되는 디지털 컨트롤 오실레이터(이하, '제 1 디지털 컨트롤 오실레이터'라 한다)(200)를 포함하는 위상 고정 루프(1)(이하 '제 1 위상 고정 루프'라 한다)로서,In a digital phase locked loop according to an aspect of the present invention, a digital control oscillator (hereinafter, referred to as 'first digital') in which a frequency of an output signal is controlled according to a digital control code (M) (hereinafter referred to as 'first digital control code'). As a phase locked loop 1 (hereinafter referred to as a 'first phase locked loop') comprising a control oscillator 200,

상기 제 1 디지털 컨트롤 오실레이터(200)는, 상기 제 1 디지털 제어 코드(M)를 입력받아 상기 제 1 디지털 제어 코드(M)에 따라 피드백 경로 상의 신호에 대한 분주비가 제어되며, 상기 제 1 위상 고정 루프(1)의 내부에 있는 또 다른 위상 고정 루프(이하 '제 2 위상 고정 루프'라 한다)(200'); 상기 제 2 위상 고정 루프(200')의 출력 신호를 분주하되 적어도 상기 제 2 위상 고정 루프(200')의 오실레이터를 제어하는 제어 신호를 이용하여 분주비가 자동 선택되는 상기 제 2 분주 블럭(600);을 포함하여 구성되는 것을 특징으로 한다.The first digital control oscillator 200 receives the first digital control code M, and the division ratio of the signal on the feedback path is controlled according to the first digital control code M, and the first phase fixed. Another phase locked loop (hereinafter referred to as a 'second phase locked loop') 200 'inside the loop 1; The second division block 600 which divides an output signal of the second phase locked loop 200 'and automatically selects a division ratio by using a control signal that controls at least an oscillator of the second phase locked loop 200'. It characterized by comprising;

상기 제 1 디지털 컨트롤 오실레이터(200)는 상기 제 1 위상 고정 루프(1)의 내부에 있는 또 다른 위상 고정 루프(이하 '제 2 위상 고정 루프'라 한다)(200')을 이용하여 구현되되,The first digital control oscillator 200 is implemented using another phase locked loop (hereinafter referred to as a 'second phase locked loop') 200 ′ inside the first phase locked loop 1,

상기 제 2 위상 고정 루프(200')에 포함되어야 하는 오실레이터는, 디지털 제어 코드(이하 '제 2 디지털 제어 코드'라 한다)에 따라 주파수가 제어되는 디지털 컨트롤 오실레이터(이하 '제 2 디지털 컨트롤 오실레이터'라 한다)(240)를 포함하는 디지털 컨트롤 오실레이터 블럭(280)으로써 구현되는 것을 특징으로 한다.The oscillator to be included in the second phase locked loop 200 ′ is a digital control oscillator (hereinafter referred to as a “second digital control oscillator”) whose frequency is controlled according to a digital control code (hereinafter referred to as a “second digital control code”). And a digital control oscillator block 280 that includes a 240.

본 발명의 일 양상에 따른 타임 디지털 컨버터는, 디지털 위상 고정 루프에 이용되어 입력 레퍼런스 신호와 피드백 신호 사이의 위상차를 디지털 코드로 변환하는 타임 디지털 컨버터에 있어서,A time digital converter according to an aspect of the present invention is a time digital converter used in a digital phase locked loop to convert a phase difference between an input reference signal and a feedback signal into a digital code,

상기 위상차를 감지하되 파인 레졸루션과 내로우 디텍션 레인지를 갖는 파인 타임 디지털 컨버터(140); 상기 위상차를 감지하되 와이드 디텍션 레인지와 코아스 레졸루션을 갖는 코아스 타임 디지털 컨버터(130);를 포함하여 구성되되, 상기 파인 타임 디지털 컨버터(140)의 오버플로우를 감지하는 오버플로우 디텍터(150)를 더 구비하고, 상기 오버플로우 디텍터(150)에서 오버플로우를 감지하지 못한 경우 상기 코아스 타임 디지털 컨버터(130)의 동작을 중지시켜 전력을 절약하는 것을 특징으로 한다.A fine time digital converter (140) for detecting the phase difference and having a fine resolution and a narrow detection range; The overflow detector 150 for detecting the phase difference, but having a wide detection range and a core resolution, a core time digital converter 130. The overflow detector 150 for detecting an overflow of the fine time digital converter 140 is provided. Further, when the overflow detector 150 does not detect the overflow, it is characterized in that to save power by stopping the operation of the core time digital converter 130.

본 발명의 일 양상에 따른 파인 튜닝 셀은, 입력되는 디지털 제어 코드에 따라서 출력 신호의 주파수가 가변되는 디지털 컨트롤 오실레이터에 이용되며, 상기 주파수를 파인 튜닝하기 위한 파인 튜닝 셀에 있어서,A fine tuning cell according to an aspect of the present invention is used in a digital control oscillator whose frequency of an output signal varies according to an input digital control code, the fine tuning cell for fine tuning the frequency,

상기 파인 튜닝 셀은, 제 1 전원단 및 제 2 전원단으로부터 전원을 공급받고 입력단의 신호를 인버팅하여 출력단에 출력하되, 인에이블 신호에 따라 상기 인버팅한 출력을 상기 출력단으로 제공하거나 상기 출력단이 트라이 스테이트 상태가 되게 하는 트라이 스테이트 인버터(242)로써 구현되며,The fine tuning cell is supplied with power from the first power supply terminal and the second power supply terminal, and inverts a signal of an input terminal to output the output terminal, and provides the inverted output to the output terminal according to an enable signal or the output terminal. Implemented as a tri-state inverter 242 to bring it into a tri-state state,

상기 제 1 전원단과 상기 출력단 사이의 전류 경로 상에 삽입되고 적어도 하나 이상의 다이오드 커넥션된 PMOS(242_P3); 상기 제 2 전원단과 상기 출력단 사이의 전류 경로 상에 삽입되고 적어도 하나 이상의 다이오드 커넥션된 NMOS(242_N3);를 포함하여 구성됨으로써, 상기 인에이블 신호의 온오프에 따른 전류 변화량을 저감하는 것을 특징으로 한다.
At least one diode connected PMOS 242_P3 inserted in a current path between the first power stage and the output stage; At least one diode-connected NMOS 242_N3 inserted in the current path between the second power supply terminal and the output terminal, thereby reducing the amount of current change due to on / off of the enable signal. .

본 발명의 일 양상에 따르면, 지터 성능을 개선하면서도 파워 및 사이즈를 증가시키지 않아도 되며, 저전압 환경에도 적용할 수 있는 PLL을 제공할 수 있으며, 파워 소모가 작고 사이즈가 작은 PLL을 제공할 수 있는 효과가 있다.According to an aspect of the present invention, it is possible to provide a PLL that can be applied to a low voltage environment without improving power and size while improving jitter performance, and to provide a PLL having low power consumption and a small size. There is.

본 발명의 일 양상에 따르면, 롱텀 지터가 낮은 PLL을 구현하기 위하여 종래 아날로그 PLL을 내부에 포함함으로써 생길 수 있는 문제를 제거할 수 있는 효과가 있다.According to an aspect of the present invention, there is an effect that can eliminate the problems caused by including a conventional analog PLL therein to implement a low-LL jitter PLL.

본 발명의 일 양상에 따르면, 입력 주파수가 낮음에도 불구하고 롱텀 지터 성능이 우수한 PLL을 제공할 수 있는 효과가 있다.According to an aspect of the present invention, although the input frequency is low, there is an effect of providing a PLL having excellent long term jitter performance.

본 발명의 일 양상에 따르면, PLL을 올 디지털로 구성할 수 있게 됨으로써 PLL의 설계가 보다 용이해지며 오토 플레이스 및 라우팅(Auto place and routing) 방법을 보다 쉽게 적용할 수 있거나 보다 높은 비중으로 적용할 수 있는 효과가 있다.According to one aspect of the present invention, the PLL can be configured all-digitally, which makes the design of the PLL easier and the auto place and routing method can be more easily applied or applied at a higher weight. It can be effective.

본 발명의 일 양상에 따르면, PLL의 커스텀 설계 요소를 배제하거나 최소한으로 할 수 있게 됨으로써 공정의 변경, 모델 체인지 또는 사양 변경이 있어도 PLL의 설계가 매우 용이해지는 효과가 있다.According to an aspect of the present invention, it is possible to exclude or minimize the custom design elements of the PLL, so that the design of the PLL becomes very easy even when there are process changes, model changes, or specification changes.

본 발명의 일 양상에 따르면, DCO에 있어서 매우 간단한 방법으로 전류 변화량이 극히 작은 파인 튜닝 셀을 제공할 수 있으며, 이에 따라 레졸루션이 좋은 DCO를 제공할 수 있는 효과가 있다.According to an aspect of the present invention, it is possible to provide a fine tuning cell with a very small current variation in a DCO in a very simple manner, thereby providing a DCO having a good resolution.

종래 DCO의 파인 튜닝 셀에서 트랜지스터의 게이트 폭을 작게 하고 게이트 길이를 크게 하는 경우 커패시턴스 및 파워 소모가 증가하는 문제점이 있으나, 본 발명의 일 양상에 따르면, 커패시턴스 및 파워 소모의 증가 없이도 세밀한 주파수 조절이 가능한 파인 튜닝 셀 및 DCO를 제공할 수 있는 효과가 있다.In a fine tuning cell of a conventional DCO, when the gate width of the transistor is reduced and the gate length is increased, capacitance and power consumption are increased. However, according to an aspect of the present invention, fine frequency control is possible without increasing capacitance and power consumption. The effect is to provide possible fine tuning cells and DCOs.

본 발명의 일 양상에 따르면, TDC에서 오버플로우 디텍터를 사용하여 코아스 TDC의 동작을 정지시킴으로써 TDC의 파워 소모를 저감할 수 있는 효과가 있다.According to an aspect of the present invention, by using the overflow detector in the TDC to stop the operation of the cores TDC has the effect of reducing the power consumption of the TDC.

본 발명의 일 양상에 따르면, TDC에서 입력 클럭에 대하여 분주기를 사용하고 출력의 게인을 조절하는 게인 보상기를 사용함으로써, TDC의 디텍션 레인지, 레졸루션 및 게인을 적절히 조절할 수 있게 되는 효과가 있다.According to an aspect of the present invention, by using a divider for the input clock in the TDC and using a gain compensator for adjusting the gain of the output, there is an effect that the detection range, resolution and gain of the TDC can be properly adjusted.

본 발명의 일 양상에 따르면, 분주 블럭(600)을 사용함으로써 P/V/T에 관계 없이 원하는 출력 주파수(FOUT)를 용이하게 획득할 수 있는 효과가 있다.According to an aspect of the present invention, by using the dividing block 600 there is an effect that can easily obtain the desired output frequency (FOUT) regardless of the P / V / T.

본 발명의 일 양상에 따르면, 좁은 튜닝 레인지를 갖는 DCO2만으로도 넓은 주파수 범위의 출력 주파수(FOUT)를 생성할 수 있는 효과가 있다. 즉, DCO2의 출력 주파수에 있어서 MIN/MAX가 좁아도 넓은 출력 주파수(FOUT)의 범위를 갖는 ADPLL를 제공할 수 있는 효과가 있다.According to an aspect of the present invention, the DCO2 having a narrow tuning range alone may generate an output frequency FOUT having a wide frequency range. In other words, even if MIN / MAX is narrow in the output frequency of DCO2, an ADPLL having a wide output frequency (FOUT) range can be provided.

본 발명의 일 양상에 따르면, 파인 코드의 오버플로우를 감지하여 코아스 코드를 증감함으로써 내부에 PLL을 포함하는 ADPLL에 있어서도 록 타임의 증가를 억제할 수 있는 효과가 있다.According to an aspect of the present invention, by increasing or decreasing the core code by detecting an overflow of a fine code, an increase in lock time can be suppressed even in an ADPLL including a PLL therein.

본 발명의 일 양상에 따르면, S의 초기값을 자동으로 설정함으로써 S값의 스윕을 최소화할 수 있는 효과가 있다.According to an aspect of the present invention, by automatically setting the initial value of S has the effect of minimizing the sweep of the S value.

본 발명의 일 양상에 따르면, S의 초기값을 자동 설정함에 있어서 자동 측정 회로를 사용함으로써, ADPLL의 P/V/T를 반영한 S의 초기값 설정이 가능하게 되는 효과가 있다.According to an aspect of the present invention, by using the automatic measurement circuit in automatically setting the initial value of S, there is an effect that it is possible to set the initial value of S reflecting the P / V / T of the ADPLL.

본 발명의 일 양상에 따르면, S의 초기값을 자동 설정함에 있어서 자동 측정 회로를 사용함으로써, 입력 주파수(FIN1, FIN2) 및 외부에서 설정되는 주파수 게인(N)을 자동 반영하여 S의 초기값 설정이 가능하게 되는 효과가 있다.
According to an aspect of the present invention, by using an automatic measurement circuit in automatically setting the initial value of S, by setting the initial value of S by automatically reflecting the input frequency (FIN1, FIN2) and the frequency gain (N) set externally This has the effect of being possible.

도 1은 본 발명의 일 실시예에 따른 올 디지털 위상 고정 루프(All Digital Phase Locked Loop: 이하 약칭으로서 'ADPLL'라고 하기도 한다)(1)의 구성을 도시한 블럭도이다.
2는 본 발명의 일 실시예에 따라 DCO 블럭(280) 및 분주 블럭(600)의 상세 구성을 포함하는 올 디지털 위상 고정 루프(1)를 도시한 도면이다.
도 3은 일반적으로 널리 사용되는 DCO 구조를 예시적으로 나타낸 도면이다.
도 4(A)는 일반적인 코아스 튜닝 셀(241)의 회로 구조를 도시한 도면이며, 도 4(B)는 본 발명의 일 실시예에 따른 파인 튜닝 셀(242)의 회로 구조를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 타임 디지털 컨버터(TDC)의 구조를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따라 타임 디지털 컨버터(TDC) 중의 코아스 타임 디지털 컨버터(TDC)의 상세 구성을 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 DCO의 제어방법을 개념적으로 도시한 순서도이다.
도 8은 본 발명의 일 실시예에 따른 코아스/파인 제어부(295) 및 분주비 제어로직(290)의 상세 구성을 도시한 블럭도이다.
도 9는 본 발명의 일 실시예에 따른 S값 측정부(500)의 상세 구성을 도시한 도면이다.
도 10은 본 발명의 실시예에 따라 제 3 분주기(DIV3, 270)을 이용하여 분주비(S)를 적절히 제어함으로써 DCO2가 적당한 레인지에서 동작되는 것을 설명하기 위한 그래프이다.FIG. 1 is a block diagram showing the configuration of an All Digital Phase Locked Loop (hereinafter, also referred to as 'ADPLL') 1 according to an embodiment of the present invention.
2 is a diagram illustrating an all-digital phase locked loop 1 including the detailed configurations of the DCO block 280 and the dividing block 600 according to an embodiment of the present invention.
3 is a diagram illustrating a DCO structure that is widely used generally.
4A is a diagram illustrating a circuit structure of a general core tuning cell 241, and FIG. 4B is a diagram illustrating a circuit structure of a fine tuning cell 242 according to an embodiment of the present invention. to be.
5 is a diagram illustrating a structure of a time digital converter (TDC) according to an embodiment of the present invention.
FIG. 6 is a diagram illustrating a detailed configuration of a core time digital converter (TDC) in a time digital converter (TDC) according to an embodiment of the present invention.
7 is a flowchart conceptually illustrating a method for controlling a DCO according to an embodiment of the present invention.
8 is a block diagram illustrating a detailed configuration of a cores / fine control unit 295 and a frequency division control logic 290 according to an embodiment of the present invention.
9 is a diagram illustrating a detailed configuration of the S value measuring unit 500 according to an embodiment of the present invention.
FIG. 10 is a graph for explaining that the DCO2 is operated at an appropriate range by appropriately controlling the division ratio S using the third dividers DIV3 and 270 according to an embodiment of the present invention.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 명칭 및 도면 부호를 사용한다.
BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will become more apparent by describing in detail exemplary embodiments thereof with reference to the attached drawings in which: FIG. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention in the drawings, parts not related to the description are omitted, and similar names and reference numerals are used for similar parts throughout the specification.

도 1은 본 발명의 일 실시예에 따른 올 디지털 위상 고정 루프(All Digital Phase Locked Loop: 이하 약칭으로서 'ADPLL'라고 하기도 한다)(1)의 구성을 도시한 블럭도이다. 도 2는 본 발명의 일 실시예에 따라 DCO 블럭(280) 및 분주 블럭(600)의 상세 구성을 포함하는 올 디지털 위상 고정 루프(ADPLL,1)을 도시한 도면이다.
FIG. 1 is a block diagram showing the configuration of an All Digital Phase Locked Loop (hereinafter, also referred to as 'ADPLL') 1 according to an embodiment of the present invention. FIG. 2 is a diagram illustrating an all digital phase locked loop (ADPLL) 1 including the detailed configuration of the DCO block 280 and the dividing block 600 according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 ADPLL(1)은 제 1 디지털 컨트롤 오실레이터(Digital Controlled Oscillator; 이하 '디지털 컨트롤 오실레이터'는 'DCO'로 약칭되고 '제 1 디지털 컨트롤 오실레이터'는 'DCO1'과 같이 약칭되며, 이하 다른 구성요소에 대해서도 이와 같은 약칭 방식을 사용한다)(200), 제 1 분주기(Divider)(DIV1, 400), 제 1 타임 디지털 컨버터(Time to Digital Converter)( TDC1, 100) 및 제 1 디지털 루프 필터(Digital Loop Filter)( DLF1, 300)을 포함하여 구성된다.ADPLL 1 according to an embodiment of the present invention is a first digital controlled oscillator (hereinafter referred to as 'digital control oscillator' is abbreviated as 'DCO' and 'first digital control oscillator' is abbreviated as 'DCO1'). The same abbreviation scheme is also used for other components) 200, a first divider DIV1, 400, a first time to digital converter TDC1, 100, and the like. A first digital loop filter (DLF1, 300) is included.

ADPLL(1)은, 입력 신호(fin1)(통상 레스펀스 클럭이다)와 피드백 신호(feed1) 사이의 위상 차이를 디지털 코드로 변화하는 TDC1(100), TDC1(100)의 출력을 DCO1(200)의 컨트롤 코드(M)로 변화시켜 주는 Proportional/Integral controller 형태의 DLF1(300), 그리고 DLF1(300)의 출력인 디지털 제어 코드(M)에 의하여 정해지는 클럭 주파수를 갖는 출력 신호(fout)를 생성하며, 즉, 출력 신호(fout)의 주파수(FOUT)가 디지털 제어 코드(M)에 따라 제어되는 DCO1(200)을 포함하여 구성된다. 그리고 선택적으로 주파수 체배 기능을 갖도록 하는 경우 피드백 경로에 DIV1(400)이 추가된다. DIV1(400)의 세팅 값인 분주비(N)는 ADPLL(1)에서 입력 신호의 주파수(FIN1)와 출력 신호의 주파수(FOUT) 사이의 주파수 게인(N=FOUT/FIN))이 된다.
The ADPLL 1 outputs the outputs of the TDC1 (100) and the TDC1 (100), which change the phase difference between the input signal (fin1) (usually the response clock) and the feedback signal (feed1) by a digital code, to the DCO1 (200). DLF1 (300) in the form of Proportional / Integral controller that changes to control code (M) of the output signal (fout) having a clock frequency determined by the digital control code (M) that is the output of the DLF1 (300) That is, the frequency signal FOUT of the output signal fout is configured to include the DCO1 200 controlled according to the digital control code M. In the case of selectively having a frequency multiplication function, the DIV1 400 is added to the feedback path. The division ratio N, which is a setting value of the DIV1 400, becomes a frequency gain (N = FOUT / FIN) between the frequency FIN1 of the input signal and the frequency FOUT of the output signal in the ADPLL 1.

TDC(100, 210)는 두 입력 신호(fin1, feed1) 사이의 위상 차를 디텍션하여 위상 차에 비례하는 디지털 코드를 생성한다. 종래 차지 펌프 PLL에서는 위상차 검출기(Phase Detector:'PD')의 출력이 두 입력 신호 사이의 위상 차에 비례하는 펄스 폭(pulse width)을 갖는 구형 파 펄스(pulse)인 것에 반하여 TDC(100, 210)의 출력은 디지털 코드로 표현되는 신호이다. 펄스 폭(pulse width)를 아날로그-디지털 변환(Analog to digital conversion)한 개념이다.The TDCs 100 and 210 detect a phase difference between two input signals fin1 and feed1 to generate a digital code proportional to the phase difference. In the conventional charge pump PLL, the output of a phase detector (PD) is a square wave pulse having a pulse width that is proportional to the phase difference between two input signals. ) Is the signal represented by the digital code. It is a concept of analog-to-digital conversion of pulse width.

TDC(100, 210)의 디지털 코드는 뒷 단의 DLF(300, 220)로 인가되는데 DLF(300, 220)는 일종의 R/C filter를 디지털 필터로 구현한 것이다. 즉 TDC의 출력은 DLF(300, 220)에 누적된다. DLF(300, 220)의 출력전압은 차지 펌프의 출력 전압을 아날로그-디지털 변환(Analog to digital conversion)한 것과 동일하다. 누적된 DLF의 출력전압은 DCO1(200) 및 DCO 블럭(280)의 제어입력으로 사용된다. DCO1(200) 및 DCO 블럭(280)의 출력 주파수는 디지털 입력에 의하여 결정된다.The digital codes of the TDCs 100 and 210 are applied to the DLFs 300 and 220 at the rear end. The DLFs 300 and 220 implement a kind of R / C filter as a digital filter. In other words, the output of the TDC is accumulated in the DLF (300, 220). The output voltages of the DLFs 300 and 220 are the same as those of the analog-to-digital conversion of the output voltage of the charge pump. The accumulated output voltage of the DLF is used as a control input of the DCO1 200 and the DCO block 280. The output frequencies of DCO1 200 and DCO block 280 are determined by digital inputs.

TDC(100, 210)의 두 입력 fin1 및 feed1 사이 또는 fin2 및 feed2 사이의 위상 차가 0일 때 TDC(100, 210)의 출력 또한 0을 갖는다. 이때 DLF(300, 220)로 공급되는 디지털 입력이 0이 되는 것이므로 DLF(300, 220)의 출력은 현재 상태를 유지하게 된다. 이는 DCO1(200) 및 DCO블럭(280)의 입력이 현재 상태를 유지하는 것이므로 DCO1(200) 및 DCO블럭(280)의 출력 주파수는 일정하게 유지된다. 이처럼 TDC(100, 210)의 두 입력 신호 사이의 위상 차이가 0이고 DLF(300, 220)의 출력이 현재 상태를 유지하는 상태를 페이즈 록(phase lock) 되었다고 하며 ADPLL은 네거티브 피드백(negative feedback) 동작에 의하여 이러한 상태를 유지하려는 방향으로 수렴하게 된다.
The output of the TDCs 100 and 210 also has zero when the phase difference between the two inputs fin1 and feed1 of the TDCs 100 and 210 or between fin2 and feed2 is zero. At this time, since the digital input supplied to the DLFs 300 and 220 becomes 0, the output of the DLFs 300 and 220 maintains the current state. This is because the inputs of the DCO1 200 and the DCO block 280 maintain their current state, so that the output frequencies of the DCO1 200 and the DCO block 280 remain constant. As such, the phase difference between the two input signals of the TDCs 100 and 210 is 0, and the output of the DLFs 300 and 220 maintains the current state, and the ADPLL is called negative feedback. The operation converges in the direction to maintain this state.

ADPLL(1)의 DCO1(200)은, 제 2 올 디지털 위상 고정 루프(Phase Locked Lool)('ADPLL2',200') 및 분주 블럭(600)을 포함하여 구성될 수 있다. ADPLL2(200')는, 디지털 제어 코드(M)를 입력받아 디지털 제어 코드(M)에 따라 피드백 경로 상의 신호에 대한 분주비(M)가 제어되며, ADPLL(1)의 내부에 있는 또 다른 위상 고정 루프이다. 분주 블럭(600)은, ADPLL2(200')의 출력 신호를 분주하되 적어도 ADPLL(200')의 오실레이터, 즉 DCO2(240)를 제어하는 제어 신호를 이용하여 분주비가 자동 선택된다.The DCO1 200 of the ADPLL 1 may include a second all digital phase locked loop ('ADPLL2', 200 ') and a frequency dividing block 600. The ADPLL2 200 ′ receives the digital control code M, and the frequency division ratio M for the signal on the feedback path is controlled according to the digital control code M, and another phase inside the ADPLL 1. It is a fixed loop. The dividing block 600 divides the output signal of the ADPLL2 200 ', and automatically selects the dividing ratio using at least an oscillator of the ADPLL 200', that is, a control signal for controlling the DCO2 240.

ADPLL(1)은 내부 블럭 중 DCO1(도200)에 해당하는 부분도 올 디지털(All digital) PLL(ADPLL2, 200')을 포함하게 된다. ADPLL2(200')에 있어서 DCO2(240)의 출력 신호의 주파수(FDCO), 제 2 입력 신호(통상 제 1 입력 신호(fin1)보다는 고속의 레퍼런스 클럭이 된다)의 주파수(FIN2), 및 분주비(M) 사이에는 FDCO = FIN2 x M 의 관계식을 만족하게 된다. DCO1(200)의 기능은 디지털 제어 코드를 받아서 비례하는 출력주파수를 생성하는 것이므로 수식으로 쓰면 DCO1(200)의 출력주파수 = 디지털 제어 코드(M) x Gain 으로 표현할 수도 있다. ADPLL2(200')의 입출력 주파수 관계는 위에서 설명한 것과 같이 FDCO = FIN2 x M 이 되는데 M을 ADPLL2(200')의 입력 코드라고 하면 FIN2는 ADPLL(200')의 게인(gain)이 된다. DCO1(200)의 레졸루션(resolution)을 확보하기 위해서 M값은 정수부 + 소수부 형태의 제어가 가능해야 한다. 즉 ADPLL(200')은 fraction-N 방식의 PLL로 구현된다. 본 발명의 일 양상에 따르면 올 디지털 PLL에 이용되는 내부 PLL에 대해서도 올 디지털 PLL(ADPLL2, 200')을 이용하여 구현한다.The ADPLL 1 also includes an all digital PLL (ADPLL2, 200 ') corresponding to DCO1 (FIG. 200) among the internal blocks. In the ADPLL2 200 ', the frequency FDCO of the output signal of the DCO2 240, the frequency FIN2 of the second input signal (which is usually a faster reference clock than the first input signal fin1), and the division ratio Between (M), the relation of FDCO = FIN2 x M is satisfied. Since the function of the DCO1 (200) is to generate a proportional output frequency by receiving a digital control code, it can be expressed as an output frequency = digital control code (M) x Gain of the DCO1 (200). As described above, the input / output frequency relationship of the ADPLL2 (200 ') is FDCO = FIN2 x M. If M is the input code of the ADPLL2 (200'), the FIN2 is the gain of the ADPLL (200 '). In order to secure the resolution of the DCO1 200, the M value should be able to be controlled in the form of an integer part + a fraction part. That is, the ADPLL 200 ′ is implemented as a fraction-N PLL. According to an aspect of the present invention, the internal PLL used in the all digital PLL is also implemented using the all digital PLL (ADPLL2, 200 ').

본 발명의 일 양상에 따르면, DCO1(200)의 구현을 적어도 TDC2(210), DLF2(220), DCO2(240) 및 DIV2을 포함하여 구성되는 완전한 형태의 ADPLL을 이용하여 구현한다.In accordance with one aspect of the present invention, an implementation of DCO1 200 is implemented using a complete form of ADPLL comprising at least TDC2 210, DLF2 220, DCO2 240 and DIV2.

또한, 본 발명의 일 양상에 따르면, TDC1(100), DLF1(300), DIV1(400) 등으로 구성되는 슬로우 루프(slow loop)의 필터 출력 코드(M)을 이용하여, DCO1(200)의 메인 분주기(main divider) 값을 조절함으로써 전체 패스트 루프(fast loop) 및 슬로우 루프(slow loop)를 동시에 페이즈 록킹(phase locking)한다.In addition, according to an aspect of the present invention, by using a slow loop filter output code (M) consisting of TDC1 (100), DLF1 (300), DIV1 (400), etc. of the DCO1 (200) Phase locking the entire fast loop and slow loop simultaneously by adjusting the main divider value.

또한, TDC1(100)은 제 1 입력 신호화 출력 신호의 1/N 분주된 값 사이의 위상 차이가 0 이 아닌 경우 위상 차이에 비례하는 음 또는 양 의 값을 갖는 디지털 코드를 생성하고 DLF1(300)은 이 디지털 코드를 누적시켜 M 값을 생성하는 방식이며, TDC1(100)의 두 입력 신호 사이에 스큐(skew) 차이가 0이 되는 순간 TDC1(100)의 출력 코드는 0이 되고 DLF1(300)은 현재 상태를 유지하여 M 값을 특정 값으로 고정한다.In addition, the TDC1 100 generates a digital code having a negative or positive value proportional to the phase difference if the phase difference between the 1 / N divided values of the first input signaling output signal is not zero and the DLF1 (300). ) Is a method of accumulating the digital codes to generate M values. The output code of the TDC1 (100) becomes 0 and the DLF1 (300) at the time when the skew difference between the two input signals of the TDC1 (100) becomes zero. ) Maintains its current state and fixes the M value to a specific value.

M 값이 고정되면 ADPLL2(200')의 루프(loop) 동작에 의하여 TDC2(210)의 두 입력 신호 사이의 스큐(skew) 차이가 0이 될 때까지 DLF2(220)에 적절한 디지털 코드를 누적시켜 DCO2(240)의 입력 코드를 조절한다.If the M value is fixed, the appropriate digital code is accumulated in the DLF2 220 until the skew difference between the two input signals of the TDC2 210 becomes zero due to the loop operation of the ADPLL2 200 '. Adjust the input code of DCO2 (240).

그리고, FIN1 << FIN2의 관계를 갖도록 하여 FIN1의 속도로 M을 느리게 제어하고, FIN2측면에서 볼 때 충분히 오랜 시간 동안 M이 고정된 상태임으로 인해, ADPLL2(200')의 루프는 fin1의 1 주기 안에 FDCO = FIN2 x M 의 주파수를 생성하고, 제 3 분주기(270)의 분주비(S)에 의해서 FOUT = FDCO / S = FIN2 x M / S의 주파수를 생성한다.In addition, the loop of ADPLL2 (200 ') has a cycle of fin1 because M is controlled slowly at the speed of FIN1 by having a relationship of FIN1 << FIN2, and M is fixed for a sufficiently long time from the FIN2 side. Generate a frequency of FDCO = FIN2 x M, and generate a frequency of FOUT = FDCO / S = FIN2 x M / S by the division ratio S of the third divider 270.

FIN1의 속도로 동작하는 슬로우 루프(slow loop)와 FIN2의 속도로 동작하는 패스트 루프(fast loop)는 FIN1 x N = FIN2 x M / S 의 관계식이 만족할 때까지 피드백(feed back) 동작에 의하여 정상 상태로 수렴하도록 DLF1(300) 및 DLF2(220)의 출력 코드를 조절하게 된다. 패스트 루프 및 슬로우 루프의 피드백 동작에 의하여 TDC1(100) 및 TDC2(210)의 두 입력 신호들 사이의 위상 차이가 0이 되면 FIN1 x N = FIN2 x M / S 이 만족하는 것이므로 원하는 ADPLL(1)의 출력 신호(fout)를 생성할 수 있다. N은 외부에서 설정되는 변수이며 M은 슬로우 루프(Slow loop) 의 피드백 동작에 의하여 자동으로 컨트롤된다.Slow loops operating at the speed of FIN1 and fast loops operating at the speed of FIN2 are normally operated by feedback until the relation of FIN1 x N = FIN2 x M / S is satisfied. The output codes of DLF1 300 and DLF2 220 are adjusted to converge to the state. If the phase difference between the two input signals of the TDC1 (100) and the TDC2 (210) becomes zero by the feedback operation of the fast loop and the slow loop, FIN1 x N = FIN2 x M / S is satisfied, so the desired ADPLL (1) Can generate an output signal fout. N is an externally set variable and M is automatically controlled by a slow loop feedback action.

한편, ADPLL2(200')는 내부에 포함되어야 하는 오실레이터로서, 디지털 컨트롤 오실레이터 블럭('DCO 블럭')(280)을 포함하며, DCO 블럭(280)은 제 2 디지털 컨트롤 오실레이터(Digital Controlled Oscillator, 'DCO2')(240), 델타 시스마 모듈레이터(Delta Sigma Modulator, 'DSM')(230) 및 코아스/파인 제어부(295)를 포함하여 구성된다.Meanwhile, the ADPLL2 200 ′ is an oscillator to be included therein, and includes a digital control oscillator block ('DCO block') 280, and the DCO block 280 includes a second digital controlled oscillator (“DCO”). DCO2 ') 240, a Delta Sigma Modulator (DSM') 230, and a core / fine control 295.

델타 시스마 모듈레이터(Delta Sigma Modulator, 'DSM')(230)는 DCO2(240)의 레졸루션(resolution)을 개선하기 위하여 파인 컨트롤(fine control)의 LSB 1bit code를 디더링(dithering)하는 기능을 한다. 즉 DCO2(240)의 1 LSB를 on/off 할 때 1MHz를 변경할 수 있다면 디더링(dithering)을 하지 않을 경우 DCO2(240)의 최소 레졸루션(resolution)은 1MHz가 된다. 이를 더 개선하기 위해서는 DCO2(240) 회로 자체를 개선해야 하나 일반적으로 낮출 수 있는 레졸루션(resolution)은 물리적 한계로 인하여 충분치 않기 때문에 LSB를 on/off 하는 숫자를 조절하면 0 MHz~ 1MHz 사이의 임의의 주파수 레졸루션(resolution)을 갖는 DCO를 구현할 수 있다. 한편 DLF1(300)의 후단에도 위와 같은 목적을 가지고 델타 시스마 모듈레이터를 더 부가하여 M을 정수부 + 소수부로 표현 가능하도록 하기 위하여 사용될 수 있다.Delta Sigma Modulator (DSM) 230 functions to dither LSB 1 bit code of fine control to improve the resolution of DCO2 240. That is, if 1 MHz can be changed when turning on / off 1 LSB of DCO2 240, the minimum resolution of DCO2 240 becomes 1 MHz without dithering. To further improve this, the DCO2 (240) circuit itself must be improved, but the resolution that can be lowered is generally not sufficient due to physical limitations, so adjusting the number to turn the LSB on or off can be any arbitrary value between 0 MHz and 1 MHz. DCO with frequency resolution can be implemented. Meanwhile, the DLF1 300 may be used to express M as an integer part + a decimal part by further adding a delta cisma modulator for the above purpose.

코아스/파인 제어부(295)는 DCO2(240)가 와이드 튜닝 레인지(wide tuning range)와 파인 레졸루션(fine resolution)을 동시에 가능하도록 하기 위하여 DCO2(240)의 컨트롤을 코아스(coarse) 부분과 파인(fine) 부분으로 나누는 회로이다. 그리고 DCO2(240)는 디지털 제어 코드에 따라 주파수가 제어되는 오실레이터로서 코아스 튜닝 셀 및 파인 튜닝 셀을 포함하여 구성된다. 코아스/파인 제어부(295) 및 DCO2(240)에 대해서는 추후 상세히 설명한다.The core / fine control unit 295 controls the coarse portion and the fine control of the DCO2 240 to enable the DCO2 240 to simultaneously enable wide tuning range and fine resolution. The circuit is divided into (fine) parts. The DCO2 240 is an oscillator whose frequency is controlled according to a digital control code, and includes a coarse tuning cell and a fine tuning cell. The core / fine control unit 295 and the DCO2 240 will be described in detail later.

한편, 제 3 분주기(Divider)(DIV3,270)는 DCO2(240)의 출력 신호(fdco)를 분주비(S)로 분주하는 블럭이며, 분주비 제어 로직(290)은 DCO2(240)의 출력 신호를 분주하되 적어도 코아스/파인 제어부(295)의 출력인 디지털 제어 코드를 이용하여 분주비(S)가 자동 선택되도록 한다. 분주비 제어 로직(290)은 DCO2(240)의 튜닝 레인지(tuning range)를 좀더 넓게 하고 P/V/T에 관계없이 원하는 출력 신호의 주파수 FOUT를 갖도록 자동으로 분주비(S)을 조절하는 블록으로서 자세한 것은 후술한다.On the other hand, the third divider DIV3, 270 is a block for dividing the output signal fdco of the DCO2 240 at the division ratio S, and the division ratio control logic 290 is the division of the DCO2 240. The output signal is divided, but the division ratio S is automatically selected using at least a digital control code that is an output of the core / fine control unit 295. The division ratio control logic 290 further increases the tuning range of the DCO2 240 and automatically adjusts the division ratio S to have a frequency FOUT of a desired output signal regardless of P / V / T. The details will be described later.

분주 블럭(600)은, DCO2(240)의 주파수 범위가 P/V/T에 따라서 바뀌어도 항상 원하는 출력 신호의 주파수 FOUT을 갖도록 DIV3(270)의 분주비(S)를 적절히 컨트롤하여 DCO2(240)의 튜닝 레인지(tuning range)가 위/아래로 시프트(shift)되어도 시프트된 만큼 S 값을 조절하여 원하는 주파수를 생성할 수 있도록 하는 회로들이다.The dividing block 600 properly controls the dividing ratio S of the DIV3 270 so that the DCO2 240 has a frequency FOUT of a desired output signal even when the frequency range of the DCO2 240 is changed according to P / V / T. Even though the tuning range is shifted up and down, the circuits adjust the S value as much as they are shifted to generate a desired frequency.

본 발명의 일 양상에 따르면, PLL의 커스텀 설계 요소를 배제하거나 최소한으로 할 수 있게 됨으로써 공정의 변경, 모델 체인지 또는 사양 변경이 있어도 PLL의 설계가 매우 용이해지는 효과가 있다.
According to an aspect of the present invention, it is possible to exclude or minimize the custom design elements of the PLL, so that the design of the PLL becomes very easy even when there are process changes, model changes, or specification changes.

도 3은 일반적으로 널리 사용되는 DCO 구조를 예시적으로 나타낸 도면이다.
3 is a diagram illustrating a DCO structure that is widely used generally.

DCO는 링 오실레이터를 구성하고 코아스 튜닝(Coarse tuning)과 파인 튜닝(Fine tuning)을 위한 부분으로 분리되어 있다. 코아스 튜닝(Coarse tuning)을 위한 코아스 튜닝 셀(241)과 파인 튜닝(Fing tuning)을 위한 파인 튜닝 셀(242)을 구비하며, 코아스 튜닝 셀(241) 및 파인 튜닝 셀(242)은 복수개의 단을 구성하고, 최종단의 출력은 다시 입력으로 피드백되어 결국 링 오실레이터를 구성하게 된다. 링 오실레이터의 발진 주파수는, 코아스 튜닝 셀(241)의 각 인에이블 신호(C_EN1 ~ C_EN3)에 의해서 큰 폭으로 조정되고, 파인 튜닝 셀(242)의 각 인에이블 신호(F_EN1 ~ F_EN3)에 의해서 정밀 조정된다. 도 3에서는 3단의 구조이고 각 단에서 코아스 튜닝 셀(241) 및 파인 튜닝 셀(242)이 각각 3개 있는 것을 도시하고 있으나 실제에 있어서는 이보다 훨씬 많은 숫자로 구성될 수 있다.
The DCO constitutes a ring oscillator and is divided into sections for coarse tuning and fine tuning. A coarse tuning cell 241 for coarse tuning and a fine tuning cell 242 for fine tuning, the coarse tuning cell 241 and fine tuning cell 242 It consists of a plurality of stages, and the output of the final stage is fed back to the input to eventually form a ring oscillator. The oscillation frequency of the ring oscillator is largely adjusted by each of the enable signals C_EN1 to C_EN3 of the core tuning cell 241, and by each of the enable signals F_EN1 to F_EN3 of the fine tuning cell 242. Fine adjustment. 3 shows a three-stage structure and shows three core tuning cells 241 and three fine tuning cells 242 in each stage, but may be configured with a much larger number than this.

도 4(A)는 일반적인 코아스 튜닝 셀(241)의 회로 구조를 도시한 도면이며, 도 4(B)는 본 발명의 일 실시예에 따른 파인 튜닝 셀(242)의 회로 구조를 도시한 도면이다.
4A is a diagram illustrating a circuit structure of a general core tuning cell 241, and FIG. 4B is a diagram illustrating a circuit structure of a fine tuning cell 242 according to an embodiment of the present invention. to be.

코아스 튜닝 셀(241)은 전형적인 Tri-state inverter로서 EN 값에 따라서 코아스 튜닝 셀(241)이 온/오프될 수 있다. 그리고 병렬로 연결된 복수의 코아스 튜닝 셀(241)의 온/오프에 따라 각 단에서 driving 능력을 조절할 수 있다. 이와 같은 tri-state inverter를 온/오프해서 DCO의 주파수를 조절하게 된다. 한편 종래 파인 튜닝 셀(241)에 있어서도 이와 같은 구조를 가지는 것은 동일하나 트랜지스터의 사이즈를 조정하는 방법을 사용한다.The core tuning cell 241 is a typical tri-state inverter, and the core tuning cell 241 may be turned on or off according to the EN value. The driving capability may be adjusted at each stage according to on / off of the plurality of core tuning cells 241 connected in parallel. This tri-state inverter is turned on and off to adjust the frequency of the DCO. In the conventional fine tuning cell 241, the same structure is used, but a method of adjusting the size of the transistor is used.

tri-state inverter를 온/오프해서 DCO가 출력 가능한 최소 주파수 레졸루션(resolution)은 해당 노드의 capacitance 값 및 온/오프에 따라 변하는 current 량에 의존한다. 주파수 변화 량은 아래의 관계식으로 결정된다.The minimum frequency resolution that the DCO can output by turning the tri-state inverter on or off depends on the capacitance value of the node and the amount of current that varies with on / off. The frequency change amount is determined by the following equation.

주파수 변화 량 = ΔI / C Frequency variation = ΔI / C

C = capacitance, ΔI = 셀의 온/오프에 따른 전류 변화랑 C = capacitance, ΔI = current change with on / off of cell

주파수 변화 량을 최소로 하려면 셀을 온/오프할 때 전류 변화 량을 최소로 해야 한다. 일반적인 셀과 같은 형태로 주파수 변화 량을 감소시키기 위해서는 트랜지스터의 게이트 폭을 줄여야 하는데 이처럼 게이트 폭을 감소시키는 데는 제한이 존재한다. 또는 게이트 폭은 최소로 하고 게이트 길이만 증가시키는 방법 또한 가능한데 이 경우에는 게이트 커패시턴스 값이 증가하여 파워 소비량이 증가하게 된다.To minimize the amount of change in frequency, the amount of change in current must be minimized when the cell is turned on or off. In order to reduce the frequency variation in the form of a general cell, the gate width of the transistor must be reduced, and there is a limit to reducing the gate width. Alternatively, the gate width can be minimized and only the gate length can be increased. In this case, the gate capacitance value is increased to increase power consumption.

한편, 본 발명의 일 양상에 따르면, 간단한 회로 구조로써 매우 세밀한 주파수 조절이 가능한 구조를 제안한다. 본 발명의 일 양상에서는 도 4(B)에서와 같이 PMOS(242_P3) 및 NMOS(242_N3) 소자를 각각 다이오드 커넥션 형태로 연결하여 EN 신호의 온/오프에 따라서 변하는 전류 변화 량을 감소시켰다.On the other hand, according to one aspect of the present invention, a simple circuit structure proposes a structure capable of very fine frequency control. In an aspect of the present invention, as shown in FIG. 4B, the PMOS 242_P3 and the NMOS 242_N3 elements are connected in the form of a diode connection, respectively, to reduce the amount of change in current according to the on / off of the EN signal.

본 발명의 일 양상에 따른 파인 튜닝 셀(242)은, 제 1 전원단(VCC) 및 제 2 전원단(GND)으로부터 전원을 공급받고 입력단(A)의 신호를 인버팅하여 출력단(Y)에 출력하되, 인에이블 신호(EN)에 따라 인버팅한 출력을 출력단으로 제공하거나 출력단이 트라이 스테이트 상태가 되게 하는 트라이 스테이트 인버터(242)로써 구현되되, 적어도 하나 이상의 다이오드 커넥션된 PMOS(242_P3) 및 NMOS(242_N3)를 각각 포함함으로써 인에이블 신호(EN)의 온오프에 따른 전류 변화량을 저감하는 것을 특징으로 한다.The fine tuning cell 242 according to the aspect of the present invention is supplied with power from the first power terminal VCC and the second power terminal GND, and inverts the signal of the input terminal A to the output terminal Y. And implemented as a tri-state inverter 242 which provides an output inverted according to the enable signal EN to the output stage or causes the output stage to be in a tri-state state, wherein at least one diode-connected PMOS 242_P3 and NMOS By including 242_N3, the amount of change in current due to the on / off of the enable signal EN is reduced.

다이오드 커넥션된 PMOS(242_P3)는, 제 1 전원단(VCC)과 출력단(Y) 사이의 전류 경로 상에 삽입되며, 예를 들면 인에이블 신호(EN)에 따른 인에이블용 PMOS(242_P1)와 상기 제 1 전원단(VCC) 사이에 위치한다. 다이오드 커넥션된 NMOS(242_N3)는, 제 2 전원단(GND)과 출력단(Y) 사이의 전류 경로 상에 삽입되며, 예를 들면, 인에이블 신호(EN)에 따른 인에이블용 NMOS(242_N1)와 상기 제 2 전원단(GND) 사이에 위치한다. 그리고 필요에 따라 다이오드 커넥션된 소자의 사이즈를 줄이고 개수를 늘려서 매우 미세한 전류량을 조절할 수 있다.The diode-connected PMOS 242_P3 is inserted in the current path between the first power supply terminal VCC and the output terminal Y, and for example, the enable PMOS 242_P1 according to the enable signal EN and the above-mentioned. Located between the first power supply terminal (VCC). The diode-connected NMOS 242_N3 is inserted in the current path between the second power supply terminal GND and the output terminal Y, and, for example, the enable NMOS 242_N1 according to the enable signal EN and Located between the second power terminal (GND). If necessary, the size of the diode-connected device can be reduced and the number of devices can be increased to control the very small amount of current.

종래 DCO의 파인 튜닝 셀에서 트랜지스터의 게이트 폭을 작게 하고 게이트 길이를 크게 하는 경우 커패시턴스 및 파워 소모가 증가하는 문제점이 있으나, 본 발명의 일 양상에 따르면, 커패시턴스 및 파워 소모의 증가 없이도 세밀한 주파수 조절이 가능한 파인 튜닝 셀 및 DCO를 제공할 수 있는 효과가 있다.
In a fine tuning cell of a conventional DCO, when the gate width of the transistor is reduced and the gate length is increased, capacitance and power consumption are increased. However, according to an aspect of the present invention, fine frequency control is possible without increasing capacitance and power consumption. The effect is to provide possible fine tuning cells and DCOs.

도 5는 본 발명의 일 실시예에 따른 타임 디지털 컨버터(TDC)의 구조를 도시한 도면이며, 도 6은 본 발명의 일 실시예에 따라 타임 디지털 컨버터(TDC) 중의 코아스 타임 디지털 컨버터(TDC)의 상세 구성을 도시한 도면이다.
5 is a diagram illustrating a structure of a time digital converter (TDC) according to an embodiment of the present invention, and FIG. 6 is a core time digital converter (TDC) of a time digital converter (TDC) according to an embodiment of the present invention. It is a figure which shows the detailed structure of ().

TDC(100)은 디지털 위상 고정 루프에 이용되어 입력 레퍼런스 신호와 피드백 신호 사이의 위상차를 디지털 코드로 변환하는 블럭이다.The TDC 100 is a block used in a digital phase locked loop to convert a phase difference between an input reference signal and a feedback signal into a digital code.

TDC의 레졸루션(resolution)은 세밀(fine)할수록 좋고 캡처 레인지(capture range)는 넓은 수록 좋다. 만약 일반적인 딜레이 셀 타입의 TDC를 사용할 경우 디텍션 레인지(detection range)는 아래 식으로 정해진다.The finer the resolution of the TDC, the wider the capture range. If a typical delay cell type TDC is used, the detection range is determined by the following equation.

Detection Range = minimum resolution x stage numberDetection Range = minimum resolution x stage number

즉 세밀한 레졸루션(resolution)을 갖는 TDC는 넓은 디텍션 레인지(detection range)를 갖기 위해서는 매우 많은 딜레이 셀(delay cell)이 필요하다. 이처럼 딜레이 체인(delay chain)의 개수를 늘려서 디텍션 레인지(detection range)를 증가시키는 방식은 파워 및 사이즈 측면에서 좋은 접근방법이 아니다.That is, a TDC with fine resolution requires a very large number of delay cells in order to have a wide detection range. Increasing the detection range by increasing the number of delay chains is not a good approach in terms of power and size.

한편, 디텍션 레인지(Detection range)가 좁을 경우 Lock time 이 증가하게 된다. 본 발명의 일 양상에서는 와이드 디텍션 레인지(Wide detection range)와 파인 레졸루션(fine resolution)을 모두 달성하기 위하여 코아스(coarse)/파인(fine) 형태가 혼합된 TDC를 사용하되, 새로운 형태의 TDC를 제안한다.
On the other hand, when the detection range is narrow, the lock time increases. In one aspect of the present invention, a coarse / fine type mixed TDC is used to achieve both a wide detection range and fine resolution, but a new type of TDC is used. Suggest.

도 5의 DCO는 ADPLL(1)의 내부에 내장되어 있는 DCO2(240)을 그대로 사용할 수 있다. TDC(100)는 와이드 디텍션 레인지(Wide detection range)와 파인 레졸루션(fine resolution)을 동시에 달성하기 위하여 2 step 구조를 사용하며, 위상 에러 량이 클 경우에는 카운터 기반의 코아스 TDC(130)를 사용하고 위상 에러 량이 파인 TDC(140)의 최대 디텍션 레인지(detection range)보다 작으면 딜레이 체인(Delay chain) 기반의 파인 TDC(140)를 사용하는 구조이다.The DCO of FIG. 5 may use the DCO2 240 built in the ADPLL 1 as it is. The TDC 100 uses a two step structure to simultaneously achieve wide detection range and fine resolution, and uses a counter-based Cores TDC 130 when the amount of phase error is large. If the amount of phase error is less than the maximum detection range of the fine TDC 140, a delay chain based fine TDC 140 is used.

TDC(100)는, 위상차를 감지하되 파인 레졸루션과 내로우(narrow) 디텍션 레인지를 가진 파인 TDC(140)와, 위상차를 감지하되 와이드(wide) 디텍션 레인지와 코아스 레졸루션을 가진 코아스 타임 디지털 컨버터(130)를 포함한다.The TDC 100 detects the phase difference but has a fine TDC 140 with fine resolution and narrow detection range, and a core time digital converter with a wide detection range and core resolution that detects the phase difference. 130.

코아스 TDC(130)의 디텍션 레인지(detection range)는 카운터(135)의 최대 counting 수를 증가시키면 무한대까지도 증가시킬 수 있다. 다만 코아스 TDC(130)의 레졸루션(resolution)은 DCO(240)의 동작 주파수에 의하여 제한된다. 하지만 코아스 TDC(130)의 기능은 파인 에러를 디텍션하는 것이 아니므로 문제가 되지는 않는다.The detection range of the cores TDC 130 may be increased to infinity by increasing the maximum counting number of the counter 135. However, the resolution of the cores TDC 130 is limited by the operating frequency of the DCO 240. However, the function of the Cores TDC 130 is not a problem because it does not detect a fine error.

그리고 작은 위상 에러는 딜레이 체인(delay chain) 형태의 파인 TDC(140)를 이용하여 디텍션하며 파인 TDC(140)는 항상 동작한다. 파인 TDC(140)의 출력 값이 디텍션 레인지를 넘어가면 오버플로우 디텍터(150)가 이를 감지하고, MUX(160)의 선택입력을 제어하여 코아스 TDC(130)의 출력이 선택되도록 한다. 그리고 오버플로우 디텍터(150)는, 파인 TDC(140)의 오버플로우를 감지하지 못한 경우 코아스 TDC(130)의 동작을 중지시켜 전력을 절약할 수 있도록 한다.The small phase error is detected using a fine TDC 140 in the form of a delay chain, and the fine TDC 140 always operates. When the output value of the fine TDC 140 exceeds the detection range, the overflow detector 150 detects this and controls the selection input of the MUX 160 so that the output of the core TDC 130 is selected. When the overflow detector 150 does not detect the overflow of the fine TDC 140, the overflow detector 150 stops the operation of the core TDC 130 to save power.

코아스 TDC(130)가 동작 중이라도 파인 TDC(140)는 항상 동작한다. 코아스 TDC(130) 및 파인 TDC(140) 중 대부분의 파워는 DCO(240)의 클럭 주파수로 구동되는 카운터(135)가 동작하는 코아스 TDC(130)에서 발생한다.The fine TDC 140 always operates even when the cores TDC 130 is in operation. Most of the power of the cores TDC 130 and the fine TDC 140 is generated by the cores TDC 130 in which the counter 135 driven at the clock frequency of the DCO 240 operates.

코아스 TDC(130)는 위상 에러가 큰 구간 동안만 동작시키고 위상 오차가 작아지는 스테이블(stable) 상태에서는 클럭 게이팅 로직(clock gating logic), 즉 AND 로직(120)에 의하여 코아스 TDC(130)로 가는 클럭을 막게되어 코아스 TDC(130)의 파워 소비를 막는다.The cores TDC 130 operates only during a period in which the phase error is large and in a stable state in which the phase error is small, the cores TDC 130 is formed by clock gating logic, that is, the AND logic 120. C) to prevent power consumption of the cores TDC (130).

코아스 TDC(130)는 레졸루션(resolution)이 파인 TDC(140)에 비하여 매우 낮은데, 이에 따라 코아 TDC(130)과 파인 TDC(140)의 출력을 조정하기 위하여 게인 보상기(170)를 사용한다.Cores TDC 130 is very low resolution compared to fine TDC 140, and thus uses gain compensator 170 to adjust the output of core TDC 130 and fine TDC 140.

MUX(160)는 코아스 TDC(130)의 출력과 파인 TDC(140)의 출력 중에서 선택적으로 출력하며, 게인 보상기(170)는 오버플로우 디텍터(150)가 오버플로우를 감지한 경우 MUX(160)의 출력에 대하여 게인을 곱해주며, 오버플로우를 감지하지 못한 경우 상기 MUX(160)의 출력을 바이패스한다.The MUX 160 selectively outputs from the output of the core TDC 130 and the output of the fine TDC 140, and the gain compensator 170 detects the overflow when the overflow detector 150 detects the overflow. The output is multiplied by a gain, and if the overflow is not detected, the output of the MUX 160 is bypassed.

전체 루프에서 동일한 TDC 게인을 갖도록 하기 위하여 코아스 TDC(130)의 출력을 최종 출력단에 보내기 전에 증폭시켜서 내보내 준다. 파인 TDC(140)의 출력은 증폭시키지 않고 바이패스시켜 준다. 게인 보상기(170)에서는 코아스/파인 모드의 TDC 게인을 일정하게 해주는 역할 이외에 Lock time을 개선하기 위하여 코아스 모드에서의 TDC gain을 크게 시작해서 점점 작게 해주는 기어 시프팅(gear-shifting) 동작 또한 하게 할 수 있다.In order to have the same TDC gain in the entire loop, the output of the cores TDC 130 is amplified and sent out before being sent to the final output stage. The output of the fine TDC 140 is bypassed without amplification. In the gain compensator 170, in addition to the constant TDC gain in the core / fine mode, the gear shifting operation of starting and decreasing the TDC gain in the core mode in order to improve the lock time is also performed. It can be done.

한편, DCO(240)에서 생성된 클럭을 적절하게 분주하여 뒷단의 스피드 요구사항을 낮추고, 디텍션(detection range) 및 레졸루션(resolution)을 조절할 수 있도록 한다. 분주기(110)는 DCO(240)로부터 공급되는 발진 신호를 분주하여 입력 클럭을 공급하도록 함으로써, 카운터(135)의 스피드 마진을 확보한다.On the other hand, the clock generated by the DCO 240 is appropriately divided to lower the speed requirement at the rear end and to adjust the detection range and resolution. The divider 110 divides the oscillation signal supplied from the DCO 240 to supply an input clock, thereby securing a speed margin of the counter 135.

코아스 TDC(130)는 DCO 클럭을 위상 차이가 발생한 구간 동안 counting하여 위상 차이를 측정하며, 파인 TDC(140)는 일반적으로 널리 사용되는 딜레이 체인(delay chain) 방식의 TDC를 사용하여 매우 높은 레졸루션(resolution)으로 측정한다. 코아스 TDC(130)는 위상 차이가 매우 커서 파인 TDC(140)의 최대 검출 범위를 벗어난 경우에만 작동하며, COARSE_EN = 1 이 된다. 위상 차이가 파인 TDC(140)의 검출 범위 내에 존재할 경우 코아스 TDC(130)의 클럭 입력은 clock gating되어 power 소비를 최소화한다.The Cores TDC 130 counts the DCO clock during the phase difference period, and measures the phase difference.The fine TDC 140 uses a delay chain type TDC which is widely used, and has a very high resolution. Measure at (resolution). The cores TDC 130 operates only when the phase difference is so large that it is out of the maximum detection range of the fine TDC 140, and COARSE_EN = 1. If the phase difference is within the detection range of the fine TDC 140, the clock input of the cores TDC 130 is clock gated to minimize power consumption.

파인 TDC(140)의 출력이 min/max 범위를 벗어나면 오버플로우 디텍터(150)에 의하여 검출되며, 오버플로우가 발생할 경우 MUX(160)을 제어하여 코아스 TDC(130)의 출력이 MUX(160)의 출력으로 전달된다.The output of the fine TDC 140 is detected by the overflow detector 150 when it is out of the min / max range, and when the overflow occurs, the output of the core TDC 130 is controlled by the MUX 160. Is passed to the output of).

코아스 TDC(130)는, 위상차가 있는 시간 구간을 입력 클럭에 의해 카운팅하는 카운터(135)를 포함하여 구성되며, 상기 입력 클럭은 오버플로우 디텍터(150)의 출력 신호에 의해 게이팅된다. 카운터(135)의 입력 클럭은 내부의 DCO(240)의 출력 클럭을 적절히 분주한 클럭이 사용된다. 카운터(135)는 인에이블 신호 (CNT_EN1)이 하이(high) 상태일 때만 동작한다. 파인 모드로 동작할 경우 COARSE_EN =0 이 되고 카운터(135)는 0으로 초기화되며 다음 위상 차이를 카운팅할 때 초기값이 0으로 설정된다. 따라서 카운터(135)는 CNT_EN = 1인 구간 동안 카운팅한 후 초기상태 (0)으로 리셋된다. 리셋되기 직전에 최종 카운팅된 출력 값은 falling edge에서 trigger되는 D F/F(133)에 의해서 CNT_EN의 falling edge에서 latch되어 저장된다. 카운터(130)의 인이에블 신호 와 Data latch를 위한 D F/F (133)간의 timing이 중요한 바, CNT_EN의 falling edge는 CNT_EN1의 falling edge보다는 항상 앞서야 한다. 이를 위하여 버퍼(134)를 충분히 추가하여 준다. 단 이때 CNT_EN과 CNT_EN1사이에는 위상 반전이 생기지 않도록 인버터가 아닌 버퍼를 추가한다.The cores TDC 130 includes a counter 135 that counts a phase interval having a phase difference by an input clock, and the input clock is gated by an output signal of the overflow detector 150. As the input clock of the counter 135, a clock that appropriately divides the output clock of the internal DCO 240 is used. The counter 135 operates only when the enable signal CNT_EN1 is high. When operating in the fine mode, COARSE_EN = 0 and the counter 135 is initialized to 0, and the initial value is set to 0 when counting the next phase difference. Therefore, the counter 135 is reset to the initial state (0) after counting for the period CNT_EN = 1. The last counted output value immediately before reset is latched and stored at the falling edge of CNT_EN by D F / F 133 triggered at the falling edge. Since the timing between the enable signal of the counter 130 and the D F / F 133 for the data latch is important, the falling edge of CNT_EN must always precede the falling edge of CNT_EN1. To this end, the buffer 134 is sufficiently added. However, at this time, add a buffer, not an inverter, to prevent phase reversal between CNT_EN and CNT_EN1.

코아스 모드 동안에는 코아스/파인 사이의 게인을 일정하게 유지하기 위하여 출력에 적절한 값을 곱해 주어야 한다. 게인 보상기(170)는 코아스 TDC(130)의 출력에 적절히 큰 수를 곱하여 록 타임(lock time)을 감소시켜준다. 곱하여 주는 수의 크기는 코아스 TDC(130) 및 파인 TDC(140)의 상대적인 레졸루션 크기 및 루프의 안정도를 고려하여 정하여 준다. 한편 PFD(131)는 두 입력 신호(fin1, feed1)에서의 위상 차이를 UP 신호 또는 DN 신호로써 출력하며 공지의 PFD(Phase Frequency Dector)가 사용될 수 있다.During Cores mode, the output must be multiplied by an appropriate value to keep the gain between Cores / Pine constant. The gain compensator 170 reduces the lock time by multiplying the output of the cores TDC 130 by an appropriately large number. The size of the multiplying number is determined in consideration of the relative resolution of the cores TDC 130 and the fine TDC 140 and the stability of the loop. The PFD 131 outputs a phase difference between two input signals fin1 and feed1 as an UP signal or a DN signal, and a known PFD (Phase Frequency Dector) may be used.

본 발명의 일 양상에 따르면, TDC에서 입력 클럭에 대하여 분주기를 사용하고 출력의 게인을 조절하는 게인 보상기를 사용함으로써, TDC의 디텍션 레인지, 레졸루션 및 게인을 적절히 조절할 수 있게 되는 효과가 있다.
According to an aspect of the present invention, by using a divider for the input clock in the TDC and using a gain compensator for adjusting the gain of the output, there is an effect that the detection range, resolution and gain of the TDC can be properly adjusted.

상기한 바와 같이, 본 발명에서 DCO는 코아스/파인 제어 구조를 가진다. 코아스/파인 구조 자체는 종래의 방법이나 이는 몇 가지 사용상 문제가 있다. 통상적인 DCO의 코아스/파인 구조는 하향식 구조로서, 먼저 코아스 튜닝을 완료한 후, 코아스를 고정시킨 후에 파인을 조절하는 방식이다. 이 방식은 기존 올 디지털 PLL 에서 많이 채택된 방식이다. 하지만 본 발명의 올 디지털 PLL에 적용할 경우 록 타임(lock time)이 증가하는 문제가 발생한다. 제안된 올 디지털 PLL에서 내부의 제 2 위상고정루프(PLL2)(200')의 제 2 분주기(DIV2, 250)의 분주비(M)는 고정되는 것이 아니기 때문에 코아스 → 파인의 방법으로 PLL2(200')의 DCO2(240)을 제어할 경우 문제가 발생한다.As described above, in the present invention, the DCO has a cores / fine control structure. The cores / fine structure itself is a conventional method but there are some usage problems. The core / fine structure of a conventional DCO is a top-down structure, in which a fine is tuned after first completing the core tuning and then fixing the core. This method is widely adopted in all-digital PLL. However, when applied to the all-digital PLL of the present invention, there is a problem that the lock time increases. In the proposed all-digital PLL, the division ratio (M) of the second divider (DIV2, 250) of the internal second phase locked loop (PLL2) 200 'is not fixed. Problems arise when controlling the DCO2 240 of 200 '.

DIV2(250)의 분주비가 고정되어야 하나 DCO2(240)에서 생성된 클럭이 DIV3(270) 및 DIV1(400)을 거치면서 분주된 피드백 신호(feed1)가 제 1 입력 신호(fin1)와 동일한 위상 및 주파수를 가질 때만 분주비 M은 고정될 수 있다. 즉 록(lock) 상태가 되기 전에는 분주비 M 및 분주비 S가 계속 바뀌게 된다. 이 경우 DCO2(240)의 코아스 코드를 고정하는 것은 아무런 의미가 없다. 왜냐하면 fin1의 다음 사이클(cycle)에서는 M이 바뀌어 코아스 튜닝(coarse tuning)을 다시 해야 하기 때문이다.The division ratio of the DIV2 250 should be fixed, but the clock generated by the DCO2 240 passes through the DIV3 270 and the DIV1 400 so that the divided feedback signal feed1 has the same phase as the first input signal fin1. Only when having a frequency the division ratio M can be fixed. In other words, the dispensing ratio M and the dispensing ratio S are continuously changed before the lock state. In this case, fixing the core code of the DCO2 240 has no meaning. This is because in the next cycle of fin1, M changes and coarse tuning must be redone.

본 발명의 일 양상에서는 이러한 문제를 해결하기 위하여, DCO2(240)의 파인 코드(fine code)에 오버플로우(over flow)(이하 '오버플로우'라는 표현은 언더플로우를 포함하는 것을 말하는 것일 수 있다)가 발생했을 때 코아스 코드(coarse code)를 한 단계 증가/감소시키고, 코아스 코드(coarse code)에 오버플로우(over flow)가 발생했을 때 S 값을 한 단계 증가/감소하는 방식을 제안한다. 이와 같은 방식으로 DCO2(240)를 제어하게 되면 M 값이 바뀔 때마다 코아스 튜닝(coarse tuning)을 실행하는 것이 아니라 파인 코드(fine code)에 오버플로우(over flow)가 발생 했을 때만 제어를 하기 때문에 매번 코아스 튜닝(coarse tuning)을 하면서 발생하는 시간을 줄여 록 타임(lock time)을 줄일 수 있다.In an aspect of the present invention, in order to solve this problem, an overflow (hereinafter, 'overflow') in a fine code of the DCO2 240 may refer to an underflow. Proposes a method to increase / decrease the coarse code by one step when a) occurs, and to increase / decrease the S value by one step when an overflow occurs in the coarse code. do. In this way, if the DCO2 240 is controlled in this way, coarse tuning is not executed every time the M value is changed, but only when an overflow occurs in the fine code. Therefore, the lock time can be reduced by reducing the time that occurs during each coarse tuning.

또한 기존에는 P/V/T에 따라서 주파수 레인지(range)가 이동하여 실제 사용 가능한 주파수는 모든 P/V/T 범위를 커버하는 좁은 영역만을 사용해야 했다. 본 발명의 일 양상에서, 제 3 분주기(DIV3, 270)는 DCO2(240)의 주파수 튜닝 레인지(tuning range)를 조절하기 위한 역할을 담당한다. 분주비 S를 조절하여 DCO2(240)의 동작 주파수보다 훨씬 낮은 주파수 대역까지 출력 주파수를 생성할 수 있게 해준다. S 값은 설계자가 매뉴얼로 설정해 줄 수도 있으나, 이러한 경우 DCO2의 주파수 레인지(range)가 특정영역에서 벗어나면 사용할 수가 없다. 이를 해결하기 위하여 본 발명의 일 양상에서는 DCO2(240)의 주파수 범위가 P/V/T에 따라서 변동(상/하로 이동)하여도 자동으로 S 값을 조절하여 최종 출력 신호의 주파수 FOUT은 항상 원하는 주파수 대역을 생성할 수 있도록 하여 준다.
In addition, in the past, the frequency range shifted according to P / V / T, and the actual usable frequency had to use only a narrow area covering all P / V / T ranges. In one aspect of the invention, the third divider DIV3, 270 plays a role for adjusting the frequency tuning range of the DCO2 240. The division ratio S can be adjusted to produce output frequencies down to a frequency band much lower than the operating frequency of the DCO2 240. The S value can be set manually by the designer, but in this case, it cannot be used if the frequency range of the DCO2 is out of the specified range. In order to solve this problem, in one aspect of the present invention, even if the frequency range of the DCO2 240 fluctuates (moves up and down) according to P / V / T, the S value is automatically adjusted so that the frequency FOUT of the final output signal is always desired. Allows you to create frequency bands.

도 7은 본 발명의 일 실시예에 따른 DCO의 제어방법을 개념적으로 도시한 순서도이다.
7 is a flowchart conceptually illustrating a method for controlling a DCO according to an embodiment of the present invention.

도 7은 개념적으로 도시한 순서도일 뿐, 반드시 도 7에 도시된 단계별로 수행되는 것은 아닐 수도 있다는 점에 유의하여야 한다. 도 7의 순서도가 나타내는 기능은 하기하는 바와 같이, 회로에 의해서 구현될 수도 있다. 아울러, 도 7에 도시된 개념적 제어 방법은, 실제 구현되는 회로와 반드시 일치되어야 하는 것은 아님에 유의하여야 한다.It is to be noted that FIG. 7 is only a conceptual diagram and may not necessarily be performed in the steps shown in FIG. 7. The function shown in the flowchart of FIG. 7 may be implemented by a circuit, as described below. In addition, it should be noted that the conceptual control method illustrated in FIG. 7 does not necessarily have to be matched with an actual implemented circuit.

순서도에서 코아스 코드 및 파인 코드의 오버 플로우 여부는 코아스 코드 및 파인 코드가 나타낼 수 있는 최대값 또는 최소값의 범위를 넘기거나 최대값 또는 최소값에 도달했는지가 기준일 수 있다. 최소값은 0이고, 최대값은 정의된 bit-width로 표현 가능한 최대값일 수 있다. S 값의 오버플로우의 경우에는 정의된 bit-width로 표현되는 최대값을 넘기는지의 여부가 아니고, 별도로 측정된 S의 최대값 및 최소값의 범위를 넘기거나 최대값 또는 최소값에 도달했는지가 기준일 수 있다.In the flowchart, whether or not the core code and the fine code are overflowed may be based on whether the core code and the fine code have exceeded or exceeded a range of the maximum value or the minimum value. The minimum value is 0 and the maximum value may be the maximum value that can be expressed in a defined bit-width. In the case of overflow of the S value, the criterion is whether the maximum value expressed in the defined bit-width is exceeded, and whether the maximum value and the minimum value of the separately measured S or the maximum value or the minimum value have been exceeded. .

먼저, 주기적으로, 파워온될 때마다 또는 시스템 구성의 변동이 있을 때마다 S가 가질 수 있는 최소값 및 최대값이 측정된다(S10). 그리고 상기 S의 최소값 및 최대값을 기준으로 S의 초기값이 설정되며(S20), 예를 들어 S의 최소값 및 최대값을 산술평균한 값으로 설정될 수 있다.First, periodically, every time power-on or whenever there is a change in system configuration, the minimum and maximum values that S can have are measured (S10). An initial value of S may be set based on the minimum and maximum values of S (S20), for example, the minimum and maximum values of S may be set to arithmetic average.

그리고, 파인 코드의 오버플로우가 있는지를 판단하여(S40), 파인 코드의 오버플로우가 없는 경우에는 단계 S30으로 천이하여 일정한 주기 동안을 대기하며(S30), 파인 코드의 오버플로우가 있는 경우에는 단계 S50으로 천이한다.If there is no overflow of the fine code (S40), if there is no overflow of the fine code, the process proceeds to step S30 and waits for a predetermined period (S30), and if there is an overflow of the fine code, Transition to S50.

단계 S50에서는 코아스 코드의 오버플로우가 있는지를 판단하고, 오버플로우가 있는 경우 단계 S70으로 천이하며, 오버플로우가 없는 경우 단계 S60으로 천이하여 코아스 코드를 증가 또는 감소시킨다.In step S50, it is determined whether there is an overflow of the core code, and if there is an overflow, the process goes to step S70. If there is no overflow, the process goes to step S60 to increase or decrease the core code.

단계 S70에서는 S의 오버플로우가 있는지를 판단하고, 오버플로우가 없는 경우에는 S를 증가 또는 감소시키며(S80), 오버플로우가 있는 경우에는 S를 그대로 유지한다(S90).
In step S70, it is determined whether there is an overflow of S. If there is no overflow, S is increased or decreased (S80), and if there is an overflow, S is kept as it is (S90).

도 8은 본 발명의 일 실시예에 따른 코아스/파인 제어부(295) 및 분주비 제어로직(290)의 상세 구성을 도시한 블럭도이다.
8 is a block diagram illustrating a detailed configuration of a cores / fine control unit 295 and a frequency division control logic 290 according to an embodiment of the present invention.

DCO2(240)의 제어는 3가지 변수, 즉 코아스 코드, 파인 코드 및 S 값에 의하여 이루어진다. 코아스 코드 및 파인 코드는 DCO2 내부의 tri-state buffer를 물리적으로 온/오프시키는 제어를 하게 된다. 코아스의 경우 온/오프시에 파인에 비하여 더 많은 전류량이 바뀌어 주파수 변동량을 크게 한다. 파인의 경우 상기한 구조의 tri-state buffer를 채용하여 매우 작은 전류를 제어하여 주파수 변동량을 세밀하게 제어한다.Control of the DCO2 240 is achieved by three variables: core code, fine code and S value. The core code and the fine code control the physical ON / OFF of the tri-state buffer inside the DCO2. In the case of cores, the amount of current changes more than the fine on / off, increasing the frequency variation. In the case of fine, the tri-state buffer of the above structure is adopted to control very small current to finely control the frequency variation.

DCO2(240)의 제어를 위한 제 2 디지털 제어 코드는 코아스 코드 및 파인 코드를 포함하며, 코아스 코드는 DCO2(240)의 코아스 튜닝을 위한 것이며, 파인 코드는 DCO2(240)의 파인 튜닝을 위한 것으로서, 상기한 분주비(S)는 코아스 코드의 오버플로우가 생기는 경우 증감된다.The second digital control code for control of the DCO2 240 includes a core code and a fine code, the core code is for core tuning of the DCO2 240 and the fine code is fine tuning of the DCO2 240. As for, the division ratio S is increased or decreased when an overflow of the core code occurs.

DCO2의 뒤에 연결되는 제 3 분주기(270)는 P/V/T 에 따라서 코너별로 주파수 범위가 변할 때에도 원하는 주파수 범위를 갖도록 적절히 분주한다. BST 조건에서는 큰 S값으로 나누고 WST에서는 작은 S값으로 나눈다. 나누는 값은 회로에 의하여 자동으로 결정된다.The third divider 270 connected behind the DCO2 is appropriately divided so as to have a desired frequency range even when the frequency range is changed corner by corner according to P / V / T. In BST condition, divide by large S value and in WST, divide by small S value. The dividing value is automatically determined by the circuit.

코아스/파인 제어부(도295)는 파인 코드에 오버플로우 발생시 코아스 코드를 +/-1씩 증/감한다. 이때 코아스 코드를 업데이트하는 타이밍은 DLF2(220)를 구동하는 클럭 주파수보다는 낮아야 하는 바, 파인 코드가 오버플로우 발생한 후 다시 파인 코드가 바뀌려면 일정시간이 필요한데 이 구간 동안 바로 코아스 코드를 변경시키면 루프 게인(loop gain)이 너무 커지게 되므로, 분주기(DIV4, 296) 및 D 플립플롭(297)을 사용함으로써 fin2를 적절히 분주한 클럭 주기로 coarse_temp2 신호를 래치한 후에 DCO2(240)의 코아스 코드(Coarse Code)를 업데이트하도록 하여 루프 게인(loop gain) 증가로 인해 PLL이 언스테이블(unstable)해지는 문제를 해결한다.The core / fine control unit (FIG. 295) increases / decreases the core code by +/- 1 when an overflow occurs in the fine code. At this time, the timing of updating the core code should be lower than the clock frequency driving the DLF2 220. Since the fine code is overflowed, it is necessary to change the fine code again. The loop gain becomes too large, so that the coarse code of DCO2 240 is latched after latching the coarse_temp2 signal at a clock period in which fin2 is properly divided by using dividers DIV4, 296 and D flip-flop 297. Updates the Coarse Code to solve the problem of unstable PLL due to increased loop gain.

이와 동일한 개념으로 분주기(DIV5, 580) 및 D 플립플롭(590)을 사용함으로써, S값을 업데이트하는 타이밍 또한 해당 루프 필터인 DLF1(300)의 구동 클럭 보다 낮은 주파수의 클럭을 이용 업데이트하여 루프의 안정도를 확보한다.By using the divider (DIV5, 580) and the D flip-flop 590 in the same concept, the timing of updating the S value is also updated by using a clock of a frequency lower than the driving clock of the corresponding loop filter DLF1 (300). Ensure stability.

S가 가질 수 있는 범위는 FIN1/FIN2/N 및 FDCO의 min/max 값에 의하여 결정된다. 만약 S 값의 min/max를 알 수 있다면 모든 S값에 걸쳐서 스윕(sweep)할 필요 없이 좁은 구간의 S 값만을 스윕(sweep)함으로써 록 타임(lock time)을 감소시킬 수 있다.The range that S can have is determined by the min / max values of FIN1 / FIN2 / N and FDCO. If the min / max of the S value is known, the lock time can be reduced by sweeping only the S value in a narrow section without having to sweep over all S values.

본 발명의 일 양상에서는 이처럼 S의 모든 값을 다 변화시키는 것이 아니라 특정 범위 값만 변화시킴으로써 록 타임(lock time)을 줄이는 있는 회로를 제안한다.One aspect of the present invention proposes a circuit that reduces lock time by changing only a specific range value rather than changing all values of S as described above.

분주비(S)의 초기값은, 적어도 DCO2(240)가 출력할 수 있는 최저 주파수(FDCO_min) 및 최대 주파수(FDCO_max)와, ADPLL(1)로 입력되는 제 1 입력 신호(통상 레퍼런스 클럭임)의 주파수(FIN1)와, ADPLL(1)의 주파수 게인(N)를 이용하여 자동 결정된다.The initial value of the division ratio S includes at least the minimum frequency FDCO_min and the maximum frequency FDCO_max that the DCO2 240 can output, and the first input signal input to the ADPLL 1 (usually a reference clock). Is automatically determined using the frequency FIN1 and the frequency gain N of the ADPLL1.

도 2의 PLL 구조로부터, FDCO = FIN2 * M = FIN1 * N * S 가 성립하게 되며, 이를 M에 관해서 정리하면 다음과 같이 된다.From the PLL structure of Fig. 2, FDCO = FIN2 * M = FIN1 * N * S is established, which is summarized as follows.

M = FDCO / FIN2 = FIN1 * N * S / FIN2 = N * S / (FIN2/FIN1)M = FDCO / FIN2 = FIN1 * N * S / FIN2 = N * S / (FIN2 / FIN1)

그리고, S에 관해서 정리하면 다음과 같다.In summary, S is as follows.

S = FIN2 * M / (FIN1 * N) = M / N * (FIN2 / FIN1)S = FIN2 * M / (FIN1 * N) = M / N * (FIN2 / FIN1)

위 식에서 M= FDCO/FIN2를 대입하면 다음과 같이 S 값이 FIN1, FIN2, FDCO 및 N에 의해서 정해지는 것을 알 수 있다.Substituting M = FDCO / FIN2 in the above equation, it can be seen that the S value is determined by FIN1, FIN2, FDCO and N as follows.

S = (FDCO/FIN2) * (FIN2 / FIN1) / NS = (FDCO / FIN2) * (FIN2 / FIN1) / N

따라서, FDCO/FIN2 및 FIN2/FIN1의 상대적인 크기를 측정하고 N으로 나누면 해당 ADPLL(1)에서 S값의 범위를 알 수 있게 된다.Therefore, by measuring the relative sizes of FDCO / FIN2 and FIN2 / FIN1 and dividing by N, the range of S values in the corresponding ADPLL (1) can be known.

FDCO는 DCO2의 출력 주파수로써 min/max 값을 갖는 특정 범위 내의 값을 만족한다. 따라서 S값 또한 min/max 값을 갖는 특정 범위의 값을 만족해야 한다. 즉 값을 적절히 컨트롤하여 Smin/Smax 값 사이의 값을 갖도록 하면 ADPLL을 록킹(locking)시킬 수 있다. N은 외부로부터 주어지는 수이므로 S 는 A x B / N 형태의 연산 로직을 통하여 구할 수 있다. FIN1 및 FIN2와, FDCO의 min/max 값은 P/V/T에 따라서 실제 ADPLL(1)에서 달라질 수 있는 것이다. FDCO satisfies a value within a specific range with min / max values as the output frequency of DCO2. Therefore, the S value must satisfy a specific range of values with min / max values. In other words, the ADPLL can be locked by properly controlling the value to have a value between the Smin / Smax values. Since N is a number from the outside, S can be obtained through arithmetic logic of the form A x B / N. The min / max values of FIN1 and FIN2 and FDCO may vary in actual ADPLL (1) depending on P / V / T.

FDCO와 FIN2의 상대적 크기와 FIN2 및 FIN1의 상대적 크기 및 N을 알면 S를 계산할 수 있다. 서로 다른 주파수의 상대적 크기는 쉽게 구할 수 있으며, 더 높은 주파수로써 더 낮은 주파수를 카운팅(counting)하면 된다.
Knowing the relative sizes of FDCO and FIN2, the relative sizes of FIN2 and FIN1, and N, S can be calculated. The relative magnitudes of the different frequencies can be easily obtained by counting the lower frequencies as higher frequencies.

도 9는 본 발명의 일 실시예에 따른 S값 측정부(500)의 상세 구성을 도시한 도면이다.
9 is a diagram illustrating a detailed configuration of the S value measuring unit 500 according to an embodiment of the present invention.

주파수 카운터(510)는, 서로 다른 두 주파수의 상대적 크기를 비교하는 회로를 보이고 있다. F_LOW에는 낮은 주파수가 입력되며 F_HIGH에는 F_LOW보다 높은 주파수를 갖는 신호가 입력된다. 그리고 S값 측정부(500)는 FIN1/FIN2/FDCO 및 N을 입력으로 받아 S값의 최소 및 최대인 Smin 및 Smax를 측정 계산하는 회로이다. 상기한 식으로부터 S를 구하기 위하여는 A*B/C 형태의 곱셈/나눗셈 식을 계산하여야 한다. 상기한 식에서 FIN2/FIN1 및 N은 외부조건에 의하여 고정되며, FDCO/FIN2의 경우 DCO2의 주파수에 의하여 변하게 된다. ADPLL이 록되었을 경우 DCO2주파수를 FDCO_lock 이라 하면 록됐을 때의 S 값은 위의 식에 FDCO 부분에 FDCO_lock을 대입하면 된다. FDCO_lock은 DCO2의 min/max사이의 어떤 값을 가져야하므로 S 값 또한 식에 FDCO의 min/max 값을 대입 했을 때의 결과인 Smax/Smin 사이의 값을 갖게 된다.The frequency counter 510 shows a circuit for comparing the relative magnitudes of two different frequencies. A low frequency is input to F_LOW and a signal having a higher frequency than F_LOW is input to F_HIGH. The S value measuring unit 500 receives FIN1 / FIN2 / FDCO and N as inputs and measures and calculates Smin and Smax, which are minimum and maximum S values. In order to find S from the above equation, a multiplication / division equation of the form A * B / C should be calculated. In the above formula, FIN2 / FIN1 and N are fixed by external conditions, and in the case of FDCO / FIN2, they are changed by the frequency of DCO2. When ADPLL is locked, if the DCO2 frequency is called FDCO_lock, the S value at the time of lock is substituted into FDCO_lock in the FDCO part. Since FDCO_lock must have a value between min / max of DCO2, the S value also has a value between Smax / Smin which is the result of substituting the min / max value of FDCO into the equation.

상기한 식으로부터 FIN1, FIN2, N 이 정하여 지면 S가 가질 수 있는 min/max 범위를 정할 수 있다. ADPLL의 최종 출력 주파수 FOUT = FIN1 * N 이므로 ADPLL의 두 입력주파수(FIN1, FIN2) 및 최종 출력주파수를 얼마로 할지를 결정하는 N이 정하여 지면 Smin/Smax사이의 임의의 어떤 값을 갖는 S로 DCO2 뒤의 분주기(270)의 분주비가 설정되어도 원하는 최종 출력 신호의 주파수 FOUT를 갖게 된다.From the above equation, FIN1, FIN2, N can be determined to determine the min / max range that S can have. Since the final output frequency of ADPLL is FOUT = FIN1 * N, N is determined to determine the two input frequencies of ADPLL (FIN1, FIN2) and the final output frequency, so that S has any value between Smin / Smax and DCO2. Even if the division ratio of the frequency divider 270 is set, the frequency divider FOUT has a desired frequency of the final output signal.

도 7의 순서도 상에서 S의 오버플로우를 디텍션하는 부분에서 만약 S를 +/-1씩 증가/감소시키는 과정에서 Smin 보다 작거나, Smax 보다 큰 S값을 갖지 않도록 한다. 또한 S의 초기값은 (Smin+Smax/2)로 계산된 중간 값으로부터 출발하여 S의 스윕(sweep)을 최소화한다.In the portion of detecting the overflow of S on the flowchart of FIG. 7, in the process of increasing / decreasing S by +/- 1, the S value is not smaller than Smin or larger than Smax. The initial value of S also minimizes the sweep of S starting from the median value calculated as (Smin + Smax / 2).

S가 Smin/Smax 범위를 벗어날 경우 S는 현재 값을 유지한다. Smin 및 Smax 값은 상기한 식으로부터 계산된 값을 바로 사용하지 않고 Smin 값의 경우 식의 계산값에 -1을 해주고 Smax 값의 경우 식의 계산값에 -1을 더해 줄수도 있다. 이와 같이 해주는 이유는 FDCO/FIN2 및 FIN2/FIN을 측정하는 회로의 레졸루션(resolution) 한계로 인하여 +/-1 만큼의 오차가 발생 가능하기 때문에 이를 보상하기 위해서이다.If S is out of the Smin / Smax range, S maintains its current value. The values of Smin and Smax may be -1 to the calculated value of the equation for the Smin value and -1 to the calculated value of the equation for the Smax value without using the value calculated from the above equation. The reason for this is to compensate for the error of +/- 1 due to the resolution limit of the circuit measuring FDCO / FIN2 and FIN2 / FIN.

하드웨어적으로 가장 많은 면적을 차지하는 블록은 주파수 카운터 (510) 및 AxB/C 연산부(540)이다. 본 발명의 일 실시예에서는 입력신호를 시간에 따라서 순차적으로 muxing하는 구조를 사용하여 주파수 카운터(510) 및 연산부(540)를 1개만 구현한 후 공유하여 사용한다. 주파수 카운터 모드 제어부(530)는 입력단의 MUX와 DCO2의 디지털 컨트롤 코드를 선택하는 MUX(590)를 컨트롤한다. 주파수 카운터(510)는 F_LOW에 입력되는 주파수를 F_HIGH에 입력되는 클럭으로 카운팅하여 래치(520)로 제공한다. 주파수 카운터 모드 제어부(530)의 제어 신호는 주파수 카운터(510)의 출력을 순차적으로 저장하는 래치를 제어하는데도 사용된다. 그리고 AxB/C 모드 제어부(560)의 제어 신호는 2개의 래치로부터의 출력을 선택하는 MUX와, AxB/C 연산부(540)의 출력을 래치(550)에 순차 저장하는 데 있어서 선택 신호가 된다. 본 발명의 일 실시예는 일종의 시간차별 회로공유 방식(Time Division Circuit Sharing)을 제안한다.The block occupying the largest area in hardware is the frequency counter 510 and the AxB / C calculator 540. In an exemplary embodiment of the present invention, only one frequency counter 510 and one operation unit 540 are implemented and shared using a structure of muxing an input signal sequentially over time. The frequency counter mode control unit 530 controls the MUX 590 for selecting the MUX of the input terminal and the digital control code of the DCO2. The frequency counter 510 counts the frequency input to F_LOW with a clock input to F_HIGH and provides the frequency to the latch 520. The control signal of the frequency counter mode controller 530 is also used to control a latch that sequentially stores the output of the frequency counter 510. The control signal of the AxB / C mode control unit 560 is a selection signal in order to sequentially store the output of the two latches and the output of the AxB / C operation unit 540 in the latch 550. One embodiment of the present invention proposes a kind of time division circuit sharing method.

DCO2로부터의 신호, 즉 fdco의 입력 포트는 하나이지만 MIN/MAX 값을 입력해야 한다. MUX(590)는 모드에 따라 DCO2로 입력되는 제어 코드는, 제어 코드의 MIN/MAX 또는 앞단으로부터의 현재 값(제 2 디지털 컨트롤 코드) 중 1개를 선택하여 입력한다. Smin 및 Smax의 계산 구간 동안은 DCO2의 입력에 제 2 디지털 제어 코드의 MIN 값 및 MAX 값을 입력하여 DCO2가 각각 FDCO_min 및 FDCO_max의 주파수를 갖는 신호를 생성한다. Smin/Smax 계산이 완료 된 후에는 DCO2의 제어신호는 앞단에서 출력되는 제 2 디지털 제어 신호를 그대로 연결하여 피드백 동작에 의하여 적절히 제어되도록 한다. S값 측정부(500)는, 적어도 DCO2(240)에 대하여 DCO2(240)를 제어하는 제어코드('제 2 디지털 제어 코드')가 가질 수 있는 최대값 및 최소값을 선택적으로 제공함으로써 DCO2(240)에서 출력되는 출력신호를 입력받아 이용한다.
There is one signal from DCO2, the input port of fdco, but you must enter the MIN / MAX value. The MUX 590 selects and inputs one of MIN / MAX of the control code or a current value (second digital control code) from the front end of the control code input to the DCO2 depending on the mode. During the calculation period of Smin and Smax, the MIN value and the MAX value of the second digital control code are input to the input of DCO2 to generate a signal having DCO2 having frequencies of FDCO_min and FDCO_max, respectively. After the Smin / Smax calculation is completed, the control signal of the DCO2 is directly connected to the second digital control signal output from the front end so as to be properly controlled by the feedback operation. The S-value measuring unit 500 selectively provides at least the DCO2 240 by providing a maximum value and a minimum value of a control code ('second digital control code') controlling the DCO2 240 with respect to at least the DCO2 240. The output signal from) is input and used.

도 8로 돌아와, 오버플로우 디텍터(570)은 코아스 코드의 오버플로우를 감지하여 MUX(570)을 제어하며, 평균 연산부(291)는 S의 최대값 및 최소값을 평균하여 MUX(292)로 제공한다. MUX(292)는 리셋이 있을 경우 평균 연산부(291)로부터 S의 초기값을 출력하며, 오버플로우 디텍터(570)는 오버플로우를 감지하는 블록으로서, 오버플로우를 감지한 경우 S 값을 증/감하고 그렇지 않은 경우 현재의 S값을 유지하기 위하여 MUX 블럭(293)을 적절히 제어한다.Returning to FIG. 8, the overflow detector 570 detects the overflow of the core code to control the MUX 570, and the average calculating unit 291 averages the maximum and minimum values of S and provides them to the MUX 292. do. The MUX 292 outputs an initial value of S from the average calculating unit 291 when there is a reset, and the overflow detector 570 is a block for detecting an overflow. When the overflow is detected, the MUX 292 increases or decreases the S value. Otherwise, the MUX block 293 is appropriately controlled to maintain the current S value.

한편 오버플로우 디텍터(299)는 파인 코드에 오버플로우가 있는지를 감지하는 블록으로서, 파인 코드에 오버플로우가 있는 경우 코아스 코드를 증/감하고 그렇지 않은 경우 현재의 코아스 코드를 유지하기 위하여 MUX 블럭(298)을 적절히 제어한다.On the other hand, the overflow detector 299 is a block for detecting whether there is an overflow in the fine code. The overflow detector 299 increases / decreases the core code if there is an overflow in the fine code and otherwise maintains the current core code. Block 298 is appropriately controlled.

DCO2의 제어는 Bottom Up 방식으로서 Fine → Coarse → S 제어 순으로 진행된다. 그리고 S 값은 항상 Smin/Smax 사이의 값을 가지면서 PLL이 원하는 주파수에 locking 될 때까지 제어되기 때문에 P/V/T 에 무관하게 매우 좁은 레인지(range)를 갖는 DCO2만으로도 넓은 주파수 범위의 출력주파수를 생성할수 있다. 그리고 FOUT = FDCO/S 로서 S값을 P/V/T별로 적절히 조절하면 FDCO의 min/max가 좁아도 넓은 FOUT범위를 갖도록 할 수 있다. 파인 코드에 오버플로우가 발생하지 않을 경우 상위 제어 신호들인 코아스 코드 및 S값은 현재 상태를 유지하며, 오버플로우 발생시에는 한 단계의 증/감이 있다.The control of DCO2 is a bottom up method, followed by Fine → Coarse → S control. Since the S value is always controlled between Smin / Smax and controlled until the PLL is locked to the desired frequency, the output frequency of a wide frequency range with DCO2 alone, which has a very narrow range regardless of P / V / T You can create In addition, if the S value is properly adjusted for each P / V / T as FOUT = FDCO / S, even if the min / max of the FDCO is narrow, it can have a wide FOUT range. If there is no overflow in the fine code, the higher control signals, the core code and the S value, remain in the current state, and when overflow occurs, there is one step of increase / decrease.

코아스 코드에 오버플로우가 발생하지 않을 경우 상위 제어 신호인 S 값은 현재 상태를 유지한다. 오버플로우 발생시에는 S는 1만큼 감소한다. 감소시키는 이유는 S가 클수록 FDCO는 더 높은 값을 가져야 하기 때문에 반대로 움직인다. S값을 +/-1 증/감 시킬 지의 여부는 단지 바로 하위 제어 신호인 코아스 코드에 의하여만 결정된다. 하위 제어 신호에서 오버플로우가 발생하여 코아스 코드 및 S를 업데이트할 경우 루프 게인이 지나치게 켜져 루프가 언스테이블해지는 것을 방지하기 위하여 루프 필터의 업데이트 타임보다 예를 들면 4~8배 정도 느린 주파수로 업데이트를 한다. 코아스 코드를 업데이트하는 타이밍은 패스트 루프의 루프 필터 업데이트 주파수인 FIN2를 적절히 분주한 클럭으로 주기적으로 데이터를 래치해서 최종출력으로 보내준다. S 값을 경우 슬로우 루프의 입력기준 클럭(주파수 FIN1)을 적절히 분주한 후, 이 클럭으로 구동되는 D 플립플롭(590)을 이용하여 주기적으로 새로운 S값을 업데이트해준다. 만약 코아스 코드 및 S값을 해당 루프의 업데이트 타임과 동일한 주파수로 업데이트할 경우 코아스 및 S 값이 +/-1 증/감함에 따라 등가적으로 변하는 DCO2의 주파수가 매우 커서 전체 루프가 불안정하게 된다.
If no overflow occurs in the core code, the upper control signal S value maintains the current state. In case of overflow, S decreases by one. The reason for the decrease is that the larger the S, the more the FDCO has to have a higher value, which moves in reverse. Whether the S value is increased or decreased by +/- 1 is determined only by the core code, which is the lower control signal. When the core control code and S are updated due to an overflow in the lower control signal, the loop gain is excessively updated, for example 4 to 8 times slower than the loop filter's update time to prevent the loop from unstable. Do The timing of updating the core code periodically latches data to the final output at a clock that is properly divided by FIN2, the loop filter update frequency of the fast loop. In the case of the S value, the input reference clock (frequency FIN1) of the slow loop is properly divided, and the new S value is periodically updated using the D flip-flop 590 driven by the clock. If you update the cores code and S value to the same frequency as the update time of the loop, the frequency of DCO2, which changes equivalently as the cores and S values increase / decrease by +/- 1, is very large, making the entire loop unstable. do.

도 10은 본 발명의 실시예에 따라 제 3 분주기(DIV3, 270)을 이용하여 분주비(S)를 적절히 제어함으로써 DCO2가 적당한 레인지에서 동작되는 것을 설명하기 위한 그래프이다.
FIG. 10 is a graph for explaining that the DCO2 is operated at an appropriate range by appropriately controlling the division ratio S using the third dividers DIV3 and 270 according to an embodiment of the present invention.

도 10에서 가로축은 DCO2를 제어하기 위한 디지털 제어 코드를 나타내며, 도 10(A) 및 도 10(C)에서 세로축은 DCO2의 출력 주파수(FDCO)를 나타내고, 도 10(B), 도 10(D) 및 도 10(E)에서 세로축은 제 3 분주기(DIV3, 270)의 출력 주파수(FOUT)를 나타낸다.In FIG. 10, the horizontal axis represents a digital control code for controlling DCO2, and in FIGS. 10A and 10C, the vertical axis represents the output frequency FDCO of DCO2, and FIGS. 10B and 10D. ) And in FIG. 10E, the vertical axis represents the output frequency FOUT of the third dividers DIV3 and 270.

먼저, 도 10(A) 및 도 10(C)에 도시된 바와 같이, DCO2(240)의 출력 주파수(FDCO)는 P/V/T에 따라 BST 및 WST와 같은 코너를 가질 수 있으며 TYP는 전형적인 경우를 나타낸다. 따라서 DCO2의 출력 주파수는 BST 및 WST가 겹치는 주파수 범위, 즉 '동작 영역'만을 이용할 수 있다. First, as shown in FIGS. 10A and 10C, the output frequency FDCO of DCO2 240 may have corners such as BST and WST depending on P / V / T and TYP is typical. The case is shown. Therefore, the output frequency of DCO2 can only use the frequency range where the BST and WST overlap, that is, the 'operation region'.

그리고, 도 10(B)에 도시된 바와 같이, 가정하여 제 3 분주기(DIV3, 270)의 분주비를 1/2로 고정하게 되면, BST 및 WST 모두에 있어서 FOUT은 FDCO의 1/2이 되고, ADPLL(1)의 출력 주파수에 있어서 동작 영역은 상기한 DCO2의 동작 영역의 1/2로 될 것이다. P/V/T 에 무관하게 동일한 분주비로 나눌 경우 임의의 주파수를 생성하기 위해서는 분주하지 않은 DCO2의 주파수 튜닝 레인지(tuning range)가 충분히 커야 한다. 코너별로 동일하게 1/2분주 한 경우 BST 코너에서 원하는 주파수를 생성하지 못한다(도 10(C) 참조).As shown in FIG. 10 (B), if the dividing ratio of the third dividers DIV3 and 270 is fixed to 1/2, FOUT is 1/2 of FDCO in both BST and WST. At the output frequency of the ADPLL 1, the operating area will be 1/2 of the operating area of the DCO2 described above. When divided by the same division ratio irrespective of P / V / T, the frequency tuning range of the undivided DCO2 must be large enough to generate an arbitrary frequency. In the same half-division for each corner, the BST corner does not generate the desired frequency (see FIG. 10 (C)).

그런데, 본 발명의 일 양상에 따르면 제 3 분주기(DIV3, 270)의 분주비(S)는 능동적으로 다이내믹하게 자동 제어된다. P/V/T에 따라 ADPLL(1)의 DCO2는 WST 내지 BST 코너를 가질 수 있으나, 각 상황에 따라서 분주비(S)가 적절히 제어되게 된다. 예를 들어, 도 10(E)와 같이 WST에서 1/2 분주되며 BST에서 1/6 분주되게 할 수 있다. 이에 따라 FOUT의 동작 영역은 대폭 확대된다. 도 10 (B)에 예시된 바와 같이 분주비(S)를 적절히 제어할 수 있음으로 인해서 WST 및 BST 코너가 겹치는 동작 영역은 대폭 확대될 수 있는 것이다. 본 발명의 일 양상에 따르면, 좁은 영역의 DCO2 만으로도 원하는 주파수를 생성할 수 있게 되는 것이다.However, according to an aspect of the present invention, the division ratio S of the third dividers DIV3 and 270 is actively and dynamically controlled automatically. According to P / V / T, the DCO2 of the ADPLL 1 may have a WST to BST corner, but the division ratio S may be appropriately controlled according to each situation. For example, as shown in FIG. 10 (E), it is possible to dispense 1/2 in WST and 1/6 in BST. As a result, the operation area of FOUT is greatly enlarged. As illustrated in FIG. 10B, the division ratio S can be appropriately controlled, so that the operation region where the WST and BST corners overlap can be greatly enlarged. According to an aspect of the present invention, it is possible to generate a desired frequency only with a narrow area of DCO2.

본 발명의 일 양상에 따르면, S의 초기값을 자동 설정함에 있어서 자동 측정 회로를 사용함으로써, 입력 주파수(fin1,fin2) 및 외부에서 설정되는 주파수 게인(N)을 자동 반영하여 S의 초기값 설정이 가능하게 되는 효과가 있다.
According to an aspect of the present invention, by using an automatic measurement circuit in automatically setting the initial value of S, by setting the initial value of S by automatically reflecting the input frequency (fin1, fin2) and the frequency gain (N) set externally This has the effect of being possible.

100 : 제 1 타임 디지털 컨버터 200 : 제 1 디지털 컨트롤 오실레이터
210 : 제 2 타임 디지털 컨버터 220 : 제 2 디지털 루프 필터
250 : 제 2 분주기 280 : 디지털 컨트롤 오실레이터 블럭
300 : 제 1 디지털 루프 필터 600 : 분주 블럭100: first time digital converter 200: first digital control oscillator
210: second time digital converter 220: second digital loop filter
250: second divider 280: digital control oscillator block
300: first digital loop filter 600: frequency division block

Claims

Phase comprising a digital control oscillator (hereinafter referred to as a 'first digital control oscillator') 200 whose frequency of the output signal is controlled in accordance with a digital control code M (hereinafter referred to as a 'first digital control code'). As a fixed loop 1 (hereinafter referred to as a 'first phase locked loop'),
The first digital control oscillator 200,
In response to the first digital control code M, a division ratio for a signal on a feedback path is controlled according to the first digital control code M, and another phase inside the first phase locked loop 1 is obtained. A fixed loop (hereinafter referred to as a 'second phase locked loop') 200 ';
A frequency division block 600 for dividing an output signal of the second phase locked loop 200 'and at least using a control signal for controlling an oscillator of the second phase locked loop 200';
Digital phase locked loop, characterized in that configured to include.

Phase comprising a digital control oscillator (hereinafter referred to as a 'first digital control oscillator') 200 whose frequency of the output signal is controlled in accordance with a digital control code M (hereinafter referred to as a 'first digital control code'). As a fixed loop 1 (hereinafter referred to as a 'first phase locked loop'),
The first digital control oscillator 200 is implemented using another phase locked loop (hereinafter referred to as a 'second phase locked loop') 200 ′ inside the first phase locked loop 1,
The oscillator to be included in the second phase locked loop 200 ′ is a digital control oscillator (hereinafter referred to as a “second digital control oscillator”) whose frequency is controlled according to a digital control code (hereinafter referred to as a “second digital control code”). Digital phase oscillator block 280, which is implemented as a digital control oscillator block 280.

The method according to claim 2,
The first digital control oscillator 200,
And dividing the output signal of the second digital control oscillator 240, wherein the dividing ratio S is automatically selected by using at least the second digital control code. Loop.

The method according to claim 3,
The second digital control code is,
And a fine code for fine tuning the second digital control oscillator 240, and a fine code for fine tuning the second digital control oscillator 240, wherein the division ratio S is the core. A digital phase locked loop, characterized in that it increases or decreases when a code overflow occurs.

The method according to claim 3,
The initial value of the division ratio (S),
At least a frequency FDCO_MIN and a maximum frequency FDCO_MAX that the second digital control oscillator 240 can output, a frequency FIN1 of a reference clock input to the first digital phase locked loop 1, and the Digital phase locked loop, characterized in that is automatically determined using the frequency gain (N) of the first digital phase locked loop (1).

The method according to claim 3,
By selectively providing a maximum value and a minimum value of the second digital control code to at least the second digital control oscillator 240, an output signal output from the second digital control oscillator 240 is input to receive the division ratio S. And a circuit 500 for computing the maximum and minimum values of < RTI ID = 0.0 >

The method according to claim 2,
The second digital control code is,
A core code for coarse tuning of the second digital control oscillator 240 and a fine code for fine tuning the second digital control oscillator 240, wherein the coarse code is over the fine code. A digital phase locked loop, characterized in that it increases or decreases when flow or underflow occurs.

The method of claim 7,
In the frequency division ratio S for dividing the fine code, the core code and the output signal of the second digital control oscillator 240 is increased or decreased,
And the fine code, the core code, and the frequency division ratio (S).

delete

The method according to claim 1 or 2,
The first digital control oscillator comprises a fine tuning cell,
The fine tuning cell,
Power is supplied from the first power supply terminal and the second power supply terminal, and the signal of the input terminal is inverted and output to the output terminal, and the inverted output is provided to the output terminal according to an enable signal or the output terminal is in a tri-state state. Is implemented as a tri-state inverter 242,
At least one diode connected PMOS 242_P3 inserted in a current path between the first power stage and the output stage;
And at least one diode-connected NMOS 242_N3 inserted in the current path between the second power stage and the output stage,
Digital phase locked loop, characterized in that to reduce the amount of current changes due to the on-off of the enable signal.

The method according to claim 13,
The at least one diode connected PMOS 242_P3 is
Located between the enable PMOS (242_P1) and the first power terminal according to the enable signal,
The at least one diode connected NMOS 242_N3 is
And a second power supply terminal positioned between the enable NMOS (242_N1) and the second power terminal according to the enable signal.