KR101617088B1 - All-Digital Phase-Locked Loop with Fine Multi-Sampling Time-to-Digital Converter and Method for Operating thereof - Google Patents

All-Digital Phase-Locked Loop with Fine Multi-Sampling Time-to-Digital Converter and Method for Operating thereof Download PDF

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Abstract

미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프 및 그 동작 방법이 제시된다. 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프에 있어서, 입력되는 두 신호의 위상 차이를 디지털 값으로 변환하는 시간-디지털 변환기(Time-to-Digital Converter; TDC); 상기 시간-디지털 변환기에서 변환되지 않은 나머지 신호는 지연 고정 루프(Delay-Locked Loop; DLL) 기반의 다중 위상 발생기(Multiphase Generator)를 통해 다중 위상(Multiphase)을 생성하고, 상기 다중 위상을 기준 신호(Reference signal)로 하여 위상 차이를 상기 디지털 값으로 변환하는 상기 미세 다중 샘플링 시간-디지털 변환기(Fine Multi-Sampling Time-to-Digital Converter); 상기 시간-디지털 변환기 및 상기 미세 다중 샘플링 시간-디지털 변환기의 출력을 컨트롤 코드로 변화시키는 디지털 루프 필터; 및 상기 컨트롤 코드에 의해 출력 신호의 주파수를 생성하는 디지털 컨트롤 오실레이터를 포함한다.An all-digital phase-locked loop and a method of its operation using a fine multisampling time-to-digital converter are presented. An all-digital phase-locked loop using a fine multiple sampling time digital converter, comprising: a Time-to-Digital Converter (TDC) for converting the phase difference between two input signals into a digital value; The remaining signals that have not been converted in the time-to-digital converter generate a multiphase signal through a delay-locked loop (DLL) -based multiphase generator, A fine multi-sampling time-to-digital converter for converting the phase difference into the digital value using a reference signal; A digital loop filter for converting an output of the time-to-digital converter and the fine multi-sampling time-to-digital converter into a control code; And a digital control oscillator for generating the frequency of the output signal by the control code.

Description

미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프 및 그 동작 방법{All-Digital Phase-Locked Loop with Fine Multi-Sampling Time-to-Digital Converter and Method for Operating thereof}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an all-digital phase-locked loop and a method of operating the same,

본 발명은 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프 및 그 동작 방법에 관한 것이다. 더욱 상세하게는, 지연 고정 루프(Delay-Locked Loop; DLL) 기반의 고 해상도 시간-디지털 변환기를 이용한 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프 및 그 동작 방법에 관한 것이다. The present invention relates to an all-digital phase-locked loop and a method of operation thereof using a fine-multiplexed sampling time-to-digital converter. More particularly, the present invention relates to an all-digital phase-locked loop using a fine-multiplexed sampling time-to-digital converter using a delay-locked loop (DLL) based high-resolution time-to-digital converter and an operation method thereof.

올-디지털 위상 잠금 루프(All-Digital Phase-Locked Loop; ADPLL)는 공정, 전압, 온도(Process, Voltage, Temperature; PVT) 변화(variation)에 둔감하고, 디지털 회로의 프로그래밍(programmability)이 용이하다는 장점을 가지고 있다. 또한, 올-디지털 위상 잠금 루프(ADPLL)는 디지털 루프 필터를 사용하기 때문에 공정 향상에 따른 누설전류에 의한 지터(jitter) 성능 저하도 해소 가능하다. 이러한 장점들 때문에 올-디지털 위상 잠금 루프(ADPLL)은 통신 기기 및 휴대 장비의 어플리케이션으로서 많이 활용되고 있다. All-Digital Phase-Locked Loop (ADPLL) is insensitive to process, voltage, temperature (PVT) variations, and is easy to program It has advantages. In addition, since the all-digital phase-locked loop (ADPLL) uses a digital loop filter, degradation of jitter performance due to leakage current due to process improvement can be eliminated. Because of these advantages, the all-digital phase-locked loop (ADPLL) is widely used as an application of communication equipment and portable equipment.

하지만, 위상 오차의 디지털 변환에서 발생하는 양자화 잡음은 올-디지털 위상 잠금 루프(ADPLL)의 지터 성능에 있어서 해결해야만 하는 중요한 과제이다. However, the quantization noise generated in the digital conversion of the phase error is an important task to be solved in the jitter performance of the all-digital phase-locked loop (ADPLL).

본 발명이 이루고자 하는 기술적 과제는 지연 고정 루프(Delay-Locked Loop; DLL) 기반의 고 해상도 시간-디지털 변환기를 이용하여 올-디지털 위상 잠금 루프(All-Digital Phase-Locked Loop; ADPLL)의 지터 성능을 향상시키는 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프 및 그 동작 방법을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention is directed to a jitter performance of an all-digital phase-locked loop (ADPLL) using a high-resolution time-to-digital converter based on a delay locked loop (DLL) Digital phase lock loop using a fine multi-sampling time-to-digital converter and a method of operating the same.

일 측면에 있어서, 본 발명에서 제안하는 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프에 있어서, 입력되는 두 신호의 위상 차이를 디지털 값으로 변환하는 시간-디지털 변환기(Time-to-Digital Converter; TDC); 상기 시간-디지털 변환기에서 변환되지 않은 나머지 신호는 지연 고정 루프(Delay-Locked Loop; DLL) 기반의 다중 위상 발생기(Multiphase Generator)를 통해 다중 위상(Multiphase)을 생성하고, 상기 다중 위상을 기준 신호(Reference signal)로 하여 위상 차이를 상기 디지털 값으로 변환하는 상기 미세 다중 샘플링 시간-디지털 변환기(Fine Multi-Sampling Time-to-Digital Converter); 상기 시간-디지털 변환기 및 상기 미세 다중 샘플링 시간-디지털 변환기의 출력을 컨트롤 코드로 변화시키는 디지털 루프 필터; 및 상기 컨트롤 코드에 의해 출력 신호의 주파수를 생성하는 디지털 컨트롤 오실레이터를 포함한다.In one aspect, an all-digital phase-locked loop using a fine multiplexed sampling time-to-digital converter proposed in the present invention includes a time-to-digital converter (ADC) for converting the phase difference between two input signals into a digital value, Digital Converter (TDC); The remaining signals that have not been converted in the time-to-digital converter generate a multiphase signal through a delay-locked loop (DLL) -based multiphase generator, A fine multi-sampling time-to-digital converter for converting the phase difference into the digital value using a reference signal; A digital loop filter for converting an output of the time-to-digital converter and the fine multi-sampling time-to-digital converter into a control code; And a digital control oscillator for generating the frequency of the output signal by the control code.

상기 다중 위상 발생기는 상기 다중 위상의 생성 시 보조 다중 위상(Sub-multiphase)을 생성하고, 다중 주기 잠금 감지 회로부가 구성되어, 입력 신호를 2 분주하여 각각의 상기 보조 다중 위상을 샘플링하고, 상기 샘플링에 의해 출력된 값을 순차적으로 재 샘플링하여 잠금 클럭을 1로 만들 수 있다.The multi-phase generator generates a sub-multiphase when generating the multi-phase, and the multi-period lock detection circuit part samples the respective auxiliary multi-phases by dividing the input signal by two, So that the lock clock can be made to be one.

상기 시간-디지털 변환기는 버퍼 지연 레벨의 위상 오차를 측정하고, 상기 미세 다중 샘플링 시간-디지털 변환기는 상기 버퍼 1개의 지연보다 작은 값의 상기 위상 오차를 측정할 수 있다.The time-to-digital converter measures the phase error of the buffer delay level, and the fine multi-sampling time-to-digital converter can measure the phase error of the value smaller than the delay of one buffer.

다른 측면에 있어서, 본 발명에서 제안하는 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프의 동작 방법에 있어서, 시간-디지털 변환기(Time-to-Digital Converter; TDC)를 통해 입력되는 두 신호의 위상 차이를 디지털 값으로 변환하는 단계; 상기 시간-디지털 변환기에서 변환되지 않은 나머지 신호는 지연 고정 루프(Delay-Locked Loop; DLL) 기반의 다중 위상 발생기(Multiphase Generator)를 통해 다중 위상(Multiphase)을 생성하는 단계; 상기 미세 다중 샘플링 시간-디지털 변환기(Fine Multi-Sampling Time-to-Digital Converter)를 통해 상기 다중 위상을 기준 신호(Reference signal)로 하여 위상 차이를 상기 디지털 값으로 변환하는 단계; 상기 시간-디지털 변환기 및 상기 미세 다중 샘플링 시간-디지털 변환기의 출력을 상기 디지털 루프 필터를 통해 컨트롤 코드로 변화시키는 단계; 및 디지털 컨트롤 오실레이터를 통해 상기 컨트롤 코드에 의해 출력 신호의 주파수를 생성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of operating an all-digital phase-locked loop using a fine multiplexing sampling time-to-digital converter, the method comprising the steps of: Converting a phase difference of the signal to a digital value; The remaining signals not converted in the time-to-digital converter are generated by generating a multiphase signal through a delay-locked loop (DLL) -based multiphase generator; Converting the phase difference into the digital value by using the multi-phase as a reference signal through the fine multi-sampling time-to-digital converter; Converting the output of the time-to-digital converter and the fine multiplexing sampling time-to-digital converter into a control code through the digital loop filter; And generating a frequency of the output signal by the control code via a digital control oscillator.

상기 다중 위상 발생기를 통해 보조 다중 위상(Sub-multiphase)을 생성하며, 다중 주기 잠금 감지 회로를 구현하고, 상기 보조 다중 위상을 샘플링 또는 다중 샘플링하여 잠금 클럭을 1로 만드는 단계를 더 포함하고, 상기 시간-디지털 변환기는 버퍼 지연 레벨의 위상 오차를 측정하고, 상기 미세 다중 샘플링 시간-디지털 변환기는 상기 버퍼 1개의 지연보다 작은 값의 상기 위상 오차를 측정할 수 있다.Further comprising generating a sub-multiphase through the multiphase generator, implementing a multi-period lock detection circuit, and sampling and / or multiplexing the auxiliary multiphase to produce a lock clock of 1, The time-to-digital converter measures the phase error of the buffer delay level, and the fine multiplexing sampling time-to-digital converter can measure the phase error of a value smaller than the delay of one buffer.

상기 다중 주기 잠금 감지 회로를 구현하고, 상기 보조 다중 위상을 샘플링 또는 다중 샘플링하여 잠금 클럭을 1로 만드는 단계는 입력 신호를 2 분주하여, 각각의 상기 보조 다중 위상을 샘플링하는 단계; 상기 샘플링을 통해 출력된 값을 순차적으로 재 샘플링하는 단계; 및 상기 재 샘플링을 통해 잠금 클럭을 1로 만드는 단계를 포함하고, 상기 재 샘플링을 통해 잠금 클럭을 1로 만드는 단계는 상기 재 샘플링을 통해 상기 잠금 클럭이 0이 된 경우, 강압적인 업/다운 신호를 위상 검출기(Phase Detector)에 입력하여 상기 잠금 클럭을 1로 만들 수 있다.The multi-period lock detection circuit may be configured to sample or sub-sample the auxiliary multi-phase signals to provide a lock clock signal having a value of 1 by dividing the input signal into two signals, thereby sampling each auxiliary multi-phase signal. Sequentially sampling the values output through the sampling; And making the lock clock to 1 through the resampling, wherein the step of making the lock clock to 1 through resampling comprises: when the lock clock is 0 through the resampling, May be input to a phase detector to make the lock clock 1.

본 발명의 실시예들에 따르면 지연 고정 루프(Delay-Locked Loop; DLL) 기반의 고 해상도 시간-디지털 변환기를 이용하여 올-디지털 위상 잠금 루프(All-Digital Phase-Locked Loop; ADPLL)의 지터 성능을 향상시키는 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프 및 그 동작 방법을 제공할 수 있다.According to embodiments of the present invention, jitter performance of an all-digital phase-locked loop (ADPLL) using a high-resolution time-to-digital converter based on a delay-locked loop (DLL) Digital phase-locked loop and a method of operation thereof using a fine multi-sampling time-to-digital converter.

도 1은 본 발명의 일 실시예에 따른 기본적인 시간-디지털 변환기를 나타낸 구조도이다.
도 2는 본 발명의 일 실시예에 따른 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프를 나타낸 구조도이다.
도 3은 본 발명의 일 실시예에 따른 DLL 기반의 다중 위상 발생기의 구조를 나타낸 도이다.
도 4는 본 발명의 일 실시예에 따른 미세 간격 다중 위상의 생성 및 다중 샘플링 시간-디지털 변환기의 원리를 나타낸 도이다.
도 5는 본 발명의 일 실시예에 따른 8 주기 잠금 감지 회로를 나타낸 도이다.
도 6은 본 발명의 일 실시예에 따른 8 주기 잠금 감지의 동작 과정을 나타낸 도이다.
도 7은 본 발명의 일 실시예에 따른 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프의 동작 방법을 나타낸 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 다중 잠금을 감지하기 위한 미세 다중 샘플링 시간-디지털 변환 방법을 나타낸 흐름도이다.1 is a block diagram illustrating a basic time-to-digital converter according to an embodiment of the present invention.
2 is a block diagram illustrating an all-digital phase-locked loop using a fine-multiplexed sampling time-to-digital converter according to an embodiment of the present invention.
3 is a diagram illustrating a structure of a DLL-based multiphase generator according to an embodiment of the present invention.
FIG. 4 is a diagram illustrating the principle of generation of a fine interval multiphase and a multiple sampling time-to-digital converter according to an embodiment of the present invention.
5 is a diagram illustrating an 8-period lock detection circuit according to an embodiment of the present invention.
6 is a flowchart illustrating an operation of 8-period lock detection according to an exemplary embodiment of the present invention.
7 is a flowchart illustrating a method of operating an all-digital phase-locked loop using a fine-multiplexed sampling time-to-digital converter according to an embodiment of the present invention.
8 is a flowchart illustrating a fine multiplexing sampling time-to-digital conversion method for detecting multiple locks according to an embodiment of the present invention.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 기본적인 시간-디지털 변환기를 나타낸 구조도이다.1 is a block diagram illustrating a basic time-to-digital converter according to an embodiment of the present invention.

도 1을 참조하면, 기본적인 시간-디지털 변환기의 구조를 확인할 수 있다.Referring to FIG. 1, the structure of a basic time-to-digital converter can be confirmed.

올-디지털 위상 잠금 루프(ADPLL)의 위상 오차의 디지털 변환에서 발생하는 양자화 잡음을 해결하기 위해서 고해상도의 시간-디지털 변환기(TDC)를 설계해야 한다. A high-resolution time-to-digital converter (TDC) must be designed to solve the quantization noise arising from the digital conversion of the phase error of the all-digital phase-locked loop (ADPLL).

여기서, 시간-디지털 변환기(Time-to-Digital Converter; TDC)는 저전압 환경에서의 데이터 변환 기술로, 두 입력 신호(Start, Stop signal)의 시간 차이를 디지털 신호로 바꾸는 장치이다. 여기서, 입력 신호는 펄스 형태가 될 수도 있고, 각기 다른 신호원(source)으로부터의 단순한 상승 신호(Rising signal)일 수도 있다. 기본적인 시간-디지털 변환기는 버퍼 체인과 다수의 플립플롭(또는 래치)로 이루어질 수 있다.Here, a time-to-digital converter (TDC) is a data conversion technique in a low voltage environment and converts time difference between two input signals (Start, Stop signal) into digital signals. Here, the input signal may be in the form of a pulse, or it may be a simple rising signal from a different source. A basic time-to-digital converter can consist of a buffer chain and a number of flip-flops (or latches).

그러나, 이러한 기본적인 구조의 시간-디지털 변환기(TDC)는 버퍼의 지연(TB)에 따라 해상도의 제약을 받을 수 있다. 이에 따라, 시간-디지털 변환기에서 해상도 제약을 극복하기 위해 버퍼의 제약에서 벗어난 고해상도의 시간-디지털 변환기를 얻기 위해서 다양한 방안이 연구되고 있다.
However, the time-to-digital converter (TDC) of this basic structure can be limited in resolution depending on the buffer delay (T B ). Accordingly, in order to overcome the resolution limitation in the time-to-digital converter, various schemes are being studied to obtain a high-resolution time-to-digital converter deviating from the buffer constraint.

도 2는 본 발명의 일 실시예에 따른 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프를 나타낸 구조도이다. 2 is a block diagram illustrating an all-digital phase-locked loop using a fine-multiplexed sampling time-to-digital converter according to an embodiment of the present invention.

도 2를 참조하면, 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프(200)는 시간-디지털 변환기(210), 미세 다중 샘플링 시간-디지털 변환기(220), 디지털 루프 필터(230), 그리고 디지털 컨트롤 오실레이터(240)를 포함할 수 있다. 2, an all-digital phase-locked loop 200 using a fine multi-sampling time-to-digital converter includes a time-to-digital converter 210, a fine multi-sampling time-to-digital converter 220, a digital loop filter 230, And a digital control oscillator 240.

시간-디지털 변환기(Time-to-Digital Converter; TDC)(210)는 입력되는 두 신호의 위상 차이를 그에 상응하는 디지털 값으로 변환시키는 회로로써, 기준 신호와 시간 도메인 상의 궤환 신호의 위상 차이를 측정하여 디지털 신호로 변환할 수 있다. 그리고, 시간-디지털 변환기(TDC)는 입력 위상 차이나 시간 간격을 디지털화하는 과정에서 양자화 에러(Quantization error)가 발생될 수 있다. 따라서, 양자화 에러를 줄이기 위해 높은 해상도를 가진 시간-디지털 변환기의 설계가 매우 중요하다.A time-to-digital converter (TDC) 210 converts a phase difference between two input signals into a corresponding digital value, and measures a phase difference between a reference signal and a feedback signal in the time domain And convert the signal into a digital signal. In addition, the time-to-digital converter (TDC) may generate a quantization error in the process of digitizing the input phase difference or the time interval. Therefore, the design of a high-resolution time-to-digital converter is very important to reduce the quantization error.

미세 다중 샘플링 시간-디지털 변환기(Fine Multi-Sampling Time-to-Digital Converter; 미세 다중 샘플링 TDC)(220)는 시간-디지털 변환기에서 변환되지 않은 나머지 신호는 다중 위상 발생기(221)를 통해 다중 위상(Multiphase)을 생성하고, 다중 위상을 기준 신호(Reference signal)로 하여 위상 차이를 디지털 값으로 변환할 수 있다.The fine multi-sampling time-to-digital converter 220 converts the remaining unconverted signals in the time-to-digital converter into multi-phase signals through the multi-phase generator 221 And the phase difference can be converted into a digital value by using the multi-phase as a reference signal.

예를 들어, 다중 위상 발생기(221)가 포함된 미세 다중 샘플링 시간-디지털 변환기(220)를 통해 미세(fine) 3 bit code를 얻을 수 있다. 여기서, 각각의 다중 위상(Multiphase) M[1:8]이 서로 한 주기 이상의 차이를 가지기 위해서는, 최소 4개의 버퍼를 각각의 간격에서 가지도록 하는 것이 바람직하다. 따라서, M[1:8]의 생성 과정서 추가로 S[J-K] (J=1~8, K=1~4)의 보조 다중 위상(Sub-multiphase)을 얻을 수 있다.For example, a fine 3-bit code can be obtained through a fine multi-sampling time-to-digital converter 220 including a multi-phase generator 221. Here, in order for each of the multi-phase M [1: 8] to have a difference of more than one period from each other, it is preferable to have at least four buffers at respective intervals. Therefore, a sub-multiphase of S [J-K] (J = 1 to 8, K = 1 to 4) can be obtained in the process of generating M [1: 8].

즉, 다중 위상 발생기는 다중 위상의 생성 시 보조 다중 위상을 생성할 수 있다. 그리고, 다중 주기 잠금 감지 회로부가 구성되어, 입력 신호를 2 분주하여 각각의 보조 다중 위상을 샘플링하고, 샘플링에 의해 출력된 값을 순차적으로 재 샘플링하여 잠금 클럭을 1로 만들 수 있다. 이는, 아래에서 더 구체적으로 설명하기로 한다.That is, a multi-phase generator can generate an auxiliary multi-phase when generating multi-phases. In addition, the multi-period lock detection circuit unit may divide the input signal by two, sample each of the auxiliary multi-phases, and serially resample the values output by sampling to make the lock clock 1. This will be described in more detail below.

디지털 루프 필터(Digital Loop Filter; DLF)(230)는 시간-디지털 변환기(210) 및 미세 다중 샘플링 시간-디지털 변환기(220)의 출력을 컨트롤 코드로 변화시킬 수 있다. 다시 말하면, 시간-디지털 변환기(210) 및 미세 다중 샘플링 시간-디지털 변환기(220)의 디지털 값은 디지털 루프 필터(DLF)(230)로 인가되는데, 여기서, 디지털 루프 필터(DLF)(230)는 일종의 R/C 필터를 디지털 필터로 구현할 수 있다. 따라서, 시간-디지털 변환기(210) 및 미세 다중 샘플링 시간-디지털 변환기(220)의 출력은 디지털 루프 필터(DLF)(230)에 누적될 수 있다.A digital loop filter (DLF) 230 may convert the outputs of the time-to-digital converter 210 and the fine multi-sampling time-to-digital converter 220 into control codes. In other words, the digital values of the time-to-digital converter 210 and the fine multiply sampling time to digital converter 220 are applied to a digital loop filter (DLF) 230, where the digital loop filter (DLF) A kind of R / C filter can be implemented as a digital filter. Thus, the outputs of the time-to-digital converter 210 and the fine multiplexing sampling time-to-digital converter 220 may be accumulated in a digital loop filter (DLF)

디지털 컨트롤 오실레이터(Digital Controlled Oscillator; DCO)(240)는 컨트롤 코드에 의해 출력 신호의 주파수를 생성할 수 있다. 다시 말하면, 디지털 컨트롤 오실레이터(240)는 디지털 루프 필터(230)의 출력인 컨트롤 코드에 의하여 정해지는 클럭 주파수를 갖는 출력 신호를 생성할 수 있다.A Digital Controlled Oscillator (DCO) 240 can generate the frequency of the output signal by a control code. In other words, the digital control oscillator 240 can generate an output signal having a clock frequency determined by a control code that is the output of the digital loop filter 230.

추가적으로, 델타 시그마 모듈레이터(Delta Sigma Modulator; DSM)(250)를 구성하여, 미세 컨트롤(fine control)의 LSB 1 bit code를 디더링(dithering)하는 기능을 할 수 있다.In addition, a delta sigma modulator (DSM) 250 may be configured to dithering the LSB 1 bit code of the fine control.

그리고, 선택적으로 주파수 체배 기능을 갖도록 하는 경우 피드백 경로에 분주기(Divider; DIV)(260)가 추가될 수 있다. 이때, 분주기의 세팅 값인 분주비(N)는 ADPLL에서 입력 신호의 주파수(FIN)와 출력 신호의 주파수(FOUT) 사이의 주파수 게인(N=FOUT/FIN)이 될 수 있다.A divider (DIV) 260 may be added to the feedback path when the frequency multiplication function is selectively provided. At this time, the dividing ratio N, which is the setting value of the frequency divider, can be the frequency gain (N = FOUT / FIN) between the frequency FIN of the input signal and the frequency FOUT of the output signal in ADPLL.

한편, 위상 주파수 검출기(Phase Frequency Detector; PFD)(270)는 두 입력 신호에서의 위상 차이를 UP 신호 또는 DN(Down) 신호로 출력하여, 시간-디지털 변환기(210)에 입력할 수 있다.Meanwhile, a phase frequency detector (PFD) 270 outputs the phase difference in the two input signals as an UP signal or a DN (Down) signal to the time-to-digital converter 210.

이러한, 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프에 있어서, 버퍼 지연 수준의 위상 오차는 기본적인 시간-디지털 변환기(TDC)를 이용하여 측정할 수 있다. 이때, 위상 오차가 버퍼 1개의 지연보다 작은 값으로 들어가는 경우에는, 다중 샘플링 시간-디지털 변환기를 이용하여 미세 측정을 할 수 있다. 따라서, 위상 오차의 측정을 보다 정밀하게 구현할 수 있으며, 올-디지털 위상 잠금 루프(ADPLL)의 지터 특성을 향상시킬 수 있다.
In such an all-digital phase-locked loop using a fine multi-sampling time-to-digital converter, the phase error of the buffer delay level can be measured using a basic time-to-digital converter (TDC). At this time, if the phase error is smaller than the delay of one buffer, fine measurement can be performed using a multiple sampling time-to-digital converter. Therefore, the measurement of the phase error can be implemented more precisely, and the jitter characteristic of the all-digital phase lock loop ADPLL can be improved.

도 3은 본 발명의 일 실시예에 따른 DLL 기반의 다중 위상 발생기의 구조를 나타낸 도이다.3 is a diagram illustrating a structure of a DLL-based multiphase generator according to an embodiment of the present invention.

도 3을 참조하면, 다중 위상 발생기는 지연 고정 루프(Delay-Locked Loop; DLL) 기반의 회로이며, DLL 기반의 다중 위상 발생기의 구조를 통해 미세 간격 다중 위상(Multiphase) 생성 및 이를 이용한 시간-디지털 변환기(TDC) 원리를 확인할 수 있다. 여기서, 생성되는 다중 위상은 미세 다중 샘플링 시간-디지털 변환기의 레퍼런스로 사용될 수 있다. Referring to FIG. 3, the multi-phase generator is a delay-locked loop (DLL) -based circuit. The multi-phase generator is a DLL-based multi- Converter (TDC) principle. Here, the generated multiphase can be used as a reference of a fine multiplexed sampling time-to-digital converter.

먼저, 기본적인 시간-디지털 변환기(TDC) 구조에서 각 버퍼의 지연을 TB라고 가정할 수 있다. 이때, TB의 지연을 각 버퍼가 동등하게 나누어 가질 수 있다면, 원하는 추가 해상도 또는 미세 해상도를 얻을 수 있다. 이를 위해, 지연 고정 루프(Delay-Locked Loop; DLL)의 원리를 사용할 수 있다. 예를 들어, 사용되는 다중 위상(Multiphase)의 수가 8개인 경우에는 3 bit의 해상도를 추가할 수 있다. 이를 위해서는, 각각의 다중 위상(Multiphase)의 간격이 (1/8)*TB를 가져야 한다.First, it can be assumed that the delay of each buffer in the basic time-digital converter (TDC) structure is T B. At this time, if the delay of T B can be divided equally among the buffers, desired additional resolution or fine resolution can be obtained. For this, the principle of a delay-locked loop (DLL) can be used. For example, a resolution of 3 bits can be added when the number of used multi-phase is 8. To do this, the spacing of each multiphase must be (1/8) * T B.

다시 말하면, 8개의 동일한 간격을 가지는 다중 위상 지연 고정 루프(Multiphase Delay-Locked Loop, 다중 위상 DLL)를 형성할 수 있다. 여기서, 다중 위상 DLL(Multiphase DLL)이 레퍼런스 신호(REF)의 8주기만큼 지연 고정되는 경우, 각각의 다중 위상(Multiphase) 사이의 지연 차(Td)는 다음과 같이 표현할 수 있다.In other words, a multi-phase delay locked loop (multiphase DLL) having eight equal intervals can be formed. Here, when the multiphase DLL (DLL) is delay-fixed by 8 periods of the reference signal REF, the delay difference (T d ) between the respective multiphases can be expressed as follows.

Figure 112014057045987-pat00001
Figure 112014057045987-pat00001

그리고, 도 3에 도시된 바와 같이, DLL에 오프셋(Toff)을 줄 수 있다. 그러면, Td는 다음과 같이 정의될 수 있다.Then, as shown in FIG. 3, an offset (T off ) may be given to the DLL. Then, T d can be defined as follows.

Figure 112014057045987-pat00002
Figure 112014057045987-pat00002

여기서, 1주기인 TREF를 제외하면, 각각의 다중 위상(Multiphase) 사이의 해상도는 TOFF/8를 가질 수 있다.
Here, with the exception of T REF , which is one period, the resolution between each multiphase can have T OFF / 8.

도 4는 본 발명의 일 실시예에 따른 미세 간격 다중 위상의 생성 및 다중 샘플링 시간-디지털 변환기의 원리를 나타낸 도이다.FIG. 4 is a diagram illustrating the principle of generation of a fine interval multiphase and a multiple sampling time-to-digital converter according to an embodiment of the present invention.

도 4를 참조하면, 미세 간격 다중 위상(Multiphase) 생성 및 이를 이용한 시간-디지털 변환기의 원리를 더 구체적으로 확인할 수 있다.Referring to FIG. 4, the principle of the generation of the fine interval multiphase and the time-to-digital converter using the same is more specifically confirmed.

앞에서 설명한 바와 같이, 1주기인 TREF를 제외하면, 각각의 다중 위상(Multiphase) 사이의 해상도는 TOFF/8를 가질 수 있다. 이때, TOFF = TB가 충족되는 경우에는, 도 4에 도시된 바와 같이, 2번째 단계의 시간-디지털 변환을 통해 확장된 3 bit를 얻을 수 있다.As described above, except for one cycle of T REF , the resolution between each multiphase can have T OFF / 8. At this time, when T OFF = T B is satisfied, as shown in FIG. 4, the extended 3 bits can be obtained through the time-digital conversion in the second stage.

그리고, 각각의 다중 위상(Multiphase) M[1:8]이 서로 한 주기 이상의 차이를 가지기 위해서는, 최소 4개의 버퍼를 각각의 간격에서 가져야 한다. 따라서, 다중 위상 M[1:8]의 생성 과정에서 추가적으로 보조 다중 위상(Sub-multiphase) S[J-K] (J=1~8, K=1~4)를 얻을 수 있다.
In order for each multi-phase M [1: 8] to have a difference of more than one period from each other, a minimum of four buffers must be provided at each interval. Therefore, sub-multiphase S [JK] (J = 1 to 8, K = 1 to 4) can be obtained in the process of generating the multi-phase M [1: 8].

도 5는 본 발명의 일 실시예에 따른 8 주기 잠금 감지 회로를 나타낸 도이다.5 is a diagram illustrating an 8-period lock detection circuit according to an embodiment of the present invention.

도 5를 참조하면, 다중 샘플링 시간-디지털 변환기의 다중 위상 발생기는 다중 위상의 생성 시 보조 다중 위상을 생성할 수 있고, 다중 주기 잠금 감지 회로부가 구성되어, 입력 신호를 2 분주하여 각각의 보조 다중 위상을 샘플링하고, 샘플링에 의해 출력된 값을 순차적으로 재 샘플링하여 잠금 클럭을 1로 만들 수 있다.Referring to FIG. 5, a multi-phase generator of a multi-sampling time-to-digital converter can generate an auxiliary multi-phase in the generation of multi-phases and a multi-period lock detection circuit unit is configured to divide the input signal into two, The phases can be sampled, and the values output by sampling can be sequentially resampled to make the lock clock 1.

다시 말하면, 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프는 다중 잠금을 어떻게 감지할지에 대한 방안도 뒷받침되는 것이 바람직하다. 아래에서는, 다중 주기 잠금 감지 회로 구현(Multi-period lock detection)의 일 실시예인 8 주기 잠금 감지(8 period lock detection) 회로를 중심으로 설명하기로 한다.In other words, it is desirable that an all-digital phase-locked loop using a fine multiple-sampling-time digital-to-digital converter is also supported on how to sense multiple locks. Hereinafter, an 8 periodic lock detection circuit, which is an embodiment of a multi-period lock detection circuit, will be described.

각각의 보조 다중 위상(Sub-multiphase)을 S[J-K] 형태로 나타낼 수 있으며, 그 예로 다중 위상 M[1]과 M[2] 사이 중 첫 번째 보조 다중 위상(Sub-multiphase)은 S[2-1]로 명명할 수 있다.Each sub-multiphase can be represented by S [JK], for example, the first sub-multiphase between M [1] and M [2] -1].

여기서, 임의의 다중 위상(Multiphase)들이 모두 1TREF 이하의 지연을 가지는 경우에는, 이들은 1TREF 안에 순차적으로 정렬되어 있을 것이다. 즉, 다중 위상인 M[1]과 M[2]사이의 보조 다중 위상(Sub-multiphase)들이 순차적으로 정렬되는 경우에, M[1]과 M[2]는 (4/3)*TREF 이하의 지연 차를 가질 수 있다. 이와 마찬가지로, 보조 다중 위상인 S[2-1], S[4-2], S[6-3]과 S[6-1], S[7-2], S[8-3]이 각각 순차적으로 정렬되는 경우에는, S[8-4](=M[8])가 약 8*TREF+(1/3)*TREF 이하의 지연을 가진다고 짐작할 수 있다. 이러한 순차성은, 보조 다중 위상(Sub-multiphase) 간격이 서로 1TREF 이상 이라는 것 또한 함축하고 있다. 따라서, S[8-4]가 약 8*TREF-(8/29)*TREF 이상의 지연을 가진다고 할 수 있다.
Here, if any of the multiphases has a delay of 1T REF or less, they will be sequentially arranged in a 1T REF . That is, M [1] and M [2] are (4/3) * T REF (4/3) when sub-multiphase between M [1] and M [ The following delay difference can be obtained. Similarly, S [2-1], S [4-2], S [6-3] and S [6-1], S [7-2], and S [8-3] It can be inferred that S [8-4] (= M [8]) has a delay of about 8 * T REF + (1/3) * T REF . This sequencing also implies that the sub-multiphase spacing is more than 1 T REF to each other. Therefore, it can be said that S [8-4] has a delay of about 8 * T REF - (8/29) * T REF .

도 6은 본 발명의 일 실시예에 따른 8 주기 잠금 감지의 동작 과정을 나타낸 도이다.6 is a flowchart illustrating an operation of 8-period lock detection according to an exemplary embodiment of the present invention.

도 6을 참조하면, 2분주된 REF_DIV2를 각 보조 다중 위상(Sub-multiphase)이 샘플링(sampling)될 수 있다. 이를 통해, 출력된 Q[1:3]과 Q[4:6]을 순차적으로 다시 한번 더 샘플링하여 D[1:4]를 얻을 수 있다. 여기서, 각각의 보조 다중 위상(Sub-multiphase)들이 의도한 대로 순차적인 경우에 잠금 클락(C_lock)이 1이 될 수 있다. 이러한 원리로, M[8]이 8TREF 인근에 위치해 있는지 여부를 판별할 수 있다. 이를 다음의 식으로 표현할 수 있다.Referring to FIG. 6, each sub-multiphase can be sampled by dividing the frequency-divided REF_DIV2. Thus, the output Q [1: 3] and Q [4: 6] can be sequentially sampled again to obtain D [1: 4]. Here, the lock clock (C_lock) may be 1 when each sub-multiphase is sequential as intended. With this principle, it can be determined whether or not M [8] is located near 8T REF . This can be expressed by the following equation.

Figure 112014057045987-pat00003
Figure 112014057045987-pat00003

한편, 잠금 클락(C_lock)이 0인 경우에는, M[8]이 8TREF 인근에 위치해 있지 않다는 것을 의미할 수 있다. 즉, M[8]의 8TREF 이상/이하 지연 여부는 M[1]의 1TREF 이상/이하 지연 여부를 파악하여 결정할 수 있다. 이에 따라, 강압적인 업(up)/다운(down) 신호인 UX/DX를 따로 위상 검출기(Phase Detector)에 입력함으로써 잠금 클락(C_lock)을 1인 상태로 만들 수 있다.
On the other hand, when the lock clock C_lock is 0, it may mean that M [8] is not located near 8T REF . That is, whether or not a delay of 8T REF or less of M [8] can be determined by determining whether or not delay of M [1] is greater than or less than 1T REF . Accordingly, the lock clock (C_lock) can be set to 1 by inputting a coercive up / down signal UX / DX to the phase detector separately.

도 7은 본 발명의 일 실시예에 따른 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프의 동작 방법을 나타낸 흐름도이다.7 is a flowchart illustrating a method of operating an all-digital phase-locked loop using a fine-multiplexed sampling time-to-digital converter according to an embodiment of the present invention.

도 7을 참조하면, 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프의 동작 방법은 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프를 이용할 수 있다. 여기서, 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프에 설명된 반복되는 설명은 생략하기로 한다.Referring to FIG. 7, an all-digital phase-locked loop using a fine multiplexed sampling time-to-digital converter can be used. Here, the repeated description of the all-digital phase lock loop using the fine multiple-sampling time-digital converter will be omitted.

단계(710)에서, 시간-디지털 변환기(Time-to-Digital Converter; TDC)는 입력되는 두 신호의 위상 차이를 측정하여 그에 상응하는 디지털 값으로 변환할 수 있다.In step 710, a time-to-digital converter (TDC) may measure the phase difference between the two input signals and convert the phase difference to a corresponding digital value.

단계(720)에서, 시간-디지털 변환기(TDC)를 통해 변환되지 않은 나머지 신호는 지연 고정 루프(Delay-Locked Loop; DLL) 기반의 다중 위상 발생기(Multiphase Generator)를 통해 다중 위상을 생성할 수 있다.In step 720, the remaining signal that has not been transformed through the TDC may generate multiple phases through a Multiphase Generator based on a Delay-Locked Loop (DLL) .

단계(730)에서, 미세 다중 샘플링 시간-디지털 변환기(Fine Multi-Sampling Time-to-Digital Converter)를 통해 다중 위상을 기준 신호(Reference signal)로 하여 위상 차이를 디지털 값으로 변환할 수 있다.In step 730, the phase difference may be converted into a digital value by using a multi-phase as a reference signal through a fine multi-sampling time-to-digital converter.

단계(740)에서, 다중 위상 발생기는 다중 위상 발생기를 통해 다중 위상을 생성 시, 별도로 보조 다중 위상을 생성할 수 있다. 그리고, 다중 위상 발생기는 다중 주기 잠금 감지 회로를 구현하고, 보조 다중 위상을 이용하여 잠금 클럭을 1로 만들 수 있다.In step 740, a multi-phase generator may generate auxiliary multi-phases separately when generating multi-phases through the multi-phase generator. And, the multi-phase generator implements the multi-period lock detection circuit, and the auxiliary multi-phase can be used to make the lock clock 1.

단계(750)에서, 디지털 루프 필터는 시간-디지털 변환기 및 미세 다중 샘플링 시간-디지털 변환기의 출력을 컨트롤 코드로 변화시킬 수 있다.In step 750, the digital loop filter may convert the output of the time-to-digital converter and the fine multiplexed sampling time-to-digital converter to a control code.

단계(760)에서, 디지털 컨트롤 오실레이터는 컨트롤 코드에 의해 출력 신호의 주파수를 생성할 수 있다.In step 760, the digital control oscillator can generate the frequency of the output signal by a control code.

여기서, 시간-디지털 변환기는 버퍼 지연 레벨의 위상 오차를 측정하고, 미세 다중 샘플링 시간-디지털 변환기는 버퍼 1개의 지연보다 작은 값의 위상 오차를 측정할 수 있다.
Here, the time-to-digital converter measures the phase error of the buffer delay level, and the fine multi-sampling time-to-digital converter can measure the phase error of the value smaller than the delay of one buffer.

도 8은 본 발명의 일 실시예에 따른 다중 잠금을 감지하기 위한 미세 다중 샘플링 시간-디지털 변환 방법을 나타낸 흐름도이다.8 is a flowchart illustrating a fine multiplexing sampling time-to-digital conversion method for detecting multiple locks according to an embodiment of the present invention.

도 8을 참조하면, 다중 위상 발생기는 다중 주기 잠금 감지 회로를 구현하고, 보조 다중 위상을 이용하여 잠금 클럭을 1로 만들 수 있다.Referring to FIG. 8, a multi-phase generator may implement a multi-period lock detection circuit, and an auxiliary multi-phase may be used to make the lock clock 1.

단계(741)에서, 다중 위상 발생기는 입력 신호를 2 분주하여, 각각의 보조 다중 위상을 샘플링할 수 있다.In step 741, the multiphase generator may divide the input signal by two to sample each auxiliary multiphase.

단계(742)에서, 다중 위상 발생기는 샘플링을 통해 출력된 값을 순차적으로 재 샘플링할 수 있다.In step 742, the multi-phase generator may sequentially resample the values output through sampling.

단계(743)에서, 다중 위상 발생기는 재 샘플링을 통해 잠금 클럭을 1로 만들 수 있다. 이때, 재 샘플링을 통해 잠금 클럭을 1로 만드는 단계에서 재 샘플링을 통해 잠금 클럭이 0이 된 경우, 강압적인 업/다운 신호를 위상 검출기(Phase Detector)에 입력하여 잠금 클럭을 1로 만들 수 있다.In step 743, the multi-phase generator may resume the lock clock to one via resampling. At this time, if the lock clock becomes 0 through resampling in the step of making the lock clock to 1 through re-sampling, a coercive up / down signal can be input to the phase detector to make the lock clock 1 .

따라서, 시간-증폭기 없이 미세 해상도를 얻을 수 있는 시간-디지털 변환기(TDC)의 설계가 가능하다. 즉, 이러한 방식은 기존 시간-증폭기로 인한 선형성 저하 및 변환 속도 감소 문제를 가지지 않는다. 이에 따라, 본 발명에 따른 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프 및 그 동작 방법 은 보다 높은 주파수의 REF(500MHz 이상)를 입력으로 사용할 수 있다.
Thus, it is possible to design a time-to-digital converter (TDC) to obtain a fine resolution without time-amplifier. That is, this scheme has no linearity degradation and conversion speed reduction problems due to the conventional time-amplifier. Accordingly, the all-digital phase-locked loop using the fine multi-sampling sampling time-digital converter according to the present invention and its operation method can use REF (500 MHz or more) of higher frequency as an input.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 컨트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components. For example, the apparatus and components described in the embodiments may be implemented within a computer system, such as, for example, a processor, controller, arithmetic logic unit (ALU), digital signal processor, microcomputer, field programmable array (FPA) A programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. The processing device may also access, store, manipulate, process, and generate data in response to execution of the software. For ease of understanding, the processing apparatus may be described as being used singly, but those skilled in the art will recognize that the processing apparatus may have a plurality of processing elements and / As shown in FIG. For example, the processing apparatus may comprise a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as a parallel processor.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of the foregoing, and may be configured to configure the processing device to operate as desired or to process it collectively or collectively Device can be commanded. The software and / or data may be in the form of any type of machine, component, physical device, virtual equipment, computer storage media, or device , Or may be permanently or temporarily embodied in a transmitted signal wave. The software may be distributed over a networked computer system and stored or executed in a distributed manner. The software and data may be stored on one or more computer readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to an embodiment may be implemented in the form of a program command that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions to be recorded on the medium may be those specially designed and configured for the embodiments or may be available to those skilled in the art of computer software. Examples of computer-readable media include magnetic media such as hard disks, floppy disks and magnetic tape; optical media such as CD-ROMs and DVDs; magnetic media such as floppy disks; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다. Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (6)

미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프에 있어서,
입력되는 두 신호의 위상 차이를 디지털 값으로 변환하는 시간-디지털 변환기(Time-to-Digital Converter; TDC);
상기 시간-디지털 변환기에서 변환되지 않은 나머지 신호는 지연 고정 루프(Delay-Locked Loop; DLL) 기반의 다중 위상 발생기(Multiphase Generator)를 통해 다중 위상(Multiphase)을 생성하고, 상기 다중 위상을 기준 신호(Reference signal)로 하여 위상 차이를 상기 디지털 값으로 변환하는 상기 미세 다중 샘플링 시간-디지털 변환기(Fine Multi-Sampling Time-to-Digital Converter);
상기 시간-디지털 변환기 및 상기 미세 다중 샘플링 시간-디지털 변환기의 출력을 컨트롤 코드로 변화시키는 디지털 루프 필터; 및
상기 컨트롤 코드에 의해 출력 신호의 주파수를 생성하는 디지털 컨트롤 오실레이터
를 포함하고,
상기 다중 위상 발생기는,
상기 다중 위상 지연 고정 루프(Multiphase DLL) 기반으로 동일한 간격의 버퍼의 지연을 가진 상기 다중 위상을 생성하며, 상기 다중 위상의 생성 시 각각의 상기 다중 위상 사이에 보조 다중 위상(Sub-multiphase)을 생성하고, 상기 보조 다중 위상을 다중 샘플링하여 잠금 클럭을 1로 만들며,
상기 시간-디지털 변환기는 버퍼 지연 레벨(level)의 상기 위상 차이를 측정하고, 상기 미세 다중 샘플링 시간-디지털 변환기는 상기 버퍼 1개의 지연보다 작은 값의 상기 위상 차이를 측정하는 것
을 특징으로 하는 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프.In an all-digital phase-locked loop using a fine multisampling time-to-digital converter,
A time-to-digital converter (TDC) for converting a phase difference between two input signals into a digital value;
The remaining signals that have not been converted in the time-to-digital converter generate a multiphase signal through a delay-locked loop (DLL) -based multiphase generator, A fine multi-sampling time-to-digital converter for converting the phase difference into the digital value using a reference signal;
A digital loop filter for converting an output of the time-to-digital converter and the fine multi-sampling time-to-digital converter into a control code; And
A digital control oscillator for generating a frequency of an output signal by the control code;
Lt; / RTI >
The multi-
And generates the multi-phase with a delay of buffer of the same interval based on the multi-phase delay locked loop (DLL), and generates a sub-multiphase between each of the multi-phases when generating the multi- Multiplexes the auxiliary multiphase into a lock clock of 1,
Wherein the time-to-digital converter measures the phase difference of a buffer delay level and the fine multiplexing sampling time-to-digital converter measures the phase difference smaller than the delay of one buffer
Digital phase lock loop using a fine multiplexed sampling time-to-digital converter. 제1항에 있어서,
상기 다중 위상 발생기는
상기 다중 위상의 생성 시 보조 다중 위상(Sub-multiphase)을 생성하고,
다중 주기 잠금 감지 회로부가 구성되어, 입력 신호를 2 분주하여 각각의 상기 보조 다중 위상을 샘플링하고, 상기 샘플링에 의해 출력된 값을 순차적으로 재 샘플링하여 잠금 클럭을 1로 만드는 것
을 특징으로 하는 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프.The method according to claim 1,
The multi-
Generates a sub-multiphase when the multi-phase is generated,
A multi-period lock detection circuit unit is configured to divide the input signal by two to sample each of the auxiliary multi-phases, sequentially resampling the values output by the sampling to make the lock clock 1
Digital phase lock loop using a fine multiplexed sampling time-to-digital converter. 삭제delete 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프의 동작 방법에 있어서,
시간-디지털 변환기(Time-to-Digital Converter; TDC)를 통해 입력되는 두 신호의 위상 차이를 디지털 값으로 변환하는 단계;
상기 시간-디지털 변환기에서 변환되지 않은 나머지 신호는 지연 고정 루프(Delay-Locked Loop; DLL) 기반의 다중 위상 발생기(Multiphase Generator)를 통해 다중 위상(Multiphase)을 생성하는 단계;
상기 미세 다중 샘플링 시간-디지털 변환기(Fine Multi-Sampling Time-to-Digital Converter)를 통해 상기 다중 위상을 기준 신호(Reference signal)로 하여 위상 차이를 상기 디지털 값으로 변환하는 단계;
상기 다중 위상 발생기를 통해 상기 다중 위상 지연 고정 루프(Multiphase DLL) 기반으로 동일한 간격의 버퍼의 지연을 가진 상기 다중 위상을 생성하며, 상기 다중 위상의 생성 시 각각의 상기 다중 위상 사이에 보조 다중 위상(Sub-multiphase)을 생성하고, 다중 주기 잠금 감지 회로를 구현하고 상기 보조 다중 위상을 다중 샘플링하여 잠금 클럭을 1로 만드는 단계;
상기 시간-디지털 변환기 및 상기 미세 다중 샘플링 시간-디지털 변환기의 출력을 상기 디지털 루프 필터를 통해 컨트롤 코드로 변화시키는 단계; 및
디지털 컨트롤 오실레이터를 통해 상기 컨트롤 코드에 의해 출력 신호의 주파수를 생성하는 단계
를 포함하고,
상기 시간-디지털 변환기는 버퍼 지연 레벨(level)의 상기 위상 차이를 측정하고, 상기 미세 다중 샘플링 시간-디지털 변환기는 상기 버퍼 1개의 지연보다 작은 값의 상기 위상 차이를 측정하는 것
을 특징으로 하는 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프의 동작 방법.A method of operating an all-digital phase-locked loop using a fine multisample time-to-digital converter,
Converting a phase difference between two signals inputted through a time-to-digital converter (TDC) into a digital value;
The remaining signals not converted in the time-to-digital converter are generated by generating a multiphase signal through a delay-locked loop (DLL) -based multiphase generator;
Converting the phase difference into the digital value by using the multi-phase as a reference signal through the fine multi-sampling time-to-digital converter;
Generating a multi-phase signal having a delay of an equal interval buffer based on the multi-phase delay locked loop through the multi-phase generator, generating an auxiliary multi-phase signal between each multi- Sub-multiphase), implementing a multi-period lock detection circuit, and multi-sampling the auxiliary multi-phase to make the lock clock 1;
Converting the output of the time-to-digital converter and the fine multiplexing sampling time-to-digital converter into a control code through the digital loop filter; And
Generating a frequency of the output signal by the control code via a digital control oscillator
Lt; / RTI >
Wherein the time-to-digital converter measures the phase difference of a buffer delay level and the fine multiplexing sampling time-to-digital converter measures the phase difference smaller than the delay of one buffer
Digital phase-locked loop using a fine multiplexed sampling time-to-digital converter. 삭제delete 제4항에 있어서,
상기 다중 주기 잠금 감지 회로를 구현하고 상기 보조 다중 위상을 다중 샘플링하여 잠금 클럭을 1로 만드는 단계는
입력 신호를 2 분주하여, 각각의 상기 보조 다중 위상을 샘플링하는 단계;
상기 샘플링을 통해 출력된 값을 순차적으로 재 샘플링하는 단계; 및
상기 재 샘플링을 통해 상기 잠금 클럭을 1로 만드는 단계
를 포함하고,
상기 재 샘플링을 통해 상기 잠금 클럭을 1로 만드는 단계는
상기 재 샘플링을 통해 상기 잠금 클럭이 0이 된 경우, 강압적인 업/다운 신호를 위상 검출기(Phase Detector)에 입력하여 상기 잠금 클럭을 1로 만드는 것
을 특징으로 하는 미세 다중 샘플링 시간-디지털 변환기를 이용한 올-디지털 위상 잠금 루프의 동작 방법.5. The method of claim 4,
Wherein the step of implementing the multi-period lock detection circuit and multi-sampling the auxiliary multi-phase to make the lock clock 1
Dividing the input signal by two, sampling each of the auxiliary multiple phases;
Sequentially sampling the values output through the sampling; And
A step of making the lock clock to be 1 through the resampling
Lt; / RTI >
The step of re-sampling the lock clock to 1
When the lock clock becomes 0 through the resampling, a coercive up / down signal is inputted to a phase detector to make the lock clock 1
Digital phase-locked loop using a fine multiplexed sampling time-to-digital converter.
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