KR102451264B1 - All-digital multiplying delay-locked loop with a delta-sigma dithering cell - Google Patents
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Abstract
본 발명은 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로에 관한 것으로서, 입력 클록 신호(clkref)를 입력받아, 입력 클록 신호(clkref)와 출력 클록 신호(clkout) 사이의 위상 에러를 미리 설정된 지연 분해능 이내로 감소시키며 동시에 출력 클록 신호의 주파수를 입력 클록 신호 대비 N배 증배시키는 디지털 제어 멀티플렉스드 링 오실레이터; 상기 디지털 제어 멀티플렉스드 링 오실레이터의 동작을 제어하기 위한 제어 신호를 생성하는 디코더; 상기 멀티플렉스드 링 오실레이터의 디더링 셀을 제어하기 위해, 상기 디코더의 제어신호를 생성하는 델타 시그마 모듈레이터; 및 상기 입력 클록 신호(clkref)를 입력받아, 상기 디코더 및 상기 델타 시그마 모듈레이터를 제어하는 디지털 루프 필터 출력 신호를 생성하는 디지털 루프 필터를 포함하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로가 제공된다.The present invention relates to a delta-sigma dithering cell-based all-digital multiplying delay locked loop circuit, which receives an input clock signal (clk ref ) and receives a phase error between the input clock signal (clk ref ) and the output clock signal (clk out ) a digitally controlled multiplexed ring oscillator that reduces the frequency of the output clock signal to within a preset delay resolution and at the same time multiplies the frequency of the output clock signal by N times that of the input clock signal; a decoder for generating a control signal for controlling the operation of the digitally controlled multiplexed ring oscillator; a delta sigma modulator for generating a control signal of the decoder to control a dithering cell of the multiplexed ring oscillator; and a digital loop filter receiving the input clock signal clk ref and generating a digital loop filter output signal for controlling the decoder and the delta sigma modulator. is provided
Description
본 발명은 완전 디지털 멀티플라잉 지연 고정 루프회로에 관한 것으로, 보다 상세하게는 델타-시그마 디더링 셀(delta-sigma dithering cell)에 기반한 디더링 지터 감소 방식을 사용하여 낮은 지터와, 큰 주파수 곱셈 인자를 달성할 수 있는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로에 관한 것이다. The present invention relates to an all-digital multiplying delay locked loop circuit, and more particularly, to achieve low jitter and large frequency multiplication factor using a dither jitter reduction method based on a delta-sigma dithering cell. It relates to a delta-sigma dithering cell-based all-digital multiplying delay locked loop circuit that can do this.
DRAM, 마이크로프로세서 및 통신칩과 같은 고속 집적 회로의 경우, 전력 소모와 데이터 전송속도를 향상시키기 위하여 칩과 칩 사이의 I/O 인터페이스 트랜시버의 구동 클럭 발생기로 지연 고정 루프(DLL : Delay Locked Loop)나 위상 고정 루프(PLL : Phase Locked Loop)를 사용한다.In the case of high-speed integrated circuits such as DRAM, microprocessors, and communication chips, a delay locked loop (DLL) as a driving clock generator of an I/O interface transceiver between a chip and a chip to improve power consumption and data transmission speed I use a phase locked loop (PLL).
지연 고정 루프(DLL : Delay Locked Loop)는 DRAM과 같은 고속의 집적회로에서 칩과 칩 사이 I/O 인터페이스에서 데이터 전송속도를 향상시킬 수 있는 동기화 (synchronization)와 타이밍 마진 (timing margin)을 향상시키기 위해 사용되어지며, 고속 시리얼 링크 (serial link)의 클록 데이터 복구(CDR : Clock Data Recovery) 회로를 위해서도 사용한다.Delay Locked Loop (DLL) is designed to improve synchronization and timing margin, which can improve data transfer rates at chip-to-chip I/O interfaces in high-speed integrated circuits such as DRAM. It is also used for the clock data recovery (CDR) circuit of the high-speed serial link.
지연 고정 루프회로는 일반적으로 지연회로의 지연을 아날로그 또는 디지털적으로 조절하는 방식으로 나뉘며, 이러한 피드백 루프의 타입에 따라 아날로그 지연 고정 루프회로와 디지털 지연 고정 루프회로 2종류로 나뉜다.The delay locked loop circuit is generally divided into analog or digital methods of adjusting the delay of the delay circuit, and is divided into two types, an analog delay locked loop circuit and a digital delay locked loop circuit, depending on the type of such a feedback loop.
아날로그 지연 고정 루프 회로는 지연량을 조절하는 제어 정보를 피드백 루프의 커패시터에 저장하는 방식을 사용한다. 일반적으로 아날로그 지연 고정 루프회로는 간단한 구조, 정확한 지연 조절 능력 그리고 좋은 지터 특성을 가진다. 그러나 아날로그 회로의 프로세스 변화에 대해 예민한 특성 때문에 이식성이 낮아 다양한 시스템에 쉽게 적용하기 어렵고, 제어 신호 노이즈에 민감하게 반응한다. 또한, 긴 락킹 타임(locking time)으로 인해서 넓은 동작 주파수를 갖기 힘들다. The analog delay locked loop circuit uses a method of storing control information for adjusting the delay amount in the capacitor of the feedback loop. In general, the analog delay locked loop circuit has a simple structure, accurate delay control capability, and good jitter characteristics. However, due to the sensitive nature of the analog circuit to process changes, it is difficult to apply to various systems due to its low portability, and it responds sensitively to control signal noise. In addition, it is difficult to have a wide operating frequency due to a long locking time.
반면, 디지털 지연 고정 루프 회로는 지연량 조절 제어 정보를 피드백 루프 내의 유한 스테이트 머신을 통해 디지털 비트로 저장하는 방식을 사용하기 때문에, 제어 신호 노이즈에 강하고 디지털 블럭 프로세스 변화에 둔감하여 다양한 시스템에 이식성이 좋다. 또한, 아날로그 방식에 비해 비교적 빠른 락킹 타임을 가짐과 동시에 넓은 동작 주파수 특성을 가질 수 있다. 그러나 연속적인 아날로그 제어 정보를 사용하는 아날로그 지연 고정 루프 회로와 달리 불연속적인 디지털 제어 정보를 사용하기 때문에 조절 가능한 지연량의 분해능이 낮아 정확한 지연 조절이 불가능하다.On the other hand, the digital delay locked loop circuit uses a method of storing the delay amount adjustment control information as digital bits through a finite state machine in the feedback loop, so it is strong in control signal noise and insensitive to changes in the digital block process, so portability is good in various systems. . In addition, it can have a relatively fast locking time compared to the analog method and at the same time have wide operating frequency characteristics. However, unlike the analog delay fixed loop circuit that uses continuous analog control information, since discontinuous digital control information is used, the resolution of the adjustable delay amount is low, so accurate delay adjustment is impossible.
최근에는 인젝션 락킹 전압 제어 발진기 (VCO; injection-locked voltage-controlled oscillators)의 한 유형인 멀티플라잉 지연 고정 루프(MDLL:multiplying delay-locked loops)가 뛰어난 지터 및 안정성 성능으로 인해, 디지털 집적 회로 (IC) 및 고성능 시스템을 위한 온칩 클록 발생기로서 상당한 관심을 받고 있다.In recent years, multiplying delay-locked loops (MDLLs), a type of injection-locked voltage-controlled oscillators (VCOs), have been developed in digital integrated circuits (ICs) due to their superior jitter and stability performance. ) and as an on-chip clock generator for high-performance systems.
일반적인 멀티플라잉 지연 고정 루프(MDLL)는 입력 클럭 주파수의 N 배인 출력 주파수를 생성할 수 있으며, 여기서 N은 정수이다. A typical multiplying delay locked loop (MDLL) can produce an output frequency that is N times the input clock frequency, where N is an integer.
많은 응용 분야에서 디지털 멀티플라잉 지연 고정 루프(MDLL)는 전원 차단 중 잠금 상태 손실 문제를 제거할 뿐만 아니라, 위상 검출기(PD) 및 차지 펌프와 같은 아날로그 구성 요소의 불일치 문제로 인한 결정적 지터(DJ ; deterministic jitter)증가 문제를 줄이기 위해 많이 사용된다.In many applications, digital multiplying delay locked loops (MDLLs) not only eliminate the problem of lock-state loss during power-down, but also deterministic jitter (DJ) caused by mismatch problems in analog components such as phase detectors (PDs) and charge pumps; It is often used to reduce the problem of increasing deterministic jitter.
멀티플라잉 지연 고정 루프는 클린 레퍼런스 클록(clean reference clock)을 주기적으로 주입함으로써 통합 지터를 줄일 수 있지만, 주파수 곱셈 인자 N이 증가함에 따라, 지터 또는 위상 노이즈 성능이 급격히 저하된다. Multiplying delay locked loops can reduce integration jitter by periodically injecting a clean reference clock, but as the frequency multiplication factor N increases, the jitter or phase noise performance degrades rapidly.
뱅뱅 위상 검출기(BBPD; bang-bang phase detector)와 디지털 방식으로 제어되는 멀티플렉스드 링 오실레이터(MRO; multiplexed ring oscillator)를 사용하는 디지털 멀티플라잉 지연 고정 루프에서는 주파수 곱셈 인자 N의 증가에 따라 디더링 지터 축적(dithering jitter accumulation) 문제가 더욱 심각해지는 발생한다.In a digitally multiplied delay-locked loop using a bang-bang phase detector (BBPD) and a digitally controlled multiplexed ring oscillator (MRO), dithering jitter as frequency multiplication factor N increases. Dithering jitter accumulation occurs where the problem becomes more serious.
디지털 멀티플라잉 지연 고정 루프가 락(lock) 상태에 있을 때, 뱅뱅 위상 검출기(BBPD)의 비선형성 특성 및 멀티플렉스드 링 오실레이터(MRO)의 유한 해상도가 디지털 멀티플라잉 지연 고정 루프의 출력 클록 위상이 기준 클록 에지에서 앞뒤로 이동하게 한다. 그 결과, 디지털 코드 워드 (DCW; digital code word), 즉 멀티플렉스드 링 오실레이터(MRO)의 제어 신호는 단순화를 위해 루프 대기 시간이 0이라고 가정할 때, 적어도 하나의 LSB (Least Significant Bit) 만큼 락킹 지점을 기준으로 앞 뒤로 디더링 (dithering) 하게 된다. When the digital multiplying delay-locked loop is locked, the non-linearity characteristics of the bang-bang phase detector (BBPD) and the finite resolution of the multiplexed ring oscillator (MRO) cause the output clock phase of the digital multiplying delay-locked loop to Lets you move back and forth on the reference clock edge. As a result, a digital code word (DCW), that is, a control signal of a multiplexed ring oscillator (MRO), is converted by at least one LSB (Least Significant Bit) by assuming that the loop latency is 0 for simplicity. Dithering is performed back and forth based on the locking point.
문제는 한계 사이클 (limit cycle) 동안 DCW가 하나의 LSB만 변경하더라도, 멀티플라잉 지연 고정 루프(MDLL) 출력 클록의 통합 위상이 N × Δt만큼 이동한다는 점이며, 여기서 Δt는 디지털 제어 멀티플렉스드 링 오실레이터(MRO)의 시간 분해능이다. 결과적으로, N이 증가하거나 기준 클록주기 (TREF)가 증가함에 따라, 디지털 멀티플라잉 지연 고정 루프(MDLL)의 결정적 지터 (DJ)의 크기는 N에 비례하여 빠르게 증가한다. 따라서, 큰 N을 갖는 디지털 MDLL을 설계하는 것은 어렵고 대부분 디지털 멀티플라잉 지연 고정 루프(MDLL)는 주파수 증배계수 N = 32 이하에 불과하다.The problem is that during the limit cycle, even if the DCW changes only one LSB, the integrated phase of the multiplying delay locked loop (MDLL) output clock shifts by N × Δt, where Δt is the digitally controlled multiplexed ring. It is the time resolution of the oscillator (MRO). Consequently, as N increases or the reference clock period (T REF ) increases, the magnitude of the deterministic jitter (DJ) of the digital multiplying delay locked loop (MDLL) increases rapidly in proportion to N. Therefore, it is difficult to design a digital MDLL with large N, and most digital multiplying delay locked loops (MDLLs) have only a frequency multiplication factor of N = 32 or less.
이러한 한계를 극복하기 위해, 종래의 디지털 멀티플라잉 지연 고정 루프(MDLL) 중의 하나는 2차 델타 시그마 모듈레이터(DSM; delta-sigma modulator)를 갖는 스크램블링 시간 디지털 컨버터(TDC; time-to-digital converter)를 활용하여, 한계 사이클 기간을 1/64로 줄이고 N을 달성한다. 그러나, 이러한 디지털 멀티플라잉 지연 고정 루프(MDLL)는 멀티플렉스드 링 오실레이터(MRO)를 구동하기 위해 255개의 전류원을 포함하는 8 비트 전류 모드 DAC를 사용해야 하며, 이는 넓은 면적과 높은 전력 소비를 갖는 문제점이 있다.To overcome this limitation, one of the conventional digital multiplying delay locked loops (MDLL) is a scrambling time-to-digital converter (TDC) having a second order delta-sigma modulator (DSM). , reduce the limit cycle period to 1/64 and achieve N. However, this digital multiplying delay locked loop (MDLL) requires the use of an 8-bit current mode DAC with 255 current sources to drive the multiplexed ring oscillator (MRO), which has a large area and high power consumption. There is this.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 해결하고자 하는 과제는 델타-시그마 디더링 셀(delta-sigma dithering cell)에 기반한 디더링 지터 감소 방식을 사용하여 낮은 지터와, 큰 주파수 곱셈 인자를 달성할 수 있는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로를 제공하기 위한 것이다.The present invention is to overcome the above-mentioned conventional problems, and the problem to be solved by the present invention is to multiply low jitter and large frequency using a dither jitter reduction method based on a delta-sigma dithering cell. It is to provide a delta-sigma dithering cell-based all-digital multiplying delay-locked loop circuit that can achieve
또한, 확률적 위상 검출기(stochastic phase detector)를 적용하여, 정적 위상 오프셋(static phase offset)을 줄이고 지터 성능을 향상시킬 수 있는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로를 제공하기 위한 것이다.In addition, it is to provide a delta-sigma dithering cell-based all-digital multiplying delay locked loop circuit that can reduce static phase offset and improve jitter performance by applying a stochastic phase detector. .
본 발명의 예시적인 실시예에 따르면, 입력 클록 신호(clkref)를 입력받아, 입력 클록 신호(clkref)와 출력 클록 신호(clkout) 사이의 위상 에러를 미리 설정된 지연 분해능 이내로 감소시키는 디지털 제어 멀티플렉스드 링 오실레이터;According to an exemplary embodiment of the present invention, a digital control that receives an input clock signal clk ref and reduces the phase error between the input clock signal clk ref and the output clock signal clk out within a preset delay resolution. multiplexed ring oscillator;
상기 디지털 제어 멀티플렉스드 링 오실레이터의 동작을 제어하기 위한 제어 신호를 생성하는 디코더;a decoder for generating a control signal for controlling the operation of the digitally controlled multiplexed ring oscillator;
상기 멀티플렉스드 링 오실레이터의 디더링 셀을 제어하기 위해, 상기 디코더의 제어신호를 생성하는 델타 시그마 모듈레이터; 및a delta sigma modulator for generating a control signal of the decoder to control a dithering cell of the multiplexed ring oscillator; and
상기 입력 클록 신호(clkref)를 입력받아, 상기 디코더 및 상기 델타 시그마 모듈레이터를 제어하는 디지털 루프 필터 출력 신호를 생성하는 디지털 루프 필터;를 포함하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로가 제공된다.Delta sigma dithering cell-based all-digital multiplying delay locked loop circuit including; a digital loop filter that receives the input clock signal (clk ref ) and generates a digital loop filter output signal for controlling the decoder and the delta sigma modulator is provided
상기 입력 클록 신호(clkref)와 출력 클록 신호(clkout)의 위상차 정보를 비교하는 기능을 수행하는 확률적 위상 검출기를 더 포함할 수 있다.The method may further include a stochastic phase detector configured to compare phase difference information between the input clock signal clk ref and the output clock signal clk out .
상기 디지털 루프 필터는 상기 확률적 위상 검출기의 출력 신호(Up/Dn)에 따라 상기 출력 클록 신호(clkout)의 위상을 증가 또는 감소시킬 수 있는 디지털 루프 필터 출력 신호를 생성하며, 상기 디지털 루프 필터 출력 신호는 상기 디코더와 델타 시그마 모듈레이터를 제어하는 입력 신호로 동작하는 것을 특징으로 한다. The digital loop filter generates a digital loop filter output signal capable of increasing or decreasing a phase of the output clock signal clk out according to an output signal Up/Dn of the stochastic phase detector, and the digital loop filter The output signal operates as an input signal for controlling the decoder and the delta sigma modulator.
상기 델타 시그마 모듈레이터는 상기 디지털 루프 필터 출력 신호를 입력받아, 상기 디지털 제어 멀티플렉스드 링 오실레이터의 디더링 셀을 제어하기 위한 디코더의 제어신호를 생성할 수 있다. The delta sigma modulator may receive the digital loop filter output signal and generate a control signal of a decoder for controlling a dithering cell of the digitally controlled multiplexed ring oscillator.
상기 디코더는 상기 디지털 루프 필터의 출력 신호를 입력 받아 코스 지연셀을 제어하기 위한 코스 제어신호 및 파인 지연셀을 제어하기 위한 파인 제어신호를 생성하며, 상기 디코더는 상기 델타 시그마 모듈레이터의 출력 신호를 입력받아 디더링 셀을 제어하기 위한 디더 제어 신호를 생성할 수 있다. The decoder receives the output signal of the digital loop filter and generates a coarse control signal for controlling the coarse delay cell and a fine control signal for controlling the fine delay cell, and the decoder receives the output signal of the delta sigma modulator and may generate a dither control signal for controlling the dithering cell.
상기 디지털 제어 멀티플렉스드 링 오실레이터의 멀티플렉서를 제어하기 위한 선택 로직; 및 출력 클록 신호(clkout)를 입력으로 받아 1/N로 분주된 주파수의 클록 신호를 발생시키는 주파수 분배기;를 더 포함할 수 있다. selection logic for controlling a multiplexer of the digitally controlled multiplexed ring oscillator ; and a frequency divider that receives the output clock signal clk out as an input and generates a clock signal having a frequency divided by 1/N.
상기 디지털 루프 필터 출력신호의 비트들 중 상위 비트 중 일부 비트는 디코더를 통해 코스 지연을 제어하는 코스 제어신호를 생성하도록 제어하며, 상위 비트 중 나머지 비트는 디코더를 통해 파인 지연을 제어하는 파인 제어신호를 생성하도록 제어하며, 상기 디지털 루프 필터 출력신호의 비트들 중 최하위비트(LSB)는 상기 델타 시그마 모듈레이터에 대한 입력 신호로 사용한다. Among the bits of the digital loop filter output signal, some of the upper bits are controlled to generate a coarse control signal for controlling the coarse delay through a decoder, and the remaining bits of the upper bits are a fine control signal for controlling the fine delay through the decoder. and a least significant bit (LSB) among bits of the digital loop filter output signal is used as an input signal to the delta sigma modulator.
상기 델타 시그마 모듈레이터는 에러 피드백 모듈레이터(EFM)와, 에러 제거 로직(ECL)을 포함한다. The delta sigma modulator includes an error feedback modulator (EFM) and an error cancellation logic (ECL).
상기 디지털 제어 멀티플렉스드 링 오실레이터는, 멀티플렉서; 및 지연 라인;을 포함하며, 상기 지연 라인은 4개의 지연 셀로 구성될 수 있다. 이 4개의 지연 셀 중에는 2개의 디지털 제어 지연 셀들이 포함되어 지며, 지연 셀들과 디지털 지연 셀들의 숫자는 응용에 따라 조정될 수 있다.The digitally controlled multiplexed ring oscillator includes: a multiplexer; and a delay line, wherein the delay line may be composed of four delay cells. Among these 4 delay cells, 2 digitally controlled delay cells are included, and the number of delay cells and digital delay cells can be adjusted according to the application.
각 디지털 제어 지연 셀은, 코스 지연셀, 파인 지연셀 및 디더링 셀을 포함하며, 버랙터(varactor)를 구비한 의사 차동 인버터 구조로 구성될 수 있다. Each digitally controlled delay cell includes a coarse delay cell, a fine delay cell and a dithering cell, and may be configured as a pseudo-differential inverter structure with a varactor.
상기 디코더는 제1 디코더, 제2 디코더 및 제3 디코더를 포함하며, 상기 제1 디코더는 상기 디지털 루프 필터 출력신호를 입력받아, 상기 코스 지연셀의 코스 지연을 제어하는 코스 제어신호를 생성하며, 상기 제2 디코더는 상기 디지털 루프 필터 출력신호를 입력받아, 상기 파인 지연셀의 파인 지연을 제어하는 파인 제어신호를 생성하며, 상기 제3 디코더는 상기 델타 시그마 모듈레이터로부터 출력되는 델타 시그마 모듈레이터 출력신호를 입력받아, 상기 디더링 셀을 제어하는 디더 제어신호를 생성할 수 있다. The decoder includes a first decoder, a second decoder and a third decoder, wherein the first decoder receives the digital loop filter output signal and generates a course control signal for controlling the course delay of the coarse delay cell, The second decoder receives the digital loop filter output signal and generates a fine control signal for controlling the fine delay of the fine delay cell, and the third decoder receives the delta sigma modulator output signal output from the delta sigma modulator. By receiving the input, a dither control signal for controlling the dithering cell may be generated.
상기 코스 지연셀은 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 미리 설정된 제1 지연 분해능으로 감소시키며, 상기 파인 지연셀은 코스 지연셀의 후단에 배치되며, 상기 코스 지연셀로부터 입력받은 클록 신호와 출력 클록 신호 사이의 위상 에러를 제2 지연 분해능 이내로 감소시키며, 상기 파인 지연셀은 상기 코스 지연셀과 비교하여 상대적으로 높은 지연 시간 분해능을 갖도록 구성될 수 있다. The coarse delay cell reduces a phase error between the input clock signal and the output clock signal to a preset first delay resolution, and the fine delay cell is disposed at a rear end of the coarse delay cell, and the clock signal input from the coarse delay cell and a phase error between the output clock signal and the output clock signal is reduced within a second delay resolution, and the fine delay cell may be configured to have a relatively high delay time resolution compared to the coarse delay cell.
상기 주파수 분배기는 제1 주파수 분배기와 제2 주파수 분배기를 포함하며, 상기 제1 주파수 분배기는 출력 클록 신호(clkout) 주파수를 1/2로 분주하여 div2 신호를 출력하며, 상기 제2 주파수 분배기는 상기 제1 주파수 분배기로부터 div2신호를 입력받아 주파수를 1/128로 분주하여 div256 신호를 출력할 수 있다.The frequency divider includes a first frequency divider and a second frequency divider, wherein the first frequency divider divides an output clock signal clk out frequency by 1/2 to output a div 2 signal, and the second frequency divider may receive a div 2 signal from the first frequency divider and divide the frequency by 1/128 to output a div 256 signal.
상기 확률적 위상 검출기는, 복수개의 아비터; 및 투표 논리부를 포함하며, 상기 복수개의 아비터에 동일한 입력 신호 (clkref 및 clkout)를 적용하고, 상기 투표 논리부의 출력을 사용하여 다수를 결정하여, 두 입력 신호 사이의 위상 오류 정보를 획득할 수 있다. The stochastic phase detector may include a plurality of arbiters; and a voting logic unit, wherein the same input signal (clk ref and clk out ) is applied to the plurality of arbiters, and the plurality is determined using the output of the voting logic unit to obtain phase error information between the two input signals. can
상기 확률적 위상 검출기는 상기 복수개의 아비터는 3개의 동일한 제1 아비터 내지 제3 아비터를 포함할 수 있다. In the stochastic phase detector, the plurality of arbiters may include three identical first to third arbiters.
상기 각 아비터는 감지 증폭기와, 세트 리셋 래치를 포함하는 감지 증폭기 플립 플롭으로 구성될 수 있다. Each of the arbiters may include a sense amplifier and a sense amplifier flip-flop including a set reset latch.
본 발명에 따르면, 멀티플라잉 지연 고정 루프 회로(MDLL)는 델타 시그마 디더링 셀을 기반으로하는 새로운 디더링 지터 감소 방식을 사용하여 낮은 결정적 지터(DJ) 및 높은 주파수 곱셈 인자(N)을 얻을 수 있으며, 높은 전력 효율을 달성할 수 있다.According to the present invention, a multiplying delay locked loop circuit (MDLL) can achieve low deterministic jitter (DJ) and high frequency multiplication factor (N) using a novel dithering jitter reduction scheme based on a delta sigma dithering cell, High power efficiency can be achieved.
또한, 본 발명에 따른 멀티플라잉 지연 고정 루프 회로(MDLL)는 확률적 위상 검출기를 적용함으로써 정적 위상 오프셋(SPO)을 줄이고 지터 성능을 향상시킬 수있다. In addition, the multiplying delay locked loop circuit (MDLL) according to the present invention can reduce static phase offset (SPO) and improve jitter performance by applying a stochastic phase detector.
도 1은 본 발명의 일 실시예에 따른 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로의 기능 블록도이다.
도 2는 본 발명의 일 실시예에 따른 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로의 회로도이다.
도 3은 멀티플렉스드 링 오실레이터(MRO)의 디지털 제어 지연 셀(DCDC; digitally controlled delay cell)의 기능 블록도이다.
도 4는 멀티플렉스드 링 오실레이터(MRO)의 디지털 제어 지연 셀 (DCDC)의 회로도이다.
도 5는 확률적 위상 검출기의 개략적인 구성도이다.
도 6은 도 5에 도시된 확률적 위상 검출기의 아비터의 회로도이다.
도 7a 및 도 7b는 본 발명이 제안하는 디더링 지터 감소 방식을 설명하기 위한 개념도이다.
도 8a 및 도 8b는 본 발명에 따른 디더링 지터 감소 방식을 사용하여 작동된 완전 디지털 멀티플라잉 지연 고정 루프회로(N = 256)의 시뮬레이션 결과이다.
도 9a 및 도 9b는 확률적 위상 검출기의 몬테-카를로(Monte-Carlo) 시뮬레이션 결과이다.
도 10a 및 도 10b는 종래 기술 및 본 발명의 완전 디지털 멀티플라잉 지연 고정 루프회로의 시뮬레이션된 출력 클록 지터를 나타낸 도이다.1 is a functional block diagram of a delta-sigma dithering cell-based all-digital multiplying delay locked loop circuit according to an embodiment of the present invention.
2 is a circuit diagram of a delta-sigma dithering cell-based all-digital multiplying delay locked loop circuit according to an embodiment of the present invention.
3 is a functional block diagram of a digitally controlled delay cell (DCDC) of a multiplexed ring oscillator (MRO).
4 is a circuit diagram of a digitally controlled delay cell (DCDC) of a multiplexed ring oscillator (MRO).
5 is a schematic configuration diagram of a probabilistic phase detector.
FIG. 6 is a circuit diagram of an arbiter of the stochastic phase detector shown in FIG. 5 .
7A and 7B are conceptual diagrams for explaining a dithering jitter reduction method proposed by the present invention.
8A and 8B are simulation results of an all-digital multiplying delay locked loop circuit (N = 256) operated using the dithering jitter reduction scheme according to the present invention.
9A and 9B are Monte-Carlo simulation results of the stochastic phase detector.
10A and 10B are diagrams illustrating simulated output clock jitter of the all-digital multiplying delay locked loop circuit of the prior art and of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로의 기능 블록도이다.1 is a functional block diagram of a delta-sigma dithering cell-based all-digital multiplying delay locked loop circuit according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로는 디지털 제어 멀티플렉스드 링 오실레이터(MRO; multiplexed ring oscillator)(100), 확률적 위상 검출기(stochastic phase detector)(200), 디지털 루프 필터 (DLF; digital loop filter)(300), 디코더(400), 델타 시그마 모듈레이터(DSM; delta-sigma modulator)(500), 선택 로직(select logic)(600) 및 주파수 분배기(700)를 포함한다.1, a delta-sigma dithering cell-based all-digital multiplexing delay locked loop circuit according to an embodiment of the present invention is a digitally controlled multiplexed ring oscillator (MRO) 100, a stochastic phase detector (stochastic phase detector) 200, digital loop filter (DLF) (300), decoder (400), delta-sigma modulator (DSM; delta-sigma modulator) (500), selection logic (select logic) ( 600 ) and a
디지털 제어 멀티플렉스드 링 오실레이터(MRO)(100)는 입력 클록 신호(clkref)를 입력받아, 입력 클록 신호(clkref)와 출력 클록 신호(clkout) 사이의 위상 에러 혹은 스큐 (skew)를 미리 설정된 지연 분해능 이내로 감소시키는 기능을 수행하며, 동시에 출력 클럭신호의 주파수를 입력 클록 신호 대비 N배로 증배시키는 기능을 수행한다..The digitally controlled multiplexed ring oscillator (MRO) 100 receives the input clock signal clk ref , and corrects a phase error or skew between the input clock signal clk ref and the output clock signal clk out . It performs the function of reducing within the preset delay resolution, and at the same time it performs the function of multiplying the frequency of the output clock signal by N times compared to the input clock signal.
확률적 위상 검출기(200)는 입력 클록 신호(clkref)와 출력 클록 신호(clkout)의 위상차 정보를 비교하는 기능을 수행하며, 서브 샘플링 뱅뱅 위상 검출기(BBPD)로 작동한다.The
디지털 루프 필터(DLF)(300)는 누산기(accumulator)역할을 하며, 입력 클록 신호(clkref)를 입력 받아, 확률적 위상 검출기(200)의 출력 신호(Up/Dn)에 따라 1 씩 증가 또는 감소되는 디지털 루프 필터 출력 신호를 생성한다. 디지털 루프 필터(300)에서 출력된 디지털 루프 필터 출력 신호는 디코더(400)와 델타 시그마 모듈레이터(DSM)(500)를 제어하는 입력 신호로 작용한다.The digital loop filter (DLF) 300 serves as an accumulator, receives the input clock signal clk ref , and increases by 1 according to the output signal Up/Dn of the
디코더(400)는 디지털 제어 멀티플렉스드 링 오실레이터(MRO; multiplexed ring oscillator)(100)의 동작을 제어하기 위한 제어 신호를 생성한다. 디코더(400)는 디지털 루프 필터(300)의 출력 신호를 입력 받아 코스 지연셀을 제어하기 위한 코스 제어신호 및 파인 지연셀을 제어하기 위한 파인 제어신호를 생성하며, 델타 시그마 모듈레이터의 출력 신호를 입력받아 디더링 셀을 제어하기 위한 디더 제어 신호를 생성한다.The
델타 시그마 모듈레이터(DSM)(500)는 디지털 루프 필터(300)의 출력 신호를 입력받아, 멀티플렉스드 링 오실레이터(MRO)의 디더링 셀을 제어하기 위한 디코더(400)의 제어신호를 생성하도록 한다. The delta sigma modulator (DSM) 500 receives the output signal of the
확률적 위상 검출기(200)의 비선형 특성과 디지털 멀티플라잉 지연 고정 루프(MDLL)의 루프 지연으로 인해, 디지털 루프 필터(DLF)(300)의 출력은 한계 사이클 구간 동안 록킹 위치 주변에서 토글(toggle)된다. Due to the non-linear nature of the
토글하는 동안, 디지털 루프 필터(DLF)(300)를 사용하여 멀티플렉스드 링 오실레이터 (MRO)를 직접 제어하게 되면 결정적 지터(DJ)가 크게 증가하는 문제가 발생되는데, 이를 해결하기 위하여, 본 발명에서는 델타 시그마 모듈레이터(DSM)의 출력을 사용하여 멀티플렉스드 링 오실레이터(MRO)를 제어하는 디더링 지터 감소 방식이 적용된다.During the toggle, if the multiplexed ring oscillator (MRO) is directly controlled using the digital loop filter (DLF) 300, there is a problem in that the deterministic jitter (DJ) is greatly increased. To solve this, the present invention A dithering jitter reduction scheme is applied that uses the output of a delta sigma modulator (DSM) to control a multiplexed ring oscillator (MRO).
선택 로직(600)은 디지털 제어 멀티플렉스드 링 오실레이터(MRO)의 멀티플렉서(MUX)를 제어하고, 확률적 위상 검출기(200)의 인에이블 구간을 설정하는 기능을 수행한다.The
주파수 분배기(700)는 출력 클록 신호(clkout)를 입력으로 받아 1/N로 분주된 주파수의 클록 신호를 발생시키는 기능을 수행한다.The
도 2는 본 발명의 일 실시예에 따른 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로의 회로도이다.2 is a circuit diagram of a delta-sigma dithering cell-based all-digital multiplying delay locked loop circuit according to an embodiment of the present invention.
도 2를 참조하여, 각 구성요소의 기능을 보다 상세히 살펴본다.Referring to FIG. 2 , the function of each component will be described in more detail.
디지털 제어 멀티플렉스드 링 오실레이터(MRO)(100)는 입력 클록 신호(clkref)를 입력받아, 입력 클록 신호(clkref)와 출력 클록 신호(clkout) 사이의 위상 에러를 미리 설정된 지연 분해능 이내로 감소시키는 기능을 수행하며, 이때 출력 클록 신호의 주파수는 입력 클록 신호의 N배 값을 가지게 된다.The digitally controlled multiplexed ring oscillator (MRO) 100 receives the input clock signal clk ref , and adjusts the phase error between the input clock signal clk ref and the output clock signal clk out within a preset delay resolution. It performs a function of reducing, in this case, the frequency of the output clock signal has N times the value of the input clock signal.
디지털 제어 멀티플렉스드 링 오실레이터(MRO)(100)는 멀티플렉서(110)와 지연 라인(120)으로 구성된다. 본 실시예에서, 멀티플렉서(110)는 2-to-1 차동 멀티플렉서(MUX)가 사용되며, 지연 라인(120)으로는 4 단계 의사 차동 지연 라인(four-stage pseudo-differential delay line)(# 1 ~ # 4) 즉, 제1 부터 제4 디지털 제어 지연 셀(DCDC; digitally controlled delay cell)(120a, 120b, 120c, 120d)로 구성된다.A digitally controlled multiplexed ring oscillator (MRO) 100 consists of a
확률적 위상 검출기(200)는 입력 클록 신호(clkref)와 출력 클록 신호(clkout)의 위상차 정보를 비교하는 기능을 수행하며, 확률적 위상 검출기 출력 신호(Up/Dn)를 생성하여 디지털 루프 필터(300)로 입력한다.The
디지털 루프 필터(DLF)(300)는 확률적 위상 검출기(200)로부터 생성된 확률적 위상 검출기 출력 신호(Up/Dn)를 입력받아, 1 씩 증가 또는 감소되는 디지털 루프 필터 출력 신호(LF [17 : 0])를 생성한다. 본 실시예에서, 디지털 루프 필터 출력신호로 18 비트 출력 신호 (LF [17 : 0])를 생성한다.The digital loop filter (DLF) 300 receives the probabilistic phase detector output signal (Up/Dn) generated from the
디지털 루프 필터(DLF)(300)의 출력신호 비트들 중 상위 비트 중 일부 비트는 디코더를 통해 코스 지연을 제어하는 코스 제어신호를 생성하도록 제어하며, 상위 비트 중 나머지 비트는 디코더를 통해 파인 지연을 제어하는 파인 제어신호를 생성하도록 제어한다.Some of the upper bits of the output signal bits of the digital loop filter (DLF) 300 are controlled to generate a course control signal for controlling the course delay through the decoder, and the remaining bits of the upper bits are fine delay through the decoder. Controls to generate a controlling fine control signal.
또한, 디지털 루프 필터(DLF)(300)의 출력신호 비트들 중 최하위비트(LSB)는 델타 시그마 모듈레이터(DSM)(500)에 대한 입력 신호로 사용하고, 델타 시그마 모듈레이터(DSM)의 출력 신호가 디코더에 입력되어, 디코더가 멀티플렉스드 링 오실레이터(MRO)의 디더링 셀을 제어하는 디더 제어신호 생성하도록 제어한다.In addition, the least significant bit (LSB) among the output signal bits of the digital loop filter (DLF) 300 is used as an input signal to the delta sigma modulator (DSM) 500, and the output signal of the delta sigma modulator (DSM) is It is input to the decoder and controls the decoder to generate a dither control signal that controls the dithering cell of the multiplexed ring oscillator (MRO).
디코더(400)는 디지털 루프 필터(DLF)(300)로부터 디지털 루프 필터 출력 신호를 입력받아, 디지털 제어 멀티플렉스드 링 오실레이터(MRO)(100)의 코스 지연을 제어하는 코스 제어신호 coarse[14:0] 및 파인 지연을 제어하는 파인 제어신호 fine[62:0]를 생성한다.The
또한, 디코더(400)는 델타 시그마 모듈레이터(DSM)의 출력 신호를 입력받아, 멀티플렉스드 링 오실레이터(MRO)의 디더링 셀을 제어하는 디더 제어신호 dither[2:0]를 생성한다.Also, the
디코더(400)는 제1 디코더(410), 제2 디코더(420) 및 제3 디코더(430)를 포함한다. 본 실시예에서 제1 디코더(410)는 4-투-15 써모미터 디코더가 사용되며, 제2 디코더(420)는 6-투-63 디코더가 사용되며, 제3 디코더(430)로 2-투-3 디코더가 사용된다.The
본 실시예에서, 디지털 루프 필터(DLF)(300)에서 생성된 18비트의 디지털 루프 필터 출력 신호(LF [17 : 0])의 상위 10 비트 중 4비트인 LF [17:14]는 4-투-15 써모미터 디코더(410)로 입력되고, 4-투-15 써모미터 디코더(410)는 멀티플렉스드 링 오실레이터(MRO)의 코스 지연을 제어하는 코스(coarse) 제어신호([14 : 0])를 생성한다.In this embodiment, LF[17:14], which is 4 bits among the upper 10 bits of the 18-bit digital loop filter output signal (LF[17:0]) generated by the digital loop filter (DLF) 300, is 4- Input to the two-15
디지털 루프 필터(DLF)(300)에서 생성된 18비트의 디지털 루프 필터 출력 신호(LF [17 : 0])의 상위 10 비트 중 6비트인 LF [13 : 8]은 6-투-63 디코더(420)로 입력되고, 6-투-63 디코더(420)는 멀티플렉스드 링 오실레이터(MRO)의 파인 지연을 제어하는 파인(fine) 제어신호([62 : 0])를 생성한다.LF[13:8], which is 6 bits among the upper 10 bits of the 18-bit digital loop filter output signal (LF[17:0]) generated by the digital loop filter (DLF) 300, is a 6-to-63 decoder ( 420), and the 6-to-63
2-투-3 디코더(430)는 델타 시그마 모듈레이터(DSM)(500)로부터 출력되는 델타 시그마 모듈레이터 출력신호, 본 실시예의 경우 2-비트 출력 신호를 입력받아,멀티플렉스드 링 오실레이터(MRO)의 디더링 셀을 제어하는 디더(dither) 제어신호(dither[2 : 0])를 생성한다. The 2-to-3
델타 시그마 모듈레이터(DSM)(500)는 에러 피드백 모듈레이터(EFM; error feedback modulators)(510)와 에러 제거 로직(ECL; error cancellation logic)(520)을 포함하며, 에러 피드백 모듈레이터(EFM)(510)는 제1 에러 피드백 모듈레이터(511)와 제2 에러 피드백 모듈레이터(512)로 구성된다.The delta sigma modulator (DSM) 500 includes an error feedback modulator (EFM) 510 and an error cancellation logic (ECL) 520 , and an error feedback modulator (EFM) 510 . is composed of a first
델타 시그마 모듈레이터(DSM)(500)는 디지털 멀티플라잉 지연 고정 루프회로의 출력 클록 신호(clkout) 주파수의 1/2인 신호(div2)와, 디지털 루프 필터(DLF)(300)에서 생성된 18비트의 디지털 루프 필터 출력 신호(LF [17 : 0])의 최하위비트(LSB) 8 비트 LF [7:0]를 입력받아, 2-투-3 디코더(430)가 멀티플렉스드 링 오실레이터(MRO)의 디더링 셀을 제어하는 디더(dither) 제어신호(dither[2 : 0])를 생성하도록 제어한다.The delta sigma modulator (DSM) 500 includes a signal (div 2 ) that is 1/2 of the frequency of the output clock signal (clk out ) of the digital multiplying delay locked loop circuit, and a digital loop filter (DLF) 300 generated by By receiving the least significant bit (LSB) of the 18-bit digital loop filter output signal (LF [17: 0]) and the 8-bit LF [7: 0], the 2-to-3
델타 시그마 모듈레이터(DSM)(500)는 디지털 멀티플라잉 지연 고정 루프 회로의 출력 클록 신호(clkout) 주파수의 절반으로 작동하기 때문에, 디더 제어신호([2 : 0])로 제어되는 멀티플렉스드 링 오실레이터(MRO)의 디더링 셀은 확률적 위상 검출기(200)의 작동 주파수보다 128 배 높은 주파수에서 작동한다. 전력 소비를 줄이기 위해 트루 싱글-위상 클록(TSPC; true single-phase clock) 플립 플롭이 델타 시그마 모듈레이터(DSM)의 레지스터로 사용된다. Since the delta sigma modulator (DSM) 500 operates at half the frequency of the output clock signal (clk out ) of the digital multiplying delay locked loop circuit, the multiplexed ring controlled by the dither control signal ([2:0]) The dithering cell of the oscillator (MRO) operates at a
주파수 분배기(700)는 제1 주파수 분배기(710)와 제2 주파수 분배기(720)로 구성된다. 제1 주파수 분배기(710)는 디지털 멀티플라잉 지연 고정 루프회로의 출력 클록 신호(clkout) 주파수를 1/2로 분주하여 div2신호를 출력한다.The
제2 주파수 분배기(720)는 제1 주파수 분배기(710)로부터 div2신호를 입력받아 주파수를 1/128로 분주하여 div256신호를 출력한다.The
선택 로직(600)은 제2 주파수 분배기(720)로부터 div256신호를 입력받아, 디지털 제어 멀티플렉스드 링 오실레이터(MRO)의 멀리플렉서(MUX)(110)를 제어하고, 확률적 위상 검출기(200)의 인에이블 구간을 설정하는 기능을 수행한다.The
도 3은 멀티플렉스드 링 오실레이터(MRO)의 디지털 제어 지연 셀(DCDC; digitally controlled delay cell)의 기능 블록도이며, 도 4는 멀티플렉스드 링 오실레이터(MRO)의 디지털 제어 지연 셀 (DCDC)의 회로도이다.3 is a functional block diagram of a digitally controlled delay cell (DCDC) of a multiplexed ring oscillator (MRO), and FIG. 4 is a digitally controlled delay cell (DCDC) of a multiplexed ring oscillator (MRO) It is a circuit diagram.
도 3 및 도 4를 참조하면, 제1 내지 제4 디지털 제어 지연 셀(DCDC)(120a, 120b, 120c, 120d)중 제2 및 제3 디지털 제어 지연셀은 동일한 구조로 형성되며, 이하에서는 제2 디지털 제어 지연셀(120b)을 예로서 설명한다.3 and 4, among the first to fourth digitally controlled delay cells (DCDC) 120a, 120b, 120c, and 120d, the second and third digitally controlled delay cells are formed in the same structure, and hereinafter, the 2 The digitally controlled
제2 디지털 제어 지연셀(120b)은 코스 지연셀(121b), 파인 지연셀(122b) 및 디더링 셀(123b)을 포함한다.The second digitally controlled
코스 지연셀은 파인 지연셀과 비교하여 상대적으로 큰 지연 시간을 생성하여 넓은 범위의 동작 주파수를 갖도록 한다. 즉, 코스 지연셀은 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 미리 설정된 제1 지연 분해능으로 감소시키는 기능을 수행한다.The coarse delay cell generates a relatively large delay time compared to the fine delay cell to have a wide range of operating frequencies. That is, the coarse delay cell functions to reduce the phase error between the input clock signal and the output clock signal to a preset first delay resolution.
파인 지연셀은 입력받은 클록 신호와 출력 클록 신호 사이의 위상 에러를 제2 지연 분해능 이내로 감소시킨다. 파인 지연셀은 코스 지연셀과 비교하여 상대적으로 높은 지연 시간 분해능을 갖도록 구성된다.The fine delay cell reduces the phase error between the input clock signal and the output clock signal to within the second delay resolution. The fine delay cell is configured to have a relatively high delay time resolution compared to the coarse delay cell.
이러한 디지털 제어 지연셀(DCDC)은 버랙터(varactor: 가변 용량 커패시터)를 구비한 의사 차동 인버터 구조를 기반으로 한다. 코스 제어신호([14 : 0])로 조정할 수 있는 멀티플렉스드 링 오실레이터(MRO)의 코스 지연 분해능과, 파인 제어신호([62 : 0])를 사용한 파인 지연 분해능의 값은 각각의 응용에 따라 조정할 수 있다.This digitally controlled delay cell (DCDC) is based on a pseudo-differential inverter structure with a varactor (variable capacitance capacitor). The value of the coarse delay resolution of the multiplexed ring oscillator (MRO), which can be adjusted with the coarse control signal ([14: 0]), and the fine delay resolution using the fine control signal ([62: 0]) are different for each application. can be adjusted accordingly.
델타 시그마 모듈레이터(DSM)(500)는 고주파수에서 디더링 셀의 지연을 정교하게 제어하는 디더 제어신호([2 : 0])를 생성하며, 디더링 지연 해상도는 파인 지연 해상도와 동일하게 된다.The delta sigma modulator (DSM) 500 generates a dither control signal ([2: 0]) that precisely controls the delay of the dithering cell at high frequencies, and the dithering delay resolution becomes the same as the fine delay resolution.
도 5는 확률적 위상 검출기의 개략적인 구성도이며, 도 6은 도 5에 도시된 확률적 위상 검출기의 아비터의 회로도이다.FIG. 5 is a schematic configuration diagram of a stochastic phase detector, and FIG. 6 is a circuit diagram of an arbiter of the stochastic phase detector shown in FIG. 5 .
도 5 및 도 6을 참조하면, 확률적 위상 검출기(200)는 아비터(arbiter)(210)와, 투표 논리부(220)를 포함한다. 본 실시예에서, 아비터(210)는 3개의 아비터 즉, 제1 아비터(210a), 제2 아비터(210b) 및 제3 아비터(210c)를 포함하며, 3개의 아비터는 동일한 아비터로 구성된다. 3개의 아비터는 동일한 구조로 이하에서는 제1 아비터(210a)를 예로서 설명한다.5 and 6 , the
제1 아비터(210a)는 감지 증폭기(SA; sense-amplifier)(211a)와, 세트 리셋(SR; set-reset) 래치(212a)를 포함하는 감지 증폭기 플립 플롭 (SAFF; sense-amplifier flip-flop)으로 구성된다.The
감지 증폭기(SA)(211a)는 sel 신호의 하이 펄스 동안에만 동작하며, 두 입력 신호 (in1, in2)의 어떤 에지가 먼저 도달 하는지를 결정함으로써, 확률적 위상 검출기(200)는 서브 샘플링 뱅뱅 위상 검출기(BBPD)로서 작용한다. The sense amplifier (SA) 211a operates only during the high pulse of the sel signal, and by determining which edge of the two input signals (in1, in2) arrives first, the
일반적으로 프로세스 변동으로 인한 위상 검출기 불일치(mismatch)로 인해, 정적 위상 오프셋(SPO)이 발생하여 멀티플라잉 지연 고정 루프회로(MDLL)의 결정적 지터(DJ)가 증가하게 되는 문제점이 있다.In general, due to a phase detector mismatch due to a process variation, a static phase offset (SPO) occurs, thereby increasing the deterministic jitter (DJ) of the multiplying delay locked loop circuit (MDLL).
본 발명에서는 확률적 접근 방식(stochastic approach)을 사용하여, 위상 검출기 오프셋을 줄임으로써 멀리플라잉 지연 고정 루프회로의 결정적 지터를 감소시키는 방식을 적용하였다. In the present invention, a method of reducing deterministic jitter of a far-flying delay locked loop circuit by reducing a phase detector offset is applied using a stochastic approach.
동일한 입력 신호 (clkref 및 clkout)를 3개의 동일한 아비터 즉, 제1 아비터(210a), 제2 아비터(210b) 및 제3 아비터(210c)에 적용하고, 투표 논리부(vote logic)(220)의 출력을 사용하여 다수를 결정함으로써, 두 입력 신호 사이의 정확한 위상 오류 정보를 얻을 수 있게 된다.The same input signals clk ref and clk out are applied to three identical arbiters, namely the
이러한 다수의 투표 작업에는 시간 오프셋의 중간 값을 선택하는 것이 포함되며, 이는 제안된 확률적 위삼 검출기의 특성을 감소된 정적 위상 오프셋(SPO)으로 이상적인 아비터에 더 가깝게 만든다.This multiple voting task involves choosing the median value of the time offset, which makes the properties of the proposed probabilistic phase offset (SPO) closer to the ideal arbiter with reduced static phase offset (SPO).
본 발명에 따른 확률적 위상 검출기는 정적 위상 오프셋(SPO)이 감소된 위상 검출기를 위해 설계되었으며, 적은 개수의 아비터만 사용되므로 면적이 작다. 또한, 각 아비터는 매우 짧은 셀 펄스 기간 동안만 작동하므로, 전력 소비가 매우 낮은 효과가 있다.The stochastic phase detector according to the present invention is designed for a phase detector having a reduced static phase offset (SPO), and has a small area because only a small number of arbiters are used. In addition, each arbiter operates only for a very short cell pulse duration, which has the effect of very low power consumption.
도 7a 및 도 7b는 본 발명이 제안하는 디더링 지터 감소 방식을 설명하기 위한 개념도이며, 도 8a 및 도 8b는 본 발명에 따른 디더링 지터 감소 방식을 사용하여 작동된 완전 디지털 멀티플라잉 지연 고정 루프회로(N = 256)의 시뮬레이션 결과이다.7A and 7B are conceptual diagrams for explaining the dithering jitter reduction method proposed by the present invention, and FIGS. 8A and 8B are all-digital multiplying delay locked loop circuits operated using the dithering jitter reduction method according to the present invention ( N = 256).
도 7a에 도시된 바와 같이, 델타 시그마 모듈레이터(DSM)가 꺼지면, 한계 주기 (= 2 * TREF) 동안, 멀티플렉스드 링 오실레이터(MRO)의 디지털 코드 워드(DCW)가 반복적으로 토글되고, 루프 대기 시간은 0으로 가정된다. As shown in Figure 7a, when the delta sigma modulator (DSM) is turned off, during the limit period (= 2 * T REF ), the digital code word (DCW) of the multiplexed ring oscillator (MRO) is repeatedly toggled, and the loop The latency is assumed to be zero.
여기서, 디지털 코드 워드(DCW)는 단 하나의 최하위비트(LSB)를 디더링하지만, clkref와 clkout 에지(edge) 사이의 정렬 불량은 각 기준 클록 주입에서 멀티플렉스드 링 오실레이터(MRO) 출력에 주기 오류로 표시되어 멀티플렉스드 링 오실레이터 주기(TMRO)가 이상적인 주기와 크게 차이가 발생할 수 있음을 보여준다. 이것은 출력 스펙트럼에서 기준 박차(reference spurs)로 나타나며 결정적 지터(DJ)가 크게 증가하며, 이러한 결정적 지터(DJ)는 N과 한계 주기 (limit cycle) 구간에 비례하여 증가한다.Here, the digital code word (DCW) dithers only one least significant bit (LSB), but misalignment between the clk ref and clk out edges affects the multiplexed ring oscillator (MRO) output at each reference clock injection. Expressed as periodic error, it shows that the multiplexed ring oscillator period (T MRO ) can deviate significantly from the ideal period. This appears as reference spurs in the output spectrum, and the deterministic jitter (DJ) increases significantly, and the deterministic jitter (DJ) increases in proportion to N and the limit cycle interval.
한편, 도 7b에 도시된 바와 같이, 델타 시그마 모듈레이터(DSM)이 켜지면, 디지털 코드 워드(DCW)는 2차 델타 시그마 모듈레이터(DSM)의 동작으로 위의 경우(DSM이 꺼진 경우)보다 128배 빠르게 토글된다. On the other hand, as shown in Fig. 7b, when the delta sigma modulator (DSM) is turned on, the digital code word (DCW) is 128 times higher than the above case (when the DSM is off) due to the operation of the secondary delta sigma modulator (DSM). toggles quickly
델타 시그마 모듈레이터(DSM)는 고주파수 2 비트 의사 랜덤 출력 패턴(pseudo-random output pattern)을 생성하며, 평균값은 저주파수 8 비트 입력 LF [7 : 0]과 같다. 멀티플렉스드 링 오실레이터 주기(TMRO)는 고주파수에서 디더링 셀 을 지속적으로 제어하여 이상적인 값에서 크게 벗어나지 않는다. A delta sigma modulator (DSM) generates a high-frequency 2-bit pseudo-random output pattern, with an average value equal to the low-frequency 8-bit input LF [7:0]. The multiplexed ring oscillator period (T MRO ) does not deviate significantly from the ideal value by continuously controlling the dithering cell at high frequencies.
결과적으로, 본 발명에서 제안된 디더링 지터 감소 기법을 구현하면, 지터 축적 시간이 델타 시그마 모듈레이터의 작동주기(TDSM)에 비례하여 1/128로 감소하고, N이 256만큼 크더라도 우수한 결정적 지터 특성을 효과적으로 달성한다. As a result, if the dithering jitter reduction technique proposed in the present invention is implemented, the jitter accumulation time is reduced to 1/128 in proportion to the operating period (T DSM ) of the delta sigma modulator, and excellent deterministic jitter characteristics even when N is as large as 256. to achieve effectively
도 8a 및 도 8b에는 2.4GHz에서 N = 256 인 제안된 디더링 지터 감소 방식을 사용한 디지털 멀티플라잉 지연 고정 루프(MDLL)의 시뮬레이션 결과가 도시되며, 디지털 코드 워드(DCW)는 3 LSB로 토글되며, 출력 클록 신호(clkout)의 클러터는 주어진 기간 동안 최대 약 1.5ps 미만임을 알 수 있다.8a and 8b show the simulation results of a digital multiplying delay locked loop (MDLL) using the proposed dithering jitter reduction scheme with N = 256 at 2.4 GHz, the digital code word (DCW) is toggled to 3 LSB, It can be seen that the clutter of the output clock signal clk out is less than about 1.5 ps maximum for a given period.
도 9a 및 도 9b는 확률적 위상 검출기의 몬테-카를로(Monte-Carlo) 시뮬레이션 결과이다. 9A and 9B are Monte-Carlo simulation results of the stochastic phase detector.
도 9a 및 도 9b를 참조하면, 하나의 아비터를 사용하는 확률적 위상 검출기는 장치 불일치 (device mismatch)로 인한 입력 기준 시간 오프셋으로 표준 편차가 0.295ps임을 알 수 있으며, 3개의 아비터를 사용한 확률적 위상 검출기의 표준 편차는 0.185ps 임을 알 수 있다.9A and 9B , it can be seen that the stochastic phase detector using one arbiter has a standard deviation of 0.295 ps as an input reference time offset due to device mismatch, and the probabilistic phase detector using three arbiters It can be seen that the standard deviation of the phase detector is 0.185 ps.
따라서, 3개의 아비터를 사용한 확률적 위상 검출기의 불일치 유발 시간 오프셋은 하나의 아비터 구조에 비해 37.3 % 감소하는 효과를 얻을 수 있다.Therefore, the mismatch-induced time offset of the stochastic phase detector using three arbiters can be reduced by 37.3% compared to the one-arbiter structure.
도 10a 및 도 10b는 종래 기술 및 본 발명의 완전 디지털 멀티플라잉 지연 고정 루프회로의 시뮬레이션된 출력 클록 지터를 나타낸 도이다.10A and 10B are diagrams illustrating simulated output clock jitter of the all-digital multiplying delay locked loop circuit of the prior art and of the present invention.
도 10a는 및 도 10b에는 종래 기술 및 본 발명에 따른 완전 디지털 멀티플라잉 지연 고정 루프가 2.4GHz에서 N = 256으로 작동시 시뮬레이션된 출력 클록 지터가 각각 도시된다. Figures 10a and 10b show the simulated output clock jitter when an all-digital multiplying delay locked loop in accordance with the prior art and the present invention is operated at 2.4 GHz with N = 256, respectively.
도 10a는 델타 시그마 모듈레이터(DSM)이 꺼져있으며, 종래기술의 뱅뱅 위상 검출기(BBPD)를 사용했을 때의 지터 값을 보여주며, 39.38ps p-p 지터를 보여준다 (RMS 지터 = 10.87ps).Figure 10a shows the jitter values when the delta sigma modulator (DSM) is off and a prior art bang bang phase detector (BBPD) is used, showing a jitter of 39.38 ps p-p (RMS jitter = 10.87 ps).
한편, 도 10b는 본 발명의 델타 시그마 모듈레이터(DSM)이 켜지고, 본 발명의 확률적 위상 검출기를 사용했을 때의 지터 값을 보여주며, p-p 지터는 단지 6.43ps (RMS 지터 = 0.98ps)가 되어 종래기술 대비 83 % 이상 감소됨을 알 수 있다.On the other hand, Figure 10b shows the jitter value when the delta sigma modulator (DSM) of the present invention is turned on and the stochastic phase detector of the present invention is used, and the p-p jitter is only 6.43 ps (RMS jitter = 0.98 ps). It can be seen that 83% or more is reduced compared to the prior art.
이상에서 설명한 것은 본 발명에 따른 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only an exemplary embodiment of a delta sigma dithering cell-based all-digital multiplying delay locked loop circuit according to the present invention, and the present invention is not limited to the above-described embodiment, and is claimed in the claims below. As such, without departing from the gist of the present invention, it will be said that the technical spirit of the present invention exists to the extent that various modifications can be made by anyone with ordinary knowledge in the field to which the present invention belongs.
100 : 디지털 제어 멀티플렉스드 링 오실레이터
200 : 확률적 위상 검출기
300 : 디지털 루프 필터
400 : 디코더
500 : 델타 시그마 모듈레이터
600 : 선택 로직
700 : 주파수 분배기100: digitally controlled multiplexed ring oscillator
200: stochastic phase detector
300: digital loop filter
400 : decoder
500 : Delta Sigma Modulator
600: selection logic
700: frequency divider
Claims (13)
입력 클록 신호(clkref)를 입력받아, 입력 클록 신호(clkref)와 출력 클록 신호(clkout) 사이의 위상 에러를 미리 설정된 지연 분해능 이내로 감소시키며 출력 클록 신호의 주파수를 입력 클록 신호의 N배로 증배시키는 디지털 제어 멀티플렉스드 링 오실레이터;
상기 디지털 제어 멀티플렉스드 링 오실레이터의 동작을 제어하기 위한 제어 신호를 생성하는 디코더;
상기 멀티플렉스드 링 오실레이터의 디더링 셀을 제어하기 위해, 상기 디코더의 제어신호를 생성하는 델타 시그마 모듈레이터;
상기 입력 클록 신호(clkref)를 입력받아, 상기 디코더 및 상기 델타 시그마 모듈레이터를 제어하는 디지털 루프 필터 출력 신호를 생성하는 디지털 루프 필터; 및
상기 입력 클록 신호(clkref)와 출력 클록 신호(clkout)의 위상차 정보를 비교하는 기능을 수행하는 확률적 위상 검출기;포함하며,
상기 확률적 위상 검출기는 복수개의 아비터 및 투표 논리부를 포함하며,
상기 복수개의 아비터에 동일한 입력 신호 (clkref 및 clkout)를 적용하고, 상기 투표 논리부의 출력을 사용하여 다수를 결정하여, 두 입력 신호 사이의 위상 오류 정보를 획득하며, 상기 복수개의 아비터는 3개의 동일한 제1 아비터 내지 제3 아비터를 포함하고,
상기 각 아비터는 감지 증폭기와, 세트 리셋 래치를 포함하는 감지 증폭기 플립 플롭으로 구성되며,
상기 디지털 루프 필터는 상기 확률적 위상 검출기의 출력 신호(Up/Dn)에 따라 상기 출력 클록 신호(clkout)의 위상을 증가 또는 감소시킬 수 있는 디지털 루프 필터 출력 신호를 생성하며,
상기 디지털 루프 필터 출력 신호는 상기 디코더와 델타 시그마 모듈레이터를 제어하는 입력 신호로 동작하며,
상기 델타 시그마 모듈레이터는 상기 디지털 루프 필터 출력 신호를 입력받아, 상기 디지털 제어 멀티플렉스드 링 오실레이터의 디더링 셀을 제어하기 위한 디코더의 제어신호를 생성하며,
상기 델타 시그마 모듈레이터는 에러 피드백 모듈레이터(EFM)와, 에러 제거 로직(ECL)을 포함하며, 상기 에러 피드백 모듈레이터(EFM)는 제1 에러 피드백 모듈레이터와 제2 에러 피드백 모듈레이터로 구성되는 것을 특징으로 하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로.
In a delta-sigma dithering cell-based all-digital multiplying delay locked loop circuit,
Receives the input clock signal clk ref , reduces the phase error between the input clock signal clk ref and the output clock signal clk out within a preset delay resolution, and reduces the frequency of the output clock signal by N times the input clock signal digitally controlled multiplexed ring oscillator that multiplies;
a decoder for generating a control signal for controlling the operation of the digitally controlled multiplexed ring oscillator;
a delta sigma modulator for generating a control signal of the decoder to control a dithering cell of the multiplexed ring oscillator;
a digital loop filter receiving the input clock signal clk ref and generating a digital loop filter output signal for controlling the decoder and the delta sigma modulator; and
a stochastic phase detector that compares the phase difference information between the input clock signal (clk ref ) and the output clock signal (clk out );
The probabilistic phase detector includes a plurality of arbiters and voting logic,
The same input signal (clk ref and clk out ) is applied to the plurality of arbiters, and the plurality is determined using the output of the voting logic unit to obtain phase error information between the two input signals, wherein the plurality of arbiters are 3 the same first to third arbiters,
Each of the arbiters comprises a sense amplifier and a sense amplifier flip-flop including a set reset latch,
The digital loop filter generates a digital loop filter output signal capable of increasing or decreasing the phase of the output clock signal (clk out ) according to the output signal (Up/Dn) of the stochastic phase detector,
The digital loop filter output signal operates as an input signal for controlling the decoder and the delta sigma modulator,
The delta sigma modulator receives the digital loop filter output signal and generates a control signal of a decoder for controlling a dithering cell of the digitally controlled multiplexed ring oscillator,
The delta sigma modulator includes an error feedback modulator (EFM) and an error cancellation logic (ECL), wherein the error feedback modulator (EFM) includes a first error feedback modulator and a second error feedback modulator All-digital multiplying delay-locked loop circuit based on sigma dithering cells.
상기 디코더는 상기 디지털 루프 필터의 출력 신호를 입력 받아 코스 지연셀을 제어하기 위한 코스 제어신호 및 파인 지연셀을 제어하기 위한 파인 제어신호를 생성하며,
상기 디코더는 상기 델타 시그마 모듈레이터의 출력 신호를 입력받아 디더링 셀을 제어하기 위한 디더 제어 신호를 생성하는 것을 특징으로 하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로.
According to claim 1,
The decoder receives the output signal of the digital loop filter and generates a coarse control signal for controlling the coarse delay cell and a fine control signal for controlling the fine delay cell,
The decoder receives the output signal of the delta sigma modulator and generates a dither control signal for controlling the dithering cell.
상기 디지털 제어 멀티플렉스드 링 오실레이터의 멀티플렉서를 제어하기 위한 선택 로직; 및
출력 클록 신호(clkout)를 입력으로 받아 1/N로 분주된 주파수의 클록 신호를 발생시키는 주파수 분배기;를 더 포함하는 것을 특징으로 하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로.
According to claim 1,
selection logic for controlling a multiplexer of the digitally controlled multiplexed ring oscillator ; and
A delta sigma dithering cell-based all-digital multiplying delay locked loop circuit further comprising a; a frequency divider that receives an output clock signal (clk out ) as an input and generates a clock signal of a frequency divided by 1/N.
상기 디지털 루프 필터 출력신호의 비트들 중 상위 비트 중 일부 비트는 디코더를 통해 코스 지연을 제어하는 코스 제어신호를 생성하도록 제어하며, 상위 비트 중 나머지 비트는 디코더를 통해 파인 지연을 제어하는 파인 제어신호를 생성하도록 제어하며,
상기 디지털 루프 필터 출력신호의 비트들 중 최하위비트(LSB)는 상기 델타 시그마 모듈레이터에 대한 입력 신호로 사용하는 것을 특징으로 하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로.
According to claim 1,
Among the bits of the digital loop filter output signal, some of the upper bits are controlled to generate a coarse control signal for controlling the coarse delay through the decoder, and the remaining bits of the upper bits are fine control signals for controlling the fine delay through the decoder control to create
A delta sigma dithering cell-based all-digital multiplying delay locked loop circuit, characterized in that a least significant bit (LSB) among bits of the digital loop filter output signal is used as an input signal to the delta sigma modulator.
상기 디지털 제어 멀티플렉스드 링 오실레이터는,
멀티플렉서; 및
지연 라인;을 포함하며,
상기 지연 라인은 제1 내지 제4 디지털 제어 지연 셀을 포함하는 것을 특징으로 하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로.
According to claim 1,
The digitally controlled multiplexed ring oscillator comprises:
multiplexer; and
delay line;
and the delay line includes first to fourth digitally controlled delay cells.
각 디지털 제어 지연 셀은,
코스 지연셀, 파인 지연셀 및 디더링 셀을 포함하며, 버랙터(varactor)를 구비한 의사 차동 인버터 구조로 구성되는 것을 특징으로 하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로.
10. The method of claim 9,
Each digitally controlled delay cell is
A delta-sigma dithering cell-based all-digital multiplying delay locked loop circuit comprising a coarse delay cell, a fine delay cell and a dithering cell, and comprising a pseudo-differential inverter structure with a varactor.
상기 디코더는 제1 디코더, 제2 디코더 및 제3 디코더를 포함하며,
상기 제1 디코더는 상기 디지털 루프 필터 출력신호를 입력받아, 상기 코스 지연셀의 코스 지연을 제어하는 코스 제어신호를 생성하며,
상기 제2 디코더는 상기 디지털 루프 필터 출력신호를 입력받아, 상기 파인 지연셀의 파인 지연을 제어하는 파인 제어신호를 생성하며,
상기 제3 디코더는 상기 델타 시그마 모듈레이터로부터 출력되는 델타 시그마 모듈레이터 출력신호를 입력받아, 상기 디더링 셀을 제어하는 디더 제어신호를 생성하는 것을 특징으로 하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로.
11. The method of claim 10,
The decoder comprises a first decoder, a second decoder and a third decoder,
The first decoder receives the digital loop filter output signal and generates a course control signal for controlling the course delay of the coarse delay cell,
The second decoder receives the digital loop filter output signal and generates a fine control signal for controlling the fine delay of the fine delay cell,
The third decoder receives the delta sigma modulator output signal output from the delta sigma modulator, and generates a dither control signal for controlling the dithering cell. .
상기 코스 지연셀은 입력 클록 신호와 출력 클록 신호 사이의 위상 에러를 미리 설정된 제1 지연 분해능으로 감소시키며,
상기 파인 지연셀은 코스 지연셀의 후단에 배치되며, 상기 코스 지연셀로부터 입력받은 클록 신호와 출력 클록 신호 사이의 위상 에러를 제2 지연 분해능 이내로 감소시키며, 상기 파인 지연셀은 상기 코스 지연셀과 비교하여 상대적으로 높은 지연 시간 분해능을 갖도록 구성되는 것을 특징으로 하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로.
11. The method of claim 10,
the coarse delay cell reduces the phase error between the input clock signal and the output clock signal to a preset first delay resolution,
The fine delay cell is disposed at the rear end of the coarse delay cell, and reduces the phase error between the clock signal input from the coarse delay cell and the output clock signal within a second delay resolution, and the fine delay cell A delta-sigma dithering cell-based all-digital multiplying delay-locked loop circuit, characterized in that it is configured to have a comparatively high delay time resolution.
상기 주파수 분배기는 제1 주파수 분배기와 제2 주파수 분배기를 포함하며, 상기 제1 주파수 분배기는 출력 클록 신호(clkout) 주파수를 1/2로 분주하여 div2신호를 출력하며,
상기 제2 주파수 분배기는 상기 제1 주파수 분배기로부터 div2신호를 입력받아 주파수를 1/128로 분주하여 출력하는 것을 특징으로 하는 델타 시그마 디더링 셀 기반 완전 디지털 멀티플라잉 지연 고정 루프회로.
7. The method of claim 6,
The frequency divider includes a first frequency divider and a second frequency divider, and the first frequency divider divides an output clock signal (clk out ) frequency by 1/2 to output a div 2 signal,
The second frequency divider receives the div 2 signal from the first frequency divider, divides the frequency by 1/128 and outputs the delta-sigma dithering cell-based all-digital multiplying delay locked loop circuit.
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2020
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Patent Citations (4)
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