KR101000486B1 - DLL-based frequency multiplier - Google Patents

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고려대학교 산학협력단
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Abstract

본 발명은 지연 고정 루프 기반의 주파수 체배기에 관한 것으로, 본 발명에 따른 주파수 체배기는 N개의 지연단을 가지는 전압 제어 지연선 및 버퍼단을 포함하며, 상기 버퍼단을 통과한 기준 클록 신호에 상기 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 마지막 클록 신호를 록킹하고, 상기 록킹된 상태에서 상기 기준 클록 신호로부터 상기 지연단의 개수 N만큼 균등하게 분포된 N+1개의 클록 신호들을 발생시키고, 상기 클록 신호들을 상기 버퍼단을 통과시켜 다중 클록 신호들을 발생시키는 지연 고정 루프; 상기 버퍼단을 통과한 다중 클록 신호들 중에서 2개의 다중 클록 신호를 이용하여 하모닉 록을 방지하는 하모닉 록 방지 블록; 및 상기 버퍼단을 통과한 다중 클록 신호들을 이용하여 일정 배수의 주파수 체배된 출력 클록을 발생시키는 주파수 체배부를 포함한다.The present invention relates to a delay lock loop based frequency multiplier. The frequency multiplier according to the present invention includes a voltage control delay line and a buffer stage having N delay stages, and the voltage control delay to the reference clock signal passing through the buffer stage. Locking the last clock signal past the buffer stage through a line, generating N + 1 clock signals evenly distributed from the reference clock signal by the number N of delay stages in the locked state, and generating the clock signals A delay locked loop passing through the buffer stage to generate multiple clock signals; A harmonic lock prevention block for preventing harmonic lock by using two multiple clock signals among the multiple clock signals passing through the buffer stage; And a frequency multiplier for generating a multiple of frequency multiplied output clock using the multiple clock signals passing through the buffer stage.

지연고정 루프, 주파수 체배기, 하모니 록 Delay-Locked Loop, Frequency Multiplier, Harmony Lock

Description

지연고정 루프 기반의 주파수 체배기{DLL-based frequency multiplier}Delay-locked loop-based frequency multiplier {DLL-based frequency multiplier}

본 발명은 지연 고정 루프 기반의 주파수 체배기에 관한 것으로, 특히 하모닉 록킹(Harmonic Locking) 문제를 해결할 수 있는 하모닉 록 방지 블록을 갖는 지연 고정 루프 기반의 주파수 체배기에 관한 것이다.The present invention relates to a delay locked loop based frequency multiplier, and more particularly to a delay locked loop based frequency multiplier having a harmonic lock prevention block capable of solving the harmonic locking problem.

21세기를 맞이하면서 전 세계는 정보화 사회로 진입하고 있다. 정보화 사회는 언제든지 어디서든지 정보를 접할 수 있고 또한 이를 자유롭게 활용할 수 있는 사회이다. 이런 정보화 사회가 가능하게 했던 가장 큰 기술적 요인이라면 무엇보다 마이크로프로세서의 비약적인 발전을 꼽을 수 있다. 마이크로프로세서가 고성능으로 발전하면서 컴퓨터 및 디지털 통신 기기들의 대역폭 또한 증가하고 있다. 데이터가 전송된거나 이동하는 시간은 더욱 짧아지고 있으며, 이 데이터를 처리하고 위해 마이크로프로세서 또는 디지털 기기는 높은 주파수에서 동작하는 클록을 요구하고 있다. 또한 불확정한 시간 영익인 지터나 스큐의 영향을 고려해야 하므로 저지터(Low Jitter)의 클록 발생기를 개발하는 것은 여러 시스템에서 중요한 문제이다. 이러한 상황은 시스템이 점점 더 고속화, 집적화 되어감에 따라 더욱 중요해지고 있다.In the 21st century, the world is entering an information society. An information society is a society that can access information and use it freely anytime and anywhere. The biggest technological factor that has made this information society possible is the rapid development of microprocessors. As microprocessors advance to higher performance, the bandwidth of computer and digital communications devices is increasing. The time for data to be transferred or moved is getting shorter, and microprocessors or digital devices require clocks that operate at higher frequencies to process the data. In addition, the development of low jitter clock generators is an important issue for many systems, as the effects of jitter or skew, which are indeterminate time gains, must be considered. This situation is becoming increasingly important as systems become faster and more integrated.

기존의 전압제어지연선 (Voltage Controlled Delay Line)을 사용하는 지연고정루프 (Delay-Locked Loop) 기반의 주파수 체배기는 이러한 저지터, 고속 클록의 요구 상황에 부합하기 때문에 클록 발생기 개발에 많이 쓰이고 있다. 그러나 에지 컴바이너를 이용한 기존의 주파수 채배기는 채배시 필요한 펄스 신호를 만들어 내는 과정에서 많은 AND 게이트들을 사용하고 있다. 이는 주파수 채배기의 입력에서 출력까지 많은 로직 게이트들을 거치게 되어 지터가 축적될 뿐만 아니라 채배 이전의 클록과 채배된 클록 사이에 지연이 발생되게 된다. Delay-Locked Loop-based frequency multipliers using the Voltage Controlled Delay Line have been used in the development of clock generators because they meet the requirements of low-jitter, high-speed clocks. However, the existing frequency divider using the edge combiner uses many AND gates in the process of generating the pulse signal required for the sampling. This goes through a number of logic gates from the input of the frequency divider to the output, which not only accumulates jitter, but also causes a delay between the clock before the pick and the picked clock.

주파수 채배기에서는 다중 클록을 사용하는데 다중 클록 중 마지막 클록 신호가 기준 클록 신호보다 한주기 뒤에서 록이 되어야 한다. 한주기가 아니라 그보다 뒤에서 록이 될 경우 원하는 주파수의 클록이 발생되지 않고 목표한 주파수보다 낮은 주파수의 클록이 발생된다. 이 현상을 하모닉 록 상태라고 하는데 기존의 하모닉 록 방지 블록에서는 단순히 다중 클록들 중 세 개 또는 네 개의 클록들을 선택하여 이 클록들의 상대적인 위치로 하모닉 록 상태를 판별했다. 이 기법은 구성 자체가 복잡하지 않으나 상대적인 위치를 동시에 판단하기 때문에 실제로는 하모닉 록이 아니더라도 판별에 쓰이는 클록들 중 하나라도 잘못된 위치에 있게 되면 하모닉 록으로 간주하게 된다. 이러한 상황은 지터 또는 전압제어지연선에 쓰이는 조절 전압 안에 잡음이 낌으로 인해 다중 클록간의 지연 미스매치가 발생할 경우 일어날 수 있다. The frequency divider uses multiple clocks, where the last clock signal of the multiple clocks must be locked one cycle after the reference clock signal. If the lock is made later than the period, the clock of the desired frequency is not generated and the clock of the frequency lower than the target frequency is generated. This phenomenon is called harmonic lock state. In the conventional harmonic lock prevention block, three or four clocks among multiple clocks are simply selected to determine the harmonic lock state by the relative positions of these clocks. Although the configuration itself is not complicated, but the relative position is determined at the same time, even if it is not a harmonic lock, one of the clocks used for discrimination is considered to be a harmonic lock. This situation can occur when there is noise in the regulated voltage used for jitter or voltage control delay lines, causing delay mismatch between multiple clocks.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 하모닉 록 방지 블록을 사용함으로써, 적은 수의 다중 클록으로 정확한 하모닉 록 판별을 할 수 있는 고정 루프 기반의 주파수 체배기를 제공하고자 하는 것이다.An object of the present invention for solving the above problems is to provide a fixed loop based frequency multiplier capable of accurate harmonic lock determination with a small number of multiple clocks by using a harmonic lock prevention block.

본 발명의 다른 목적은 많은 AND 게이트들을 사용하지 아니하고도 효율적으로 주파수를 체배할 수 있는 주파수 체배기를 제공하고자 하는 것이다.Another object of the present invention is to provide a frequency multiplier capable of multiplying frequencies efficiently without using many AND gates.

상술한 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면 N개의 지연단을 가지는 전압 제어 지연선 및 버퍼단을 포함하며, 상기 버퍼단을 통과한 기준 클록 신호에 상기 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 마지막 클록 신호를 록킹하고, 상기 록킹된 상태에서 상기 기준 클록 신호로부터 상기 지연단의 개수 N만큼 균등하게 분포된 N+1개의 클록 신호들을 발생시키고, 상기 클록 신호들을 상기 버퍼단을 통과시켜 다중 클록 신호들을 발생시키는 지연 고정 루프; 상기 버퍼단을 통과한 다중 클록 신호들 중에서 2개의 다중 클록 신호를 이용하여 하모닉 록을 방지하는 하모닉 록 방지 블록; 및 상기 버퍼단을 통과한 다중 클록 신호들을 이용하여 일정 배수의 주파수 체배된 출력 클록을 발생시키는 주파수 체배부를 포함하는 지연 고정 루프 기반의 주파수 체배기를 제공할 수 있다.In order to achieve the above object, according to an aspect of the present invention includes a voltage-controlled delay line and a buffer stage having N delay stages, and pass the voltage-controlled delay line to the reference clock signal passing through the buffer stage to the buffer stage. Locks the last clock signal past the signal, generates N + 1 clock signals evenly distributed from the reference clock signal by the number N of delay stages, and passes the clock signals through the buffer stage in the locked state. A delay lock loop for generating clock signals; A harmonic lock prevention block for preventing harmonic lock by using two multiple clock signals among the multiple clock signals passing through the buffer stage; And a frequency multiplier for generating a predetermined multiple of the frequency multiplied output clock by using the multiple clock signals passing through the buffer stage.

바람직한 실시예에서 상기 하모닉 록 방지 블록에서 이용하는 2개의 다중 클록 신호는 상기 다중 클록 중에서 1/3번째 다중 클록 신호 또는 그 다음 다중 클록 신호 및 마지막 다중 클록 신호인 것을 특징으로 한다. 또한 상기 하모닉 록 방지 블록은 상기 2개의 다중 클록 신호가 하모닉 록에 걸리지 않는 범위안에 있는 경우 상기 지연 고정 루프를 정상 동작시키며, 그렇지 아니하는 경우 상기 전압 제어 지연선의 지연량을 조절하여 하모닉 록에 걸리지 않도록 조절하는 것을 특징한다. 또한 상기 마지막 다중 클록 신호가 상기 기준 클록 신호의 0.5배 내지 1.5배 사이에 해당하는 시간 영역에 있으며, 상기 1/3번째 다중 클록 신호 또는 그 다음 다중 클록 신호가 상기 기준 클록 신호의 반주기 안에 있는 경우 상기 하모닉 록 방지 블록은 하모닉 록에 걸리지 않은 범위 안에 있는 것으로 판단하는 것을 특징으로 한다.In the preferred embodiment, the two multiple clock signals used in the harmonic lock prevention block are one-third multiple clock signals or the next multiple clock signal and the last multiple clock signal among the multiple clocks. In addition, the harmonic lock prevention block operates the delay lock loop normally when the two multiple clock signals are not in the harmonic lock. Otherwise, the delay lock loop is adjusted to adjust the delay amount of the voltage control delay line to prevent the harmonic lock. It is characterized by adjusting so as not to. And wherein the last multiple clock signal is in a time domain that is between 0.5 and 1.5 times the reference clock signal, and wherein the third third clock signal or the next multiple clock signal is within a half period of the reference clock signal. The harmonic lock prevention block is characterized in that it is determined to be in the range not caught by the harmonic lock.

바람직한 실시예에서 상기 주파수 체배부는 상기 다중 클록 신호들 간의 지연 폭 만큼의 펄스들을 발생시키는 펄스 생성기; 상기 일정 배수에 대응되는 주파수 체배비를 조절하기 위하여 상기 펄스들 중에서 이용하고자 하는 펄스들을 선택하는 컨트롤러 블록; 및 상기 컨트롤러 블록에서 선택된 펄스들을 조합하여 상기 일정 배수의 주파수 체배된 출력 클록을 발생시키는 컴바이너를 포함하는 것을 특징으로 한다. 또한 상기 펄스 생성기는 입력되는 상기 다중 클록 신호의 상승 에지에서 상기 펄스의 출력을 하이로하며 리셋이 동작되는 경우 상기 펄스의 출력을 로우로하는 제1 플립플롭 및 상기 다중 클록 신호의 상승 에지에서 상기 펄스의 출력을 로우로하며 리셋이 동작되는 경우 상기 펄스의 출력을 하이로하는 제2 플립플롭이 N/2개씩 번갈아 배치되어 구성되는 것을 특징으로 한다. 또한 상기 제1 플립플롭 및 상기 제2플립플롭의 입력은 상기 다중 클록이 순차적으로 입력되며, 상기 제 1 플립플롭 및 상기 제2플립플롭의 리셋은 해당 플립플롭의 입력신호인 다중 클록 신호의 바로 다음의 다중 클록 신호인 것을 특징으로 한다.In a preferred embodiment, the frequency multiplier comprises: a pulse generator for generating pulses equal to a delay width between the multiple clock signals; A controller block for selecting pulses to be used among the pulses to adjust a frequency multiplication ratio corresponding to the predetermined multiple; And a combiner for combining the pulses selected in the controller block to generate the multiplied frequency multiplied output clock. The pulse generator may further output the pulse on the rising edge of the input multiple clock signal and, when the reset is operated, the first flip-flop and the pulse on the rising edge of the multiple clock signal. It is characterized in that the second flip-flop for setting the output of the low and the output of the pulse when the reset is operated by alternately arranged N / 2 each. In addition, the multiple clocks are sequentially input to the first flip-flop and the second flip-flop, and the reset of the first flip-flop and the second flip-flop are immediately performed by the multiple clock signal, which is an input signal of the corresponding flip-flop. It is characterized by the following multiple clock signal.

본 발명의 다른 측면에 따르면, N개의 지연단을 가지는 전압 제어 지연선 및 버퍼단을 포함하며, 상기 버퍼단을 통과한 기준 클록 신호에 상기 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 마지막 클록 신호를 록킹하고, 상기 록킹된 상태에서 상기 기준 클록 신호로부터 상기 지연단의 개수 N만큼 균등하게 분포된 N+1개의 클록 신호들을 발생시키고, 상기 클록 신호들을 상기 버퍼단을 통과시켜 다중 클록 신호들을 발생시키는 지연 고정 루프; 및 상기 버퍼단을 통과한 다중 클록 신호들을 이용하여 일정 배수의 주파수 체배된 출력 클록을 발생시키는 주파수 체배부를 포함하는 지연 고정 루프 기반의 주파수 체배기를 제공할 수 있다.According to another aspect of the present invention, there is provided a voltage controlled delay line and a buffer stage having N delay stages, wherein the reference clock signal passing through the buffer stage passes through the voltage control delay line and locks the last clock signal past the buffer stage. Delay locked to generate N + 1 clock signals evenly distributed from the reference clock signal by the number N of delay stages in the locked state, and to generate multiple clock signals by passing the clock signals through the buffer stage. Loops; And a frequency multiplier for generating a predetermined multiple of the frequency multiplied output clock by using the multiple clock signals passing through the buffer stage.

바람직한 실시예에서 상기 주파수 체배부는 상기 다중 클록 신호들 간의 지연 폭 만큼의 펄스들을 발생시키는 펄스 생성기; 상기 일정 배수에 대응되는 주파수 체배비를 조절하기 위하여 상기 펄스들 중에서 이용하고자 하는 펄스들을 선택하는 컨트롤러 블록; 및 상기 컨트롤러 블록에서 선택된 펄스들을 조합하여 상기 일정 배수의 주파수 체배된 출력 클록을 발생시키는 컴바이너를 포함하는 것을 특징으로 한다. 또한 상기 펄스 생성기는 입력되는 상기 다중 클록 신호의 상승 에지에서 상기 펄스의 출력을 하이로하며 리셋이 동작되는 경우 상기 펄스의 출력을 로우로하는 제1 플립플롭 및 상기 다중 클록 신호의 상승 에지에서 상기 펄스의 출력을 로우로하며 리셋이 동작되는 경우 상기 펄스의 출력을 하이로하는 제2 플립플롭이 N/2개씩 번갈아 배치되어 구성되는 것을 특징으로 한다. 또한 상기 제1 플립플 롭 및 상기 제2플립플롭의 입력은 상기 다중 클록이 순차적으로 입력되며, 상기 제1 플립플롭 및 상기 제2플립플롭의 리셋은 해당 플립플롭의 입력신호인 다중 클록 신호의 바로 다음의 다중 클록 신호인 것을 특징으로 한다.In a preferred embodiment, the frequency multiplier comprises: a pulse generator for generating pulses equal to a delay width between the multiple clock signals; A controller block for selecting pulses to be used among the pulses to adjust a frequency multiplication ratio corresponding to the predetermined multiple; And a combiner for combining the pulses selected in the controller block to generate the multiplied frequency multiplied output clock. The pulse generator may further output the pulse on the rising edge of the input multiple clock signal and, when the reset is operated, the first flip-flop and the pulse on the rising edge of the multiple clock signal. It is characterized in that the second flip-flop for setting the output of the low and the output of the pulse when the reset is operated by alternately arranged N / 2 each. In addition, the multiple clocks are sequentially input to the first flip-flop and the second flip-flop, and the reset of the first flip-flop and the second flip-flop are performed by the multi-clock signal which is an input signal of the corresponding flip-flop. It is characterized by the next multiple clock signal.

본 발명의 또 다른 측면에 따르면, 지연 고정 루프를 포함하는 주파수 체배기에 사용되는 주파수 체배 장치에 있어서, 상기 지연 고정 루프에서 생성된 다중 클록 신호들 간의 지연 폭 만큼의 펄스들을 발생시키는 펄스 생성기; 주파수 체배비를 조절하기 위하여 상기 펄스들 중에서 이용하고자 하는 펄스들을 선택하는 컨트롤러 블록; 및 상기 컨트롤러 블록에서 선택된 펄스들을 조합하여 상기 주파수 체배비 만큼의 주파수 체배된 출력 클록을 발생시키는 컴바이너를 포함하는 것을 특징으로 하는 주파수 체배 장치를 제공할 수 있다.According to another aspect of the present invention, a frequency multiplier apparatus for a frequency multiplier including a delay locked loop, comprising: a pulse generator for generating pulses equal to a delay width between the multiple clock signals generated in the delay locked loop; A controller block for selecting pulses to be used among the pulses to adjust a frequency multiplication ratio; And a combiner for combining the pulses selected by the controller block to generate an output clock multiplied by the frequency multiplier.

바람직한 실시예에서 상기 펄스 생성기는 입력되는 상기 다중 클록 신호의 상승 에지에서 상기 펄스의 출력을 하이로하며 리셋이 동작되는 경우 상기 펄스의 출력을 로우로하는 제1 플립플롭 및 상기 다중 클록 신호의 상승 에지에서 상기 펄스의 출력을 로우로하며 리셋이 동작되는 경우 상기 펄스의 출력을 하이로하는 제2 플립플롭이 N/2개씩 번갈아 배치되어 구성되는 것을 특징으로 한다. 또한 상기 제1 플립플롭 및 상기 제2플립플롭의 입력은 상기 다중 클록이 순차적으로 입력되며, 상기 제1 플립플롭 및 상기 제2플립플롭의 리셋은 해당 플립플롭의 입력신호인 다중 클록 신호의 바로 다음의 다중 클록 신호인 것을 특징으로 한다.In a preferred embodiment, the pulse generator turns the output of the pulse high on the rising edge of the input multiple clock signal and the rising edge of the multiple clock signal and the first flip-flop to bring the output of the pulse low when a reset is operated. In the case that the output of the pulse is low and the reset is operated in the second flip-flop to the high output of the pulse characterized in that the N / 2 arranged alternately arranged. In addition, the multiple clocks are sequentially input to the first flip-flop and the second flip-flop, and the reset of the first flip-flop and the second flip-flop are immediately performed by the multiple clock signal which is an input signal of the corresponding flip-flop. It is characterized by the following multiple clock signal.

본 발명에 의하면 입력과 하모닉 방지 블록으로 두개의 다중 클록을 사용함 을로써 주파수 체배 장치의 면적을 줄이며 정확도를 높이는 이점이 있다.According to the present invention, the use of two multiple clocks as the input and harmonic prevention blocks has the advantage of reducing the area of the frequency multiplying device and increasing accuracy.

또한 본 발명에 의하면 하드웨어의 구성이 간단하며 입력과 출력 사이의 로직들을 간단히 함으로써 지연 시간을 단축시키는 이점이 있다.In addition, according to the present invention, the hardware configuration is simple and the delay time is reduced by simplifying logics between the input and the output.

지연고정루프 기반의 주파수 체배기(DLL-based Frequency Multiplier)는 전압제어지연선(Voltage Controlled Delay Line)에서 발생된 다중의 클록 (Multiphase clock) 신호를 입력으로, 주파수 체배기 (Frequency Multiplier)를 사용하여 출력 클록을 발생한다. 본 발명에서는 정확한 주파수 체배를 위해 하모닉 록 방지 블록도 사용한다. 일반적으로 주파수 체배기는 에지 컴바이너 블록 (Edge combiner block)과 도 1에서 볼 수 있듯이 Pi 펄스 신호를 만들어내는 블록, 이를 에지 컴바이너 블록으로 전달하기 위한 많은 AND 게이트들로 구성되어 있다. 즉, 주파수 체배기의 입력에서 출력까지 거쳐야할 블록이 많아 입력에서 출력까지의 지연양이 늘어나고 지터(Jitter)와 스퍼(Spur)가 발생된다.DLL-based Frequency Multiplier is a multi-phase clock signal generated from Voltage Controlled Delay Line, and it is output by using Frequency Multiplier. Generate a clock. The present invention also uses a harmonic lock prevention block for accurate frequency multiplication. In general, the frequency multiplier is composed of an edge combiner block and a block for generating a P i pulse signal as shown in FIG. 1, and many AND gates for transferring it to the edge combiner block. In other words, since the number of blocks to pass from the input to the output of the frequency multiplier increases, the amount of delay from the input to the output increases, and jitter and spurs are generated.

전압제어지연선(Voltage Controlled Delay Line)에서 발생된 다중의 클록 중 마지막 클록이 기준 클록보다 한주기 뒤가 아니라 그 이상의 주기 뒤에 록이 된다면 이를 하모닉 록이라 부른다. 이 경우 원하는 주파수를 갖는 출력 클록을 얻을 수가 없다. 이를 방지하기 위해 본 발명은 하모닉 록 방지 블록(Anti-harmonic Lock Block)을 사용한다. If the last clock among the multiple clocks generated in the voltage controlled delay line is locked one cycle after the reference clock but not later than this, it is called a harmonic lock. In this case, an output clock with the desired frequency cannot be obtained. In order to prevent this, the present invention uses an anti-harmonic lock block.

도 2는 이러한 문제를 개선하기 위해서 제안된 저전력 하모닉 록 방지 블록을 갖는 지연고정루프 기반의 주파수 체배기의 구성도이다. 2 is a block diagram of a delay locked loop based frequency multiplier having a low power harmonic lock prevention block proposed to solve this problem.

도 2를 참조하면, 본 발명에 따른 지연 고정 루프 기반의 주파수 체배기는 지연 고정 루프(DLL;Delay-Locked Loop, 210), 하모닉 록 방지 블록(Anti-harmonic Lock Block, 219), 주파수 체배부(220)를 포함하며, 입력 클록의 주파수를 동적으로 체배하여 출력 클록을 발생한다.2, the delay lock loop based frequency multiplier according to the present invention is a delay lock loop (DLL; Delay-Locked Loop, 210), harmonic lock block (Anti-harmonic Lock Block, 219), frequency multiplier ( 220) to dynamically multiply the frequency of the input clock to generate an output clock.

지연 고정 루프(DLL, 210)는 전압 제어 지연선(VCDL; Voltage Controlled Delay Line, 211), 버퍼단(Buffer, 213), 위상 검출기(Phase Detector, 215) 및 전하펌프(Charge Pump, 217)를 포함한다. 본 발명의 실시예에서 상기 지연 고정 루프(210)의 전압 제어 지연선(211)은 8개의 지연단을 포함하는데 꼭 이에 한정되는 것은 아니다. 지연 고정 루프(210)의 동작은 다음과 같다. 지연 고정 루프(210)는 버퍼단(213)을 통과한 기준 클록신호(B0)에 상기 전압 제어 지연선(211)을 통과하여 버퍼단(213)을 지난 마지막 클록신호(B8)를 록킹(Locking)시킨다. 이때 상기 지연 고정 루프(210)는 버퍼된 상기 기준 클록 신호(B0)와 상기 전압 제어 지연선(211)과 상기 버퍼단(213)을 통과한 마지막 클록 신호(B8)의 위상 차이를 상기 위상 검출기(215)를 통하여 비교한 후, 그 위상 차이에 해당하는 신호(UP, DN)를 상기 전하 펌프(217)를 통하여 전압 신호(Vc)로 변경한다. 상기 전압 제어 지연선(211)은 상기 전압 신호(Vc)에 비례하는 지연량을 발생시키고, 결국 B0 신호와 B8 신호의 위상 차는 0이 되도록 록킹된다. 지연 고정 루프(210)가 록킹(Locking)된 상태에서 전압 제어 지연선(211)은 한주기 내에서 지연단의 개수 N(=8)만큼 균등하게 분포된 클록들(B0-BN, Bb0-BbN)을 발생시킨다. 지연 고정 루프(210)의 전압 제어 지연선(211)은 차동구조로 설계되었기 때문에 B0-BN과 Bb0-BbN의 차동 클록 신호들이 발생된다. Tref를 기준 클록의 주기라고 할 때, 지연 고정 루프(210)가 록이 된 상태에서 B0-BN과 Bb0-BbN의 차동신호들은 Tref/N 시간만큼 균등하게 지연된다. 예를 들면 B0와 B1의 시간차이는 Tref/N이다. 이렇게 기준 클록을 기준으로 일정한 지연양을 갖는 다중 클록들은 주파수 체배부(220)의 입력으로 들어가 체배비에 따라 x0.5, x1, x2, x4 배의 출력 클록으로 나오게 된다. 또한 다중 클록들 중 마지막 클록(B8)과 1/3 지점에 있는 클록(B3)은 상기 하모닉 록 방지 블록(219)에서 하모닉 록 방지에 사용된다. 상기 주파수 체배부(220)는 펄스 생성기(221), 컨트롤러 블록(223) 및 컴바이너(225)를 포함하는데 상기 주파수 체배부(220)의 상세한 구성 및 동작은 도 3 내지 도 5를 참조하여 설명하기로 한다.The delay locked loop (DLL) 210 includes a voltage controlled delay line (VCDL) 211, a buffer stage Buffer, a phase detector 215, and a charge pump 217. do. In the embodiment of the present invention, the voltage control delay line 211 of the delay lock loop 210 includes eight delay stages, but is not limited thereto. The operation of the delay locked loop 210 is as follows. The delay lock loop 210 locks the last clock signal B 8 past the voltage control delay line 211 past the buffer stage 213 to the reference clock signal B 0 having passed through the buffer stage 213. ) At this time, the delay lock loop 210 phase difference between the buffered reference clock signal B 0 , the voltage control delay line 211, and the last clock signal B 8 that has passed through the buffer terminal 213. After comparison through the detector 215, the signals UP and DN corresponding to the phase difference are changed into the voltage signal Vc through the charge pump 217. The voltage control delay line 211 generates a delay amount proportional to the voltage signal Vc, and eventually locks the phase difference between the B 0 signal and the B 8 signal to zero. In a state in which the delay locked loop 210 is locked, the voltage control delay line 211 has clocks B 0 -B N and Bb evenly distributed by the number of delay stages N (= 8) within one period. 0 -Bb N ) is generated. Since the voltage control delay line 211 of the delay locked loop 210 is designed in a differential structure, differential clock signals of B 0 -B N and Bb 0 -Bb N are generated. When T ref is referred to as the period of the reference clock, the differential signals of B 0 -B N and Bb 0 -Bb N are delayed equally by T ref / N time while the delay lock loop 210 is locked. For example, the time difference between B 0 and B 1 is T ref / N. The multiple clocks having a constant delay amount based on the reference clock enter the input of the frequency multiplier 220 and come out as output clocks of x0.5, x1, x2, and x4 times according to the multiplication ratio. Also, the clock B 3 , which is one third of the last clock B 8 of the multiple clocks, is used to prevent harmonic lock in the harmonic lock prevention block 219. The frequency multiplier 220 includes a pulse generator 221, a controller block 223, and a combiner 225. Detailed configurations and operations of the frequency multiplier 220 are described with reference to FIGS. 3 to 5. Let's explain.

도 3은 본 발명의 바람직한 일 실시예에 따른 주파수 체배부의 전체 블록도이며, 도 4는 본 발명의 바람직한 일 실시예에 따른 주파수 체배부에서 수행되는 동작 파형을 나타낸 타이밍도이며, 도 5는 본 발명의 바람직한 일 실시예에 따른 주파수 체배부의 컴바이너의 구성도이다.3 is a block diagram of an entire frequency multiplier according to an exemplary embodiment of the present invention. FIG. 4 is a timing diagram showing an operation waveform performed in the frequency multiplier according to an exemplary embodiment of the present invention. 2 is a block diagram of a combiner of a frequency multiplier according to an exemplary embodiment of the present invention.

도 3 내지 도 5를 참조하면, 본 발명에 따른 주파수 체배부는 펄스 생성기(221), 컨트롤러 블록(223) 및 컴바이너(225)를 포함하며, 기본적으로 전압 제어 지연선(Voltage Controlled Delay Line)으로부터 나오는 다중 클록을 이용한다. 상기 펄스 생성기(221)는 두 가지 종류의 플립플롭을 사용하여 다중 클록들 간의 지연 폭 만큼의 펄스들을 발생한다. 두 가지 종류의 플립플롭 중 첫 번째는 입력으로 항상 하이, 즉 VDD가 연결되어 있어 클록 입력부에 상승에지가 올 때마다 출력은 하이(VDD)가 된다. 또한 리셋이 동작되었을 경우 출력이 로우(GND)로 떨어지게 된다. 두 번째 종류의 플립플롭은 이와는 반대로 입력으로 항상 로우, 즉 GND가 연결되어 있어 클록 입력부에 상승에지가 올 때마다 출력은 GND가 된다. 리셋이 작동될 경우에는 출력이 VDD로 올라가게 된다. 지연 고정 루프의 전압 제어 지연선이 8개의 지연단을 가지는 경우 상기 펄스 생성기(221)는 이러한 두 종류의 플립플롭, 8개를 사용하여 도 4에서 보는 바와 같이 Q1부터 Q8까지의 펄스 신호들을 생성하게 된다. 이때 상기 펄스 생성기(221)는 두 종류의 플립플롭이 4개씩 번갈아 배치되어 구성된다.3 to 5, the frequency multiplier according to the present invention includes a pulse generator 221, a controller block 223, and a combiner 225, and basically a voltage controlled delay line. Use multiple clocks from). The pulse generator 221 uses two kinds of flip-flops to generate pulses equal to the delay width between multiple clocks. The first of the two types of flip-flops is always high (ie, VDD) connected to the input, so the output goes high (VDD) whenever the rising edge of the clock input is reached. The output also drops low (GND) when the reset is activated. The second type of flip-flop, on the other hand, is always low, ie, GND, connected to the input, so the output is GND whenever the rising edge of the clock input. When reset is activated, the output goes up to VDD. When the voltage control delay line of the delay locked loop has eight delay stages, the pulse generator 221 uses these two types of flip-flops, eight pulse signals from Q 1 to Q 8 as shown in FIG. Will generate them. At this time, the pulse generator 221 is composed of two flip-flops are alternately arranged four.

다중 클록들 중 첫 번째 클록(B0)과 두 번째 클록(B1)이 첫 번째 플립플롭의 클록 입력부와 리셋에 각각 연결된다. 이 경우 첫 번째 다중 클록(B0)의 상승 에지가 플립플롭 클록 입력부에 먼저 오게 되어 출력이 하이(VDD)로 올라가게 된다. 두 번째 다중 클록(B1)의 상승 에지가 리셋에 도달할 경우 출력은 하이(VDD)에서 로 우(GND)로 떨어지게 된다. 이러한 방식으로 Q1의 펄스 신호를 얻을 수 있다. The first clock (B 0 ) and the second clock (B 1 ) of the multiple clocks are connected to the clock input and reset of the first flip-flop, respectively. In this case, the rising edge of the first multiple clock (B 0 ) comes first to the flip-flop clock input, causing the output to go high (VDD). When the rising edge of the second multiple clock (B 1 ) reaches reset, the output drops from high (VDD) to low (GND). In this way a pulse signal of Q 1 can be obtained.

두 번째 플립플롭에는 두 번째 다중 클록(B1)과 세 번째 다중 클록(B2)이 각각 클록 입력부와 리셋에 연결된다. 이전 플립플롭과 마찬가지로 두 번째 다중 클록(B1)의 상승 에지가 클록 입력부에 먼저 도달하여 출력이 로우(GND)로 떨어진다. 도 4에서 보여지듯이, T2 만큼의 시간 뒤 세 번째 다중 클록(B2)의 상승 에지가 도달하게 된다. 이 상승 에지는 리셋을 작동시키게 되어 출력이 로우(GND)에서 하이(VDD)로 변하게 된다. 이러한 방식으로 Q2와 같은 펄스 신호를 얻을 수 있다. In the second flip-flop, a second multiple clock (B 1 ) and a third multiple clock (B 2 ) are connected to the clock input and the reset, respectively. As with the previous flip-flop, the rising edge of the second multiple clock (B 1 ) reaches the clock input first, causing the output to fall low (GND). As shown in Figure 4, it is behind by time T 2 is reached the rising edge of the third multiple clock (B 2). This rising edge triggers a reset, causing the output to change from low (GND) to high (VDD). In this way, a pulse signal such as Q 2 can be obtained.

이렇게 얻은 펄스 신호들은 총 8개인데 기준 클록보다 4배 빠른 클록을 얻고자 할 경우 8개의 펄스들이 모두 이용된다. 2배 빠른 클록을 얻고자 하는 경우에는 4개의 펄스들이 이용되는데, 컨트롤러 블록(223)은 2비트로 이루어진 컨트롤 신호에 의해 0.5배, 1배, 2배, 4배 채배된 클록을 얻을 수 있다. 이렇게 선택된 펄스 신호들은 도 5에 나타난 컴바이너 블록(225)에 연결되는데 도 4의 Q1과 같이 하이(VDD) 구간이 짧은 펄스 신호들은 컴바이너 블록(225)의 NMOS에 연결된다. Q2와 같이 하이(VDD) 구간이 길고 로우(GND) 구간이 짧은 펄스 신호들은 PMOS에 연결된다. 도 4에서 볼 수 있듯이 Q1 펄스의 T1 구간동안 컴바이너(225)의 NMOS가 켜지게 되어 컴바이너(225)의 최종 출력은 로우(GND)로 떨어진다. 그리고 Q2 펄스의 T2 구간동안 NMOS는 꺼지고 반대로 PMOS가 켜지게 되어 최종 출력은 하이(VDD)로 올라가 게 된다. 이러한 방식으로 채배된 클록(Clkmul, 401)을 얻을 수 있는 것이다.There are a total of eight pulse signals. All eight pulses are used to obtain a clock four times faster than the reference clock. Four pulses are used to obtain a clock that is twice as fast, and the controller block 223 can obtain a clock multiplied by 0.5 times, 1 time, 2 times, and 4 times by a control signal consisting of 2 bits. The selected pulse signals are connected to the combiner block 225 shown in FIG. 5, and pulse signals having a short high (VDD) period, such as Q 1 of FIG. 4, are connected to the NMOS of the combiner block 225. Pulse signals with a long high (VDD) section and a short (GND) section, such as Q 2 , are connected to the PMOS. As shown in FIG. 4, the NMOS of the combiner 225 is turned on during the T 1 period of the Q 1 pulse, so that the final output of the combiner 225 falls to a low GND. During the T 2 period of the Q 2 pulse, the NMOS is turned off and, conversely, the PMOS is turned on so the final output goes high (VDD). In this manner, the clocked clock clock signal Clk mul 401 can be obtained.

도 6은 본 발명의 바람직한 일 실시예에 따른 하모닉 록 방지 블록에서의 동작 원리를 설명하기 위한 도면이다.6 is a view for explaining the principle of operation in the harmonic lock prevention block according to an embodiment of the present invention.

도 6을 참조하면, 기존의 하모닉 록 방지 블록은 네 개의 다중 클록들을 선택하여 하모닉 록에 걸리지 않기 위한 범위에 위치해 있는지 판단할 수 있다. 그러나 전체적으로 하모닉 록 상태가 아닌데 레이아웃 과정과 제조 과정에서 발생하는 미스매치(Mismatch)에 의해, 다중 클록 중 하나의 지연양이 본래의 양보다 많거나 적을 수 있다. 이 경우 한 개의 다중 클록 때문에 전체적으로는 하모닉 록 상태가 아니더라도 하모닉 록으로 간주하게 된다. 본 발명에 따른 하모니 록 방지 블록은 2개의 다중 클록들을 이용하는데 하나의 다중 클록이 하모닉 록에 걸리지 않는 범위 안에 있게 되면 다음 다중 클록을 이용한다. 그 다음 다중 클록도 하모닉 록에 걸리지 않게 되면 지연 고정 루프(Delay-Locked Loop)가 정상 동작을 하고 그렇지 않을 경우 강제로 전압 제어 지연선의 지연양을 조절하여 하모닉 록에 걸리지 않게 한다. 이때 2개의 다중 클록은 다중 클록중 마지막 다중 클록(BN) 및 1/3번째 다중 클록 B[(N+1)/3]-1이 사용되는 것이 바람직하다. 여기서 "[X]"는 X를 넘지않는 정수 중에서 최대 정수를 나타낸다. 예로 지연단의 개수(N)가 8개인 경우 총 다중 클록의 개수는 9개이며, 이때 하모닉 록 방지 블록에서 사용하는 2개의 다중 클록은 마지막 다중 클록인 B8 및 9개의 다중 클록 중 1/3 번째인 세번째 다중클록 B2가 된다. 물론, 1/3 번째 다중클록인 B2 대신에 그 다음 다중 클록인 B3가 사용되는 것도 가능하다. 또 다른 예로 지연단의 개수 N이 16인 경우 총 다중 클록의 개수는 17개가 되며, 이때 하모닉 록 방지 블록에서 사용하는 2개의 다중 클록은 마지막 다중 클록인 B16 및 1/3 번째 다중 클록인 B4가 된다.Referring to FIG. 6, the existing harmonic lock prevention block may select four multiple clocks to determine whether it is located in a range not to be locked by the harmonic lock. However, due to mismatches during layout and manufacturing that are not overall harmonic-locked, the amount of delay in one of the multiple clocks may be more or less than the original amount. In this case, because of one multiple clock, it is considered as a harmonic lock even if it is not in the harmonic lock state as a whole. The harmony lock prevention block according to the present invention uses two multiple clocks and uses the next multiple clocks if one multiple clock is within a range not to be harmonic locked. Then, if multiple clocks are not locked to the harmonic lock, the delay-locked loop will operate normally. Otherwise, the delay control of the voltage control delay line will be forced to prevent the harmonic lock. At this time, it is preferable that the last multiple clock B N and the third multiple clock B [(N + 1) / 3] -1 of the two multiple clocks are used. Here "[X]" represents the largest integer among integers not exceeding X. For example, if there are 8 delay stages (N), the total number of multiple clocks is 9, where the two multiple clocks used in the harmonic lock prevention block are 1/3 of the last multiple clocks, B 8 and 9 multiple clocks. The third multiclock B 2 . Of course, it is also possible to use the next multiple clock B 3 instead of the third third clock B 2 . As another example, when the number of delay stages N is 16, the total number of multiple clocks is 17. In this case, the two multiple clocks used in the harmonic lock prevention block are the last multiple clocks B 16 and the third third clock B. 4 becomes

하모닉 록에 걸리지 않기 위한 조건으로는 다중 클록 중 마지막 클록(B8)이 기준 클록 한주기의 0.5배와 1.5배 사이에 해당하는 시간 영역에 있어야 한다. 이 범위를 벗어나게 되면 하모닉 록 상태로 들어가게 된다. 이와 마찬가지로 다중 클록 중 1/3 지점의 다중 클록(B3)은 기준 클록의 반주기 안에 있어야 하모닉 록 상태를 피할 수 있다. 본 발명의 하모닉 록 방지 블록은 마지막 다중 클록 및 1/3 지점의 다중 클록 두개의 다중 클록만을 사용하기 때문에 하드웨어 구성을 간단히 줄일 수 있다.In order to avoid harmonic locks, the last clock (B 8 ) of the multiple clocks must be in the time domain between 0.5 and 1.5 times one cycle of the reference clock. Moving out of this range will enter the harmonic lock state. Similarly, multiple clocks B 3 of one-third of the multiple clocks must be within half a period of the reference clock to avoid harmonic lock conditions. The harmonic lock prevention block of the present invention can simply reduce the hardware configuration since it uses only the last multiple clock and multiple clocks of two-thirds of multiple clocks.

도 1은 에지 컴바이너에 의한 동작 파형을 나타낸 타이밍도.1 is a timing diagram showing an operation waveform by an edge combiner.

도 2는 본 발명의 바람직한 일 실시예에 따른 지연고정루프 기반의 주파수 체배기의 구성도.Figure 2 is a block diagram of a delay locked loop based frequency multiplier according to an embodiment of the present invention.

도 3은 본 발명의 바람직한 일 실시예에 따른 주파수 체배부의 구성도.Figure 3 is a block diagram of a frequency multiplier according to an embodiment of the present invention.

도 4는 본 발명의 바람직한 일 실시예에 따른 주파수 체배부에서 수행되는 동작 파형을 나타낸 타이밍도.Figure 4 is a timing diagram showing the operation waveform performed in the frequency multiplier according to an embodiment of the present invention.

도 5는 본 발명의 바람직한 일 실시예에 따른 주파수 체배부의 컴바이너의 구성도.Figure 5 is a block diagram of a combiner of the frequency multiplier according to an embodiment of the present invention.

도 6은 본 발명의 바람직한 일 실시예에 따른 하모닉 록 방지 블록에서의 동작 원리를 설명하기 위한 도면.6 is a view for explaining the principle of operation in the harmonic lock prevention block according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

210 : 지연 고정 루프(DLL; Delay-Locked Loop)210: delay-locked loop (DLL)

211 : 전압 제어 지연선(VCDL; Voltage Controlled Delay Line)211: Voltage Controlled Delay Line (VCDL)

213 : 버퍼단(Buffer)213: buffer stage

219 : 하모니 록 방지 블록219: harmony lock prevention block

220 : 주파수 체배부220: frequency multiplication unit

140 : 에지컴바이너(Edge Combiner)140: Edge Combiner

Claims (15)

N개의 지연단을 가지는 전압 제어 지연선 및 버퍼단을 포함하며, 상기 버퍼단을 통과한 기준 클록 신호에 상기 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 마지막 클록 신호를 록킹하고, 상기 록킹된 상태에서 상기 기준 클록 신호로부터 상기 지연단의 개수 N만큼 균등하게 분포된 N+1개의 클록 신호들을 발생시키고, 상기 클록 신호들을 상기 버퍼단을 통과시켜 다중 클록 신호들을 발생시키는 지연 고정 루프;And a voltage controlled delay line having a N delay stage and a buffer stage, and locking the last clock signal past the buffer stage through the voltage controlled delay line to a reference clock signal passing through the buffer stage, and in the locked state. A delay locked loop generating N + 1 clock signals evenly distributed from the reference clock signal by the number N of the delay stages, and passing the clock signals through the buffer stage to generate multiple clock signals; 상기 지연 고정 루프의 버퍼단을 통과한 다중 클록 신호들 중에서 2개의 다중 클록 신호를 이용하여 하모닉 록을 방지하는 하모닉 록 방지 블록; 및A harmonic lock prevention block that prevents harmonic locks using two multiple clock signals among multiple clock signals passing through the buffer stage of the delay locked loop; And 상기 지연 고정 루프의 버퍼단을 통과한 다중 클록 신호들을 이용하여 일정 배수의 주파수 체배된 출력 클록을 발생시키는 주파수 체배부를 포함하는 지연 고정 루프 기반의 주파수 체배기.And a frequency multiplier for generating a multiple of frequency multiplied output clock using multiple clock signals passing through the buffer stage of the delay locked loop. 청구항 1에 있어서, 상기 하모닉 록 방지 블록에서 이용하는 2개의 다중 클록 신호는 상기 다중 클록 중에서 1/3번째 다중 클록 신호 및 마지막 다중 클록 신호인 것을 특징으로 하는 지연 고정 루프 기반의 주파수 체배기.The delay lock loop based frequency multiplier according to claim 1, wherein the two multiple clock signals used in the harmonic lock prevention block are one third third clock signals and the last multiple clock signals of the multiple clocks. 청구항 1에 있어서, 상기 하모닉 록 방지 블록에서 이용하는 2개의 다중 클록 신호는 상기 다중 클록 중에서 1/3번째 다중 클록 신호 다음의 다중 클록 신호 및 마지막 다중 클록 신호인 것을 특징으로 하는 지연 고정 루프 기반의 주파수 체배기.The delay locked loop-based frequency of claim 1, wherein the two multiple clock signals used in the harmonic lock prevention block are a multiple clock signal after a third third clock signal and a last multiple clock signal among the multiple clocks. Multiplier. 청구항 2 또는 청구항 3에 있어서, 상기 하모닉 록 방지 블록은 상기 2개의 다중 클록 신호가 하모닉 록에 걸리지 않는 범위안에 있는 경우 상기 지연 고정 루프를 정상 동작시키며, 그렇지 아니하는 경우 상기 전압 제어 지연선의 지연량을 조절하여 하모닉 록에 걸리지 않도록 조절하는 것을 특징으로 하는 지연 고정 루프 기반의 주파수 체배기.The method of claim 2 or 3, wherein the harmonic lock prevention block operates the delay lock loop normally when the two multiple clock signals are within the range not to be harmonic locked, otherwise the delay amount of the voltage control delay line is not applied. A delay locked loop based frequency multiplier characterized in that it is adjusted so as not to be caught by the harmonic lock. 청구항 4에 있어서, 상기 마지막 다중 클록 신호가 상기 기준 클록 신호의 0.5배 내지 1.5배 사이에 해당하는 시간 영역에 있으며, 상기 1/3번째 다중 클록 신호 또는 1/3번째 다중 클록 신호 다음의 다중 클록 신호가 상기 기준 클록 신호의 반주기 안에 있는 경우 상기 하모닉 록 방지 블록은 하모닉 록에 걸리지 않은 범위 안에 있는 것으로 판단하는 것을 특징으로 하는 지연 고정 루프 기반의 주파수 체배기.The method according to claim 4, wherein the last multiple clock signal is in a time domain corresponding to between 0.5 times and 1.5 times the reference clock signal, and the multiple clocks following the 1 / 3rd multiple clock signal or 1 / 3rd multiple clock signal And if the signal is within a half period of the reference clock signal, determine that the harmonic lock prevention block is within a range that is not locked by the harmonic lock. 청구항 1에 있어서, 상기 주파수 체배부는The method of claim 1, wherein the frequency multiplier 상기 다중 클록 신호들 간의 지연 폭 만큼의 펄스들을 발생시키는 펄스 생성기;A pulse generator for generating pulses equal to a delay width between the multiple clock signals; 상기 일정 배수에 대응되는 주파수 체배비를 조절하기 위하여 상기 펄스들 중에서 이용하고자 하는 펄스들을 선택하는 컨트롤러 블록; 및A controller block for selecting pulses to be used among the pulses to adjust a frequency multiplication ratio corresponding to the predetermined multiple; And 상기 컨트롤러 블록에서 선택된 펄스들을 조합하여 상기 일정 배수의 주파수 체배된 출력 클록을 발생시키는 컴바이너를 포함하는 것을 특징으로 하는 지연 고정 루프 기반의 주파수 체배기.And a combiner for combining the pulses selected in the controller block to generate the predetermined multiple of the frequency multiplied output clock. 청구항 6에 있어서, 상기 펄스 생성기는 입력되는 상기 다중 클록 신호의 상승 에지에서 상기 펄스의 출력을 하이로하며 리셋이 동작되는 경우 상기 펄스의 출력을 로우로하는 제1 플립플롭 및 상기 다중 클록 신호의 상승 에지에서 상기 펄스의 출력을 로우로하며 리셋이 동작되는 경우 상기 펄스의 출력을 하이로하는 제2 플립플롭이 N/2개씩 번갈아 배치되어 구성되는 것을 특징으로 하는 지연 고정 루프 기반의 주파수 체배기.The pulse generator of claim 6, wherein the pulse generator sets the output of the pulse high on the rising edge of the input multiple clock signal and raises the first flip-flop and the output of the pulse when the reset is operated. The delay lock loop based frequency multiplier of claim 2, wherein the output of the pulse is low at the edge, and when the reset is operated, second flip-flops are arranged alternately by N / 2. 청구항 7에 있어서, 상기 제1 플립플롭 및 상기 제2플립플롭의 입력은 상기 다중 클록이 순차적으로 입력되며, 상기 제1 플립플롭 및 상기 제2플립플롭의 리셋은 해당 플립플롭의 입력신호인 다중 클록 신호의 바로 다음의 다중 클록 신호인 것을 특징으로 하는 지연 고정 루프 기반의 주파수 체배기.8. The method of claim 7, wherein the first flip-flop and the second flip-flop is input to the multiple clock sequentially, the reset of the first flip-flop and the second flip-flop is a multiple input signal of the flip-flop A delay locked loop based frequency multiplier characterized by a multiple clock signal immediately following the clock signal. 삭제delete 청구항 1에 있어서, 상기 주파수 체배부는The method of claim 1, wherein the frequency multiplier 상기 다중 클록 신호들 간의 지연 폭 만큼의 펄스들을 발생시키는 펄스 생성기;A pulse generator for generating pulses equal to a delay width between the multiple clock signals; 상기 일정 배수에 대응되는 주파수 체배비를 조절하기 위하여 상기 펄스들 중에서 이용하고자 하는 펄스들을 선택하는 컨트롤러 블록; 및A controller block for selecting pulses to be used among the pulses to adjust a frequency multiplication ratio corresponding to the predetermined multiple; And 상기 컨트롤러 블록에서 선택된 펄스들을 조합하여 상기 일정 배수의 주파수 체배된 출력 클록을 발생시키는 컴바이너를 포함하는 것을 특징으로 하는 지연 고정 루프 기반의 주파수 체배기.And a combiner for combining the pulses selected in the controller block to generate the predetermined multiple of the frequency multiplied output clock. 청구항 10에 있어서, 상기 펄스 생성기는 입력되는 상기 다중 클록 신호의 상승 에지에서 상기 펄스의 출력을 하이로하며 리셋이 동작되는 경우 상기 펄스의 출력을 로우로하는 제1 플립플롭 및 상기 다중 클록 신호의 상승 에지에서 상기 펄스의 출력을 로우로하며 리셋이 동작되는 경우 상기 펄스의 출력을 하이로하는 제2 플립플롭이 N/2개씩 번갈아 배치되어 구성되는 것을 특징으로 하는 지연 고정 루프 기반의 주파수 체배기.The pulse generator of claim 10, wherein the pulse generator is configured to bring the output of the pulse high on the rising edge of the input multiple clock signal and to raise the output of the pulse when the reset is operated. The delay lock loop based frequency multiplier of claim 2, wherein the output of the pulse is low at the edge, and when the reset is operated, second flip-flops are arranged alternately by N / 2. 청구항 11에 있어서, 상기 제1 플립플롭 및 상기 제2플립플롭의 입력은 상기 다중 클록이 순차적으로 입력되며, 상기 제1 플립플롭 및 상기 제2플립플롭의 리셋은 해당 플립플롭의 입력신호인 다중 클록 신호의 바로 다음의 다중 클록 신호인 것을 특징으로 하는 지연 고정 루프 기반의 주파수 체배기.12. The method of claim 11, wherein the first flip-flop and the second flip-flop are input to the multiple clock sequentially, the reset of the first flip-flop and the second flip-flop is a multiple input signal of the flip-flop A delay locked loop based frequency multiplier characterized by a multiple clock signal immediately following the clock signal. 삭제delete 삭제delete 삭제delete
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