KR101267080B1 - 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법 - Google Patents

액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 식각이나 애싱 등의 중간 공정에서 전극 물질의 노출을 최소화하여 손상을 방지하고, 공정을 단순화할 수 있는 박막 트랜지스터 소자 및 그의 제조 방법을 제공한다. 박막 트랜지스터 소자는 기판 상의 게이트 전극, 게이트 절연막, 반도체층, 반도체층의 채널부 양측에 형성된 소스/드레인 전극, 저항성 접촉층, 드레인 전극에 직접 접촉되며, 드레인 전극의 상부를 덮도록 형성된 화소 전극을 포함한다. 박막 트랜지스터 소자의 제조 방법은 게이트 전극을 형성하는 단계, 게이트 절연막과 소스/드레인 금속층 등을 증착하는 단계, 플라즈마 처리와 식각을 통해 플라즈마 생성물과 그 양측의 소스/드레인 전극, 저항성 접촉층과 반도체층을 형성하는 단계, 화소 전극층을 증착하는 단계, 화소 전극층의 일부와 그 하부의 플라즈마 생성물, 저항성 접촉층의 일부를 제거하여 반도체층의 채널부를 노출시키는 단계를 포함한다.
액정 표시 장치, 박막 트랜지스터 소자, 플라즈마 처리, 식각

Description

액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법{Thin film transistor device for liquid crystal display and fabricating method thereof}
도 1은 종래 기술에 따른 액정 표시 장치의 구성도이다.
도 2a 및 도 2b는 도 1의 박막 트랜지스터 소자 부분을 나타낸 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 액정 표시 장치용 어레이 기판의 평면도이다.
도 3b는 도 3a에 구성되는 화소 전극층의 평면도이다.
도 4는 도 3a의 Ⅰ-Ⅰ＇라인을 나타낸 단면도이다.
도 5a는 본 발명의 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 평면도이다.
도 5b는 도 5a에 구성되는 화소 전극층의 평면도이다.
도 6은 도 5a의 Ⅱ-Ⅱ＇라인을 나타낸 단면도이다.
도 7a 내지 도 7k는 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 소자를 제조 공정 단계별로 나타낸 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100, 200: 기판 101, 201: 게이트 절연막
110, 211: 게이트 전극 121, 221: 소스 전극
122, 222: 드레인 전극 130, 230: 반도체층
150, 250: 저항성 접촉층(ohmic contact layer)
141, 241: 화소 전극 242: 공통 전극
142, 243: 보호 전극
본 발명은 박막 트랜지스터 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법에 관한 것이다.
액정 표시 장치는 투명 절연 기판인 상, 하부 기판 사이에 이방성 유전율을 갖는 액정층을 형성한 후, 액정층에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시키고, 이를 통하여 표시면인 컬러 필터 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상을 표현하는 표시 장치이다. 액정 표시 장치로는 박막 트랜지스터 소자(TFT: Thin Film Transistor)를 스위칭 소자로 이용하는 박막 트랜지스터 소자 액정 표시 장치(TFT LCD)가 주로 사용되고 있다.
도 1은 종래 기술에 따른 액정 표시 장치의 구성도이다.
종래의 액정 표시 장치는 도 1에 도시된 바와 같이, 일정한 간격을 두고 합착된 어레이 기판(10) 및 컬러 필터 기판(20)과 두 기판(10, 20) 사이에 형성된 액 정층(30)으로 구성된다.
어레이 기판(10)에는 화소 영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 배치되는 복수 개의 게이트 라인(12)과 게이트 라인(12)에 수직한 방향으로 배열되는 복수 개의 데이터 라인(13)이 형성되며, 각 화소 영역(P)에는 화소 전극(14)이 형성된다.
게이트 라인(12)과 데이터 라인(13)이 교차되는 부분에는 박막 트랜지스터 소자(T)가 형성되며, 교차 부위에 위치한 박막 트랜지스터 소자(T)가 게이트 라인(12)으로부터의 스캔 신호에 응답하여 데이터 라인(13)의 데이터 신호를 각 화소 전극(14)으로 인가한다.
컬러 필터 기판(20)에는 화소 영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스(21)가 형성되고, 각 화소 영역(P)에 대응되는 부분에는 색상을 표현하기 위한 R, G, B 컬러 필터층(22)이 형성된다. 컬러 필터층(22) 위에는 화상을 구현하기 위한 공통 전극(23) 등이 형성된다. 경우에 따라서는 공통 전극(23)이 어레이 기판(10)에 형성되기도 한다.
이러한 구성을 갖는 액정 표시 장치는 화소 전극(14)과 공통 전극(23) 사이에 형성되는 전계에 의해 상기 두 기판(10, 20) 사이에 형성된 액정층(30)이 배향되고, 액정층(30)의 배향 정도에 따라 액정층(30)을 투과하는 빛의 양을 조절하여 화상을 표현하게 된다.
도 2a 및 도 2b는 도 1의 박막 트랜지스터 소자 부분을 나타낸 단면도이다.
박막 트랜지스터 소자(T)는 도 2b에 도시된 바와 같이, 어레이 기판(10) 상 의 게이트 전극(41)과 그 상부의 게이트 절연막(40), 반도체층(43), 소스 전극(44) 및 드레인 전극(45), 소스 전극(44) 및 드레인 전극(42)과 반도체층(43) 사이에 게재되는 저항성 접촉층(42)으로 구성된다.
그 상부에는 보호막(46)이 덮이고, 보호막(46) 상에는 콘택홀(47)이 형성되어 있어 화소 전극(48)이 박막 트랜지스터 소자(T)의 드레인 전극(45)에 전기적으로 접촉하게 된다.
그런데, 이와 같은 종래의 액정 표시 장치에서는 박막 트래지스터 소자(T)를 구성할 때, 도 2a에서와 같이 소스 전극(44) 및 드레인 전극(45) 등의 전극 패턴과 반도체층(43)의 채널부(43_1)를 모두 형성한 후에, 도 2b에서와 같이 보호막(46)을 형성하게 된다.
그러므로, 소스 전극(44), 드레인 전극(45) 등의 전극 패턴과 반도체층(43)의 채널부(43_1)를 형성하기 위한 습식 식각 및 건식 식각, 공정 중에 쓰이는 포토 레지스트를 제거하기 위한 애싱 공정 등에서 항상 전극 패턴을 완전히 보호하지 못하여 해당 전극 물질이 에천트(etchant) 등에 공격 받아 침식될 위험이 높았다.
특히, 도 2a의 R1 부분과 같이, 전극 패턴의 측면이 지속적으로 노출됨에 기인하여 많은 손상이 발생되고, 이러한 손상은 그 후에 따르는 공정의 정밀도를 떨어뜨려 결과적으로 액정 표시 장치의 품질을 저하시키는 각종 원인으로 작용하였다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소스 및 드레인 전극을 형 성하기 위한 식각이나 애싱 등의 중간 공정에서 해당 전극 물질의 노출을 최소화하여 전극의 손상을 극복할 수 있는 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 공정을 단순화시킬 수 있는 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 액정 표시 장치용 박막 트랜지스터 소자의 제조 방법은 a) 기판 상의 채널 영역에 게이트 전극을 형성하는 단계, b) 게이트 절연막을 전면 증착하고, 상기 게이트 절연막의 상부에 비정질 실리콘층, n+ 비정질 실리콘층, 소스/드레인 금속층을 순차적으로 증착하는 단계, c) 상기 소스/드레인 금속층과 상기 n+ 비정질 실리콘층, 상기 비정질 실리콘층에 대한 플라즈마 처리 및 식각을 수행하여 상기 채널 영역 상에 위치하는 플라즈마 생성물과 상기 플라즈마 생성물 양측의 소스 및 드레인 전극, 상기 소스 및 드레인 전극 하부의 저항성 접촉층과 반도체층을 형성하는 단계, d) 투명한 화소 전극층을 전면 증착하는 단계, e) 상기 플라즈마 생성물의 상부에 위치하는 상기 화소 전극층의 일부와 상기 플라즈마 생성물을 제거하고, 상기 채널 영역에 대응하는 상기 저항성 접촉층의 일부를 제거하여 상기 반도체층의 채널부를 노출시키는 단계를 포함한다.
또한, 본 발명에 따른 액정 표시 장치용 박막 트랜지스터 소자는 기판 상에 형성된 게이트 전극, 상기 게이트 전극을 덮는 게이트 절연막, 상기 게이트 절연막의 상부에 형성되고, 상기 게이트 전극과 대응되는 소정의 영역이 채널부를 이루는 반도체층, 상기 반도체층의 상기 채널부 양측으로 서로 이격되어 형성된 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극과 상기 반도체층 간의 계면에 형성된 저항성 접촉층, 상기 드레인 전극에 직접 접촉되며, 상기 드레인 전극의 상부를 덮도록 형성된 화소 전극을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 3 내지 도 6을 참조하여 본 발명의 실시예들에 따른 액정 표시 장치용 박막 트랜지스터 소자와 이러한 박막 트랜지스터 소자가 적용된 어레이 기판에 대하여 상세히 설명한다.
도 3a은 본 발명의 일 실시예에 따른 액정 표시 장치용 어레이 기판(100)의 평면도이고, 도 3b는 도 3a에 구성되는 화소 전극층의 평면도이며, 도 4는 도 3a의 Ⅰ-Ⅰ＇라인을 나타낸 단면도이다.
도 3a를 참조하면, 어레이 기판(100)은 서로 교차 배열되는 복수 개의 게이트 라인(110)과 데이터 라인(120), 게이트 라인(110)과 데이터 라인(120)에 각각 접속되는 게이트 패드부(GP)와 데이터 패드부(DP), 게이트 라인(110)과 데이터 라인(120)의 교차 부위마다 매트릭스 형태로 배열되는 박막 트랜지스터 소자(TFT), 박막 트랜지스터 소자(TFT)에 연결되는 화소 전극 영역(PXL), 화소 전극 영역(PXL)과 이전단의 게이트 라인(110)이 중첩되는 부분에 위치한 스토리지 커패시터(Cst) 등을 포함한다.
어레이 기판(100) 상에는 도 3b와 같은 화소 전극층(140)이 구성된다.
화소 전극층(140)은 반도체층(130)의 채널부(CH)를 제외한 영역에 형성되며, 화소 전극 영역(PXL)에 배치되는 화소 전극(141)과 데이터 라인(120) 및 소스 전극(121) 등의 소자들을 덮도록 배치되는 보호 전극(142)으로 구분된다.
박막 트랜지스터 소자(TFT)는 게이트 라인(110)에 공급되는 스캔 신호에 응답하여 데이터 라인(120)으로 공급되는 데이터 신호를 화소 전극(141)으로 인가하며, 스토리지 커패시터(Cst)는 화소 전극(141)으로 인가된 데이터 신호가 다음 데이터 신호가 인가될 때까지의 1 프레임 기간 동안 안정적으로 유지될 수 있도록 한다.
화소 전극(141)은 박막 트랜지스터 소자(TFT)의 드레인 전극(122)에 접속되어 충전된 데이터 신호에 의해 컬러 필터 기판(도시하지 않음)에 형성되는 공통 전극과 전위차를 발생시키게 된다.
이러한 박막 트랜지스터 소자(TFT)는 도 3a 내지 도 4에 도시된 것처럼, 게 이트 라인(110)에 접속된 게이트 전극(111), 데이터 라인(120)에 접속된 소스 전극(121) 및 화소 전극(141)에 접속된 드레인 전극(122), 게이트 전극(111)과 중첩되면서 소스 전극(121)과 드레인 전극(122) 사이에 채널부(CH)를 형성하는 반도체층(130)을 구비하며, 화소 전극(141)의 일부가 이러한 박막 트랜지스터 소자(TFT)의 드레인 전극(122)에 전기적으로 접속된다.
반도체층(130)의 채널부(CH)를 제외한 영역에는 저항성 접촉층(150)이 형성되어 소스 전극(121) 및 드레인 전극(122)과 반도체층(130)을 서로 결합한다.
게이트 라인(110)과 게이트 라인(110)으로부터 연장되는 게이트 전극(111)은 게이트 금속층을 이용해 패터닝되고, 데이터 라인(120), 소스 전극(121) 및 드레인 전극(122)은 소스/드레인 금속층을 이용해 패터닝된다.
여기서, 소스/드레인 금속층과 게이트 금속층 사이에는 게이트 절연막(101)이 형성되며, 게이트 라인(110)과 데이터 라인(120)은 게이트 절연막(101)을 사이에 두고 서로 절연되게 교차된다.
소스 전극(121) 및 드레인 전극(122), 데이터 라인(120)을 이루는 소스/드레인 금속층으로는 구리(Cu), 알루미늄(Al), 은(Ag) 등의 금속이나 그 합금을 이용할 수 있다.
또한, 화소 전극(141)과 보호 전극(142)으로 구분되는 화소 전극층(140)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명 도전 물질로 구성하여 개구율 저하를 최소화할 수 있다.
도 3a 내지 도 4에서는 트위스트 네마틱(TN: Twist Nematic) 구조의 어레이 기판을 예시하였으나, 본 발명이 이에 한정되는 것은 아니며, 수평 전계형(IPS: In Plane Switching) 구조나 프린지 필드 스위칭(FFS: Fringe Field Switching) 구조 등 다양한 구조에 확장 적용될 수 있다.
도 5a는 본 발명의 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 평면도이고, 도 5b는 도 5a에 구성되는 화소 전극층의 평면도이며, 도 6은 도 5a의 Ⅱ-Ⅱ＇라인을 나타낸 단면도이다.
도 5a 내지 도 6은 수평 전계형 구조의 어레이 기판(200)을 예시하고 있다.
도 5a의 어레이 기판(200)은 공통 전극 영역(R2)과 화소 전극 영역(R1), 서로 교차 배열되는 복수의 게이트 라인(210) 및 데이터 라인(220), 게이트 라인(210)과 데이터 라인(220)의 교차 부위에 형성되는 박막 트랜지스터 소자(TFT), 게이트 라인(210)에 접속되는 게이트 패드부(GP), 데이터 라인(220)에 접속되는 데이터 패드부(DP) 등을 포함한다.
보다 구체적으로 살펴보면, 수평 방향으로 게이트 라인(210)과 게이트 라인(210)으로부터 연장된 게이트 전극(211)이 형성된다.
그리고, 게이트 라인(210)과 수직인 방향으로 데이터 라인(220)이 수평 방향의 게이트 라인(210)과 교차되도록 형성되며, 게이트 전극(211)이 형성된 부근의 데이터 라인(220)에는 소스 전극(221)이 연장 형성되어 있다.
드레인 전극(222)은 게이트 전극(211)의 상부에 위치하는 반도체층(230)의 채널부(CH)를 사이에 두고 소스 전극(221)과 마주보도록 형성된다.
게이트 라인(210)의 일측 끝단에는 게이트 패드부(GP)가 접속되고, 데이터 라인(220)의 일측 끝단에는 데이터 패드부(DP)가 접속된다.
게이트 라인(210) 및 데이터 라인(220)의 교차 부위에 형성되는 게이트 전극(211)과 반도체층(230), 소스 전극(221) 및 드레인 전극(222)은 박막 트랜지스터 소자(TFT)를 구성하게 되며, 화소 전극 영역(R1)의 일부가 박막 트랜지스터 소자(TFT)의 드레인 전극(222)에 오버랩된다.
어레이 기판(200) 상에는 도 5b와 같이 패터닝된 화소 전극층(240)이 구성된다.
화소 전극층(240)은 반도체층(230)의 채널부(CH)를 제외한 영역에 구성되며, 크게 화소 전극 영역(R1)에 형성되어 드레인 전극(222)에 접촉되는 화소 전극(241), 화소 전극(241)과 서로 엇갈리도록 공통 전극 영역(R2)에 형성되는 공통 전극(242), 그 외 데이터 라인(220) 및 소스 전극(221) 등의 소자들을 덮도록 배치되는 보호 전극(243)으로 구분된다.
도 6은 박막 트랜지스터 소자(TFT)의 수직 단면 구조를 도시하고 있다.
도 6을 참조하면, 박막 트랜지스터 소자(TFT)는 기판(200) 상에 형성된 게이트 전극(211), 게이트 전극(211)을 덮는 게이트 절연막(201), 게이트 절연막(201)의 상부에 형성되고, 게이트 전극(211)과 대응되는 소정의 영역이 채널부(CH)를 이루는 반도체층(230), 반도체층(230)의 채널부(CH) 양측으로 서로 이격되어 형성된 소스 전극(221) 및 드레인 전극(222), 소스 전극(221) 및 드레인 전극(222)과 반도체층(230) 간의 계면에 형성된 저항성 접촉층(250)을 포함한다.
박막 트랜지스터 소자(TFT)의 상부에는 투명 도전 물질로 이루어진 화소 전 극층(240)이 형성된다. 여기서, 화소 전극층(240)은 박막 트랜지스터 소자(TFT)를 이루는 반도체층(230)의 채널부(CH)를 제외한 영역에 형성되어 채널부(CH)를 노출시키게 되며, 서로 교번되도록 배치되어 인가되는 전압에 따라 횡전계를 생성하는 화소 전극(241) 부분과 공통 전극(242) 부분, 소스 전극(221) 등의 소자들을 덮는 보호 전극(243) 부분을 포함한다.
또한, 도 6에는 표현되지 않았으나, 게이트 전극(211)과 동일 평면 상에 게이트 라인(210)이 형성되고, 소스 전극(221) 및 드레인 전극(222)과 동일 평면 상에 데이터 라인(220)이 형성된다. 여기서, 데이터 라인(220)은 게이트 절연막(201)을 사이에 두고 게이트 라인(210)과 교차된다.
이하, 도 7a 내지 도 7k를 참조하여 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 소자의 제조 방법에 대하여 상세히 설명한다.
도 7a 내지 도 7k는 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 소자를 제조 공정 단계별로 나타낸 단면도로서, 도 4에 나타난 박막 트랜지스터 소자(TFT)의 제조 공정을 단계별로 도시한 것이다.
먼저, 제 1 마스크를 이용하는 사진 공정과 식각 공정으로 기판(100)의 상부에 증착된 게이트 금속층을 패터닝하여 도 7a에 도시된 것처럼, 기판(100) 상의 채널 영역(RS1)에 게이트 전극(111)을 형성한다.
그리고, 그 상부에 게이트 절연막(101)을 전면 증착하고, 게이트 절연막(101)의 상부에 도핑되지 않은 비정질 실리콘층(131)과 n형 불순물이 고농도로 도핑되어 있는 n+ 비정질 실리콘층(151), 구리, 알루미늄, 은 등의 금속이나 그 금 속의 합금을 주성분으로 하는 소스/드레인 금속층(123)을 차례로 증착한다.
다음으로, 소스/드레인 금속층(123)과 n+ 비정질 실리콘층(151), 비정질 실리콘층(131)에 대한 플라즈마 처리 및 식각을 수행하게 된다.
도 7b 내지 도 7f을 참조하여 이를 보다 상세히 설명하면 다음과 같다.
먼저, 도 7b에 도시된 것처럼, 소스/드레인 금속층(123)을 덮도록 포토 레지스트(PR)를 전면에 도포한다.
그 후, 투과부와 반투과부, 차단부를 갖는 제 2 마스크(하프톤 마스크)를 이용한 회절 노광 공정을 통해 도 7c에 도시된 것처럼, 게이트 전극(111)과 소스 전극(121) 및 드레인 전극(122)이 형성될 영역에 부분적으로 두께가 다른 포토 레지스트 패턴(PR)을 형성한다.
포토 레지스트 패턴(PR)은 포토 레지스트가 완전히 남아 있는 인접 영역(RS2) 상의 제 1 부분, 포토 레지스트가 1/4에서 1/2 정도 남아 있어 제 1 부분에 비해 상대적으로 두께가 얇은 채널 영역(RS1) 상의 제 2 부분을 가지며, 그 외의 부분에서는 포토 레지스트가 완전히 제거된다.
다음으로, 도 7d에 도시된 것처럼, 포토 레지스트 패턴(PR)을 이용하여 스위칭 영역(RS) 이외의 화소 전극 영역(PXL)에서 소스/드레인 금속층(123)의 노출된 부분을 습식 식각으로 제거한다.
즉, 게이트 전극(111)에 대응되는 채널 영역(RS1)과 소스 전극(121) 및 드레인 전극(122)이 형성될 인접 영역(RS2)을 제외한 부분에서 소스/드레인 금속층(123)을 제거함으로써, 채널 영역(RS1)과 그 주위의 인접 영역(RS2)에만 소스/드 레인 금속층(123)이 잔존하도록 한다.
다음으로, 도 7e에 도시된 것처럼, 애싱 공정을 통해 포토 레지스트 패턴(PR)에서 채널 영역(RS1)에 위치하는 상대적으로 얇은 부분을 제거하여 채널 영역(RS1)에서 소스/드레인 금속층(123)이 노출되도록 한다.
다음으로, 도 7f에 도시된 것처럼, 얇은 부분이 제거된 포토 레지스트 패턴(PR)을 이용해 식각된 소스/드레인 금속층(123)을 플라즈마 처리하여 채널 영역(RS1)에 플라즈마 생성물(PL)을 생성하고, 소스/드레인 금속층(123)의 양측을 소스 전극(121)과 드레인 전극(122)으로 분리한다.
그리고, n+ 비정질 실리콘층(151)과 비정질 실리콘층(131)을 건식 식각하여 화소 전극 영역(PXL)에 대응하는 부분을 제거함으로써, 저항성 접촉층(150)과 반도체층(130)을 형성한다.
일례로, 소스/드레인 금속층(123)은 클로린 가스(chlorine gas)에 의해 플라즈마 처리될 수 있으며, 이러한 경우, 플라즈마 생성물(PL)은 소스/드레인 금속층(123)을 이루는 물질과 클로린 가스가 반응하여 생성되는 클로린 화합물이 된다. 즉, 플라즈마 처리에 클로린 가스(Cl)가 사용되고, 소스/드레인 금속층(123)이 구리(Cu)로 이루어지는 경우, 플라즈마 생성물은 클로린 화합물(CuClx)이 된다.
다음으로, 도 7g에 도시된 것처럼, 남아 있는 포토 레지스트 패턴(PR)을 제거한다.
이와 같이, 플라즈마 처리 공정과 식각 공정을 함께 실시함으로써, 채널 영역(RS1) 상에 위치하는 플라즈마 생성물(PL)과 플라즈마 생성물(PL) 양측의 소스 전극(121) 및 드레인 전극(122), 그 하부의 저항성 접촉층(150)과 반도체층(130)을 형성하게 된다.
다음으로, 도 7h에 도시된 것처럼 투명한 화소 전극층(140)을 전면 증착하고, 포토 레지스트(PR)를 다시 도포한 후, 제 3 마스크를 이용해 도 7i에 도시된 것처럼 화소 전극층(140)을 패터닝하기 위한 포토 레지스트 패턴(PR)을 형성한다. 화소 전극층(140)으로는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명 도전 물질을 사용한다.
다음으로, 도 7j에 도시된 것처럼, 포토 레지스트 패턴(PR)을 이용해 화소 전극층(140) 중 채널 영역(RS1)에 위치하는 부분과 플라즈마 생성물(PL)을 일괄적인 습식 식각으로 제거하여 화소 전극(141)과 보호 전극(142)을 형성한다.
습식 식각 공정에 사용하는 에천트로는 화소 전극층(140)과 이전의 플라즈마 처리 공정에 의해 생성된 플라즈마 생성물(PL)을 한 번에 제거할 수 있는 물질을 사용한다.
예를 들어, 클로린 가스(Cl)를 이용한 플라즈마 처리를 통해 클로린 화합물(CuClx)이 생성된 경우, 염산 수용액(HCl) 등 클로린 용액을 포함한 에천트를 이용해 플라즈마 생성물(PL)과 그 상부의 화소 전극층(140) 일부를 일괄적으로 쉽게 제거한다.
이와 같이, 소스 전극(121) 및 드레인 전극(142)을 형성하기 위한 습식 식각과 화소 전극층(140)의 패터닝을 함께 실시하여 공정을 단순화할 수 있다.
아울러, 건식 식각으로 플라즈마 생성물(PL)의 하부에 위치하는 저항성 접촉 층(150)을 일부 제거하여 반도체층(130)의 채널부(CH)를 노출시킨다.
이때, 서로 이격되어 있는 소스 전극(121)과 드레인 전극(122)을 마스크로 해서 저항성 접촉층(150)의 채널 영역(RS1) 부분을 백 채널 식각(BCE: Back Channel Etching) 공정으로 제거하여 반도체층(130)을 노출시킴으로써 반도체층(130)의 채널부(CH)를 정의할 수 있다.
화소 전극층(140)은 반도체층(130)의 채널부(CH)를 노출시키기 위한 습식 식각과 저항성 접촉층(150)의 건식 식각 공정 중에 소스 전극(121)과 드레인 전극(122)의 표면을 보호하고, 측면 식각을 방지하는 기능을 한다.
다음으로, 도 7k에 도시된 것처럼, 애싱 공정을 통해 남아 있는 포토 레지스트 패턴(PR)을 제거한다.
이와 같이, 본 발명에 따르면, 소스/드레인 금속층(123)을 패터닝함에 있어 측면 식각(side etch)에 대한 침식을 방지함과 아울러 소스/드레인 금속층(123)에 대한 식각과 화소 전극층(140)의 식각이 함께 진행된다.
즉, 하프톤 마스크를 통한 회절 노광을 이용해 반도체층(130)을 형성한 후, 반도체층(130)의 채널부(CH)에 해당하는 부분을 플라즈마 처리하는 공정과, 그 위에 화소 전극층(140)을 증착하는 공정과, 화소 전극층(140)의 식각과 2차 습식 식각을 일괄하여 한 번에 실시하는 공정을 거쳐 박막 트랜지스터 소자(TFT)를 형성하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
상기한 바와 같이 이루어진 본 발명에 따른 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법은 소스 및 드레인 전극을 형성하기 위한 식각이나 애싱 등의 중간 공정에서 해당 전극 물질의 노출을 최소화하여 전극의 손상을 극복함과 동시에 공정을 단순화시킬 수 있다.

Claims (12)

  1. a) 기판 상의 채널 영역에 게이트 전극을 형성하는 단계;
    b) 게이트 절연막을 전면 증착하고, 상기 게이트 절연막의 상부에 비정질 실리콘층, n+ 비정질 실리콘층, 소스/드레인 금속층을 순차적으로 증착하는 단계;
    c) 상기 소스/드레인 금속층과 상기 n+ 비정질 실리콘층, 상기 비정질 실리콘층에 대한 플라즈마 처리 및 식각을 수행하여 상기 채널 영역 상에 위치하는 플라즈마 생성물과 상기 플라즈마 생성물 양측의 소스 및 드레인 전극, 상기 소스 및 드레인 전극 하부의 저항성 접촉층과 반도체층을 형성하는 단계;
    d) 투명한 화소 전극층을 전면 증착하는 단계; 및
    e) 상기 플라즈마 생성물의 상부에 위치하는 상기 화소 전극층의 일부와 상기 플라즈마 생성물을 제거하고, 상기 채널 영역에 대응하는 상기 저항성 접촉층의 일부를 제거하여 상기 반도체층의 채널부를 노출시키는 단계
    를 포함하는 액정 표시 장치용 박막 트랜지스터 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 c) 단계에서,
    상기 소스/드레인 금속층은 클로린 가스에 의해 플라즈마 처리되고,
    상기 플라즈마 생성물은 상기 소스/드레인 금속층을 이루는 물질과 상기 클로린 가스가 반응하여 생성되는 클로린 화합물인 것을 특징으로 하는 액정 표시 장 치용 박막 트랜지스터 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 e) 단계는,
    클로린 용액을 포함한 습식 식각 공정에 의해 이루어지는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 c) 단계는,
    c1) 상기 소스/드레인 금속층을 덮도록 포토 레지스트를 전면 도포하는 단계;
    c2) 회절 노광을 이용해 상기 포토 레지스트를 패터닝하여 상기 채널 영역 주위의 인접 영역보다 상기 채널 영역에서 상대적으로 얇은 두께를 갖는 포토 레지스트 패턴을 형성하는 단계;
    c3) 상기 포토 레지스트 패턴을 이용하여 상기 소스/드레인 금속층의 노출된 부분을 식각하여 제거하는 단계;
    c4) 상기 포토 레지스트 패턴을 애싱하여 상기 채널 영역의 상대적으로 얇은 부분을 제거하는 단계;
    c5) 상기 얇은 부분이 제거된 포토 레지스트 패턴을 이용해 상기 식각된 소스/드레인 금속층을 플라즈마 처리하고, 상기 n+ 비정질 실리콘층과 상기 비정질 실리콘층을 식각하여 상기 저항성 접촉층과 상기 반도체층을 형성하는 단계; 및
    c6) 남아 있는 포토 레지스트 패턴을 제거하는 단계
    를 포함하는 액정 표시 장치용 박막 트랜지스터 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 e) 단계는,
    e1) 상기 화소 전극층의 상부에 포토 레지스트를 전면 도포하고, 상기 포토 레지스트를 패터닝하여 포토 레지스트 패턴을 형성하는 단계;
    e2) 상기 포토 레지스트 패턴을 통해 상기 화소 전극층과 상기 소스/드레인 금속층을 일괄 식각하여 화소 전극을 형성함과 아울러 상기 반도체층의 채널부를 노출시키는 단계; 및
    e3) 남아 있는 포토 레지스트 패턴을 제거하는 단계
    를 포함하는 액정 표시 장치용 박막 트랜지스터 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 소스/드레인 금속층은,
    구리, 알루미늄, 은 중 적어도 어느 하나의 금속이 주성분을 이루는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 화소 전극층은,
    ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어진 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 소자의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 1항 내지 제 7항의 제조 방법에 의하여 제조된 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 소자.
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