KR101254623B1 - 캐패시터를 갖는 연성회로기판의 제조방법 및 그에 의해 제조된 연성회로기판 - Google Patents

Abstract

본 발명은 연성회로기판을 유전체로서 사용하여 양측에 전극을 형성하여 캐패시터를 구현하되 보다 정확한 용량값을 구현할 수 있도록 하는 캐패시터를 갖는 연성회로기판과 그의 제조방법에 관한 것이다.
본 발명은 동박적층판의 절연기판을 유전체로 사용하여 절연기판의 양측에 전극 패턴을 형성하되 어느 하나의 전극의 면적이 다른 하나의 전극 면적보다 작게 하여 큰 면적의 전극 범위 이내에 위치되게 하여 작은 전극의 면적 조절에 의해 연성회로기판에서 신뢰성있는 용량값을 갖는 캐패시터를 제조할 수 있도록 함과 아울러 이러한 전극 패턴을 형성하는 단계 공정들을 행하는 과정에서 전극과 연결되는 회로패턴들도 한꺼번에 형성할 수 있도록 하는 단계 공정의 구성으로 된 것이다.

Description

캐패시터를 갖는 연성회로기판의 제조방법 및 그에 의해 제조된 연성회로기판{Flexible printed circuit having capacitor and method the same}

본 발명은 캐패시터를 갖는 연성회로기판의 제조방법 및 그에 의해 제조된 연성회로기판에 관한 것으로서, 좀더 구체적으로는 연성회로기판을 유전체로서 사용하여 양측에 전극을 형성하여 캐패시터를 구현하되 보다 정확한 용량값을 구현할 수 있도록 하는 캐패시터를 갖는 연성회로기판의 제조 기술에 관련된 것이다.

일반적으로 연성회로기판(FPCB; Flexible Printed Circuit Board)의 제조기술로는 주로 폴리이미드(PI) 필름 등 절연기판의 단면 또는 양면에 동박이 부착 형성된 FCCL(Flexible Copper Clad Laminate; 동박적층판)을 이용하여 절연기판 상의 동도금을 하고 패턴화하여 회로를 형성시켜 제조하고 있다.

연성회로기판은 플로이미드 필름의 양측에 동박이 적층되어 마주하는 구조이므로 폴리이미드 필름의 유전율을 이용하여 서로 마주보는 두 전극을 형성하여 캐패시터로 활용할 수 있다.

그러나, 연성회로기판은 플렉시블한 특성이 있기 때문에 캐패시터 용량값을 정확하게 조절하기 쉽지 않은 문제점이 있다. 예를 들어서 캐패시터를 채용한 연성회로기판이 도 1b에 도시된 바와같이 일자로 펴져 있는 상태에서는 전극(142A,142B)간에 설정한 대로의 용량값이 나타나겠지만 도 1c에 도시된 바와같이 연성의 특성을 이용하여 휘어진 상태로 된다면 절연기판(112)을 사이에 두어 대면하는 상,하 전극(142A,142B) 간의 거리 및 휘어진 상태로 대응하여 서로 대전되는 양 전극(142A,142B)의 면적으로 인해 일자로 펴져있을 때와는 좀 다르게 도 1c에서 보인 상하방향 두 화살표와 같이 서로 중첩되지 않게 대전되어지는 변화가 생겨서 연성회로기판이 일자로 펴진 때와는 캐패시터 용량값의 변화가 생기게 될 것이다.

또한, 본 발명자에 의한 연구 경험칙에 의하면 연성회로기판을 이용하는 캐패시터의 용량값 조절이 어려운 주요 이유로서, 연성회로기판은 상,하 상,하부 양면의 전극(142A,142B)의 선택적 동도금을 위해 양면을 따로 노광 및 식각하는 포토리소그래피 방법을 사용하게 되는데 이러한 과정에서 얼라인마크의 공차 등에 기인하여 상,하 양면에 허용오차 범위 내의 오차가 생기게 되고, 여기에 노광 상의 오차 및 도금 편차 등도 더해지게 되는 등 여러 변수들이 오차로 작용하게 되어 도 1a에서 예시한 바와 같이 상,하 양면 전극(142A,142B)의 위치를 정확히 대향하여 얼라인시키는 것이 거의 불가능하게 된다. 특히,작은 면적의 전극 패턴으로 캐패시터를 형성하는 경우 원하는 용량값에서 오차범위가 커지게 되므로 캐패시터 용량값에 대한 품질 신뢰성이 떨어지는 문제가 존재하게 된다. 도 1a에서 같은 전극면적의 패턴을 형성하더라도 오차가 생기는 것을 두 개의 화살표 간 간격(W)으로 표현하여 예시하였다.

이러한 캐패시터 용량값의 오차를 발생시키는 결과들은 캐패시터 연성회로기판 제품의 불량으로 직결되고 이는 이러한 오차가 큰 제품을 채용하는 전자기기의 동작 신뢰성에 악영향을 끼칠 우려가 있다.

상술한 문제점을 해결하기 위해 안출된 본 발명은 연성회로기판에 있어서 공정상의 오차와 플렉시블 절곡 상태에서도 오차도 감안하여 보다 정확한 용량값을 구현할 수 있게 하는 캐패시터를 갖는 연성회로기판의 제조방법 및 연성회로기판을 제공함에 목적을 두고 있다.

또한, 본 발명은 캐패시터를 형성함에 있어서 주변 회로와 연결되는 캐패시터 전극 패턴을 동시에 공정처리할 수 있는 제조 공정 기술을 제공함에 목적을 두고 있다.

상술한 목적을 달성하기 위한 본 발명은,

동박적층판(FCCL)의 절연기판을 소정의 유전율을 갖는 기판으로 사용하고 상기 동박적층판의 상,하 양측의 동박에 도금을 행한 후 상기 절연기판을 사이에 두고 서로 마주하여 대면하는 상부 전극패턴 및 하부 전극패턴을 형성하여 캐패시터를 형성하되, 상기 상부 전극패턴과 하부 전극패턴 중 하나는 다른 하나에 비해 상대적으로 큰 면적을 갖도록 형성하여 상대적으로 작은 면적의 전극패턴의 면적을 조절함으로써 캐패시터 용량값을 설정할 수 있도록 한 것을 특징으로 하는 캐패시터를 갖는 연성회로기판의 제조방법을 제공한다.

좀더 구체적으로 본 발명의 기술은,

(a)기재로서 동박적층판을 사용하되 유전율을 갖는 절연기판의 상,하부 전면에 동박이 적층된 동박적층판을 준비하는 단계;

(b)상기 동박적층판에 비아홀을 형성하고 도금을 행하여 비아홀을 통해 통전되도록 상,하부 도금층을 형성하는 단계;

(c)상기 상,하부 도금층의 상부 전면에 드라이필름을 적층하고 포토 공정에 의해 UV광으로 선택적 노광하여 드라이 필름을 경화하고 경화되지 않은 드라이필름을 제거한 후 제거되지 않은 드라이필름을 마스크로 이용하여 상기 도금층 및 동박을 한꺼번에 식각하는 공정을 행하되, 캐패시터 전극을 형성하고자 하는 위치의 상,하부의 노광면적 중 하나를 더 크게 노광 및 식각하여 면적이 서로 다른 상,하부 전극과 상기 상,하부 전극을 회로에 전기적으로 연결하기 위한 연결패턴과 동시에 형성하는 단계;

(d)상기 식각 공정 후에 잔존하는 드라이필름을 박리하여 제거한 상,하부 면에 커버레이 필름을 부착하는 단계;

를 포함하여 이루어지는 것을 특징으로 한다.

또한, 본 발명은 상술한 방법으로 제조되어 상대적으로 면적이 작은 전극으로 캐패시터 용량값을 조정하는 구성을 갖는 것을 특징으로 하는 캐패시터를 갖는 연성회로기판을 제공함을 특징으로 한다.

이와 같이 구성된 본 발명은 캐패시터로 사용되는 전극과 그로부터 회로측으로 통전시키기 위한 연결패턴과 비아홀까지도 한번의 일련적인 공정에 의해 연성회로기판을 이용한 캐패시터를 제조할 수 있게 된다.

또, 본 발명은 연성회로기판에서 구현한 캐패시터의 용량값을 면적이 작은 전극에 의해 설정하는 설계방식에 의하여 양면 연성회로기판에서의 공정작업의 공차에 의해 기인되는 캐패시터 용량값 오차를 최소화할 수 있게 된다. 또한, 절연기판의 유전상수와 절연기판의 두께로 인해 발생하는 용량값 오차 및 플렉시블 상태로 인해 발생하는 오차까지도 상하 양측 전극의 면적 차이를 두어 용량값 설정의 오차를 보완해 줌으로써 용량값의 신뢰성있는 용량값을 갖는 캐패시터를 제공할 수 있게 된다.

도 1a 는 일반적인 연성회로기판에서 구현해 본 캐패시터의 문제점을 설명하기 위해 보인 적층상태 단면도,
도 1b 및 도 1c 는 각각 일반적인 연성회로기판의 플렉시블 특성에 의해 전극간의 대전 상태를 서로 비교 설명하기 위한 적층상태 단면도,
도 2a 내지 도 2i 는 본 발명에 의한 연성회로기판에서 캐패시터 및 그 회로패턴을 제조하는 공정흐름을 설명하기 위해 보인 적층상태 단면도,
도 2j는 도 2a 내지 도 2i의 공정에 의해 형성된 도 2h 내지 도 2i의 전극상태 및 회로패턴 연결상태를 보인 연성회로기판의 평단면도이다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 구체적으로 설명하기로 한다.

도 2a 을 참조하면, 기재로서 동박적층판(10)을 사용하되 유전율을 갖는 절연기판(12)의 상,하부 전면에 동박(14a,14b)이 적층된 동박적층판(10)을 준비한다.

상기 유전율은 절연기판(12) 자체 재질의 유전상수와 같은 개념으로 이해하면 될 것이며, 이러한 절연기판(12)은 도 3c 에 도인봐와 같이 그 두께(D)와 절연기판의 유전율이 캐패시터의 용량값을 결정하는 중요한 두가지 요소로 작용하게 된다.

이어지는 공정으로 도 2b를 참조하면, 상기 도 2a의 준비된 동박적층판(10)에 비아홀(VH)을 형성하고 도 2c 에 도시된 바와같이 비아홀(VH)이 천공된 동박적층판(10)의 노출된 전체 표면에 동도금을 행한다. 이때 비아홀(VH)을 천공한 후 비아홀(VH) 벽에 화학적으로 동을 입힌 후 전기도금하여 상,하부 도금층(22)을 한꺼번에 형성한다.

이어서, 도 2d에 도시된 바와같이 상기 상,하부 도금층(22)의 상부 전면에 드라이필름(24)을 적층하고, 도 2e 에 도시된 바와같이 포토 공정에 의해 UV광으로 선택적 노광하여 드라이 필름을 경화한 후 도 2f 에 도시된 바와같이 경화되지 않은 드라이필름(24c)을 제거하고 남은 제거되지 않은 드라이필름(24a,24b)을 마스크로 이용하여 도 2g 에 도시된 바와같이 상기 도금층(22) 및 동박(14a,14b)을 한꺼번에 선택적 식각하는 공정을 행한다. 식각은 스프레이 방식으로 행하는 화학적 방법을 택하는 것이 바람직하다. 이러한 과정으로 남은 상하 동박(14a,14b)과 상하 도금(22a,22b)이 캐패시터 상하 전극(42A, 42B) 패턴이 된다. 이때, 캐패시터 전극을 형성하고자 하는 위치의 상,하부 노광면적 중 어느 하나를 더 큰 면적으로 노광 및 식각하여 면적이 다른 서로 대응하는 상,하부 전극(42A,42B)과 상기 상,하부 전극을 회로에 전기적으로 연결하기 위한 연결패턴(142)과 동시에 형성한다.

상기 식각 공정 후에 도 2h 에 도시된 바와같이 잔존하는 경화된 드라이필름패턴(24a,24b)을 박리하여 제거한다. 이어서 도 2i 에 도시된 바와같이 상,하부면에 커버레이 어데시브(43; 접착제 층)를 갖는 커버레이 필름(44)을 부착하는 공정을 포함하여 캐패시터를 갖는 연성회로기판을 완성한다. 물론 필요에 따라 상기 전극(42A,42B)이나 이의 연결패턴(142)에 금도금 등의 표면처리나 가공을 행할 수 있으며, 이는 본 발명의 공정 중에 제품의 사양이나 필요에 따라 개재하거나 추가하는 공정이므로 본 발명의 특허청구범위의 기술사상에 포함된다고 할 것이다.

도 2j 를 참조하면 은선(파선)은 하부 전극(42B) 및 하부 회로 연결패턴이며 실선은 상부 전극(42A) 및 상부 회로 연결패턴으로서, 도 2j 는 도 2h 및 도 2i 의 적층 구조를 갖는 연성회로기판을 평면에서 본 것을 표현한 것이며, 필요시 회로설계에 따라 도 2j에서 표현된 비아홀(VH)에 의해서 상부 전극(42A)이 하부 회로에 연결되거나 하부 전극(42B)이 상부 회로에 연결될 수 있는 원리를 잘 보여주고 있다.

도 2a 내지 도 2b와, 도 3a의 도면에서는 캐패시터를 이루는 두 전극(42A,42B) 중 상부 전극(42A)이 하부 전극(42B)보다 면적이 작으며 이와같이 면적이 작은 상부 전극은 용량값을 조절하는 하나의 중요한 요소로 작용하게 된다. 즉, 본 발명과 같이 제조된 연성회로기판 내의 캐패시터는 상대적으로 면적이 작은 전극으로 캐패시터 용량값을 조정하는 구성을 갖는 것이다. 물론 상부 전극과 하부 전극의 면적을 서로 바꾸는 것도 본 발명의 기술사상에서 제시하는 동일한 기술원리이다.

이와같이 본 발명을 구성하면 하부 전극(42B)의 면적이 상부전극(42A)의 외곽 테두리를 더 넓게 커버하는 영역으로 대면하게 되므로, 제조공정 상의 얼라인 오차 영역까지도 덮어서 커버함으로써 캐패시터 용량값을 정확히 조절할 수 있게 보완하는 요소로서 작용하게 된다. 즉, 면적이 작은 전극이 오차로 인해 어느 한쪽으로 치우치게 될 경우에도 면적이 큰 전극의 범위 안에 작은 전극이 대면하여 위치하게 되어 하나의 캐패시터를 구성하게 된다.

또한, 본 발명은 도 3b 같은 절곡 또는 비틀림시에 발생하게 되는 오차에서도 캐패시터를 이루는 양 전극(42A,42B)에 대전된 전류 및 전자가 이동하면서 작용하는 영역이 도 3b 도면상의 화살표처럼 되어 본 발명의 기술과 대비하여 보인 종래 기술의 도 1a 도면에 비해 양 전극의 대면 영역 범위가 벗어나는 것을 최소화할 수 있게 된다.

한편, 앞의 설명에서는 연결패턴과 함께 형성되는 양 전극(42A,42B)의 면적차이 조절에 의해 용량값 오차를 줄이는 기술에 대하여 설명하였는데, 도 3c 에 도시된 바와같이 절연기판(12)의 두께와 유전율도 용량값 설정에 함께 작용한다.본 발명과 관련하여 이미 알려진 캐패시터 용량값 설계에 관련된 이론에 의하면, 진공의 유전상수를 1이라 할 때 절연체의 유전상수는 1보다 큰 값을 갖는다.

즉, 본 발명과 관련하여, 캐패시터 용량값의 계산은, 전극의 면적(A)에 정비례하고 유전체의 두께(B)에 반비례한다. 즉, 면적/두께(A/B)에 절연체의 유전상수를 곱하고, 여기에 다시 진공의 유전율 8.85* 10^-12 을 곱하면 되고, 이렇게 계산하여 구한 값의 캐패시터 단위는 일상적으로 쓰이는 패러드(Farad)가 된다.

위와같이 캐패시터 용량값을 계산할 때 본 발명은 면적이 작은 전극의 면적을 계산식에 넣어 사용하면 된다.

본 발명에 의해서 구현된 캐패시터 영역은 절연기판(12)으로 사용되는 유전체의 유전율과 두께 및 전극의 면적에 의해 용량값이 정해지는 바, 본 발명에서 절연기판(12)으로 사용되는 실시예로서의 폴리이미드는 유전율이 최소 2.3 이상인 것을 사용하되 3.5 정도의 유전상수를 갖는 폴리이미드를 채택하여 사용함이 바람직하다.

앞서 설명한 도면에서 보인 바와 같이 두 전극(42A,42B) 중 한쪽 전극에는 양전하로 대전되고 다른 전극에는 음전하로 대전되며, 두 전극(42A,42B)으로 충전되어지면 전하가 대전된 두 전극에 의해 도 3a와 같이 유도된 상태가 된다. 이렇게 유도되는 전하는 앞서 계산방법에서 설명한 바와같이 절연기판(12)의 유전율에 의해 영향하여 결정되어지는데 본 발명의 절연기판(12)은 이 때문에 적정하게 유전율 조절이 채택된 재료로 형성된 것이 바람직하다.

본 발명에 있어서 사용될만한 유전체 절연기판(12)으로서는 중합체 합성 소재도 하나의 예가 될 수 있는데, 중합체 합성은 중합 중심이 라디컬인 라디칼 중합, 중합중심이 양이온이나 음이온으로 되어 있는 이온중합, 중삽입(polyinsertion), 혼성중합(copolymerization), 종축합(polycondensation) 중 선택된 어느 하나의 방법으로 고분자 합성된 소재 어느 것이라도 채택될 수 있다. 즉, 제품 특성의 사용용도에 맞는 절연성을 가지면서 적당하게 유전율을 갖게 하는 통상적인 방법으로 분자합성된 절연체를 사용할 수 있다.

10 - 동박적층판 12 - 절연기판
14a,14b - 상,하부 동박 22 - 도금층
22a,22b - 상,하부 도금 24 - 드라이필름
24a,24b - 경화된 드라이필름 패턴 42A,44B - 캐패시터 전극
VH - 비아홀 43 - 커베레이 어데시브
44 - 커버레이 필름 142 - 전극 연결패턴

Claims (3)

1. 기재로서 사용된 동박적층판(FCCL;100)의 절연기판(12)에 소정의 유전율을 갖는 기판을 사용하며, 상기 동박적층판(100)의 상,하 양측 동박에 도금을 행한 후 상기 절연기판을 사이에 두고 서로 마주하여 대면하는 상부 전극 및 하부 전극을 형성하여 캐패시터를 형성하되, 상기 상부 전극과 하부 전극 중 하나는 다른 하나에 비해 상대적으로 큰 면적을 갖도록 형성하고, 상대적으로 작은 면적의 전극의 면적을 조절하여 캐패시터 용량값을 설정하며, 상기 상,하부 전극을 절연기판의 한 쪽면 회로에 전기적으로 연결할 수 있도록 하는 캐패시터를 갖는 연성회로기판의 제조방법에 있어서,
   (a)기재로서 동박적층판을 사용하되 유전율을 갖는 절연기판의 상,하부 전면에 동박이 적층된 동박적층판을 준비하는 단계;
   (b)상기 동박적층판에 비아홀을 형성하고 도금을 행하여 비아홀을 통해 통전되도록 상,하부 도금층을 형성하는 단계;
   (c)상기 상,하부 도금층의 상부 전면에 드라이필름을 적층하고 포토 공정에 의해 UV광으로 선택적 노광하여 드라이 필름을 경화하고 경화되지 않은 드라이필름을 제거한 후 제거되지 않은 드라이필름을 마스크로 이용하여 상기 도금층 및 동박을 선택적 식각하는 공정을 행하되, 캐패시터 전극을 형성하고자 하는 위치의 상,하부의 노광면적 중 하나를 더 크게 노광 및 식각하여 면적이 서로 다른 상,하부 전극의 패턴을 형성시킴과 동시에 상기 상,하부 전극과 연결되는 연결패턴을 상기 비아홀에 연결 형성시켜 기판의 한쪽면 회로에 상기 상,하부 전극을 전기적으로 연결하는 단계;
   (d)상기 식각 공정 후에 잔존하는 경화된 드라이필름을 박리하여 제거한 상,하부 전체면에 커버레이 필름을 부착하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 캐패시터를 갖는 연성회로기판의 제조방법.
2. 제 1항에 있어서, 상기 절연기판(12)은 중합체 합성의 중합 중심이 라디칼 중합, 중합중심이 양이온 또는 음이온으로 되는 이온중합, 중삽입, 혼성중합, 종축합 중 선택된 어느 하나의 방법으로 고분자 합성된 중합체 합성 소재인 것을 특징으로 하는 캐패시터를 갖는 연성회로기판의 제조방법.
3. 청구항 제 1항 또는 제 2항의 방법에 의해서 제조되어 상대적으로 면적이 작은 전극으로 캐패시터 용량값을 조정하는 구성을 갖는 것을 특징으로 하는 캐패시터를 갖는 연성회로기판.

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