KR101254067B1 - 절차 리턴 시퀀스들을 가속하기 위한 방법 및 시스템 - Google Patents

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Abstract

파이프라인 프로세서의 절차로부터 리턴할 때 링크 스택으로부터 리턴 어드레스를 리트리브하기 위한 방법이 개시된다. 방법은 소프트웨어 스택으로부터 리턴 어드레스를 리트리브하기 위해 동작하는 리트리브 명령을 식별한다. 방법은 또한 리턴 어드레스에 대하여 브랜치하기 위해 동작하는 브랜치 명령을 식별한다. 방법은 리턴 어드레스를 사용하여 명령들을 식별하고 페치하는 명령 및 브랜치 명령 모두에 응답하여, 링크 스택으로부터 리턴 어드레스를 리트리브한다.

Description

절차 리턴 시퀀스들을 가속하기 위한 방법 및 시스템{A METHOD AND A SYSTEM FOR ACCELERATING PROCEDURE RETURN SEQUENCES}
본 발명은 일반적으로 컴퓨터 시스템들에 관한 것으로, 더욱 상세하게는 프로세서 내에서 팝-브랜치 명령 시퀀스들(pop-branch instruction sequences)을 식별함으로써 리턴 시퀀스들을 가속하기 위한 방법 및 시스템에 관한 것이다.
프로세서에 의해 실행되는 대부분의 프로그램들은 서브루틴들 또는 절차들을 포함한다. 절차들은 절차 호출 시퀀스에 의해 액세스되는 코드의 모듈들이다. 일단 절차가 완료되면, 명령 실행은 절차 리턴 시퀀스의 실행에 의해 호출자에게로 리턴된다.
일부 프로세서 아키텍처들 내에서는, 절차 호출 및 리턴 시퀀스들이 명령들의 시퀀스로 컴파일링될 수 있다. 예컨대, 절차 호출 시퀀스는 PUSH 명령 및 뒤이어지는 브랜치 및 링크 명령으로 구성될 수 있다. 상기 PUSH 명령(또는 명령들)은 상기 절차 내의 명령들에 의해 사용되는 파라미터들을 소프트웨어 스택에 저장할 수 있다. 상기 PUSH 명령 이후에, 프로세서는 브랜치 및 링크 명령을 실행할 수 있다. 상기 브랜치 및 링크 명령은 명령 페치(fetch) 및 실행이 상기 절차의 시작 어드레스에서 시작하도록 유발하고, 리턴 또는 링크 어드레스로서 알려진 상기 브랜치 및 링크 명령에 이어지는 다음 차례의 순차적 명령의 어드레스를 링크 레지스터 내에 저장한다. 상기 링크 레지스터는 특수 목적 레지스터 또는 상기 프로세서에 의해 사용되는 범용 레지스터들(GPRs) 중 하나일 수 있다. 상기 절차 내에서, 원래 호출자에게로 리턴되기 이전에 다른 절차가 호출된다면 그 값이 덮어쓰기 되지 않도록, 링크 레지스터 콘텐츠는 통상적으로 소프트웨어 스택에 푸쉬된다.
상기 절차가 자신의 기능을 끝낸 이후에, 프로세서는 링크 어드레스에서 명령 실행을 재개(resume)하기 위한 절차 리턴 시퀀스를 실행한다(다음 순차적 명령 어드레스는 절차 호출 명령에 후속함). 리턴 어드레스가 종종 소프트웨어 스택 상에서 저장되기 때문에, 절차 리턴 시퀀스는 페치될 명령들의 다음 그룹을 결정하기 위해 그 어드레스를 사용할 소프트웨어 스택으로부터 리턴 어드레스를 먼저 리트리브(retrieve) 해야만 한다.
절차 리턴 시퀀스는 하나 이상의 명령들로 구성될 수 있다. 몇몇 프로세서 아키텍쳐들에서 절차 리턴 시퀀스는 소프트웨어 스택으로부터 다음 리턴 어드레스를 판독하고 프로그램 카운터(PC)를 업데이트할 수 있는, POP 또는 로드(load) 명령과 같은 단일 명령일 수 있다. 선택적으로, 절차 리턴 시퀀스를 완료하기 위해 프로그램 카운터로 그 값을 이동하기 전에, 프로세서는 소프트웨어 스택으로부터 GPR과 같은 중간 레지스터로 링크 어드레스를 판독하기 위한 POP 또는 로드 명령을 사용할 수 있다. 다른 예시적 예에서, 프로세서는 절차로부터의 리턴이 링크 레지스터(LR)에 저장된 값을 PC로 이동하는 명령일 수 있다고 결정할 수 있다. 프로세서가 절차 호출 이후에 이러한 절차 리턴 시퀀스들 중 임의의 절차 리턴 시퀀스에 마주치는(encounter) 경우, 프로세서는 소프트웨어 스택으로부터 리트리브되는 리턴 어드레스 값을 사용하여 절차 호출 명령에 후속하는 다음의 순차적 명령으로 뒤로 점프(jump)한다.
추가적인 로직은 명령 처리의 효율을 개선하기 위해 프로세서의 하드웨어에 부가될 수 있다. 예를 들어, 링크 스택이 명령 페칭의 속도를 올리기 위해 프로세서의 페치 로직에 부가될 수 있다. 당해 기술 분야에 속한 통상의 지식을 가진 자는 링크 스택이 소프트웨어 스택에도 존재할 수 있는 리턴 어드레스들을 보유할 수 있음을 인식한다. 그러나, 링크 스택은 소프트웨어 스택으로부터 독립적으로 동작한다. 링크 스택과 연관된 하드웨어 로직은 절차 호출들 및 리턴들을 식별한다. 절차 호출 명령들이 실행 이전에 식별되기 때문에, 연관된 리턴 어드레스는 링크 스택으로 로딩된다. 역으로, 절차 리턴들이 식별되는 경우, 연관된 리턴 어드레스가 링크 스택으로부터 리트리브되며, 명령 페칭을 재개하기 위해 사용된다. 실행하기 위한 명령들을 기다리고 소프트웨어 스택으로부터 리턴 어드레스들을 리트리브하는 대신에, 프로세서는 링크 스택에 저장된 어드레스들을 이용하여 명령들을 추론적으로(speculatively) 페치할 수 있다.
프로세서들이 진화함에 따라, 절차 리턴 시퀀스는 계속해서 변한다. 일부 프로세서 아키텍처들에서, 절차 리턴은 다수의 명령들로 이루어질 수 있다. 링크 스택을 지원하는 하드웨어 로직이 이러한 명령들을 절차 리턴 시퀀스로서 인식하지 않으면, 리턴 어드레스들은 링크 스택으로부터 리트리브되지 않을 수 있고 결과적으로, 링크 스택은 명령 시퀀스와 동조되지 않을 수 있다(out of sync). 링크 스택이 동조되지 않을 때, 링크 스택은 다수의 어드레스 예측오류(misprediction)들을 야기할 수 있는 잘못된 리턴 어드레스 정보를 제공할 수 있다.
따라서, 특정 명령 시퀀스들, 보다 구체적으로는 POP(또는 로드) 및 브랜치 명령 시퀀스를, 절차 리턴 시퀀스로서 인식하는 프로세서 회로를 가지기 위한 필요성이 산업계에 존재한다. 본 개시내용은 이러한 필요성을 인식하고 명령 파이프라인에서 조기에(early) 절차 리턴에 대응하는 명령들을 식별하는 회로를 갖는 프로세서를 개시한다. 절차 리턴을 식별한 후, 프로세서는 링크 스택으로부터의 다음 리턴 어드레스를 이용함으로써 다음 그룹의 명령들을 페치한다. POP 및 브랜치 명령 시퀀스를 프로그램 리턴으로서 인식함으로써, 프로세서는 링크 스택으로부터 리트리브된 정확한 어드레스에 기초하여 명령들을 페치하는 것을 계속할 수 있다.
파이프라인 프로세서에서 절차로부터 리턴할 때 링크 스택으로부터 리턴 어드레스를 리트리브하기 위한 방법이 개시된다. 상기 방법은 링크 스택으로부터 리턴 어드레스를 리트리브하도록 동작하는 리트리브 명령을 식별한다. 상기 방법은 리턴 어드레스로 브랜치하도록 동작하는 브랜치 명령을 식별한다. 상기 방법은 식별되는 상기 명령 및 상기 브랜치 명령 모두에 응답하여 링크 스택으로부터 리턴 어드레스를 리트리브한다. 상기 방법은 리턴 어드레스를 이용하여 이후의 명령을 페치한다.
파이프라인 프로세서가 개시된다. 파이프라인 프로세서는 라인 버퍼를 갖는다. 라인 버퍼는 명령 캐시에 결합된다. 프로세서는 또한 명령 캐시에 결합되는 페치 로직 회로를 가진다. 페치 로직 회로는 예측 리턴 어드레스들을 저장하는 링크 스택을 가지며, 명령들은 라인 버퍼로부터 명령 캐시로 로딩된다. 페치 로직 회로는 명령 캐시로부터 명령들을 리트리브한다. 파이프라인 프로세서는 또한 라인 버퍼와 통신하는 프리-디코드 로직 회로를 구비하는데, 프리-디코드 로직 회로는 절차 리턴 시퀀스를 식별하기 위해 검출(detection) 로직 회로를 구비한다. 절차 리턴 시퀀스는 소프트웨어 스택으로부터 리턴 어드레스를 리트리브하도록 동작하는 리트리브 명령, 및 리트리브된 리턴 어드레스로 브랜칭하는 브랜치 명령으로서 식별된다. 파이프라인 프로세서는 절차 리턴 시퀀스의 식별에 응답하여 링크 스택으로부터 예측된 리턴 어드레스를 리트리브한다.
파이프라인 프로세서가 설명된다. 파이프라인 프로세서는 페치 로직 회로를 구비한다. 페치 로직 회로는 예측된 리턴 어드레스들을 저장하는 링크 스택을 구비한다. 페치 로직 회로는 명령 캐시로부터 명령들을 페치한다. 파이프라인 프로세서는 또한 디코드 로직 회로를 구비하는데, 디코드 로직 회로는 페치 로직 회로와 결합되고, 여기서 페치된 명령들은 디코드 로직 회로에 의해 디코드된다. 디코드 로직 회로는 검출 로직 회로를 추가로 구비하며, 여기서 검출 로직 회로는 절차 리턴 시퀀스를 식별한다. 절차 리턴 시퀀스는 소프트웨어 스택으로부터 어드레스를 리트리브하는 리트리브 명령 및 리트리브된 어드레스로 브랜칭하도록 동작하는 브랜치 명령이다. 파이프라인 프로세서는 절차 리턴 시퀀스의 식별(identification)에 응답하여 링크 스택으로부터 예측된 리턴 어드레스를 리트리브한다. 파이프라인 프로세서는 절차 리턴의 식별에 응답하여 링크 스택으로부터 예측된 리턴 어드레스를 리트리브한다.
본 발명의 더욱 완전한 이해는 물론, 추가의 특징들 및 장점들이 이하의 상세한 설명 및 첨부한 도면들로부터 명백할 것이다.
도1은 본 발명의 실시예를 이용하는 프로세서의 고레벨 로직 하드웨어 블록도를 도시한다.
도 2는 도 1의 프로세서에 의해 실행되는 명령들의 예시적인 그룹을 보여준다.
도 3은 본 발명의 일 실시예에 따른 검출 로직 회로를 통합하는 도 1의 CPU의 상측 및 하측 파이프라인들의 보다 상세한 블록 다이어그램을 디스플레이한다.
도 4는 도 3의 페치(fetch) 로직 회로의 보다 상세한 뷰를 보여준다.
도 5는 검출 로직 회로를 이용하는 상측 및 하측 파이프라인들의 대안적인 실시예를 보여준다.
도 6은 프로그램 리턴(program return)을 인식하고 명령들을 페치하기 위해 링크 스택을 사용하는 도 1의 프로세서에 의해 수행된 명령 프로세스 흐름을 예시하는 흐름도를 보여준다.
도 7은 도 4의 상측 파이프라인을 사용하여 프로세서에 의해 수행된 대안 명령 프로세스 흐름을 예시하는 흐름도를 보여준다.
첨부된 도면과 관련하여 이하에서 기술된 상세한 설명은 본 발명의 여러 다양한 실시예들의 설명으로서 의도되고, 본 발명이 실시될 수 있는 유일한 실시예들을 나타내고자 의도하는 것은 아니다. 상세한 설명은 본 발명의 완전한 이해를 제공할 목적으로 특정 세부 사항들을 포함한다. 그러나, 본 발명이 이러한 특정 세부 사항들 없이 실시될 수 있음이 당업자들에게 자명할 것이다. 소정의 경우들에서, 주지된 구조들 및 컴포넌트들은 본 발명의 개념들을 애매하게 하는 것을 피하기 위하여 블록 다이어그램으로 도시된다. 두문자어 및 다른 기술적인 용어는 단지 편의 및 명쾌함을 위해 사용되고 본 발명의 범위를 제한하고자 의도하는 것은 아니다.
도 1은 이하에서 기술되는 본 발명의 일 실시예를 이용하는 슈퍼스칼라 프로세서(100)의 고레벨 뷰를 보여준다. 프로세서(100)는 제어 신호들(104)을 통해 명령 캐시(106)에 결합된 중앙 처리 유닛(CPU)(102)을 갖는다. 명령 캐시(106)는 또한 라인 버퍼(107)에 결합되고 범용 버스(110)에 의해 메모리(108)에 결합된다. CPU(102)는 라인 버퍼(107)를 통해 메모리(108)로부터 명령 캐시(106)로의 명령들의 로딩을 제어한다. CPU(102)는 하측 파이프라인들(160 및 165)에 결합된 상측 파이프라인(150)을 갖는다. 실행 단계들(220 및 225)이 하측 파이프라인들(160 및 165) 내에 있다. 실행 단계(220) 내에 실행 유닛들(EU)(130A)이 있고, 실행 단계(225) 내에 EU들(130B)이 있다.
당업자들이 인식하는 바와 같이, 명령 캐시(106)는 메모리(108)와 프로세서(100) 사이의 스피드 갭을 브리지하도록 설계된 특수 메모리일 수 있다. 메모리(108)로부터 페치된 명령들은 프로세서 클록 스피드들로 판독될 수 있는 더 빠른 명령 캐시(106)에 배치된다. 만약 명령이 명령 캐시(106)에 존재하지 않는다면, 프로세서(100)는 메모리(108)로부터 상기 명령을 리트리브한다. 상기 명령이 메모리(108)로부터 리트리브될 때, 그것은 먼저 라인 버퍼들(107)로 로딩되고 결국에는 명령 캐시(106) 안으로 기록된다.
명령 캐시(106)가 명령들로 로딩된 이후에, CPU(102)는 명령들을 제어 신호들(104)를 통해 액세스한다. 명령들은 명령 캐시(106)로부터 상측 파이프라인(150)으로 로딩된다. 상기 명령들은 상측 파이프라인(150)에서 처리되어, 추가 처리를 위해 하측 파이프라인들(160 또는 165)로 전송된다. 도 3-도 5의 논의들과 관련하여 기술되는 바와 같이, 프로세서는 특정 명령 시퀀스들을 검출하도록 설계된 로직 회로를 가질 수 있다. 이러한 특정 명령 시퀀스들은 절차 리턴에 대응할 수 있다. 절차 리턴 명령 시퀀스들이 식별된 이후에, 프로세서(100)는 본 발명의 다수의 실시예들에 따라 해당 명령들에 기초하여 기능들을 수행할 수 있다.
상측 파이프라인(150)에서 상기 명령들에 대하여 수행된 소정의 예시적인 처리 기능들은 상기 명령의 페치, 상기 명령의 정렬, 상기 명령의 디코드, 하측 파이프라인들(160 또는 165)로의 상기 명령의 이슈(issue) 등을 포함할 수 있다. 하측 파이프라인들(160 및 165) 내에서, 명령들은 그 결과들이 기록되는 실행 유닛들(130A 및 130B)에 의해 실행될 수 있다.
브랜치 명령 시퀀스와 POP를 이용하는 절차 리턴을 갖는 명령들의 예시적인 그룹(200)이 도 2에 도시된다. 명령(260), 명령(270)의 동작 및 상기 명령을 실행하는 모듈(280)이 도시된다. 명확화의 목적들로, 자신 스스로 상기 절차들에 의한 이용을 위한 소프트웨어 스택 상에 파라미터들을 푸쉬할 임의의 명령들은 이러한 명령들의 그룹(200)에서 생략된다. 상기 절차가 실행하는 실제 기능을 구성할 임의의 명령들이 또한 생략된다. 도 2에 도시된 명령들은 절차를 호출하고, 링크 레지스터(이 예에서 GPR R14)에 상기 리턴 어드레스를 저장하며, 상기 소프트웨어 스택 상에 상기 리턴 어드레스를 저장하고, 상기 소프트웨어 스택으로부터의 상기 리턴 어드레스를 리트리브하며, 그리고 상기 리턴 어드레스에 위치하는 명령들을 처리하는 것을 계속하는 명령들이다. 명령들의 그룹(200)은 그들이 명령 실행의 트레이스(trace)에 있을 때의 프로그램 순서로 도 2에 도시된다. 당업자는 트레이싱된 명령들이 상기 프로세서가 페치할 수도 있는 실제 코드의 서브세트이고, 명령들이 실행되는 것처럼 도시된다는 것을 이해한다. 명령들의 그룹(200)은 3개의 내포된(nested) 절차들로 구성된다.
상기 명령들의 그룹(200) 내에, 3개의 절차 호출들 및 그들의 관련된 리턴들이 있다. 제1 절차 호출은 명령 A이고, 이는 절차 PROC1을 호출한다. 명령 B는 절차 PROC1 내의 예비 명령이고, 이는 상기 소프트 스택에 관한 현재 리턴 어드레스를 저장한다. 명령 C는 제2 절차 호출 명령이고, 절차 PROC2를 호출한다. 명령 D는 절차 PROC2 내의 다른 예비 명령이고, 이는 상기 소프트웨어 스택에 관한 PROC2와 관련된 상기 리턴 어드레스를 저장한다. 마지막 절차 호출 명령은 명령 E이고, 이는 절차 PROC3을 호출한다.
상기 절차 리턴 명령들은 상기 절차 호출 명령들에 대응한다. 상기 제1 절차 리턴 명령은 명령 F이다. 이전의 프로세서 아키텍쳐들에서, 명령 F는 절차 리턴 명령으로서 인식된다. 다음의 두 개의 명령들인 결합된 명령들 G 및 H는 다른 절차 리턴을 나타낸다. 공통적으로, 이전의 프로세서 아키텍쳐들에서, POP 및 브랜치 명령의 명령 조합은 상기 하드웨어 링크 스택에 의한 이용을 위한 절차 리턴으로서 적절하게 식별되지 않을 수 있다. 이들 이전 프로세서들의 결과로서, 링크 스택에 대한 다음 리턴 어드레스는 명령들 G 및 H가 식별될때 리트리브되지 않을 수 있다. 일 실시예를 사용하는 프로세서는 이러한 가능한 링크 스택 오염(corruption)을 완화시킬 수 있다. 일 실시예에서, 명령 H가 절차 리턴 명령으로서 식별된후에, 프로세서(100)는 링크 스택으로부터 다음 어드레스를 리트리브할 수 있고, 명령들을 페치하는 것을 계속하기 위하여 리트리브된 어드레스를 사용할 수 있다. 이러한 예에서, 링크 스택에 대한 다음 어드레스는 절차 PROC1을 다시 가리키며, 특히 명령 C 후 다음 순차 명령(명령 I)을 가리킨다. 명령 H는 또한 암묵적(implicit) 브랜치 명령으로서 지칭될 수 있다.
다음 2개의 명령들, 즉 명령들 I 및 J는 또한 절차 리턴 시퀀스로서 해석된다. 명령 J가 절차 리턴 시퀀스로서 프로세서(100)에 의하여 식별될때, 링크 스택에 대한 다음 어드레스가 리트리브되고 명령을 페치하는 것을 계속하기 위하여 사용된다. 명령 J는 명시적(explicit) 브랜치 명령이다. 이러한 예에서, 링크 스택 포인트들의 다음 어드레스는 메인 프로그램에 프로그램 실행을 다시 리턴한다. 이전 프로세서 아키텍처들에서, 명령들 I 및 J의 조합은 하드웨어 링크 스택에 의하여 사용하기 위한 절차 리턴 시퀀스로서 적절하게 식별되지 않을 수 있다. 도 3-7의 논의에 더 상세히 기술되는 바와 같이, 본 발명의 다양한 실시예들은 절차 리턴 시퀀스로서 브랜치 명령 및 POP의 조합을 식별한다.
도 3은 본 발명의 실시예를 활용하는 CPU(102)의 더 상세한 블록도를 도시한다. CPU(102)내에서, 상측 파이프라인(150)은 제어 신호들(104)에 의하여 명령 캐시(106)에 연결되는 페치 로직 회로(202)를 포함하는 페치 단계(203)를 가진다. 또한, CPU(102)내에는 검출 로직 회로(205)를 가진 프리-디코드 로직 회로(201)가 존재한다. 프리-디코드 로직 회로(201)는 명령 캐시(106)에 연결되는 라인 버퍼(107)에 연결된다. 페치 단계(203)는 차례로 이슈 단계(207)에 연결되는 디코드 단계(205)에 연결된다. 디코드 단계(205)에는 명령에 대한 특정 정보를 디코드하는 디코드 로직 회로(설명을 용이하게 위하여 도시안함)가 연결된다. 이슈 단계(207) 내에는 하측 파이프라인들(160 및 165)에 이슈하는 명령들 전의 명령들을 홀딩하는 여러 명령 큐들(설명을 용이하게 하기 위하여 도시 안함)가 존재할 수 있다.
당업자들이 인식할 수 있는 바와 같이, 파이프라인 단계는 명령을 보유하도록 설계된 레지스터 또는 레지스터들의 그룹을 가질 수 있다. 명령이 특정 단계로 진입할 때, 프로세서(100)는 해당 단계에 링크된 레지스터 또는 레지스터들의 그룹으로 명령을 로딩한다. 각 단계 내의 레지스터 또는 레지스터들의 그룹에 명령이 유지되면, 로직 회로들은 명령에 따라 특정 동작들을 수행할 수 있다. 로직 회로들이 의도된 동작을 수행한 후, 명령은 다음 순차적 단계로 전달된다. 또한, 명령들이 상측 파이프라인(150)에 있는 동안, 명령들은 다양한 로직 회로들에 의해 "처리"된다. 명령들의 처리는 명령들의 페치, 명령들의 디코드, 명령들의 정렬, 명령들의 이슈 등을 포함할 수 있다.
명령들은 상측 파이프라인(150)으로 진입하고 페치 단계(203)로부터 이동하여 이슈 단계(207)를 통과한다. 페치 단계(203) 동안 명령들은 페치 로직 회로(202)에 의해 페치된다. 명령들이 페치된 후, 명령들은 디코드 단계(205) 동안 디코드 로직 회로에 의해 디코드된다. 디코드 단계(205) 후, 명령들은 이슈 단계(207)에서 처리된다. 명령들이 이슈 단계(207)를 벗어난 후, 명령들은 하측 파이프라인(160) 또는 하측 파이프라인(165)에서 실행된다. 이미 논의한 바와 같이, 하측 파이프라인(160) 내에는 실행 단계(220) 및 EU들(130A)이 있다. 하측 파이프라인(165) 내에는 실행 단계(225) 및 EU들(130B)이 있다. 하측 파이프라인들(160 및 165)은 레지스터 파일들(230 또는 235)에 각각 액세스한다.
프리-디코드 로직 회로(201)는 명령이 명령 캐시(106)에 저장되기 전에 명령에 관한 정보를 부분적으로 디코드 및 식별하기 위해 프로세서(100)에 의해 사용될 수 있다. 명령이 명령 캐시(106)에 저장될 때, 프리-디코드된 정보가 명령과 함께 저장될 수 있다. 프리-디코드 로직 회로(201) 내에서, 검출 로직 회로(250)는 명령들 간의 상호 종속성을 식별할 수 있다. 예를 들어, 검출 로직 회로(250)는 POP 명령 및 브랜치 명령이 언제 동일한 레지스터를 사용하는지를 식별하도록 설계될 수 있다. 도 4의 논의들에서 설명되는 바와 같이, 검출 로직 회로(250)가 POP 및 브랜치 명령으로 구성된 명령 시퀀스를 절차 호출로부터의 리턴으로서 식별한 후, 페치 로직 회로(202)는 명령 캐시(106)로부터 브랜치 명령이 페치될 때 이 정보를 해석한다.
프리-디코드된 정보를 명령들에 관련시키는 것은 명령이 명령 캐시(106)에 로딩될 때, 명령과 관련된 정보 필드 내의 특정 위치에 비트를 설정함으로써 이루어질 수 있다. 명령 캐시(106)에 프리-디코드된 정보를 저장하는 것은 또한 명령의 플래그로도 지칭될 수 있다. 예를 들어, 명령이 절차 리턴 명령이라고 결정한 후, 명령이 절차 리턴 명령임을 식별하는 비트가 명령 헤더의 한 위치에 설정될 수 있다. 대안으로, 프로세서(100)는 식별된 명령 또는 명령들에 대한 명령 헤더로 프리-디코드된 정보를 인코딩할 수 있다. 이런 식으로, 프로세서(100)는 선택된 또는 미리 결정된 기준들을 기초로 다수의 비트를 사용하여 서로 다른 명령에 대해 서로 다른 정보를 인코딩할 수 있다. 프리-디코드된 정보는 명령 캐시(106)로부터 명령이 페치되고 있을 때 리트리브될 수 있다. 그 다음, 프로세서(100)는 식별된 정보를 기초로 특정 기능들을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 페치 로직 회로(202)를 나타낸다. 페치 로직 회로(202)는 어드레스 선택 멀티플렉서(302)를 제어하는 어드레스 선택기 로직 회로(320)를 포함한다. 어드레스 선택기 로직 회로(320)는 리턴 선택기 로직 회로(350)를 포함한다. 링크 스택(304)으로부터의 링크 스택 출력(316)이 어드레스 선택 멀티플렉서(302)의 입력에 연결된다. 링크 스택 로직 회로(310)는 어드레스 선택기 로직 회로(320)와 통신하며 링크 스택(304)의 입력 및 출력을 모두 제어한다. 링크 스택(304)은 절차 호출들이 식별될 때 어드레스 버스로부터 리턴 어드레스들을 수신한다.
링크 스택(304) 내에서, 예측 리턴(predictive return) 어드레스들이 저장될 수 있다. 링크 스택(304)은 절차(procedure) 리턴들과 관련된 리턴 어드레스들에 대응하는 명령 어드레스들을 저장하는 메모리의 후입선출(last in first out: LIFO) 부분일 수 있다. 링크 스택(304)은 소프트웨어 스택과 독립적으로 동작한다. 명령이 명령 파이프라인에서 초기에 절차 리턴 명령인 것으로 식별되는 경우에, 하측 파이프 라인(160 또는 165)에서 실행할 절차 리턴을 대기하는 대신에 프로세서(100)가 링크 스택에 저장된 리턴 어드레스들을 이용하여 명령들을 선행적으로(proactively) 페치(fetch)할 수 있다.
도4에 도시된 바와 같이, 어드레스 선택 멀티플렉서(302)는 다음 순차적 프로그램 어드레스들을 수신할 수 있다. 다음 순차 프로그램 어드레스는 8 어드레스 위치들만큼 증분된 현재 프로그램 카운터일 수 있다(PC + 8). 이 실시예에서, 명령들은 한번에 두 개의 명령들씩 명령 캐시(106)로부터 페치되며 각 명령은 4 바이트 길이를 갖는다. 다른 프로세서 실시예들에서, 다음 순차적 프로그램 어드레스는 상이한 양만큼 증분된 프로그램 카운터일 수 있다. 앞에 언급된 바와 같이, 어드레스 선택 멀티플렉서(302)는 링크 스택(304)으로부터 예측 어드레스 정보를 또한 수신할 수 있다. 프로세서(100)가 절차 리턴이 발생하였다고 결정한 경우에, 링크 스택(304) 내의 다음 어드레스가 리트리브(retrieve)되고 명령들의 다음 그룹을 페치할 시작 위치로서 사용된다.
어드레스 선택 멀티플렉서(302)는 다른 소스(source)들로부터 어드레스 정보를 수신할 수 있다. 예를들어, 브랜치 타겟 어드레스 캐시(branch target address cache: BTAC)가 명령들을 페치하는데 사용될 어드레스들을 제공할 수 있다. 대안적으로, 인터럽트 어드레스가 명령들을 페치하는데 이용될 수 있다. 설명의 편이를 위하여 어드레스들의 이들 다른 소스들은 도시되지 않는다.
어드레스 선택기 로직 회로(320)는 어드레스 선택기 로직 회로의 어떤 입력들이 어드레스 선택 멀티플렉서(302)를 통과할 것이고 명령들의 다음 그룹을 페치하는데 이용될 것인지 결정한다. 어드레스 선택기 로직 회로(320)가 페치될 어드레스들의 다음 그룹이 다음 순차 어드레스들(PC +8)인 것으로 결정하면, PC +8 입력이 선택된다. 대안적으로, 어드레스 선택기 로직 회로(320) 내의 리턴 선택기 로직 회로(350)가 링크 스택(304)이 다음 페치 어드레스를 포함하는 것으로 결정하면, 링크 스택 출력(316)이 선택된다.
링크 스택(304)을 이용하기 위하여, 프로세서(100)는 언제 절차 호출(call)과 대응하는 리턴이 상측 파이프라인(150) 내의 명령 처리 시퀀스 도중에 식별될 지를 결정할 필요가 있다. 링크 스택(304)이 명령들을 예측하여 페치하기 위해 이용되기 때문에, 프로세서(100)는 뒤이은 명령들을 페치하기 전에 실행을 위해 명령들을 대기하지 않는다. 대신에, 프로세서(100)가 상측 파이프라인(150)에서 절차 호출 명령인 것으로 식별된 후에, 프로세서(100)는 절차 호출과 관련된 리턴 어드레스를 어드레스 버스를 통하여 링크 스택(304) 상으로 로딩한다. 다음, 프로세서(100)는 절차의 명령들을 페치한다.
절차의 마지막에, 프로세서(100)는 절차 리턴 시퀀스를 마주치게 된다. 절차 리턴 시퀀스의 결과로서, 프로세서는 해당 리턴 어드레스를 리트리브하기 위해 링크 스택(304)을 "팝핑"하며 명령 페치를 재개하기 위해 리턴 어드레스로 브랜치된다. 프로세서(100)는 절차 리턴 명령을 식별하며 링크 스택에서 벗어나(off) 다음 리턴 어드레스를 리트리브한다. 절차 리턴 명령은 소프트웨어 스택을 판독하고 PC를 기록하는 로드(load) 명령 또는 POP 명령일 수 있다. 그 다음에, 리턴 선택기 로직 회로(350)가 특정한 POP 명령이 절차 리턴인 것을 식별하면, 리턴 선택기 로직 회로(350)는 그 다음에 어드레스 선택기 로직 회로(320)로 하여금 링크 스택 출력(316)이 어드레스 선택 멀티플렉서(302)를 통해 지시되게 한다. 링크 스택(304)으로부터 취한 리턴 어드레스는 그 다음에 다음 세트의 명령들을 페치하기 위해 이용된다.
이미 설명된 것처럼, 절차 리턴 시퀀스들은 하나 이상의 명령들로 구성될 수 있다. 예를 들어, 일부 ARM 구현예들에서, 링크 레지스터(R14)에 저장된 값에 대한 브랜치 명령은 절차 리턴으로 해석될 수 있다. 대안적으로, 프로그램 카운터(R15)로 링크 레지스터(R14)의 값을 이동하는 이동 명령 또한 절차 리턴으로 해석될 수 있다. 프로세서(100)가 절차 리턴들을 정확하게 식별한다는 것이 중요하다. 프로세서(100)가 절차 리턴들을 정확하게 식별하지 못한다면, 링크 스택(304)은 절차 리턴 명령들에 대해 동조되지 않을 것이다. 링크 스택(304)이 동조되지 않으면, 프로세서(100)는 브랜치 정정 시퀀스로 진행되어 실행 성능에 영향을 미칠 것이다.
프로세서 명령들 세트들이 진화함에 따라, 대안적 명령 시퀀스들이 절차 리턴 시퀀스들로 식별될 수 있다. 예시적 일 실시예에서, 특정 레지스터에 저장되는 값에 대한 브랜치 명령에 앞서는 특정 레지스터로 리턴 어드레스를 팝핑하는 POP 또는 로드 명령(PC를 업데이트 하지 않음)은 절차 리턴 시퀀스로 해석될 수 있다. 브랜치 명령은 POP 명령을 따르는 다음 순차적 명령일 수 있거나 또는 아닐 수 있다.
POP 및 브랜치 명령으로 구성된 절차 리턴 시퀀스의 식별을 용이하게 하기 위해, 두 명령들에 관련된 정보가 수집된다. 절차 리턴의 POP 명령은 하나 이상의 레지스터들을 필요로 할 수 있다. POP 명령이 식별될 때, POP 명령의 레지스터 리스트가 저장될 수 있고 임의의 후속적인 명령의 레지스터 타겟들과 비교될 수 있다. 또한, 레지스터 리스트의 저장 및 비교는 POP 명령이 식별되었음을 유지하는 것으로서 지칭될 수 있다. 그 레지스터로의 브랜치를 마주치기 전에 비-브랜치(non-branching) 명령이 POP 명령과 연관된 레지스터 리스트에서 식별된 레지스터를 사용하는 경우, 그 레지스터는 저장된 레지스터 리스트에서 디스카운트(discount)된다. 저장된 레지스터 리스트의 레지스터를 사용하지 않는 브랜치 명령을 저장된 레지스터 리스트의 레지스터를 사용하는 브랜치 명령 이전에 마주치는 경우, 이전의 POP에 대한 POP-브랜치 리턴 시퀀스를 위한 탐색이 종료된다. 레지스터 리스트의 레지스터를 사용하는 브랜치 명령을 마주칠 때, 프로세서(100)는 그 다음에 절차 리턴이 처리되고 있다는 것을 결정할 수 있다. 결과적으로, 이 때 링크 스택(304)의 최상측의 어드레스가 리트리브될 수 있고 다음 그룹의 명령들을 페치하기 위해 사용될 수 있다.
이전에 설명된 것처럼, 프리-디코드 로직 회로(201)(도 3)는 동일한 레지스터를 사용하는 POP 및 브랜치 명령 시퀀스를 식별했을 수 있고, 결과적으로 브랜치 명령은 절차 리턴 명령으로서 식별된다. 프로세서(100)는 브랜치 명령이 명령 캐시(106)에 저장되었을 때 이러한 정보를 명령 헤더에 저장했을 수 있다. 페치 로직 회로(202)가 브랜치 명령으로 저장된 프리-디코드된 정보를 리트리브할 때, 프로세서(100)는 브랜치 명령이 절차 리턴이라는 것을 식별하기 위해 리턴 선택기 로직 회로(350)를 사용한다. 브랜치 명령이 절차 리턴이라는 것을 리턴 선택기 로직 회로(350)가 결정한 이후에, 리턴 선택기 로직 회로(350)는 어드레스 선택 로직 회로(320)가 어드레스 선택 멀티플렉서(mux)(302)를 통하여 링크 스택 출력(316)을 명령하도록 한다. 리턴 선택기 로직 회로(350)는 또한 링크 스택 로직 회로(310)와 통신하여 링크 스택의 다음 값이 리턴되도록 한다. 결과적으로, 링크 스택 어드레스는 다음 세트의 명령들을 페치하기 위해 사용된다.
도 5는 POP/브랜치 명령 시퀀스로 구성된 절차 리턴을 검출할 수 있는 디코드 로직 회로를 갖는 대안적인 실시예에 따른 상측 파이프라인(151)을 갖는 CPU(102)를 디스플레이한다. 보다 구체적으로는, CPU(102)는 검출 로직 회로(450)를 갖는 디코드 로직 회로(406)를 포함한다. 명령들이 디코드 로직 회로(406)에 의해 디코드됨에 따라, 명령들과 관련된 정보가 식별된다. 검출 로직 회로(450)는 절차 리턴이 식별되는 시기를 결정하기 위해 디코드된 명령을 모니터링할 수 있다. 이전에 논의된 것처럼, 절차 리턴 시퀀스는 하나 이상의 명령들로 구성될 수 있다. 검출 로직 회로(450)는 POP 명령 및 후속적인 브랜치 명령이 디코드될 때 절차 리턴 시퀀스가 발생한다는 것을 결정할 수 있다.
절차 리턴이 식별되었다는 것을 검출 로직 회로(450)가 결정할 때, 검출 로직 회로(450)는 이러한 정보를 리턴 선택기 로직 회로(350)에 통신하고, 차례로 이러한 정보를 링크 스택 로직 회로(310)(도 4)에 통신한다. 그 다음에, 리턴 선택기 로직 회로(350)는 어드레스 선택기 로직 회로(320)가 어드레스 선택 멀티플렉서(mux)(302)를 통해 링크 스택 출력(316)을 명령하도록 한다. 그 다음에, 링크 스택(304)으로부터 획득된 리턴 어드레스는 다음 세트의 명령들을 페치하기 위해 사용된다.
실시예들과 연관된 발명의 개념들은 도 2의 명령들의 그룹(200)을 다시 참조함으로써 추가적으로 설명될 수 있다. 명령 A는 절차 PROC1의 호출(call)이다. 명령 A가 PROC1로 브랜치(branch)하면, 프로세서(100)는 링크 레지스터(R14)로 다음 순차적 어드레스를 저장한다. 다음 순차적 어드레스는 메인 프로그램으로 돌아가는 것과 연관되는 리턴 어드레스이다. 명령 A가 절차 호출로서 식별되면, 링크 스택 로직 회로(310)는 명령 A와 연관되는 리턴 어드레스가 링크 스택(304)에 로딩되도록 한다. 도 2에 도시된 바와 같이, 명령 A는 메인 프로그램의 일부이다. 명령 A는 PROC1로 브랜치하고 다음으로 처리된 명령은 명령 B이다.
명령 B는 PROC1내의 제 1 명령이고, 절차 PROC2의 호출에 대한 예비(preparatory) 명령이다. 명령 B는 소프트웨어 스택에 R14의 값을 푸쉬함으로써 현재 리턴 어드레스를 저장한다. 다음으로, 명령 C가 처리된다. 명령 C는 절차 PROC2의 호출이다. 명령 C가 절차 호출로서 식별되면, 링크 스택 로직 회로(310)는 링크 스택(304)에 명령 C와 연관되는 리턴 어드레스를 저장한다. 명령 C는 절차 PROC2로 브랜치하고, 처리되는 다음 명령은 명령 D이다.
명령 D는 절차 PROC2내의 제 1 명령이고, 소프트웨어 스택에 R14의 값을 푸쉬함으로써 현재 리턴 어드레스를 저장한다. 명령 D는 다른 준비 명령이며, 다음 절차 호출 명령(명령 E)에 대해 준비되어있다. 명령 E가 절차 호출로서 식별되는 경우, 링크 스택 로직 회로(310)는 명령 E와 연관되는 리턴 어드레스를 링크 스택(304)에 로딩되도록 한다. 명령 E는 절차 PROC2 내의 제 2 명령이며 절차 PROC3을 호출한다. 명령 E는 명령 F와 연관되는 어드레스로 브랜치하며, 명령 F는 절차 PROC3 내의 제 1 명령이다. 명령 F는 절차 PROC3내의 유일한 명령이며, 리턴이다. 구체적으로, 명령 F는 링크 레지스터(R14)의 현재 값으로 브랜치한다. 공통적으로, 기존의 프로세서 아키텍쳐들에서, 명령 F는 명령 리턴으로서 인지된다. 명령 F가 처리되면, 검출 로직 회로(450)는 명령 F가 절차 리턴임을 결정하고 링크 스택(304)상에 다음 리턴 어드레스가 리트리브되도록 한다. 프로세서는 리턴 어드레스를 절차 PROC2로 리턴하기 위해 사용한다.
절차 PROC2내에서, 처리될 다음 명령은 명령 G이며, 이는 현재 값을 소프트웨어 스택으로부터 "팝핑(pop)"하며, 이를 레지스터(R12)로 저장한다. 설명의 편의를 위해, 명령 G가 단일 레지스터를 "팝핑"한다. 그러나, 대안적인 실시예에서, POP 명령은 다수의 레지스터들에 대한 다수의 값들을 리턴할 수 있다. 이러한 대안적인 실시예에서, 프로세서(100)는 레지스터 리스트를 레지스터 리스트의 이러한 레지스터들 중 하나를 브랜치 타깃 어드레스로서 사용하는 다음 브랜치 명령과 비교하기 위해 "팝핑된" 레지스터들의 리스트를 유지할 수 있다. 일 실시예에서, 검출 로직 회로(450)는 "팝핑된" 레지스터들의 리스트를 저장할 수 있다.
명령 H는 이제 R12에 있는 리트리브된 어드레스로 브랜치한다. 명령 H가 명시적인 브랜치 명령(BX)이 아니더라도, 이는 브랜치 명령과 균등하다. 당업자는, MOV, PC, RN 이 암묵적인 브랜치 명령으로서 해석될 수 있음을 이해할 것이다. 도 6 및 7의 플로우 챠트들(600 및 700)의 명령에서 설명되는 바와 같이, 검출 로직 회로(250, 450)은 "팝핑된(popped)" 레지스터(명령 H의 R12)에 대한 브랜치 명령에 덧붙여 POP 명령(명령 G)이 절차 리턴 시퀀스를 구성하는 것으로 결정한다. 결과적으로, 프로세서(100)는 다음 페치 어드레스 및 명령 페치 리턴들을 절차 PROC1에 제공하는데 링크 스택(304)을 사용한다.
명령 H의 처리 이후에, 명령 페칭은 절차 PROC1으로 다시 리턴되고, 명령 I를 식별한다. 명령 I는 소프트웨어 스택의 다음 값을 R2로 팝핑시킨다. 여전히 절차 PROC1 내에서, 명령 J는 R2에 저장되는 어드레스로 브랜치된다. 명령 H와 유사하게, 명령 J는 이전에 "팝핑된" 레지스터에 저장되는 어드레스로 브랜치된다. 결과적으로, 검출 로직 회로(250, 450)는 명령 J가 절차 리턴 명령이고, 링크 스택(304)으로부터의 다음 값은 명령들의 다음 그룹을 페치하는데 사용되는 것으로 결정한다. 본 실시예에서, 명령 J가 처리된 이후, 명령 K가 페치된다. 명령 K는 도 3에 디스플레이되는 바와 같이 메인 프로그램 내에 임의의 명령일 수 있다.
일 실시예에서, 프로세서(100)는 명령 F 및 명령들 G 및 H의 시퀀스를 식별하는데 검출 로직 회로(250)를 사용하며, I 및 J는 절차가 리턴함에 따라 해석될 것이다. 결과적으로, 명령들(200)의 세트가 검출 로직 회로(250)에 의하여 라인 버퍼(107)에서 마주칠 때, 명령 F, H 및 J는 명령 캐시(106)에 저장되는 프리-디코드된 정보를 가진 절차 리턴 명령들인 것으로서 프리-디코드된다. 따라서, 명령들 F, H 및 J가 페치 로직 회로(202)에 의하여 명령 캐시(106)로부터 페치될 때, 리턴 선택 로직 회로(305)는 리턴 어드레스들이 명령들의 다음 그룹을 페치하는데 사용되는 링크(304)로부터 리트리브되게 한다.
대안적인 실시예에서, 검출 로직 회로(405)는 또한 명령 F 및 명령들 G 및 H의 시퀀스를 식별하도록 설계될 수 있으며, I 및 J는 절차 리턴들로서 해석될 것이다. 이러한 경우에, 명령들의 그룹(200)이 디코드 단계(205)에서 디코드될 때, 검출 로직 회로(405)는 명령들 F, H 및 J가 절차 리턴 명령들임을 식별하고, 이를 리턴 선택기 로직 회로(350)로 통신한다. 이후, 리턴 선택기 로직 회로(350)는 링크 스택(304) 내의 다음 리턴 어드레스가 다음 페치 어드레스를 결정하기 위해서 사용되도록 한다.
도 6은 도 3의 CPU(102) 내의 검출 로직 회로(250)를 가지는 프로세서(100)에 의해 수행되는 단계들을 예시하는 명령 플로우(600)를 디스플레이한다. 예시의 용이함을 위해서, 플로우 챠트(600)는 CPU(102) 내의 라인 버퍼(107)가 단지 단일 명령 와이드(wide)이고, 상기 명령들은 캐시 라인 어드레스의 시작으로부터 순차적으로 리턴된다고 가정한다. 당업자는 일부 프로세서들이 순차적인 순서를 벗어나 다수의 명령들을 처리할 수 있는 라인 버퍼들을 가질 수 있음을 이해한다. 여기에서 설명되는 본 발명의 개념들은 어느 하나의 타입의 프로세서에 적용될 수 있다.
명령 플로우(600)는 시작 블록(602)에서 시작한다. 블록(602)으로부터, 상기 명령 플로우는 라인 버퍼(107) 내의 제 1 명령이 검출 로직 회로(250)에 의해 처리되는 블록(604)으로 진행한다. 이후, 명령 플로우(600)는 결정 블록(606)으로 진행한다. 결정 블록(606)에서, 검출 로직 회로(250)는 명령이 알려진 절차 리턴인지의 여부를 결정한다. 사전 논의된 바와 같이, 알려진 절차 리턴은 POP/브랜치 시퀀스를 제외한 사전 식별된 절차 리턴들 중 임의의 리턴일 수 있다. 결정 블록(606)에서 검출 로직 회로(250)가 명령이 이미 알려진 절차 리턴이라고 결정하는 경우, 명령 플로우(600)는 명령이 절차 리턴으로서 식별되거나 또는 플래그되는 블록(626)으로 진행한다. 결정 블록(606)에서 검출 로직 회로(250)가 명령이 이미 알려진 절차 리턴이 아니라고 결정하는 경우, 상기 명령 플로우는 결정 블록(610)으로 진행한다.
결정 블록(610)에서, 검출 로직 회로(250)는 명령이 팝핑된 레지스터 리스트 내에 프로그램 카운터(PC)를 가지지 않는 POP 명령인지의 여부를 결정한다. 명령이 레지스터 리스트에 PC가 없는 POP 명령이 아닌 경우, 명령 플로우(600)는 결정 블록(628)으로 진행한다. 그렇지 않으면, 명령이 레지스터 리스트에 PC를 포함하지 않는 POP 명령인 경우, 명령 플로우(600)는 블록(612)으로 진행한다. 블록(612)에서, 검출 로직 회로(250)는 라인 버퍼(107) 내의 임의의 다음 명령들을 분석하는데 이용되기 위한 POP 명령의 레지스터 리스트를 저장한다.
블록(612)에서, 명령 플로우는 블록(614)으로 진행된다. 블록(614)에서, 검출 로직 회로(250)는 라인 버퍼(107)로부터 다음 명령을 리트리브한다. 처리 플로우는 블록(614)으로부터 결정 블록(616)으로 계속된다. 결정 블록(616)에서 검출 로직 회로(250)는, 라인 블록(107) 내의 다음 명령이 레지스터 리스트에 저장된 임의의 레지스터들로의 브랜치 명령인지 여부를 결정한다. 명령이 레지스터 리스트 내의 레지스터로의 브랜치인 경우, 명령 플로우는 명령이 절차 리턴 명령으로 플래그되는 블록(626)으로 진행한다. 결정 블록(616)에서 명령이 저장된 레지스터 리스트 내의 레지스터로의 브랜치 명령이 아니라고 검출 로직 회로(250)가 결정하는 경우, 명령 플로우(600)는 결정 블록(617)으로 계속된다.
결정 블록(617)에서, 검출 로직 회로(250)는 명령이 브랜치 명령인지 여부를 결정한다. 명령이 브랜치 명령인 경우, 명령 플로우는 결정 블록(628)으로 진행된다. 결정 블록(617)에서 명령이 브랜치 명령이 아니라고 검출 로직 회로(250)가 결정하는 경우, 명령 플로우는 결정 블록(618)으로 진행한다. 결정 블록(618)에서, 검출 로직 회로(250)는 명령이 저장된 레지스터 리스트 내의 레지스터들 중 임의의 레지스터를 오버라이트하는지 여부를 결정한다. 명령이 저장된 레지스터 리스트 내의 레지스터들 중 임의의 레지스터를 오버라이트하는 경우, 명령 플로우(600)는 오버라이트된 레지스터가 저장된 레지스터 리스트으로부터 제거되는 블록(620)으로 계속된다. 블록(620)으로부터, 명령 플로우(600)는 결정 블록(622)으로 계속된다.
결정 블록(618)에서 명령이 저장된 레지스터 리스트 내의 임의의 레지스터들을 오버라이트하지 않았다고 검출 로직 회로(250)가 결정하는 경우, 명령 플로우(600)는 결정 블록(622)으로 진행한다. 결정 블록(622)에서 검출 로직 회로(250)는 라인 버퍼(107)에 대해 잔존하는 어떠한 명령들이 있는지 여부를 결정한다. 라인 버퍼에 대해 잔존하는 어떠한 명령들도 없는 경우, 명령 플로우(600)는 블록(624)에서 종료된다. 라인 버퍼(107) 내에 잔존하는 명령들이 있는 경우, 명령 플로우(600)는 라인 버퍼(107) 내의 다음 명령이 처리되는 블록(614)으로 복귀한다.
블록(626)에서, 검출 로직 회로는 명령을 리턴 명령으로 태깅(tag)한다. 이미 언급된 바와 같이, 리턴 명령을 태깅하는 것은 페치 로직 회로(202)가 명령 캐시(106)로부터 페치될 때 리턴 명령을 식별하도록 한다. 블록(626)으로부터, 명령 플로우(600)는 결정 블록(106)으로 진행한다. 결정 블록(628)에서, 결정 로직 회로(250)는 라인 버퍼(107)에서 처리될 남아있는 명령들이 있는지 결정한다. 라인 버퍼(107)에서 처리될 남아있는 명령들이 없다면, 명령 플로우(600)는 블록(624)에서 종료한다. 처리될 남아있는 부가적인 명령들이 있다면, 명령 플로우(600)는 다음 명령이 검출 로직 회로(250)에 의해 처리되는 블록(604)으로 진행한다.
도 7은 도 4의 상측 파이프라인(151) 내부에 결합된 디코드 로직 회로(406)에 검출 로직 회로(450)를 가지는 CPU(102)에 의해 수행되는 단계들을 도시한다. 예시를 위해, 명령 플로우(700)에 아웃라인된 명령들의 처리는 디코드 로직 회로(406)가 프로세서 싸이클 당 단일 명령을 처리한다고 가정한다. 당업자는 일부 프로세서들이 프로세서 싸이클 당 다수의 명령들을 처리할 수 있는 디코드 로직 회로를 가질 수 있음을 이해할 것이다. 여기에 설명된 발명의 사상들은 프로세서의 임의의 타입에 적용될 수 있다.
명령 플로우(700)는 블록(702)에서 시작한다. 블록(702)으로부터, 명령이 디코드 로직 회로(406)에 의해 디코드 단계(205)에서 처리되는 블록(704)으로 진행한다. 블록(704)으로부터, 명령 플로우는 결정 블록(706)으로 계속된다. 결정 블록(706)에서, 검출 로직 회로(450)는 명령이 절차 리턴인지를 결정한다. 이 실시예에서, 검출 로직 회로(450)는 명령이 POP/브랜치 시퀀스 이외의 이미 알려진 절차 리턴들 중 임의의 리턴이라면 절차 리턴이라고 결정한다. 검출 로직 회로(450)는 명령이 절차 리턴이라고 결정하면, 명령 플로우(700)는 블록(708)으로 계속된다. 검출 로직 회로(450)가 명령이 절차 리턴이 아니라고 결정하면, 명령 플로우는 결정 블록(710)으로 계속된다.
결정 블록(710)에서, 검출 로직 회로(450)는 명령이 레지스터 리스트의 프로그램 카운터(PC)를 갖지 않는 POP 명령인지 여부를 결정한다. 명령이 자신의 레지스터 리스트의 PC 없는 POP 명령이 아니라면, 프로세스 플로우는 블록(704)으로 리턴한다. 결정 블록(710)에서 검출 로직 회로(450)는 디코드된 명령이 자신의 레지스터 리스트의 PC를 포함하지 않는 POP 명령이라고 결정하면 명령 플로우(700)는 블록(712)으로 계속된다. 프로세서(100)는 소프트웨어 스택으로부터 다수의 레지스터들을 팝핑할 수 있기 때문에, 블록(712)에서, 검출 로직 회로(450)는 팝핑된 레지스터 리스트를 저장한다. 블록(712)으로부터, 명령 플로우(700)는 블록(714)으로 진행한다.
블록(714)에서, 프로세서(100)는 디코드 단계(205)로 다음 명령을 로딩하고, 디코드 로직 회로(406)는 명령을 처리한다. 명령이 블록(714)에서 로딩된 후에, 명령 플로우(700)는 결정 블록(716)으로 진행한다. 결정 블록(716)에서, 결정 로직 회로(450)는 명령이 저장된 레지스터 리스트의 레지스터에 대한 브랜치인지 결정한다. 검출 로직 회로(450)가 명령이 저장된 레지스터 리스트의 레지스터에 대한 브랜치라고 결정하면, 처리 플로우는 블록(708)으로 계속된다. 검출 로직 회로(450)는 명령이 저장된 레지스터 리스트의 레지스터에 대한 브랜치 명령이 아니라고 결정하면, 명령 플로우(700)는 결정 블록(718)으로 진행한다.
결정 블록(718)에서, 검출 로직 회로(450)는 명령이 브랜치 명령인지 결정한다. 명령이 브랜치 명령이면, 명령 플로우는 다음 명령이 디코드 단계(205)로 로딩되는 블록(704)으로 다시 리턴한다. 명령이 결정 블록(718)에서 브랜치 명령이 아니면, 명령 플로우(700)는 결정 블록(720)으로 진행한다. 결정 블록(720)에서, 검출 로직 회로(450)는 명령이 저장된 레지스터 리스트에 레지스터를 오버라이트하는지 결정한다.
명령이 저장된 레지스터 리스트에 레지스터를 오버라이트하지 않으면, 명령 플로우(700)는 다음 명령이 디코드 단계(205)로 로딩되고 디코드 로직 회로(406)에 의해 처리되는 블록(715)으로 리턴한다. 명령이 결정 블록(720)에서 저장된 레지스터 리스트의 레지스터를 오버라이트하면, 명령 플로우(700)는 오버라이트된 레지스터가 저장된 레지스터 리스트로부터 제거되는 블록(722)으로 계속된다. 블록(722)으로부터 명령 플로우(700)는 다음 명령이 디코드 단계(205)로 로딩되고 디코드 로직 회로(406)에 의해 처리되는 블록(714)으로 리턴한다.
여기에 개시된 실시예들과 결합하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 엘리먼트들, 및/또는 컴포넌트들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램어블 게이트 어레이(FPGA) 또는 다른 프로그램어블 로직 컴포넌트, 분산 게이트 또는 트랜지스터 로직, 분산 하드웨어 컴포넌트들 또는 여기에 설명된 기능들을 수행하기 위해 설계된 이들의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있으나, 대안적으로, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 기계일 수 있다. 프로세서는 또한 예를 들어, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합한 하나 이상의 마이크로프로세서들 또는 임의의 다른 이러한 구성과 같은 컴퓨팅 컴포넌트들의 조합으로서 구현될 수 있다.
비록 특정 실시예들이 여기에 도시 및 설명되었지만, 당업자들은 동일 목적을 달성하기 위해 계산된 임의의 배열이 도시된 특정 실시예들을 대체할 수 있는 임의의 배열 및 다른 환경들에서 다른 애플리케이션들을 가짐을 이해한다. 이 애플리케이션은 본 발명의 다른 적용들 또는 변형들을 커버하고자 한다. 이후의 청구항들은 여기에 설명된 특정 실시예들에 대하여 발명의 사상을 제한하고자 하는 것이 아니다.

Claims (25)

  1. 파이프라인 프로세서의 절차로부터 리턴할 때, 링크 스택으로부터 리턴 어드레스를 리트리브(retrieve)하기 위한 방법으로서,
    소프트웨어 스택으로부터 리턴 어드레스를 리트리브하도록 동작가능한 리트리브 명령을 식별하는 단계 ―상기 리트리브 명령을 식별하는 단계는 검출 로직 회로에 의해 수행됨―;
    상기 리턴 어드레스로 브랜치하도록 동작가능한 브랜치 명령을 식별하는 단계 ―상기 브랜치 명령을 식별하는 단계는 상기 검출 로직 회로에 의해 수행됨―;
    상기 식별되는 명령 및 브랜치 명령 모두에 응답하여 상기 링크 스택으로부터 상기 리턴 어드레스를 리트리브하는 단계 ―상기 리턴 어드레스를 리트리브하는 단계는 상기 파이프라인 프로세서에 의해 수행됨―; 및
    상기 리턴 어드레스를 사용하여 뒤이은 명령을 페치(fetch)하는 단계 ―상기 뒤이은 명령을 페치하는 단계는 페치 로직 회로에 의해 수행됨―
    를 포함하는, 리턴 어드레스를 리트리브하기 위한 방법.
  2. 제1항에 있어서,
    상기 리트리브 명령은 POP 명령인, 리턴 어드레스를 리트리브하기 위한 방법.
  3. 제1항에 있어서,
    상기 리트리브 명령은 로드(load) 명령인, 리턴 어드레스를 리트리브하기 위한 방법.
  4. 제1항에 있어서,
    상기 브랜치 명령은 BX 명령인, 리턴 어드레스를 리트리브하기 위한 방법.
  5. 제1항에 있어서,
    상기 브랜치 명령은 MOV 명령인, 리턴 어드레스를 리트리브하기 위한 방법.
  6. 제1항에 있어서,
    상기 리트리브 명령을 식별하는 단계는 상기 리턴 어드레스를 포함하는 레지스터를 식별하는 단계를 더 포함하는, 리턴 어드레스를 리트리브하기 위한 방법.
  7. 제1항에 있어서,
    상기 리트리브 명령을 식별하는 단계는 레지스터 리스트를 유지하는 단계를 더 포함하며, 상기 레지스터 리스트는 복수의 레지스터들을 가지며, 상기 복수의 레지스터들 중 적어도 하나의 레지스터는 상기 리턴 어드레스를 포함하는, 리턴 어드레스를 리트리브하기 위한 방법.
  8. 제7항에 있어서,
    상기 레지스터 리스트를 유지하는 단계는 상기 복수의 레지스터들 중 임의의 레지스터가 뒤이은 명령에 의해 오버라이트(overwrite)되면, 상기 레지스터 리스트로부터 레지스터들을 제거하는 단계를 포함하는, 리턴 어드레스를 리트리브하기 위한 방법.
  9. 삭제
  10. 제1항에 있어서,
    상기 검출 로직 회로는 프리(pre)-디코드 로직 회로에 포함되는, 리턴 어드레스를 리트리브하기 위한 방법.
  11. 제1항에 있어서,
    상기 검출 로직 회로는 디코드 로직 회로에 포함되는, 리턴 어드레스를 리트리브하기 위한 방법.
  12. 제1항에 있어서,
    상기 브랜치 명령을 식별하는 단계는 명령 캐시(cache)에 상기 브랜치 명령을 플래그(flag)하는 단계를 더 포함하는, 리턴 어드레스를 리트리브하기 위한 방법.
  13. 파이프라인 프로세서로서,
    명령 캐시에 커플링되는 라인 버퍼,
    상기 명령 캐시에 커플링되며, 예측 리턴 어드레스들을 저장하는 링크 스택을 갖는 페치 로직 회로 － 명령들은 상기 라인 버퍼로부터 상기 명령 캐시 내로 로딩되며, 상기 페치 로직 회로는 상기 명령 캐시로부터 명령들을 리트리브함 －,
    상기 라인 버퍼와 통신하며, 절차 리턴 시퀀스를 식별하기 위한 검출 로직 회로를 더 포함하는 프리-디코드 로직 회로를 포함하며,
    상기 절차 리턴 시퀀스는 소프트웨어 스택으로부터 리턴 어드레스를 리트리브하도록 동작가능한 리트리브 명령 및 상기 리트리브된 리턴 어드레스로 브랜치하는 브랜치 명령을 포함하며,
    상기 파이프라인 프로세서는 상기 절차 리턴 시퀀스의 식별에 응답하여 상기 링크 스택으로부터 예측된 리턴 어드레스를 리트리브하는, 파이프라인 프로세서.
  14. 제13항에 있어서,
    상기 검출 로직 회로는 상기 브랜치 명령이 상기 라인 버퍼로부터 상기 명령 캐시로 로딩될 때 상기 절차 리턴 시퀀스의 브랜치 명령을 플래그하는, 파이프라인 프로세서.
  15. 제14항에 있어서,
    상기 페치 로직 회로는 상기 플래그된 정보로부터 상기 절차 리턴 시퀀스를 식별하는, 파이프라인 프로세서.
  16. 제15항에 있어서,
    상기 페치 로직 회로 내의 리턴 선택기 로직 회로가 상기 플래그된 정보로부터 상기 리턴 시퀀스를 식별하는, 파이프라인 프로세서.
  17. 제13항에 있어서,
    상기 리트리브 명령은 POP 명령인, 파이프라인 프로세서.
  18. 제13항에 있어서,
    상기 리트리브 명령은 로드 명령인, 파이프라인 프로세서.
  19. 제13항에 있어서,
    상기 브랜치 명령은 BX 명령인, 파이프라인 프로세서.
  20. 파이프라인 프로세서로서,
    예측된 리턴 어드레스들을 저장하는 링크 스택을 가지며, 명령 캐시로부터 명령들을 페치하는 페치 로직 회로,
    상기 페치 로직 회로에 커플링되는 디코드 로직 회로를 포함하며,
    상기 페치된 명령들은 상기 디코드 로직 회로에 의해 디코드되며,
    상기 디코드 로직 회로는 검출 로직 회로를 더 포함하며,
    상기 검출 로직 회로는 소프트웨어 스택으로부터 어드레스를 리트리브하도록 동작가능한 리트리브 명령 및 상기 리트리브된 어드레스로 브랜치하도록 동작가능한 브랜치 명령을 포함하는 절차 리턴 시퀀스를 식별하며,
    상기 파이프라인 프로세서는 상기 절차 리턴 시퀀스의 식별에 응답하여 상기 링크 스택으로부터 예측된 리턴 어드레스를 리트리브하는, 파이프라인 프로세서.
  21. 제20항에 있어서,
    상기 페치 로직 회로는 상기 리트리브된 어드레스를 사용하여 명령들을 페치하는, 파이프라인 프로세서.
  22. 제20항에 있어서,
    상기 리트리브 명령은 POP 명령인, 파이프라인 프로세서.
  23. 제20항에 있어서,
    상기 리트리브 명령은 로드 명령인, 파이프라인 프로세서.
  24. 제20항에 있어서,
    상기 브랜치 명령은 상기 리트리브 명령에 의해 식별된 어드레스로 브랜치하는, 파이프라인 프로세서.
  25. 제20항에 있어서,
    상기 브랜치 명령은 MOV 명령인, 파이프라인 프로세서.
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