JPH07239782A - 演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】サブルーチン復帰時のタイムラグがなくし、連
想メモリを用いないでパイプラインを乱さずに高速で命
令分岐を実行する。 【構成】パイプラインの第１ステージで命令をプリフェ
ッチし、サブルーチンを呼出すコール命令とサブルーチ
ンから復帰するリターン命令を検出するプリデコーダ
（12ｂ）を有したプリフェッチ処理回路12と、プリフェ
ッチ処理回路12でコール命令検出時にこのコール命令に
続くプログラム上の命令を少なくともパイプラインの第
１ステージから実行ステージまでの数から２減じた数分
だけ保持する分岐先命令スタックキャッシュ19とを備
え、上記プリフェッチ処理回路12でリターン命令検出時
にこのリターン命令に続く複数命令を上記分岐先命令ス
タックキャッシュ19に保持した複数命令に総合制御回路
17が置換する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン処理方式
により演算を実行する演算処理装置に関する。

【０００２】

【従来の技術】従来より、マイクロプロセッサの性能向
上を図るために、マイクロプロセッサの行なう種々の命
令（演算）を連続した４〜５段階（ステージ）に細分化
して並列処理を行なうパイプライン処理方式のものが多
く採用されている。

【０００３】図９はこのパイプライン処理による１つの
命令の処理段階を示すもので、ここでは１つの命令を４
ステージに分けるものとする。図中、「Ｆ」がフェッチ
（取込み）ステージ、「Ｄ」がデコード（解釈とメモリ
からのデータ読出し）ステージ、「Ｅ」が実行ステー
ジ、「Ｗ」がメモリへの書込み（演算結果の出力）ステ
ージである。

【０００４】続く図１０は上記図９のパイプライン処理
方式での分岐命令の実行を例示するもので、横方向が１
つの命令に関する時間の流れ、縦方向が一連のプログラ
ムの処理に従った時間の流れを示している。同図中、
「Ｂ」が分岐命令、「Ｎ１」及び「Ｎ２」が一連のプロ
グラム上で上記分岐命令の次に位置し、分岐実行時に無
効となる命令、「Ｔ１」及び「Ｔ２」が分岐先の命令で
ある。

【０００５】分岐命令「Ｂ」のデコードステージでその
命令が分岐を示すものであると解釈した時点で、すでに
次の「Ｎ１」命令のフェッチステージを終えており、ま
た分岐命令「Ｂ」の実行ステージで分岐を実行する際に
はその前にさらに続く命令「Ｎ２」のフェッチステージ
と命令「Ｎ１」のデコードステージとを終えていること
となる。したがって、次いで分岐先の命令「Ｔ１」「Ｔ
２」の処理に移行する際には命令「Ｎ１」「Ｎ２」に関
する処理は放棄され、その処理及び時間が無駄なものと
なる。

【０００６】また、上記分岐命令「Ｂ」が特にサブルー
チンのコール（呼出し）命令であった場合には、当該サ
ブルーチンを終えて復帰した場合に上記命令「Ｎ１」の
フェッチステージからの処理を再度やり直さなくてはな
らず、サブルーチンからの復帰にタイムラグを生じると
いう不具合がある。

【０００７】

【発明が解決しようとする課題】上記のような不具合を
解消すべく、分岐命令等があると１回目のプログラム実
行時に分岐先の命令を分岐先のアドレスと共に予め用意
した分岐命令保持回路（分岐バッファ）にて保持させ、
２回目以降のプログラム実行時には分岐先のアドレスを
上記分岐命令保持回路に渡すことでアドレスが一致した
場合に命令を取出し、分岐命令の後に挿入するという方
法が考えられた。

【０００８】しかしながら、この分岐命令保持回路を持
つ方法では、アドレスを直接与えるのではなく、記憶内
容を検索情報として与えることでそれに等しい記憶情報
を持つ記憶位置のアドレスを求めるような連想メモリが
必要となり、装置が複雑で高価となり、さらには高速化
しにくいものとなってしまうという欠点を生じる。

【０００９】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、サブルーチン復帰
時のタイムラグがなくし、連想メモリを用いないでパイ
プラインを乱さずに高速で命令分岐を実行することが可
能なパイプライン処理による演算処理装置を提供するこ
とにある。

【００１０】

【課題を解決するための手段】すなわち本発明は、プロ
グラム中の命令をパイプライン処理する演算処理装置で
あって、パイプラインの第１ステージで命令をプリフェ
ッチし、サブルーチンを呼出すコール命令とサブルーチ
ンから復帰するリターン命令を検出するプリデコード機
構を有したプリフェッチバッファと、上記プリフェッチ
バッファでコール命令検出時にこのコール命令に続くプ
ログラム上の命令を少なくともパイプラインの第１ステ
ージから実行ステージまでの数から２引いた数分だけ保
持する内部キャッシュとを備え、上記プリフェッチバッ
ファでリターン命令検出時にこのリターン命令に続く複
数命令を上記内部キャッシュに保持した複数命令に置換
するようにしたものである。

【００１１】

【作用】上記のような構成によれば、特に分岐後に分岐
アドレスの次位置に復帰することが分かっているサブル
ーチンの実行時に限っては、復帰時のタイムラグがなく
し、連想メモリを用いないでパイプラインを乱さずに高
速で命令分岐を実行することができる。

【００１２】

【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は全体の回路構成を示すもので、11がパイプ
ライン処理を行なうマイクロプロセッサである。このマ
イクロプロセッサ11は、パイプラインの第１ステージで
命令をプリフェッチする、バッファで構成されるプリフ
ェッチ処理回路（図では「Ｆ１処理回路」と示す）12、
同第２ステージで命令をフェッチするフェッチ処理回路
（図では「Ｆ２処理回路」と示す）13、同第３ステージ
で命令をデコードするデコード処理回路（図では「Ｄ処
理回路」と示す）14、同第４ステージで命令を実行する
実行処理回路（図では「Ｅ処理回路」と示す）15、同第
５ステージでメモリへの書込みを行なう書込み処理回路
（図では「Ｗ処理回路」と示す）16と、これら各処理回
路12〜16を統括制御する総合制御回路17、この総合制御
回路17に接続されたレジスタ群18及び分岐先命令スタッ
クキャッシュ（図では「ＴＩＳＣ」と示す）19を有す
る。

【００１３】上記プリフェッチ処理回路12は、プリフェ
ッチを行なう命令のアドレスを保持するプリフェッチア
ドレスレジスタ（図では「ＰＦＡ」と示す）12ａと、特
にプリフェッチした命令がサブルーチンのコール命令あ
るいはリターン命令であることを判断する後述するプリ
デコーダ12ｂ（ここでは図示せず）とを有する。また、
上記フェッチ処理回路13は、デコードする命令のアドレ
スをカウントするデコードプログラムカウンタ（図では
「ＤＰＣ」と示す）13ａを有する。

【００１４】しかして上記総合制御回路17は、マイクロ
プロセッサ11外部のバスライン20を介して主記憶の外部
メモリ21、例えば外部記憶装置として磁気ディスク装置
23を接続した入出力制御回路22の双方とデータの送受を
行なう一方、表示部としてのＣＲＴ24に表示データを出
力し、キーボード25からのキー入力を受付ける。

【００１５】次いで図２により上記分岐先命令スタック
キャッシュ19内の構成について述べる。同図に示す如く
分岐先命令スタックキャッシュ19は、プログラムの命令
を記憶するメモリ31とこのメモリ31のアドレス指定を行
なうアドレス発生回路32とから構成される。

【００１６】アドレス発生回路32内には、循環バッファ
で構成されるトップアドレスレジスタ（ｔｏｐ）32ａ、
同じく循環バッファで構成されるボトムアドレスレジス
タ（ｂｏｔｔｏｍ）32ｂ、フルフラグレジスタ（ｆｕｌ
ｌ）32ｃ、エンプティフラグレジスタ（ｅｍｐｔｙ）32
ｄ及び読出しフラグレジスタ（ｒｅａｄ）32ｅとこれら
各レジスタ32ａ〜32ｅを制御するコントロール回路32ｆ
とが設けられる。

【００１７】このコントロール回路32ｆは、総合制御回
路17から送られてくるプッシュ（ｐｕｓｈ）信号及びポ
ップ（ｐｏｐ）信号に対応して動作し、また総合制御回
路17に対して入力指示（ｉｎ）信号及び出力指示（ｏｕ
ｔ）信号を送出する。

【００１８】すなわちコントロール回路32ｆは、上記プ
ッシュ信号が“Ｈ”レベルとなった際に総合制御回路17
を介してデコードプログラムカウンタ13ａのカウント値
及びデコード処理回路14の処理する命令をメモリ31に順
次１つずつ記憶させると共に、メモリ31がフル記憶状態
となった場合にフルフラグレジスタ32ｃにフラグをセッ
トする。

【００１９】また、コントロール回路32ｆは、上記ポッ
プ信号が“Ｈ”レベルとなった際には、メモリ31に記憶
している２つの命令を同時に読出して総合制御回路17へ
送出させ、メモリ31から読出した命令を消去すると共
に、メモリ31が空の状態となった場合にエンプティフラ
グレジスタ32ｄにフラグをセットする。

【００２０】さらにコントロール回路32ｆは、メモリ31
に記憶している命令の数が予め設定された数より少なく
なった際に読出しフラグレジスタ32ｅにフラグをセット
すると共に、できる限りメモリサイクルが空いている際
に上記外部メモリ21から命令を取込んでメモリ31に記憶
させる。

【００２１】上記トップアドレスレジスタ32ａは、通常
のプッシュ信号到来時にはメモリ31の書込みアドレス
を、ポップ信号到来時には読出しアドレスを保持する。
ボトムアドレスレジスタ32ｂの内容は、通常のプッシュ
信号到来時及びポップ信号到来時には変化しないが、上
記外部メモリ21にアクセスする場合、すなわち読出しフ
ラグレジスタ32ｅにフラグがセットされているポップ信
号到来時に変化する。この場合、外部メモリ21に内容を
掃き出す際にはボトムアドレスレジスタ32ｂの内容がト
ップアドレスレジスタ32ａの保持アドレスに近付き、外
部メモリ21から命令を取込む際にはボトムアドレスレジ
スタ32ｂの内容がトップアドレスレジスタ32ａの保持ア
ドレスから遠ざかる。

【００２２】上述した如くトップアドレスレジスタ32ａ
及びボトムアドレスレジスタ32ｂは共に循環バッファで
構成されるため、保持内容が上限（あるいは下限）を越
えると、下限（あるいは上限）の値に自動設定されるも
のである。

【００２３】次に、図３により上記分岐先命令スタック
キャッシュ19と外部メモリ21、上記プリフェッチ処理回
路12内のプリフェッチアドレスレジスタ12ａ及びフェッ
チ処理回路13内のデコードプログラムカウンタ13ａ等の
関係を例示する。

【００２４】外部メモリ21は、上記レジスタ群18及び分
岐先命令スタックキャッシュ19のいずれかとの間で記憶
しているプログラムの命令やデータの送受を行なうもの
で、その際のアドレス指定は、プリフェッチ処理回路12
内のプリフェッチアドレスレジスタ12ａ、フェッチ処理
回路13内のデコードプログラムカウンタ13ａ、外部メモ
リ21のスタック中の位置を指示するスタックポインタ
（図では「ＥＸＴＩＳＰ」と示す）17ａあるいは外部メ
モリ21自身とレジスタ群18との間で送受される命令中の
分岐先アドレスにしたがってなされる。

【００２５】上記スタックポインタ17ａは総合制御回路
17内に設けられ、外部メモリ21上のスタック位置を統括
制御する同じく総合制御回路17内のコントロール回路17
ｂの指示によりその内容が加減制御されるもので、その
際にコントロール回路17ｂは外部メモリ21上のスタック
にデータがあることを示すフラグレジスタ（図では「Ｅ
ＸＴＩＳＥ」と示す）17ｃを参照する。

【００２６】しかるに、上記分岐先命令スタックキャッ
シュ19の出力する入力指示（ｉｎ）信号及び出力指示
（ｏｕｔ）信号は、総合制御回路17内のコントロール回
路17ｂに送られる。

【００２７】次いで実際にプログラムをパイプライン処
理で実行する場合の動作について、適宜上記総合制御回
路17内の機構を織り混ぜて説明する。図６がこのマイク
ロプロセッサ11における１つの命令の処理段階を示すも
ので、ここでは上記図１でも説明したように１つの命令
を５ステージに分けるものとする。図中、「Ｆ１」が命
令をプリフェッチするプリフェッチステージ、「Ｆ２」
が命令をフェッチするフェッチステージ、「Ｄ」がフェ
ッチした命令をデコードするデコードステージ、「Ｅ」
がデコードした命令を実行する実行ステージ、「Ｗ」が
実行結果を外部メモリ21へ書込むための書込みステージ
である。

【００２８】続く図７は上記図６のパイプライン処理方
式で特にサブルーチンのコール命令及びこれに続く命令
の実行を例示するもので、同図中「ｃａｌｌ」が同コー
ル命令、「Ｍ１」及び「Ｍ２」が一連のプログラム上で
上記コール命令の次に位置し、コール実行時に一時的に
無効となる命令、「Ｔ１」及び「Ｔ２」がコール先のサ
ブルーチンの先頭に位置する命令である。

【００２９】マイクロプロセッサ11のプリフェッチ処理
回路12がプリフェッチアドレスレジスタ12ａに保持する
アドレス値に従ってコール命令を第１ステージでプリフ
ェッチし、プリデコーダ12ｂでプリデコードしてコール
命令であることを判断すると、このプログラム上でコー
ル命令の次に位置し、コール実行時に一時的に無効とな
る２つの命令「Ｍ１」「Ｍ２」を分岐先命令スタックキ
ャッシュ19に取込むべく、分岐先命令スタックキャッシ
ュ19に対して２クロック（ステージ処理に同期した動作
クロック）分だけプッシュ信号を送出する。

【００３０】このプッシュ信号により分岐先命令スタッ
クキャッシュ19内では、コントロール回路32ｆがメモリ
31に総合制御回路17からの２つの命令「Ｍ１」「Ｍ２」
を順次１つずつデコードプログラムカウンタ13ａのカウ
ント値と共に記憶させる。この際のメモリ31のアドレス
指定はトップアドレスレジスタ32の保持内容に従うもの
で、コントロール回路32ｆはメモリ31に命令を１つ記憶
させる毎にこのトップアドレスレジスタ32の内容を更新
設定する。

【００３１】また、特にメモリ31がフル記憶状態となっ
た場合、すなわちトップアドレスレジスタ32の保持内容
がその上限値となった場合には、コントロール回路32ｆ
がフルフラグレジスタ32ｃにフラグをセットする。

【００３２】しかるに、上記動作を行なうことで図７に
ハッチングで示した２つの命令「Ｍ１」「Ｍ２」のフェ
ッチステージ以降の処理がここでは行われなくなる。そ
の後、図４に示す総合制御回路17内の機構によりプリフ
ェッチアドレスレジスタ12ａの内容をコール命令に対応
した新しい値に切換え、上記コール命令の３クロック後
からサブルーチン側の命令「Ｃ１」「Ｃ２」…を順次実
行する。

【００３３】ここで図４においては、プリフェッチ処理
回路12からのコール命令及びリターン命令のプリデコー
ド判断結果が切換信号として直接、また遅延回路41，42
で順次１クロックずつ遅延されて与えられる。

【００３４】この直接の切換信号により、分岐先の新た
なプリフェッチアドレス（ＰＦＡ）が、それまでのプリ
フェッチアドレスを「＋１」回路43で「＋１」更新設定
した値に代わって遅延回路44に与えられる。

【００３５】この遅延回路44の遅延出力はそのままプリ
フェッチアドレスとして上記プリフェッチアドレスレジ
スタ12ａ及び「＋１」回路43へ送出される一方、それま
でのデコードプログラムカウンタ値（ＤＰＣ）を「＋
１」回路45で「＋１」更新設定した値に代わって遅延回
路46に与えられる。

【００３６】この遅延回路46の遅延出力はそのままデコ
ードプログラムカウンタ値として上記デコードプログラ
ムカウンタ13ａ及び「＋１」回路45へ送出される一方、
それまでの実行プログラムカウンタ値（ＥＰＣ）を「＋
１」回路47で「＋１」更新設定した値に代わって遅延回
路48に与えられる。

【００３７】そして、この遅延回路48の遅延出力がその
まま実行プログラムカウンタ値として上記「＋１」回路
47及び後段の同様回路（図示せず）に送出される。とこ
ろで、上記遅延回路44に与えられる新しいプリフェッチ
アドレスはコール命令が示しているアドレスであり、命
令中のアドレスフィールドを取出せばよい。しかしなが
ら、コール命令のアドレッシングモードと前の命令の種
類によっては、プリフェッチアドレスがすぐに取出せな
い場合がある。例えば、ｒ１がレジスタであり、 ａｄｄ ｒ１，ｒ１，１；ｒ１←ｒ１＋１（ｒ１を「＋
１」更新設定） ｃａｌｌ ｒ１ ；更新設定したｒ１の示すとこ
ろにジャンプ のように、ジャンプする命令が他の命令と依存関係があ
る場合には、従来一般のパイプライン方式の演算と同様
に必要な分だけ新しいプリフェッチアドレスへの変更を
遅らせるようにする。

【００３８】上記のようにしてコールしたサブルーチン
中の命令を順次実行し、そのサブルーチンの最後の命令
であるリターン命令を図８に示すようにプリフェッチス
テージでプリフェッチした後にプリデコードしてリター
ン命令であることを判断すると、上記コール命令時に分
岐先命令スタックキャッシュ19に取込んだ２つの命令
「Ｍ１」「Ｍ２」及びデコードプログラムカウント値を
取出すべく、分岐先命令スタックキャッシュ19に対して
１クロック分だけポップ信号を送出する。

【００３９】このポップ信号により分岐先命令スタック
キャッシュ19内では、コントロール回路32ｆがメモリ31
に記憶させた２つの命令「Ｍ１」「Ｍ２」をプログラム
カウント値と共に同時に取出す。この際のメモリ31のア
ドレス指定はトップアドレスレジスタ32の保持内容に従
うもので、コントロール回路32ｆはメモリ31から命令を
取出す毎にこのトップアドレスレジスタ32の内容を更新
設定する。また、特にメモリ31に記憶している命令の数
が一定値を下回った場合もしくは全くなくなった場合に
は、それぞれコントロール回路32ｆが読出しフラグレジ
スタ32ｅ、エンプティフラグレジスタ32ｄにフラグをセ
ットする。

【００４０】しかるに、取出した２つの命令「Ｍ１」
「Ｍ２」及びデコードプログラムカウント値を、このプ
ログラムアドレス上のリターン命令の次に位置する命令
「Ｒ１」「Ｒ２」、すなわちプログラムの流れに従えば
本来実行されない命令に代えて図５に示す総合制御回路
17の機構により置換する。

【００４１】すなわち、同図でプログラムアドレス上の
リターン命令の次に位置する命令、例えば「Ｒ１」「Ｒ
２」は総合制御回路17内の遅延回路51に与えられる。こ
の遅延回路51の遅延出力はそのまま分岐先命令スタック
キャッシュ19に読出される一方、プリフェッチステージ
の命令として分岐先命令スタックキャッシュ19から取出
される命令と択一的に遅延回路52へ送られる。

【００４２】同様に、この遅延回路52の遅延出力はその
まま分岐先命令スタックキャッシュ19に読出される一
方、フェッチステージの命令として分岐先命令スタック
キャッシュ19から取出される命令と択一的に遅延回路53
へ送られる。

【００４３】遅延回路53の出力はデコードステージの命
令として次段の処理回路（図示せず）に出力される。し
かるに、分岐先命令スタックキャッシュ19に対して上記
プリフェッチ処理回路12内に設けられるプリデコーダ
（図では「ＰＤ」と示す）12ｂからプッシュ信号及びポ
ップ信号が送り込まれるもので、このうちのポップ信号
はまた、上記遅延回路52、遅延回路53に入力される命令
を選択する際の切換信号としても用いられる。

【００４４】このような回路構成とすることにより、プ
リデコーダ12ｂがポップ信号を出力する状態、すなわち
リターン命令が検出判断された場合には、それまで遅延
回路51，52に保持されていた遅延命令に代えて、分岐先
命令スタックキャッシュ19から取出される命令が遅延回
路52，53へ切換選択されて送出されることで命令の置換
が実現されることとなる。

【００４５】また、リターン命令の実行時に上記命令と
共に分岐先命令スタックキャッシュ19から取出したデコ
ードプログラムカウント値を新たにデコードプログラム
カウンタ13ａに記憶設定するものとする。

【００４６】なお、上記ではリターン命令のプリデコー
ドに際して分岐先命令スタックキャッシュ19から取出し
た２つの命令、例えば「Ｍ１」「Ｍ２」をリターン命令
を含まない、プログラムアドレス上での次の２つの命
令、例えば「Ｒ１」「Ｒ２」に置換するものとして説明
したが、図８中に（）で示すようにリターン命令それ自
体及びプログラムアドレス上での次の１つの命令「Ｒ
１」と置換し、分岐先命令スタックキャッシュ19から命
令と共に取出したデコードプログラムカウント値を１つ
めの命令「Ｍ１」実行時に新たにデコードプログラムカ
ウンタ13ａに記憶設定するものとすれば、サブルーチン
の復帰に要する時間を上記の方法に比してさらに１クロ
ック分短縮することができる。

【００４７】また、上記分岐先命令スタックキャッシュ
19で記憶させるべき命令がオーバフローしてしまう場合
に総合制御回路17が行なう処理としては、分岐先命令ス
タックキャッシュ19に記憶されている最も古い命令を捨
ててしまう方法と、分岐先命令スタックキャッシュ19か
ら取出して外部メモリ21に記憶させる方法とが考えられ
る。

【００４８】前者の最も古い命令を捨ててしまう方法で
は、複数のサブルーチンをコールして記憶させるべき命
令が溢れてしまうと判断した際にそのまま分岐先命令ス
タックキャッシュ19にオーバライト（上書き）すること
で、最も古い命令は順次自然消去されることとなる。

【００４９】しかるにこの方法では、複数のサブルーチ
ンから戻る際に分岐先命令スタックキャッシュ19の中に
次に実行すべき命令がすでに消去されてない場合があ
る。その場合、分岐先命令スタックキャッシュ19のエン
プティフラグレジスタ32ｄをチェックすることで判断
し、エンプティフラグレジスタ32ｄにフラグがセットさ
れていると判断した際には、あらためてコール側の命令
をフェッチすればよい。

【００５０】また、上記後者の外部メモリ21に記憶させ
る方法では、分岐先命令スタックキャッシュ19内にエン
プティフラグレジスタ32ｄの他に上記フルフラグレジス
タ32ｃ、読出しフラグレジスタ32ｅを使用し、また総合
制御回路17内に外部メモリ２１上のスタックのどこに書
込むかを示すポインタとしてのスタックポインタ１７ａ
及び該スタックにデータがあることを示すフラグをセッ
トするためのフラグレジスタ17ｃを用いる。

【００５１】しかるにこの方法では、複数のサブルーチ
ンをコールし、分岐先命令スタックキャッシュ19がオー
バフローしてフルフラグレジスタ32ｃがセットされたと
判断した時点で最も古い命令を取出して外部メモリ21に
記憶させ、次に新たな命令を分岐先命令スタックキャッ
シュ19の空いた領域へ記憶させることとなる。

【００５２】そして、複数のサブルーチンから戻る際に
は、分岐先命令スタックキャッシュ19の中に次に実行す
べき命令がなくなるアンダフローの状態となる可能性が
ある。これを防止するためには、分岐先命令スタックキ
ャッシュ19の読出しフラグレジスタ32ｅにフラグがセッ
トされている状態、すなわち分岐先命令スタックキャッ
シュ19に記憶している命令の数がある一定値以下となっ
た時点で外部メモリ21から取出すようにする。この外部
メモリ21からの命令の取出しは、外部メモリ21にアクセ
スしていない時にできるだけ行なうが、エンプティフラ
グレジスタ32ｄにフラグがセットされてしまった状態、
すなわちアンダフローを生じてしまった状態では、必ず
外部メモリ21からのみ命令を取出すこととする。

【００５３】ただし、上記アンダフローが生じた場合
は、上記前者の最も古い命令を捨ててしまう方法で次に
実行すべき命令がすでに消去されてない場合と同様、エ
ンプティフラグレジスタ32ｄにフラグがセットされてい
るか否かで判断し、その際にはあらためてコール側の命
令をフェッチすると共に、総合制御回路17内のコントロ
ール回路17ｂによりスタックポインタ17ａの保持値を必
要数、すなわちパイプラインの第１ステージから実行ス
テージまでの数から２引いた数以上（ここでは２）だけ
減じる。そして、さらに必要であれば、外部メモリ21上
のスタックにデータがあることを示すフラグレジスタ17
ｃをリセットする。

【００５４】上記読出しフラグレジスタ32ｅにいつフラ
グをセットするか、すなわち分岐先命令スタックキャッ
シュ19に記憶している命令の残数がいくつになった時点
で分岐先命令スタックキャッシュ19からの命令の取出し
を外部メモリ21に切換えるかは任意に設定可能とする
が、外部メモリ21のスタック内にある一定の規定値（こ
の規定値は２以上で分岐先命令スタックキャッシュ19の
サイズ以下とする）以下しか有効な情報がなく、かつ外
部メモリ21上のスタックが使用されていてフラグレジス
タ17ｃにフラグがセットされている場合に、読出しフラ
グレジスタ32ｅにフラグがセットされるように設定する
ものとする。

【００５５】なお、上記実施例ではパイプライン処理を
５ステージに分け、第１のプリフェッチステージから実
行ステージまでが４ステージであるために、コール命令
が検出判断された際に分岐先命令スタックキャッシュ19
にコール命令以後の２つの命令を記憶させるものとした
が、この数に限るものではなく、要はパイプライン処理
の第１ステージから実行ステージまでのステージ数から
２を減じた数以上の命令、実際にはフェッチステージか
ら実行ステージに至る間のステージ段数の命令を少なく
とも記憶可能とすればよい。

【００５６】

【発明の効果】以上詳記した如く本発明によれば、特に
分岐後に分岐アドレスの次位置に復帰することが分かっ
ているサブルーチンの実行時に限っては、復帰時のタイ
ムラグをなくし、連想メモリを用いないでパイプライン
を乱さずに高速で命令分岐を実行することが可能なパイ
プライン処理による演算処理装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。

【図２】図１の分岐先命令スタックキャッシュ内の詳細
な回路構成を示すブロック図。

【図３】図１の外部メモリに対する記憶内容及びアドレ
ス指定の関係を示す図。

【図４】図１の総合制御回路17内の部分構成を示す図。

【図５】図１の総合制御回路17内の部分構成を示す図。

【図６】同実施例に係るパイプライン処理を例示する
図。

【図７】同実施例に係るパイプライン処理によるサブル
ーチンのコール命令及びこれに続く命令の実行を例示す
る図。

【図８】同実施例に係るパイプライン処理によるサブル
ーチンのリターン命令及びこれに続く命令の実行を例示
する図。

【図９】一般的なパイプライン処理を例示する図。

【図１０】一般的なパイプライン処理によるサブルーチ
ンのコール命令及びこれに続く命令の実行を例示する
図。

【符号の説明】

11…マイクロプロセッサ、12…プリフェッチ処理回路、
12ａ…プリフェッチアドレスレジスタ（ＰＦＡ）、12ｂ
…プリデコーダ（ＰＤ）、13…フェッチ処理回路、13ａ
…デコードプログラムカウンタ（ＤＰＣ）、14…デコー
ド処理回路、15…実行処理回路、16…書込み処理回路、
17…総合制御回路、17ａ…スタックポインタ（ＥＸＴＩ
ＳＰ）、17ｂ…コントロール回路、17ｃ…フラグレジス
タ（ＥＸＴＩＳＥ）、18…レジスタ群、19…分岐先命令
スタックキャッシュ（ＴＩＳＣ）、20…バスライン、21
…外部メモリ、22…入出力制御回路、23…磁気ディスク
装置、31…メモリ、32…アドレス発生回路、32ａ…トッ
プアドレスレジスタ、32ｂ…ボトムアドレスレジスタ、
32ｃ…フルフラグレジスタ、32ｄ…エンプティフラグレ
ジスタ、32ｅ…読出しフラグレジスタ、32ｆ…コントロ
ール回路、41，42，44，46，48，48，51〜53…遅延回
路、43，45，47…「＋１」回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 プログラム中の命令をパイプライン処理
   する演算処理装置であって、 パイプラインの第１ステージで命令をプリフェッチし、
   サブルーチンを呼出すコール命令とサブルーチンから復
   帰するリターン命令を検出するプリデコード機構を有し
   たプリフェッチバッファと、 上記プリフェッチバッファでコール命令検出時にこのコ
   ール命令に続くプログラム上の命令を少なくともパイプ
   ラインの第１ステージから実行ステージまでの数から２
   引いた数分だけ保持する内部キャッシュ記憶手段と、 上記プリフェッチバッファでリターン命令検出時にこの
   リターン命令を含まないリターン命令に続く複数命令を
   上記内部キャッシュ記憶手段に保持した複数命令に置換
   する置換手段とを具備したことを特徴とする演算処理装
   置。
2. 【請求項２】 上記置換手段は上記プリフェッチバッフ
   ァでリターン命令検出時にこのリターン命令を含むリタ
   ーン命令以降の複数命令を上記内部キャッシュ記憶手段
   に保持した複数命令に置換し、実行ステージで復帰先の
   命令を実行すると同時にプログラムの実行アドレスを変
   更することを特徴とする請求項１記載の演算処理装置。
3. 【請求項３】 上記プリフェッチバッファのプリデコー
   ド機構は上記内部キャッシュ記憶手段に対してコール命
   令に続くプログラム上の命令と共にその時点でのプログ
   ラムカウント値も保持させることを特徴とする請求項１
   記載の演算処理装置。
4. 【請求項４】 上記内部キャッシュ記憶手段の飽和状態
   を検出してフラグ設定する第１のフラグ設定手段と、 この第１のフラグ設定手段の設定内容により上記内部キ
   ャッシュ記憶手段に記憶された命令を転送記憶する外部
   記憶手段とをさらに具備することを特徴とする請求項１
   記載の演算処理装置。
5. 【請求項５】 上記内部キャッシュ記憶手段の一定の空
   乏状態を検出してフラグ設定する第２のフラグ設定手段
   とをさらに具備し、 上記置換手段は上記第２のフラグ設定手段の設定内容に
   より上記内部キャッシュ記憶手段に代えて上記外部記憶
   手段に記憶した複数命令を用いてリターン命令に続く複
   数命令を置換することを特徴とする請求項４記載の演算
   処理装置。