KR101247303B1 - Method of manufacturing printed circuit board - Google Patents

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Abstract

본 발명은 간단한 방법으로 미세 회로 패턴의 형성이 가능한 인쇄회로기판의 제조방법을 제공하기 위한 것으로, 일면에 도금을 위한 도전성 시드층이 형성된 베이스를 준비하는 단계와, 상기 시드층 상에, 서로 다른 물질로 구비되고, 서로 다른 조건에 의해 식각되는 적어도 두 층 이상으로 구비된 패턴층을 형성하는 단계와, 상기 패턴층을 패터닝하여 상기 시드층이 노출되는 개구를 형성하는 단계와, 상기 개구를 통해 노출된 시드층 상에 도전성 소재의 도금을 하는 단계와, 상기 패턴층을 제거하는 단계와, 상기 도전성 소재의 도금된 패턴 사이의 시드층을 제거하는 단계를 포함하는 인쇄회로기판의 제조방법에 관한 것이다.The present invention is to provide a method for manufacturing a printed circuit board capable of forming a fine circuit pattern by a simple method, comprising the steps of preparing a base having a conductive seed layer for plating on one surface, different from each other on the seed layer Forming a pattern layer formed of at least two layers made of a material and etched under different conditions; patterning the pattern layer to form an opening through which the seed layer is exposed; A method of manufacturing a printed circuit board comprising: plating a conductive material on an exposed seed layer; removing the pattern layer; and removing a seed layer between the plated pattern of the conductive material. will be.

Description

인쇄회로기판의 제조방법 {Method of manufacturing printed circuit board}Method of manufacturing printed circuit board {Method of manufacturing printed circuit board}

본 발명은 인쇄회로기판의 제조방법에 관한 것으로, 더욱 상세히는 미세 회로 패턴이 더욱 용이한 인쇄회로기판의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a printed circuit board, and more particularly, to a method for manufacturing a printed circuit board having a fine circuit pattern.

인쇄회로기판(Printed circuit board; PCB)은 각종 전자 및 기계 기구에 있어서 필수적인 부품의 하나이다. Printed circuit boards (PCBs) are one of the essential components in various electronic and mechanical devices.

최근 들어 전자 기기가 급격히 소형화 및 고성능화가 되어 가면서, 이들 회로 기판의 배선들이 더욱 고밀도화되어 가고 있으며, 이에 따라 미세 패턴에 대한 요구가 높아지고 있다.In recent years, as electronic devices are rapidly miniaturized and high-performance, wirings of these circuit boards are becoming more dense, and accordingly, demand for fine patterns is increasing.

종래에 인쇄회로기판의 회로 패턴 형성 방법으로는 소위 에칭 방법이 있었다. 이는 회로 패턴이 될 금속막을 형성한 후, 그 위에 포토 레지스트 패턴을 형성한 다음, 포토 레지스트 패턴의 개구 사이로 노출된 금속막을 에칭하여 회로 패턴을 형성하는 방법이다. 이러한 에칭 방법은 금속막의 에칭에 의존하여 패터닝을 하는 것이기 때문에 회로 패턴의 미세화에는 구조적인 한계가 있다. 예컨대, 에칭되는 금속막이 언더 컷 현상에 의해 테이퍼를 갖게 되므로, 패턴이 미세화될 경우, 금속막 상의 포토 레지스트가 금속막 상에 본딩되어 있는 면적이 작아져 구조적 문 제점을 야기시킨다.Conventionally, as a method of forming a circuit pattern of a printed circuit board, there is a so-called etching method. This is a method of forming a circuit pattern by forming a metal film to be a circuit pattern, forming a photoresist pattern thereon, and then etching the exposed metal film between the openings of the photoresist pattern. Since such an etching method is patterned depending on the etching of the metal film, there is a structural limitation in miniaturization of the circuit pattern. For example, since the metal film to be etched has a taper due to the undercut phenomenon, when the pattern is miniaturized, the area where the photoresist on the metal film is bonded onto the metal film becomes small, causing structural problems.

이러한 종래 에칭 방법의 한계를 극복하기 위한 방법으로 세미어디티브(Semi-additive)법이 제안되고 있다. 이 세미어디티브법은 도금을 이용해 회로 패턴을 형성하는 것으로, 한국공개특허 2004-0111009호 및 2003-0017662호 등에 개시되어 있다.As a method for overcoming the limitation of the conventional etching method, a semi-additive method has been proposed. This semi-additive method forms a circuit pattern using plating, and is disclosed in Korean Patent Laid-Open Nos. 2004-0111009 and 2003-0017662.

그런데, 이러한 세미어디티브법의 경우에도 도금을 위해 포토 레지스트 패턴을 형성해야 하는 데, 이 포토 레지스트 패턴으로 인해 미세한 회로 패턴을 형성하는 데에는 한계가 있다.By the way, in the case of the semi-additive method, a photoresist pattern must be formed for plating, but there is a limit in forming a fine circuit pattern due to the photoresist pattern.

도 1은 종래 세미어디티브법에서 도금을 위해 형성한 포토 레지스트 패턴을 도시한 것이다. 베이스(1) 상에는 도금을 위한 시드층(2)이 형성되어 있고, 이 시드층(2) 상에 포토 레지스트막(31)의 패턴이 형성되어 있다. 포토 레지스트막(31) 패턴의 개구(32)를 통해 노출된 시드층(2) 위로 도전층이 도금되어 회로 패턴을 형성하게 된다.1 illustrates a photoresist pattern formed for plating in a conventional semi-additive process. The seed layer 2 for plating is formed on the base 1, and the pattern of the photoresist film 31 is formed on this seed layer 2. A conductive layer is plated on the seed layer 2 exposed through the opening 32 of the photoresist layer 31 pattern to form a circuit pattern.

이 때, 도전층의 도금을 위해서는 포토 레지스트막(31)의 두께(t)가 도금으로 형성되는 도전층(미도시)의 두께보다 두꺼워야 한다. 예컨대, 전자회로 기판에서 요구되어지는 배선의 두께가 최소 8㎛이상이므로, 도금을 위한 포토 레지스트막(31)의 두께(t)는 적어도 10㎛이상은 되어야 하는 것이다. 그런데, 포토 레지스트막(31)은 그 두께가 두꺼워지면, 노광/현상의 리소그래피 공정의 한계 상 포토 레지스트막(31)의 폭(W)과 포토 레지스트막(31) 사이의 간격(G)을 미세하게 하는 것이 불가능해진다. 통상의 노광/현상 장비를 이용할 경우, 포토 레지스트막(31)의 두께(t): 형성되는 도전층의 선폭(G에 해당)을 1:1로 형성한다. 따라서, 10㎛이상 두께(t)의 포토 레지스트막(31)으로는 10㎛보다 얇은 인쇄회로패턴을 얻을 수 없는 한계가 있는 것이다.At this time, for plating the conductive layer, the thickness t of the photoresist film 31 should be thicker than the thickness of the conductive layer (not shown) formed by plating. For example, since the thickness of the wiring required in the electronic circuit board is at least 8 µm or more, the thickness t of the photoresist film 31 for plating should be at least 10 µm or more. By the way, when the thickness of the photoresist film 31 becomes thick, the gap G between the photoresist film 31 and the width W of the photoresist film 31 is fine due to the limitation of the lithography process of exposure / development. It becomes impossible to let them. In the case of using ordinary exposure / development equipment, the thickness t of the photoresist film 31: the line width (corresponding to G) of the conductive layer to be formed is formed to be 1: 1. Therefore, there is a limit that a printed circuit pattern thinner than 10 μm cannot be obtained with the photoresist film 31 having a thickness t of 10 μm or more.

이러한 한계를 극복하기 위해서는 노광/현상 장비를 매우 고사양으로 구비하여야 하나, 그럴 경우 원가가 상승하는 문제가 있으며, 고사양의 장비를 사용하더라도 전술한 바와 같은 근본적인 한계를 극복하기는 어렵다.In order to overcome these limitations, the exposure / development equipment should be provided with very high specifications. In this case, there is a problem in that the cost rises, and even with the high specification equipment, it is difficult to overcome the fundamental limitations as described above.

본 발명은 상기와 같은 문제를 해결하기 위한 것으로, 간단한 방법으로 미세 회로 패턴의 형성이 가능한 인쇄회로기판의 제조방법을 제공하는 데에 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a printed circuit board capable of forming a fine circuit pattern by a simple method.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 일면에 도금을 위한 도전성 시드층이 형성된 베이스를 준비하는 단계와, 상기 시드층 상에, 서로 다른 물질로 구비되고, 서로 다른 조건에 의해 식각되는 적어도 두 층 이상으로 구비된 패턴층을 형성하는 단계와, 상기 패턴층을 패터닝하여 상기 시드층이 노출되는 개구를 형성하는 단계와, 상기 개구를 통해 노출된 시드층 상에 도전성 소재의 도금을 하는 단계와, 상기 패턴층을 제거하는 단계와, 상기 도전성 소재의 도금된 패턴 사이의 시드층을 제거하는 단계를 포함하는 인쇄회로기판의 제조방법을 제공한다.In order to achieve the above object, the present invention, the step of preparing a base having a conductive seed layer for plating on one surface, provided with a different material on the seed layer, is etched by different conditions Forming a pattern layer including at least two layers, patterning the pattern layer to form an opening through which the seed layer is exposed, and plating a conductive material on the seed layer exposed through the opening; And a step of removing the pattern layer, and removing a seed layer between the plated pattern of the conductive material.

상기 패턴층을 구성하는 층들의 두께의 합은 상기 도전성 소재의 도금된 두께보다 클 수 있다.The sum of the thicknesses of the layers constituting the pattern layer may be greater than the plated thickness of the conductive material.

상기 패턴층을 구성하는 층들 중 적어도 한 층은 Mg, Al, Zn, Cr, Fe, Cd, Co, Ni 및 Sn으로 이루어진 그룹으로부터 선택된 적어도 하나 이상을 포함할 수 있다.At least one of the layers constituting the pattern layer may include at least one selected from the group consisting of Mg, Al, Zn, Cr, Fe, Cd, Co, Ni, and Sn.

상기 패턴층을 구성하는 층들 중 적어도 한 층은 포토레지스트로 구비될 수 있다.At least one of the layers constituting the pattern layer may be provided as a photoresist.

상기 포토레지스트로 구비된 층은 상기 패턴층의 최상부에 위치할 수 있다.The layer provided with the photoresist may be located at the top of the pattern layer.

상기 도금되는 도전성 소재는 Cu, Ag 또는 Au 중 적어도 하나 이상을 포함할 수 있다.The plated conductive material may include at least one of Cu, Ag, or Au.

상기와 같은 본 발명에 따르면, 고성능의 포토 리소그래피 장비를 사용하지 않고도 간단한 방법으로 미세한 선폭을 가지고 충분한 두께를 갖는 회로 배선 패턴을 형성할 수 있다.According to the present invention as described above, it is possible to form a circuit wiring pattern having a fine line width and a sufficient thickness by a simple method without using a high performance photolithography equipment.

이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 내지 도 9는 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판의 제조방법을 순차로 도시한 단면도들이다.2 to 9 are cross-sectional views sequentially illustrating a method of manufacturing a printed circuit board according to an exemplary embodiment of the present invention.

먼저, 도 2에서 볼 수 있듯이, 일면에 도금용 시드층(2)이 형성되어 있는 베이스(1)를 준비한다. 베이스는 경질의 회로기판용 베이스 필름일 수 있는 데, 반드시 이에 한정되는 것은 아니며, 플렉시블 인쇄회로기판(Flexible Printed Circuit Board: FPCB)용의 얇은 연질의 베이스 필름이어도 무방하다. 그리고 상기 시드층(2)은 후술하는 바와 같이 도금이 이뤄지도록 하기 위한 것으로 Cu, Ag, 또는 Au 중 적어도 하나 이상으로 형성될 수 있다.First, as shown in FIG. 2, a base 1 having a seed layer 2 for plating formed on one surface thereof is prepared. The base may be a hard base board film, but is not limited thereto, and may be a thin soft base film for a flexible printed circuit board (FPCB). The seed layer 2 may be formed of at least one of Cu, Ag, or Au to be plated as described below.

이러한 베이스(1)의 시드층(2) 상에 도 2 및 도 3에서 볼 수 있듯이, 제1물질층(41) 및 제2물질층(42)을 형성한다. 제1물질층(41)은 Mg, Al, Zn, Cr, Fe, Cd, Co, Ni 및 Sn으로 이루어진 그룹으로부터 선택된 적어도 하나 이상의 물질로 형성될 수 있으며, 제2물질층(42)은 일반적인 포토레지스트로 형성될 수 있다. As shown in FIGS. 2 and 3, the first material layer 41 and the second material layer 42 are formed on the seed layer 2 of the base 1. The first material layer 41 may be formed of at least one material selected from the group consisting of Mg, Al, Zn, Cr, Fe, Cd, Co, Ni, and Sn, and the second material layer 42 may be formed of a general photo. It may be formed of a resist.

본 발명의 일 실시예에서 상기 제1물질층(41)은 1 내지 5㎛의 두께로 형성할 수 있고, 제2물질층(42)은 1 내지 10㎛의 두께로 형성할 수 있다. 이 때, 도금을 위해서는 제1물질층(41)과 제2물질층(42)의 두께의 합은 후술할 도금되는 층의 두께보다 두껍게 되도록 함이 바람직하다.In an embodiment of the present invention, the first material layer 41 may be formed to a thickness of 1 to 5 μm, and the second material layer 42 may be formed to a thickness of 1 to 10 μm. At this time, for plating, the sum of the thicknesses of the first material layer 41 and the second material layer 42 is preferably made thicker than the thickness of the layer to be plated.

다음으로, 도 4에서 볼 수 있듯이, 제2물질층(42)을 패터닝해 제2개구(422)를 갖는 제2층(421)을 형성한다. 제2개구(422)의 패턴은 형성될 회로 패턴에 대응되는 패턴으로 한다.Next, as shown in FIG. 4, the second material layer 42 is patterned to form a second layer 421 having a second opening 422. The pattern of the second opening 422 is a pattern corresponding to the circuit pattern to be formed.

제2물질층(42)을 포토레지스트로 형성할 경우에는 제2물질층(42)을 노광 및 현상의 포토리소그래피 공정을 통해, 패터닝된 제2층(421)을 간단히 형성할 수 있다. 제2물질층(42)에 대한 현상 시에는 제1물질층(41)은 식각되지 않는다.When the second material layer 42 is formed of a photoresist, the patterned second layer 421 may be simply formed through the photolithography process of exposing and developing the second material layer 42. During development of the second material layer 42, the first material layer 41 is not etched.

다음으로, 도 5에서 볼 수 있듯이, 제1물질층(41)을 화학 약품을 사용하여 에칭해, 패터닝된 제1층(411)을 형성한다. 제1층(411)의 형성 시, 제1물질층(41)을 에칭하는 에칭액에 제2층(421)이 반응하지 않도록 하는 것이 바람직하며, 이에 따라 제2층(421)을 마스크로 하여 제2층(421)과 동일한 패턴의 제1층(411)이 얻어질 수 있게 된다. 따라서, 제1층(411)의 제1개구(412)는 제2개구(422)와 동일한 패턴으로 형성되고, 제1개구(412) 및 제2개구(422)에 의해 시드층(2)의 표면이 노출된다.Next, as shown in FIG. 5, the first material layer 41 is etched using chemicals to form a patterned first layer 411. When the first layer 411 is formed, it is preferable to prevent the second layer 421 from reacting with the etching solution for etching the first material layer 41. Accordingly, the second layer 421 is used as a mask. The first layer 411 of the same pattern as the two layers 421 can be obtained. Accordingly, the first opening 412 of the first layer 411 is formed in the same pattern as the second opening 422, and the first opening 412 and the second opening 422 of the seed layer 2 are formed. The surface is exposed.

이렇게 형성된 제1층(411) 및 제2층(421)에 의해 도금을 위한 패턴층(4)이 형성된다.The pattern layer 4 for plating is formed by the first layer 411 and the second layer 421 thus formed.

상기 제1층(411)의 패터닝 공정은 화학 약품을 이용한 에칭 공정 대신에 전기 화학 반응을 이용한 전해 연마 식각 공정을 이용할 수도 있다. 물론 이 경우에도 제1층(411) 패턴을 위한 제2층(421)은 마스크로서 사용되므로 제1층(411) 패터닝 공정 시 유지될 수 있어야 한다.The patterning process of the first layer 411 may use an electrolytic polishing etching process using an electrochemical reaction instead of an etching process using a chemical. Of course, even in this case, the second layer 421 for the pattern of the first layer 411 is used as a mask, so it must be maintained during the patterning process of the first layer 411.

한편, 상기 제1층(411)의 패터닝 공정에 의해 상기 시드층(2)이 노출되므로, 상기 제1층(411)에 대한 패터닝 공정 시 시드층(2)이 손상되지 않도록 하는 것이 바람직하다. 상기 시드층(2)으로 Cu 를 사용할 경우, 전술한 바와 같이 상기 제1층(411)은 Cu보다 에칭성이 더욱 높은 Mg, Al, Zn, Cr, Fe, Cd, Co, Ni 및 Sn으로 이루어진 그룹으로부터 선택된 적어도 하나 이상의 물질로 형성되도록 하는 것이 바람직하다. 이는 전술한 Mg, Al, Zn, Cr, Fe, Cd, Co, Ni 및 Sn 들과 Cu인 시드층(2) 사이에서 발생되는 갈바닉 부식 현상을 응용한 것으로, 두개의 이종금속(dissimilar metal)이 용액 속에 담궈지게 되면 전위차가 존재하게 되고, 따라서 이들 사이에 전자의 이동이 일어나게 되면서 귀전위를 가진 금속의 부식속도는 감소되고, 활성전위를 가진 금속의 부식속도는 촉진되게 되는 원리를 응용한 것이다. 이 때에 사용되는 용액은 특별히 산성 계열이면 것이든 무방하다.Meanwhile, since the seed layer 2 is exposed by the patterning process of the first layer 411, the seed layer 2 may not be damaged during the patterning process with respect to the first layer 411. When Cu is used as the seed layer 2, as described above, the first layer 411 is made of Mg, Al, Zn, Cr, Fe, Cd, Co, Ni, and Sn, which is more etchable than Cu. It is preferred to be formed of at least one material selected from the group. This is applied to the galvanic corrosion phenomenon generated between the above-described seed layer (2) of Mg, Al, Zn, Cr, Fe, Cd, Co, Ni and Sn and Cu, two dissimilar metals When immersed in a solution, there is a potential difference, so As the electrons move between them, the corrosion rate of the metal with the negative potential decreases, and the corrosion rate of the metal with the active potential is accelerated. The solution used at this time may be an acidic system in particular.

상기와 같이 패턴층(4)을 형성한 후에는, 전기도금을 실시해 제1개구(412) 및 제2개구(422)를 통해 노출된 시드층(2) 상으로 도전층(5)을 형성한다. 도전층(5)은 Cu, Ag 또는 Au의 도금을 통해 형성한다.After the pattern layer 4 is formed as described above, electroplating is performed to form the conductive layer 5 on the seed layer 2 exposed through the first opening 412 and the second opening 422. . The conductive layer 5 is formed through the plating of Cu, Ag or Au.

그런 후에는 도 7 및 도 8에서 볼 수 있듯이, 가성 소다 계열이나 아 민(Amine) 계열의 약품을 이용하여 제2층(421)을 제거한 후, 화학 약품을 사용한 에칭 공정으로 제1층(411)을 제거한다. 이 때, 전술한 바와 같이 화학 약품을 사용한 에칭 공정을 대체하여 전기화학 반응을 이용한 전해 연마 식각도 적용 가능하다.Thereafter, as shown in FIGS. 7 and 8, the second layer 421 is removed by using a caustic soda-based or amine-based chemical and then the first layer 411 by an etching process using a chemical. ). In this case, electrolytic polishing etching using an electrochemical reaction may be applied in place of the etching process using chemicals as described above.

다음으로, 도 9에서 볼 수 있듯이, 화학 약품을 사용한 에칭 공정으로 도전층(5) 사이로 노출되어 있는 시드층(2)의 일부를 제거해 회로 패턴을 완성한다. 이 때, 화학 약품을 사용한 에칭 공정을 대체하여 전기화학 반응을 이용한 전해 연마 식각도 적용 가능하다.Next, as shown in FIG. 9, a part of the seed layer 2 exposed between the conductive layers 5 is removed by an etching process using a chemical to complete a circuit pattern. In this case, an electrolytic polishing etching using an electrochemical reaction may be applied instead of an etching process using a chemical.

본 발명은 이처럼 도금용 패턴층이 2층 이상으로 형성되기 때문에 포토리소그라피 장비가 고사양이 아니더라도 간단하게 미세 패턴의 도전층(5)을 형성할 수 있다. 예컨대, 제2층(421)을 5㎛의 두께로 하고, 제1층(411)을 5㎛의 두께로 하였을 때, 통상의 포토리소그라피 장비로도 제2층(421)의 제2개구(422)의 너비를 5㎛로 형성할 수 있게 된다. 전술한 바와 같이 통상의 포토 리소그라피 장비로 노광 및 현상이 가능한 범위는 포토레지스트의 두께:개구폭이 1:1이 되기 때문이다.In the present invention, since the plating pattern layer is formed of two or more layers, the conductive layer 5 having a fine pattern can be simply formed even if the photolithography equipment is not a high specification. For example, when the second layer 421 has a thickness of 5 μm and the first layer 411 has a thickness of 5 μm, the second openings 422 of the second layer 421 may also be used with ordinary photolithography equipment. Can be formed to a width of 5 μm. As described above, the range in which exposure and development are possible with a conventional photolithography equipment is because the thickness and opening width of the photoresist are 1: 1.

이처럼 제2개구(422)를 5㎛로 형성할 경우, 이를 마스크로 한 제1개구(412)의 형성 또한 같은 폭, 즉, 5㎛로 형성할 수 있게 된다. As such, when the second openings 422 are formed at 5 μm, the first openings 412 using the mask may also be formed at the same width, that is, 5 μm.

따라서 도전층(5)의 도금을 제1층(411) 및 제2층(421)의 두께의 합인 10㎛보다 작은 대략 8㎛의 두께로 형성한 경우에, 도전층(5)의 선폭이 5㎛로 보다 얇게 형성할 수 있게 되어 간단하게 초미세 배선 패턴을 얻을 수 있게 된다. Therefore, when the plating of the conductive layer 5 is formed to a thickness of approximately 8 μm smaller than 10 μm, which is the sum of the thicknesses of the first layer 411 and the second layer 421, the line width of the conductive layer 5 is 5. It becomes possible to form more thinly by [micro] m, so that an ultrafine wiring pattern can be obtained simply.

이와 같은 것이 가능한 것은 패턴층(4)을 복수의 층으로 형성한 후, 최상부 층을 간단히 패터닝할 수 있는 포토 레지스트로 형성하고, 그 하부의 층을 이 패터닝된 최상부층을 마스크로 하여 패터닝하기 때문이다. 따라서, 본 발명의 패턴층(4)은 설계 조건에 따라 3층 및 4층 구조로도 형성하여 미세 패턴 구조를 실현할 수 있음은 물론이다.This is possible because the pattern layer 4 is formed of a plurality of layers, and then the uppermost layer is formed of a photoresist that can be easily patterned, and the lower layer is patterned using the patterned uppermost layer as a mask. to be. Therefore, the pattern layer 4 of the present invention can also be formed into a three-layer and four-layer structure according to the design conditions, it is a matter of course that a fine pattern structure can be realized.

본 발명은 각종 전기, 기계 및 전자 장비에 사용되는 경질 인쇄회로기판 및 연질 인쇄회로기판의 제조에 적용될 수 있다.The present invention can be applied to the manufacture of rigid printed circuit boards and flexible printed circuit boards used in various electrical, mechanical and electronic equipment.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시 예가 가능하다는 점을 이해할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent embodiments thereof are possible.

따라서 본 발명의 진정한 보호 범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.Therefore, the true scope of protection of the present invention should be defined only by the appended claims.

도 1은 종래 세미어디티브법에서 도금을 위해 형성한 포토 레지스트 패턴을 도시한 단면도.1 is a cross-sectional view showing a photoresist pattern formed for plating in the conventional semi-additive method.

도 2 내지 도 9는 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판의 제조방법을 순차로 도시한 단면도들.2 to 9 are cross-sectional views sequentially showing a method of manufacturing a printed circuit board according to an exemplary embodiment of the present invention.

Claims (6)

일면에 도금을 위한 도전성 시드층이 형성된 베이스를 준비하는 단계;Preparing a base having a conductive seed layer for plating on one surface thereof; 상기 시드층 상에 형성되며 상기 시드층과 전기적으로 연결되는 도전성의 제1물질층과, 상기 제1물질층 상에 형성되는 포토 레지스트를 구비하는 패턴층을 형성하는 단계;Forming a pattern layer including a conductive first material layer formed on the seed layer and electrically connected to the seed layer, and a photoresist formed on the first material layer; 상기 패턴층의 포토 레지스트를 패터닝한 다음 상기 제1물질층을 에칭하여 패터닝 함으로써, 상기 패턴층에 상기 시드층이 노출되는 개구를 형성하는 단계;Patterning the photoresist of the patterned layer and then etching and patterning the first material layer to form openings in the patterned layer to expose the seed layer; 상기 개구를 통해 노출된 시드층 상에 도전성 소재의 도금을 하는 단계;Plating a conductive material on the seed layer exposed through the opening; 상기 패턴층을 제거하는 단계; 및Removing the pattern layer; And 상기 도전성 소재의 도금된 패턴 사이의 시드층을 제거하는 단계;를 포함하며, Removing a seed layer between the plated pattern of the conductive material; 상기 시드층은 귀전위를 가진 금속층이며, 상기 제1물질층은 활성 전위를 가진 금속층인 인쇄회로기판의 제조방법. And the seed layer is a metal layer having a negative potential, and the first material layer is a metal layer having an active potential. 삭제delete 제1항에 있어서,The method of claim 1, 상기 시드층은 Cu, Au 또는 Ag 중 적어도 하나 이상을 포함하며, The seed layer comprises at least one of Cu, Au or Ag, 상기 제1물질층은 Mg, Al, Zn, Cr, Fe,Cd, Co, Ni 및 Sn으로 이루어진 그룹으로부터 선택된 적어도 하나 이상을 포함하는 금속층인 것을 특징으로 하는 인쇄회로기판의 제조방법. The first material layer is a method of manufacturing a printed circuit board, characterized in that the metal layer including at least one selected from the group consisting of Mg, Al, Zn, Cr, Fe, Cd, Co, Ni and Sn. 삭제delete 삭제delete 삭제delete
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